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KR100759256B1 - Dual damascene pattern formation method using photoresist spacer - Google Patents

Dual damascene pattern formation method using photoresist spacer Download PDF

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KR100759256B1 KR1020010039002A KR20010039002A KR100759256B1 KR 100759256 B1 KR100759256 B1 KR 100759256B1 KR 1020010039002 A KR1020010039002 A KR 1020010039002A KR 20010039002 A KR20010039002 A KR 20010039002A KR 100759256 B1 KR100759256 B1 KR 100759256B1
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Abstract

본 발명은 반도체 공정중 듀얼 다마신 패턴 형성방법에 관한 것으로, 특히 감광막 스페이서를 이용하여 듀얼 다마신 패턴을 형성하는 방법에 관한 것으로, 반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를 형성하는 단계, 상기 제1 감광막에 노광을 통해 패턴을 형성하는 단계, 상기 감광막 패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계, 상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계, 상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계, 상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계, 및 상기 제2 감광막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.The present invention relates to a method for forming a dual damascene pattern during a semiconductor process, and more particularly, to a method for forming a dual damascene pattern using a photosensitive film spacer, wherein the first interlayer insulating film, the second interlayer insulating film, and the first interlayer film are formed on a semiconductor substrate. Forming a laminate structure of a photoresist film, forming a pattern through exposure to the first photoresist film, etching the second interlayer insulating film vertically according to the photoresist pattern, and forming a second photoresist film on the entire surface of the semiconductor substrate Forming, etching the second photoresist film so that a portion of the second photoresist film remains in a spacer form on sidewalls of the second interlayer insulating film and the first photoresist film, and the semiconductor substrate is exposed. Etching the exposed first interlayer insulating film using the second photoresist spacer as a mask, and the second photoresist layer Characterized by including the step of removing the document.

Description

감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법{method of forming dual damascene pattern using photo resist spacer}Method of forming dual damascene pattern using photo resist spacer

도 1a 내지 도 1g는 본 발명의 실시례에 따른 듀얼 다마신 패턴 형성공정을 도시하는 단면도.1A to 1G are cross-sectional views illustrating a dual damascene pattern forming process according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10 : 반도체 기판 20 : 제1 층간 절연막10 semiconductor substrate 20 first interlayer insulating film

30 : 제2 층간 절연막 40 : 제1 감광막30: second interlayer insulating film 40: first photosensitive film

50 : 제2 감광막 55 : 감광막 스페이서50: second photosensitive film 55: photosensitive film spacer

본 발명은 반도체 공정중 듀얼 다마신 패턴 형성방법에 관한 것으로, 보다 상세하게는 감광막 스페이서를 이용하여 듀얼 다마신 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a dual damascene pattern in a semiconductor process, and more particularly, to a method of forming a dual damascene pattern using a photosensitive film spacer.

디자인 룰이 0.13㎛ 이하로 미세화 됨에 따라, 알루미늄의 백엔드 공정에서 비아 홀 패턴과 금속 배선 패턴 형성이 어려워지고 있다. 알루미늄은 비저항이 2.7mu OMEGA cm로서 현존하는 금속중에서 4번째로 낮은 비저항과 우수한 전기전도 도를 가지는 특성을 가지고 있지만, 질량이동(mass transport)로 인한 빈공간(void)과 언덕(hillock)을 형성하는 일렉트로마이그레이션 (EM,electromigration)에 대한 저항성이 열악하다는 단점이 있다. 그에 따라 차세대 배선재료로서 구리가 고려되는데, 구리는 비저항이 1.7mu OMEGA cm 이며 알루미늄에 비해 일렉트로마이그레이션에 대한 저항성이 우수하다.As the design rule becomes finer to 0.13 µm or less, it is difficult to form a via hole pattern and a metal wiring pattern in an aluminum backend process. Aluminum has a resistivity of 2.7 mu OMEGA cm, which has the fourth lowest resistivity and excellent electrical conductivity among existing metals, but forms voids and hills due to mass transport. There is a disadvantage in that the resistance to electromigration (EM) is poor. Accordingly, copper is considered as a next-generation wiring material, which has a resistivity of 1.7 mu OMEGA cm and has better resistance to electromigration than aluminum.

구리를 이용하여 반도체 집적회로소자의 금속 배선을 형성하기 위하여 듀얼 다마신 공정이 이용되는 바, 일반적으로 비아 콘택홀과 배선영역을 구현하기 위한 듀얼 다마신 패턴공정을 거쳐 증착공정을 통해 도전물질을 채워넣고 CMP공정을 통해 평탄화하는 방법으로 금속 배선을 형성한다. 종래의 듀얼 다마신 패턴 형성방법은 비아 리소그래피, 비아 식각 및 제거, 트랜치 리소그래피, 트랜치 식각 및 제거의 순서 또는, 트랜치 리소그래피, 트랜치 식각 및 제거, 비아 리소그래피, 비아 트랜치 식각 및 제거의 순서로 이루어진다. 상기의 패턴형성 방법은 스텝퍼나 스캐너등의 노광장비에서의 노광공정이 두 번 적용됨으로 공정이 복잡해지고, 반도체 장치 제조비용이 상승하는 문제가 있다.A dual damascene process is used to form a metal interconnection of a semiconductor integrated circuit device using copper. Generally, a conductive material is deposited through a dual damascene pattern process to realize a via contact hole and a wiring region. Metal wires are formed by filling and planarizing through a CMP process. Conventional dual damascene pattern formation methods consist of via lithography, via etching and removal, trench lithography, trench etching and removal, or trench lithography, trench etching and removal, via lithography, via trench etching and removal. In the pattern forming method described above, the exposure process of the exposure apparatus such as a stepper or a scanner is applied twice, which leads to a complicated process and an increase in the manufacturing cost of the semiconductor device.

본 발명은 상기의 문제점을 해결하기 위한 것으로서, 노광장비에서의 노광공정이 한번만 적용되는 듀얼 다마신 패턴 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method for forming a dual damascene pattern in which an exposure process in an exposure apparatus is applied only once.

상기한 목적을 달성하기 위하여, 본 발명에 의한 듀얼 다마신 패턴 형성방법은 반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를 형성하는 단계, 제1 감광막에 노광을 통해 패턴을 형성하는 단계, 상기 감광막 패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계, 상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계, 상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계, 상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계, 및 상기 제2 감광막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the dual damascene pattern forming method according to the present invention comprises the steps of forming a laminated structure of the first interlayer insulating film, the second interlayer insulating film, the first photosensitive film on the semiconductor substrate, exposure to the first photosensitive film Forming a pattern through the substrate, etching the second interlayer insulating film vertically according to the photosensitive film pattern, forming a second photosensitive film on the entire surface of the semiconductor substrate, and forming the second interlayer insulating film on the first interlayer insulating film. Etching the second photoresist layer so that a portion of the second photoresist layer remains in a spacer form on a sidewall of the insulating layer and the first photoresist layer; Etching, and removing the second photosensitive film spacer.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1g는 본 발명의 실시례에 따른 듀얼 다마신 패턴 형성방법을 도시하는 단면도이다.1A to 1G are cross-sectional views illustrating a method of forming a dual damascene pattern according to an embodiment of the present invention.

먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10) 상에 제1 층간 절연막(20), 제2 층간 절연막(30), 제1 감광막(40)의 적층구조를 형성하는 단계를 거친다. 제1 층간 절연막(20)은 비아 콘택홀이 형성이 되는 부분이고, 제2 층간 절연막(30)은 금속배선을 위한 영역이 형성이 된다.First, as shown in FIG. 1A, a stacked structure of the first interlayer insulating film 20, the second interlayer insulating film 30, and the first photosensitive film 40 is formed on the semiconductor substrate 10. The first interlayer insulating layer 20 is a portion where via contact holes are formed, and the second interlayer insulating layer 30 is formed with a region for metal wiring.

바람직하게는, 상기 제1 층간 절연막(20)과 제2 층간 절연막(30)은 서로 다른 물질일 수 있고, 제1 층간 절연막(20)과 제2 층간 절연막(30)의 사이에는 도시되지 않은 하드 마스크를 삽일할 수 있다. 이때 제1 층간 절연막(20)과 제2 층간 절연막(30)은 플라즈마 화학 기상 증착법(plasma enhanced chemical vaporization deposition)으로 증착된다.Preferably, the first interlayer insulating film 20 and the second interlayer insulating film 30 may be made of different materials, and are not illustrated between the first interlayer insulating film 20 and the second interlayer insulating film 30. You can insert a mask. In this case, the first interlayer insulating film 20 and the second interlayer insulating film 30 are deposited by plasma enhanced chemical vaporization deposition.

제1 감광막(40)은 금속배선을 위한 영역을 위한 패터닝을 위해서 사용되는데, 바람직하게는 화학 증폭형 감광제를 사용할 수 있다.The first photoresist film 40 is used for patterning for a region for metallization. Preferably, a chemically amplified photoresist may be used.

다음으로, 도 1b에 도시된 바와 같이, 제1 감광막(40)에 노광을 통해 패턴을 형성하는 단계를 거친다. 노광을 통해 형성되는 패턴은 금속배선을 위한 영역의 패턴이다. 바람직하게는, 노광공정은 엑시머 레이져를 사용할 수 있다. 노광과 현상이 끝나면, 도시된 바와 같이 제1 감광막(40)에는 금속배선을 위한 영역의 패턴이 형성이 되어 그 영역에 해당하는 제2 층간 절연막(30)이 노출된다.Next, as shown in FIG. 1B, a pattern is formed on the first photosensitive film 40 through exposure. The pattern formed through exposure is a pattern of a region for metallization. Preferably, the exposure process may use an excimer laser. After the exposure and development, as shown in the drawing, a pattern of a region for metal wiring is formed in the first photoresist layer 40 to expose the second interlayer insulating layer 30 corresponding to the region.

바람직하게는, 현상공정시 제1 감광막(40)에 대한 하드베이크를 수행할 수 있다. 이는 후속의 감광막 스페이서(55) 형성시에 제2 감광막(50)과 식각속도가 차이가 나게 하기 위해서이다.Preferably, the hard bake on the first photoresist layer 40 may be performed during the development process. This is because the etching rate is different from that of the second photosensitive film 50 when the subsequent photosensitive film spacer 55 is formed.

다음으로, 도 1c에 도시된 바와 같이, 감광막 패턴에 따라 제2 층간 절연막(30)을 수직으로 식각하는 단계를 거친다. 상기의 식각공정을 통하여 제2 층간 절연막(30)에는 금속배선을 위한 영역이 형성이 되고, 그에 해당하는 제1 층간 절연막(20)이 노출된다.Next, as shown in FIG. 1C, the second interlayer insulating layer 30 is vertically etched according to the photoresist pattern. Through the etching process, a region for metal wiring is formed in the second interlayer insulating film 30, and the first interlayer insulating film 20 corresponding thereto is exposed.

바람직하게는, 제2 층간 절연막(30)이 수직에 가까운 단면을 가지도록, 이방성 식각성질이 우수한 건식각으로 식각한다.Preferably, the second interlayer insulating film 30 is etched by dry etching with excellent anisotropic etching properties so that the second interlayer insulating film 30 has a vertical cross section.

다음으로, 도 1d에 도시된 바와 같이, 반도체 기판(10)의 전면에 제2 감광막(50)을 형성하는 단계를 거친다. 제2 감광막(50)은 감광막 스페이서(55)를 형성하여 제1 층간 절연막(20) 식각시 마스크를 형성하는 역할을 수행한다. 감광막 스페이서(55)가 형성될 제2 감광막(50) 부분은 도시된 바와 같이 다른 부분보다 두께가 두껍도록 형성한다. 바람직하게는, 제2 감광막(50) 형성을 위하여 갭필(gap-fill)성질이 우수한 스핀 코팅법을 사용하여 제2 감광막(50)을 반도체 기판(10) 전면에 도포할 수 있다.Next, as shown in FIG. 1D, the second photosensitive film 50 is formed on the entire surface of the semiconductor substrate 10. The second photoresist film 50 forms a photoresist spacer 55 to form a mask when the first interlayer insulating film 20 is etched. A portion of the second photoresist film 50 on which the photoresist spacer 55 is to be formed is formed to have a thickness greater than that of the other parts, as shown. Preferably, the second photosensitive film 50 may be applied to the entire surface of the semiconductor substrate 10 by using a spin coating method having excellent gap-fill properties to form the second photosensitive film 50.

다음으로, 도 1e에 도시된 바와 같이, 제1 층간 절연막(20)의 상부에 제2 층간 절연막(30)과 제1 감광막(40)의 측벽에 스페이서 형태로 제2 감광막(50)을 식각하는 단계를 거친다. 제1 감광막(40)과 제2 감광막(50)의 식각속도의 차이에 의해서 감광막 스페이서(55)가 형성이 된다. 특히, 제1 감광막(40)이 하드베이크 된 경우에는 제1 감광막(40)과 제2 감광막(50)이 동일하더라도 경화된 제1 감광막(40)과 경화되지 않은 제2 감광막(50)의 식각속도가 상이하게 된다. 바람직하게는, 감광막 스페이서(55)를 형성하기 위해서 등방성 식각을 사용할 수 있다.Next, as shown in FIG. 1E, the second photoresist film 50 is etched in the form of a spacer on sidewalls of the second interlayer insulation film 30 and the first photoresist film 40 on the first interlayer insulation film 20. Go through the steps The photosensitive film spacer 55 is formed by the difference in the etching speed between the first photosensitive film 40 and the second photosensitive film 50. In particular, when the first photoresist film 40 is hard-baked, the hardened first photoresist film 40 and the uncured second photoresist film 50 may be etched even if the first photoresist film 40 and the second photoresist film 50 are the same. The speed will be different. Preferably, isotropic etching may be used to form the photoresist spacer 55.

감광막 스페이서(55)가 형성이 되면, 제2 층간 절연막(30) 식각단계에서 노출된 영역보다 감광막 스페이서(55)가 차지하는 영역만큼 적은 영역의 제1 층간 절연막(20)이 노출된다. 이 노출영역 만큼 제1 층간 절연막(20)이 다음단계에서 식각되어 비아 콘택홀 영역이 형성된다.When the photoresist spacer 55 is formed, the first interlayer insulation layer 20 having a smaller area than that exposed by the photoresist spacer 55 in the second interlayer insulation layer 30 etching step is exposed. The first interlayer insulating film 20 is etched by this exposed region in the next step to form a via contact hole region.

다음으로, 도 1f에 도시된 바와 같이, 반도체 기판(10)이 노출되도록 노출된 제1 층간 절연막(20)을 감광막 스페이서(55)를 마스크로 하여 식각하는 단계를 거친다. 제1 층간 절연막(20)이 식각되어 제거되면 비아 콘택홀 영역이 형성될 반도 체 기판(10)이 노출된다. 바람직하게는, 제1 층간 절연막(20)의 식각단면의 수직에 가깝도록 이방성 건식각으로 식각할 수 있다.Next, as shown in FIG. 1F, the first interlayer insulating layer 20 exposed to expose the semiconductor substrate 10 is etched using the photoresist spacer 55 as a mask. When the first interlayer insulating layer 20 is etched and removed, the semiconductor substrate 10 on which the via contact hole region is to be formed is exposed. Preferably, the first interlayer insulating layer 20 may be etched by anisotropic dry etching so as to be close to the vertical of the etching cross section.

다음으로, 감광막 스페이서(55)를 제거하는 단계를 거친다. 감광막 스페이서(55)가 제거되면, 제1 층간 절연막(20)에는 수직의 측벽을 가지는 비아 컨택홀 형성영역이, 제2 층간 절연막(30)에는 수직의 측벽을 가지고 비아 콘택홀보다는 넓은 영역의 금속배선 형성영역이 드러나게 되어 듀얼 다마신 패턴이 형성된다.Next, the photoresist spacer 55 is removed. When the photoresist spacer 55 is removed, the via contact hole forming region having vertical sidewalls is formed in the first interlayer insulating layer 20, and the metal having a vertical sidewall is formed in the second interlayer insulating layer 30 and is wider than the via contact hole. The wiring forming region is exposed to form a dual damascene pattern.

이상에서 설명한 바와 같이 본 발명에 따른 듀얼 다마신 패턴 형성방법에 의하면, 종래의 방법과는 다르게 두 번의 노광공정이 아닌 한 번의 노광공정과 감광막 스페이서 형성공정을 통하여 듀얼 다마신 패턴을 형성할 수 있으므로 공정의 단순화와 반도체 장치 제조 원가 절감의 뛰어난 효과가 있다.As described above, according to the dual damascene pattern forming method according to the present invention, unlike the conventional method, the dual damascene pattern may be formed through one exposure process and a photosensitive film spacer forming process instead of two exposure processes. This greatly simplifies the process and reduces the cost of manufacturing semiconductor devices.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (11)

반도체 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제1 감광막의 적층구조를 형성하는 단계;Forming a stacked structure of a first interlayer insulating film, a second interlayer insulating film, and a first photosensitive film on the semiconductor substrate; 상기 제1 감광막에 노광하여 현상한 후, 하드베이킹을 통해 제1 감광패턴을 형성하는 단계;Exposing and developing the first photosensitive film, and then forming a first photosensitive pattern through hard baking; 상기 제1 감광패턴에 따라 상기 제2 층간 절연막을 수직으로 식각하는 단계;Vertically etching the second interlayer insulating layer according to the first photosensitive pattern; 상기 반도체 기판의 전면에 제2 감광막을 형성하는 단계;Forming a second photosensitive film on an entire surface of the semiconductor substrate; 상기 제1 층간 절연막의 상부에 상기 제2 층간 절연막과 상기 제1 감광막의 측벽에 스페이서 형태로 상기 제2 감광막의 일부가 남도록 상기 제2 감광막을 식각하는 단계;Etching the second photoresist layer such that a portion of the second photoresist layer remains in a spacer form on sidewalls of the second interlayer insulation layer and the first photoresist layer on the first interlayer insulation layer; 상기 반도체 기판이 노출되도록 노출된 상기 제1 층간 절연막을 상기 제2 감광막 스페이서를 마스크로 하여 식각하는 단계; 및Etching the exposed first interlayer insulating layer to expose the semiconductor substrate using the second photoresist spacer as a mask; And 상기 제2 감광막 스페이서를 제거하는 단계Removing the second photoresist spacer 를 포함하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.Dual damascene pattern forming method comprising a. 삭제delete 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 층간 절연막과 상기 제2 층간 절연막은 서로 상이한 물질로 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.And wherein the first interlayer insulating film and the second interlayer insulating film are formed of different materials from each other. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 층간 절연막과 상기 제2 층간 절연막의 사이에 하드마스크가 삽입되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.And a hard mask is inserted between the first interlayer insulating film and the second interlayer insulating film. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 층간 절연막들은 플라즈마 화학 기상 증착법을 이용하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.And the interlayer insulating layers are formed using a plasma chemical vapor deposition method. 제 1 항에 있어서,The method of claim 1, 상기 제1 감광막은 화학증폭형 감광제를 이용하여 형성되는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.The first photosensitive film is a dual damascene pattern forming method characterized in that formed using a chemically amplified photosensitive agent. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제2 층간 절연막을 식각하는 단계에 있어서, 건식각 방법을 이용하여 상기 제2 층간 절연막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.The etching of the second interlayer insulating film, the method of forming a dual damascene pattern, characterized in that for etching the second interlayer insulating film using a dry etching method. 제 1 항에 있어서,The method of claim 1, 상기 제2 감광막을 형성하는 단계에 있어서, 스핀 코팅법을 이용하여 상기 제2 감광막을 증착하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.In the forming of the second photosensitive film, the method of forming a dual damascene pattern, characterized in that for depositing the second photosensitive film using a spin coating method. 제 1 항에 있어서,The method of claim 1, 상기 제2 감광막을 스페이서 형태로 식각하는 단계에 있어서, 등방성 식각을 이용하여 상기 제2 감광막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.In the etching of the second photosensitive film in the form of a spacer, the dual damascene pattern forming method characterized in that for etching the second photosensitive film using an isotropic etching. 제 1 항에 있어서,The method of claim 1, 상기 제1 층간 절연막을 식각하는 단계에 있어서, 건식각 방법을 이용하여 상기 제1 층간 절연막을 식각하는 것을 특징으로 하는 듀얼 다마신 패턴 형성방법.The etching of the first interlayer insulating film, the method of forming a dual damascene pattern, characterized in that for etching the first interlayer insulating film using a dry etching method.
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