KR100750587B1

KR100750587B1 - Method for forming an asymmetric recess structure, semiconductor device having an asymmetric recess gate structure, and method for manufacturing same

Info

Publication number: KR100750587B1
Application number: KR1020050069061A
Authority: KR
Inventors: 박세근
Original assignee: 삼성전자주식회사
Priority date: 2005-07-28
Filing date: 2005-07-28
Publication date: 2007-08-20
Anticipated expiration: 2025-07-28
Also published as: KR20070014428A

Abstract

비대칭 리세스 게이트 구조물의 제조 방법에 있어서, 기판을 부분적으로 식각하여 기판에 대하여 수직한 방향으로 제1 중심축을 갖는 제1 리세스를 형성한다. 제1 리세스에 연통되며 기판에 대하여 수직한 방향으로 제1 중심축에 어긋나는 제2 중심축을 갖는 제2 리세스를 형성한다. 제1 및 제2 리세스의 측벽 및 저면 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 제1 및 제2 리세스를 매립하는 게이트 전극을 형성한다. 리세스 게이트 구조물의 하부가 비대칭적으로 확장되기 때문에, 유효 채널 길이를 증가시키는 반면 정션 영역을 축소할 수 있다. 또한, 인접하는 게이트 구조물들 사이의 간격은 일정하게 유지시킬 수 있으므로, 이러한 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치의 전기적인 특성과 신뢰성을 향상시킬 수 있다.In a method of manufacturing an asymmetric recess gate structure, the substrate is partially etched to form a first recess having a first central axis in a direction perpendicular to the substrate. A second recess is formed in communication with the first recess and having a second central axis that is displaced from the first central axis in a direction perpendicular to the substrate. A gate insulating film is formed on sidewalls and bottom surfaces of the first and second recesses, and a gate electrode filling the first and second recesses is formed on the gate insulating film. Since the bottom of the recess gate structure is asymmetrically expanded, it is possible to increase the effective channel length while reducing the junction region. In addition, since the spacing between adjacent gate structures can be kept constant, it is possible to improve the electrical characteristics and reliability of the semiconductor device having such an asymmetric recess gate structure.

Description

Method of forming an asymmetric recess structure, semiconductor device having a asymmetric recessed gate structure and method of manufacturing the semiconductor device

도 1a 및 도 1b는 종래의 리세스 구조 형성 방법에 따른 리세스의 단면도들이다.1A and 1B are cross-sectional views of a recess according to a conventional method of forming a recess structure.

도 2a 및 도 2b는 본 발명의 일 실시예에 따른 리세스 게이트의 제1 방향 및 제2 방향의 단면도들이다.2A and 2B are cross-sectional views in a first direction and a second direction of a recess gate according to an exemplary embodiment of the present invention.

도 3a 내지 도 3d는 도 2a 및 도 2b에 도시된 리세스 게이트의 형성 방법을 설명하기 위한 단면도들이다.3A to 3D are cross-sectional views illustrating a method of forming a recess gate illustrated in FIGS. 2A and 2B.

도 4 및 도 5는 본 발명의 일 실시예에 따른 리세스 구조의 단면 전자 현미경 사진들이다.4 and 5 are cross-sectional electron micrographs of a recess structure according to an embodiment of the present invention.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 비대칭 리세스 구조의 형성 방법을 설명하기 위한 단면도들이다.6A through 6E are cross-sectional views illustrating a method of forming an asymmetric recess structure according to an exemplary embodiment of the present invention.

도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 비대칭 리세스 구조의 형성 방법을 설명하기 위한 단면도들이다.7A to 7C are cross-sectional views illustrating a method of forming an asymmetric recess structure according to another exemplary embodiment of the present invention.

도 8은 본 발명의 일 실시예에 따른 비대칭 리세스 게이트 구조물의 단면도 이다.8 is a cross-sectional view of an asymmetric recess gate structure in accordance with an embodiment of the present invention.

도 9는 본 발명의 일 실시예에 따른 비대칭 리세스 게이트 구조물을 갖는 반도체 장치의 단면도이다.9 is a cross-sectional view of a semiconductor device having an asymmetric recess gate structure in accordance with an embodiment of the present invention.

도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 비대칭 리세스 게이트 구조물을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.10A through 10D are cross-sectional views illustrating a method of manufacturing a semiconductor device having an asymmetric recess gate structure in accordance with an embodiment of the present invention.

도 11a 내지 도 11c는 본 발명의 다른 실시예에 따른 비대칭 리세스 게이트 구조물을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.11A through 11C are cross-sectional views illustrating a method of manufacturing a semiconductor device having an asymmetric recess gate structure in accordance with another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

100, 200, 300, 400, 500, 600, 700：기판100, 200, 300, 400, 500, 600, 700: Board

110, 505, 605, 705：소자 분리막 112：버퍼 산화막110, 505, 605, 705: element isolation film 112: buffer oxide film

120：마스크 패턴 140：보호막120: mask pattern 140: protective film

140a：보호막 패턴 150, 460：리세스 구조140a: protective film pattern 150 and 460: recess structure

150a, 230, 330, 430, 530a, 630a, 730a：제1 리세스150a, 230, 330, 430, 530a, 630a, 730a: first recess

150b, 255, 355, 450, 555a, 655a, 755a：제2 리세스150b, 255, 355, 450, 555a, 655a, 755a: second recess

160, 470, 570：게이트 절연막 170：리세스 게이트160, 470, 570: gate insulating film 170: recess gate

180, 480, 580：게이트 전극 190, 490：게이트 마스크180, 480, 580: gate electrode 190, 490: gate mask

210, 610, 710：버퍼 산화막 패턴 220, 320, 620, 720：하드 마스크 패턴210, 610, 710: Buffer oxide film pattern 220, 320, 620, 720: Hard mask pattern

240. 640：제1 마스크층 240a, 340, 640a, 740：제1 마스크 패턴240. 640: First mask layer 240a, 340, 640a, 740: First mask pattern

240b, 345, 640b：제2 마스크 패턴 245, 645：보조 마스크 패턴240b, 345, 640b: 2nd mask pattern 245, 645: secondary mask pattern

560a, 760a：제1 비대칭 리세스 구조560a, 760a: first asymmetric recess structure

560b, 760b：제2 비대칭 리세스 구조560b, 760b: second asymmetric recess structure

530b, 630b, 730b：제3 리세스 555b, 655b, 755b：제4 리세스530b, 630b, 730b: 3rd recess 555b, 655b, 755b: 4th recess

595：제1 비대칭 게이트 구조물 596：제2 비대칭 게이트 구조물595: first asymmetric gate structure 596: second asymmetric gate structure

본 발명은 리세스 구조의 형성 방법, 리세스 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 비대칭(asymmetric) 리세스 구조의 형성 방법, 비대칭 리세스 게이트 구조물, 비대칭 리세스 게이트 구조물의 제조 방법, 비대칭 리세스 게이트 구조물을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a method of forming a recess structure, a semiconductor device including a recess gate structure, and a method of manufacturing the same. More particularly, the present invention relates to a method of forming an asymmetric recess structure, an asymmetric recess gate structure, a method of manufacturing an asymmetric recess gate structure, a semiconductor device having an asymmetric recess gate structure, and a method of manufacturing the same. .

본 발명은 본 출원인이 2004년 11월 26일에 대한민국 특허청에 출원한 특허출원 제2004-0098014호(발명의 명칭: 리세스 게이트 및 그 형성 방법)의 개량 발명이며, 상기 특허 출원의 내용은 본 출원에 참조로 기재한다.The present invention is an improved invention of the patent application No. 2004-0098014 filed by the applicant of the Korean Patent Office on November 26, 2004 (name of the invention: a recess gate and a method of forming the same), and the contents of the patent application Reference is made to the application.

반도체 장치가 고집적화 되어감에 따라 패턴의 선폭 및 패턴 사이의 간격이 감소되며, 이에 따라 보다 정밀하고 정확한 패턴을 형성하는 기술이 요구된다. 게이트 선폭도 반도체 장치의 디자인 룰에 따라 축소되어야 하기 때문에 유효 채널 길이를 확장하기 위하여 리세스된 게이트 전극을 갖는 모스 트랜지스터가 개발되었 다.As semiconductor devices become highly integrated, line widths of patterns and gaps between patterns are reduced, thereby requiring a technology for forming more precise and accurate patterns. Since the gate line width must also be reduced according to the design rules of the semiconductor device, a MOS transistor having a recessed gate electrode has been developed to extend the effective channel length.

도 1a 및 도 1b는 각기 종래의 방법에 의해 형성된 리세스의 장 방향 및 단 방향 단면도들을 도시한 것이다.1A and 1B show the longitudinal and unidirectional cross-sectional views, respectively, of a recess formed by a conventional method.

도 1b에 도시한 바와 같이, 액티브 영역이 정의된 기판(10)을 부분적으로 식각하여 리세스(14)를 형성할 경우, 소자 분리막(12)과 인접하여 형성되는 리세스(14)와 소자 분리막(12) 사이에는 실리콘 펜스(16)가 형성된다.As shown in FIG. 1B, when the recess 14 is formed by partially etching the substrate 10 in which the active region is defined, the recess 14 and the device isolation layer formed adjacent to the device isolation layer 12 are formed. The silicon fence 16 is formed between 12.

도 1a에 도시한 바와 같이, 리세스(140)의 측벽 상에 잔류하는 실리콘 펜스(16)를 제거하기 위하여, 리세스(14)를 형성한 다음 습식 식각 공정을 수행할 경우에는, 소자 분리막(12)에 인접하지 않는 리세스(14) 중앙 부위가 과도하게 확장되는(bowing) 현상이 발생한다. 또한, 리세스(14) 상부의 임계 치수(Critical Dimension; CD)가 증가하여 후속 공정에서 얼라인먼트 에러 마진(alignment error margin)을 적절하게 확보하기 어려운 문제점이 있다.As shown in FIG. 1A, in order to remove the silicon fence 16 remaining on the sidewall of the recess 140, when the recess 14 is formed and a wet etching process is performed, the device isolation layer ( An excessive bowing occurs in the center portion of the recess 14 that is not adjacent to 12). In addition, the critical dimension (CD) of the upper portion of the recess 14 is increased, making it difficult to adequately secure an alignment error margin in a subsequent process.

따라서, 본 발명의 제1 목적은 비대칭 리세스들을 구비하는 리세스 구조의 형성 방법을 제공하는 것이다.Accordingly, a first object of the present invention is to provide a method of forming a recess structure having asymmetric recesses.

본 발명의 제2 목적은 비대칭 리세스 구조에 매립되는 비대칭 리세스 게이트 구조물 및 그 제조 방법을 제공하는 것이다.It is a second object of the present invention to provide an asymmetric recess gate structure embedded in an asymmetric recess structure and a method of manufacturing the same.

본 발명의 제3 목적은 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.It is a third object of the present invention to provide a semiconductor device having an asymmetric recess gate structure and a method of manufacturing the same.

상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 비대칭 리세스 구조의 형성 방법에 있어서, 기판을 부분적으로 식각하여 상기 기판에 대하여 수직한 방향으로 제1 중심축을 갖는 제1 리세스를 형성한다. 상기 제1 리세스의 아래에 상기 기판에 대하여 수직한 방향으로 상기 제1 중심축에 어긋나는 제2 중심축을 갖는 제2 리세스를 형성한다. 예를 들면, 상기 제1 리세스는 이방성 식각 공정을 통해 형성될 수 있으며, 상기 제2 리세스는 등방성 식각 공정을 통해 형성될 수 있다. 상기 제2 리세스는 상기 제1 중심축에 대하여 멀어지는 방향 및 상기 기판에 대하여 수평한 방향으로 확장될 수 있다.In order to achieve the first object of the present invention, in the method of forming an asymmetric recess structure according to a preferred embodiment of the present invention, the substrate is partially etched to have a first central axis in a direction perpendicular to the substrate. The first recess is formed. A second recess is formed below the first recess, the second recess having a second central axis that is shifted from the first central axis in a direction perpendicular to the substrate. For example, the first recess may be formed through an anisotropic etching process, and the second recess may be formed through an isotropic etching process. The second recess may extend in a direction away from the first central axis and in a direction horizontal to the substrate.

본 발명의 일 실시예에 따르면, 상기 제2 리세스를 형성하기 전에, 상기 제1 리세스의 제1 측면 상에 제1 길이를 갖는 제1 마스크 패턴을 형성한 후, 상기 제1 측면과 마주보는 상기 제1 리세스의 제2 측면 상에 상기 제1 길이보다 큰 제2 길이를 갖는 제2 마스크 패턴을 형성할 수 있다. 이 경우, 상기 제2 리세스는 상기 제1 마스크 패턴 아래로 확장될 수 있다.According to an embodiment of the present invention, before forming the second recess, after forming a first mask pattern having a first length on the first side of the first recess, the first side faces the first side. A second mask pattern having a second length greater than the first length may be formed on the second side surface of the first recess. In this case, the second recess may extend below the first mask pattern.

본 발명의 일 실시예에 따르면, 상기 제1 및 제2 마스크 패턴은 동일한 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 마스크 패턴은 실리콘 산화물, 실리콘 질화물 또는 금속 질화물로 이루어질 수 있다. According to an embodiment of the present invention, the first and second mask patterns may be made of the same material. For example, the first and second mask patterns may be formed of silicon oxide, silicon nitride, or metal nitride.

본 발명의 일 실시예에 따르면, 상기 제1 리세스의 제1 및 제2 측면들과 저면 상에 마스크층을 형성한 후, 상기 제1 리세스의 제1 측면 상에 보조 마스크 패턴을 형성한다. 이어서, 상기 보조 마스크 패턴을 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 상기 제1 리세스의 저면 상에 존재하는 상기 마스크층을 제 거하여 상기 제1 및 제2 마스크 패턴을 형성한다. According to an embodiment of the present invention, after forming a mask layer on the first and second side surfaces and the bottom surface of the first recess, an auxiliary mask pattern is formed on the first side of the first recess. . Subsequently, an anisotropic etching process using the auxiliary mask pattern as an etching mask is performed to remove the mask layer existing on the bottom surface of the first recess to form the first and second mask patterns.

본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 마스크 패턴은 상이한 물질로 이루어질 수 있다. 예를 들면, 상기 제1 및 제2 마스크 패턴은 실리콘 산화물, 실리콘 질화물, 포토레지스트, 금속 산화물 또는 금속 질화물 중 서로 상이한 물질로 이루어질 수 있다.According to another embodiment of the present invention, the first and second mask patterns may be made of different materials. For example, the first and second mask patterns may be formed of different materials among silicon oxide, silicon nitride, photoresist, metal oxide, or metal nitride.

본 발명의 다른 실시예에 따르면, 상기 제1 리세스의 제1 및 제2 측면과 저면 상에 제1 마스크층을 형성한 다음, 상기 제1 마스크층을 식각하여 상기 제1 리세스의 제1 및 제2 측면 상에 상기 제1 마스크 패턴을 형성한다. 이어서, 상기 제1 리세스의 저면을 통해 노출된 기판을 식각하여 예비 제2 리세스를 형성한 후, 상기 제1 리세스의 제2 측면 상에 존재하는 상기 제1 마스크 패턴을 덮는 상기 제2 마스크 패턴을 형성한다. According to another embodiment of the present invention, the first mask layer is formed on the first and second side surfaces and the bottom surface of the first recess, and the first mask layer is etched to form the first mask of the first recess. And forming the first mask pattern on a second side surface. Subsequently, the substrate exposed through the bottom of the first recess is etched to form a preliminary second recess, and then the second mask covering the first mask pattern existing on the second side surface of the first recess is formed. Form a mask pattern.

또한, 상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 비대칭 리세스 구조의 형성 방법에 있어서, 기판을 부분적으로 식각하여 상기 기판에 대하여 수직한 방향을 따라 각기 제1 및 제2 중심축을 갖는 제1 리세스 및 제2 리세스를 형성한다. 상기 제1 리세스 및 제2 리세스의 아래에 각기 상기 기판에 대하여 수직하는 방향을 따라 상기 제1 및 제2 중심축에 평행한 제3 및 제4 중심축을 갖는 제3 리세스 및 제4 리세스를 형성한다. 이 경우, 상기 제3 및 제4 리세스는 각기 서로 반대 방향으로 확장된다.In addition, in order to achieve the above-described first object of the present invention, in the method of forming an asymmetric recess structure according to a preferred embodiment of the present invention, the substrate is partially etched to be formed in a direction perpendicular to the substrate. A first recess and a second recess having first and second central axes are formed. Third and fourth recesses having third and fourth central axes parallel to the first and second central axes in a direction perpendicular to the substrate, respectively, below the first and second recesses; To form a seth. In this case, the third and fourth recesses respectively extend in opposite directions.

본 발명의 일 실시예에 따르면, 상기 제3 및 제4 리세스들을 형성하기 전에, 상기 제1 및 제2 리세스들의 제1 측면들 상에 각기 제1 길이를 갖는 제1 마스크 패 턴들을 형성한 다음, 상기 제1 및 제2 리세스들의 제2 측면들 상에 상기 제1 길이보다 큰 제2 길이를 갖는 제2 마스크 패턴들을 형성한다. 여기서, 상기 제2 마스크 패턴들은 일체로 형성될 수 있다.According to an embodiment of the present invention, before forming the third and fourth recesses, first mask patterns each having a first length on the first side surfaces of the first and second recesses are formed. Next, second mask patterns having a second length greater than the first length are formed on the second side surfaces of the first and second recesses. The second mask patterns may be integrally formed.

전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 비대칭 리세스 게이트 구조물은, 기판에 대하여 수직한 방향으로 형성된 제1 리세스 및 상기 제1 리세스의 아래로 상기 기판에 대하여 수평한 방향으로 형성된 제2 리세스를 갖는 비대칭 리세스 구조, 상기 비대칭 리세스 구조의 측벽과 저면 상에 형성된 게이트 절연막, 그리고 상기 게이트 절연막 상에 형성되며, 상기 비대칭 리세스 구조를 매립하는 하부 및 상기 기판 상으로 돌출되는 상부를 구비하는 게이트 전극을 포함한다. In order to achieve the above-described second object of the present invention, an asymmetric recess gate structure according to a preferred embodiment of the present invention, the first recess formed in a direction perpendicular to the substrate and the first recess below the first recess An asymmetric recess structure having a second recess formed in a direction horizontal to the substrate, a gate insulating film formed on sidewalls and a bottom surface of the asymmetric recess structure, and formed on the gate insulating film, and filling the asymmetric recess structure And a gate electrode having a lower portion and an upper portion protruding onto the substrate.

상술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 형성되어 액티브 영역 및 필드 영역을 정의하는 소자 분리막, 상기 소자 분리막의 일측에 인접하여 상기 액티브 영역에 형성되며, 상기 기판에 대하여 수직한 방향을 따라 제1 중심축을 갖는 제1 리세스 및 상기 제1 리세스 아래에 형성되며 상기 기판에 대하여 수직하는 방향을 따라 상기 제1 중심축에 평행한 제2 중심축을 갖는 제2 리세스를 포함하는 제1 비대칭 리세스 구조, 상기 소자 분리막의 타측에 인접하여 상기 액티브 영역에 형성되며, 상기 기판에 대하여 수직한 방향을 따라 제3 중심축을 갖는 제3 리세스 및 상기 제3 리세스 아래에 형성되며 상기 기판에 대하여 수직하는 방향을 따라 상기 제3 중심축에 평행한 제4 중심축을 갖는 제4 리세스를 포함하는 제2 비대칭 리세스 구조, 상기 제1 비대칭 리세스 구조의 측벽 및 저면과 상기 액티브 영역 상에 형성된 제1 게이트 절연막, 상기 제2 비대칭 리세스 구조의 측벽 및 저면과 상기 액티브 영역 상에 형성된 제2 게이트 절연막, 상기 제1 비대칭 리세스 구조를 채우면서 상기 제1 게이트 절연막 상에 형성된 제1 비대칭 리세스 게이트 구조물, 그리고 상기 제2 비대칭 리세스 구조를 채우면서 상기 제2 게이트 절연막 상에 형성된 제2 비대칭 리세스 게이트 구조물을 포함한다. 예를 들면, 상기 소자 분리막의 측벽은 70° 내지 90°의 경사를 가진다. 또한, 상기 반도체 장치는, 상기 소자 분리막의 일측과 상기 제1 비대칭 리세스 게이트 구조물 사이의 상기 기판에 형성된 제1 정션을 갖는 제1 소스/드레인 영역, 그리고 상기 소자 분리막의 타측과 상기 제2 비대칭 리세스 게이트 구조물 사이의 상기 기판에 형성된 제2 정션을 갖는 제2 소스/드레인 영역을 더 포함한다.In order to achieve the above-mentioned third object of the present invention, a semiconductor device according to a preferred embodiment of the present invention, a substrate, an element isolation film formed on the substrate to define an active region and a field region, on one side of the element isolation film A first recess formed adjacent to the active region and having a first central axis in a direction perpendicular to the substrate, and formed under the first recess and perpendicular to the substrate; A first asymmetric recess structure comprising a second recess having a second central axis parallel to the axis, formed in the active region adjacent to the other side of the device isolation layer, a third center along a direction perpendicular to the substrate A third recess having an axis and a fourth central axis formed below the third recess and parallel to the third central axis in a direction perpendicular to the substrate; A second asymmetric recess structure including a fourth recess having a sidewall, a sidewall and a bottom surface of the first asymmetric recess structure, a first gate insulating layer formed on the active region, a sidewall and a bottom surface of the second asymmetric recess structure, and Filling the second gate insulating layer formed on the active region, the first asymmetric recess structure while filling the first asymmetric recess gate structure formed on the first gate insulating layer, and the second asymmetric recess structure. And a second asymmetric recess gate structure formed on the two gate insulating film. For example, sidewalls of the device isolation layer may have an inclination of 70 ° to 90 °. The semiconductor device may further include a first source / drain region having a first junction formed in the substrate between one side of the device isolation layer and the first asymmetric recess gate structure, and the other side of the device isolation layer and the second asymmetry. And a second source / drain region having a second junction formed in the substrate between recess gate structures.

또한, 전술한 본 발명의 제3 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판을 부분적으로 식각하여 각기 상기 기판에 대하여 수직한 방향을 따라 제1 및 제2 중심축을 갖는 제1 리세스 및 제2 리세스를 형성한다. 상기 제1 및 제2 리세스 아래에 상기 기판에 대해 수직한 방향을 따라 상기 제1 및 제2 중심축에 평행한 제3 및 제4 중심축을 가지며 서로 반대 방향으로 확장되는 제3 리세스 및 제4 리세스를 형성하여, 상기 제1 및 제3 리세스를 포함하는 제1 비대칭 리세스 구조 및 상기 제2 및 제4 리세스를 포함하는 제2 비대칭 리세스 구조를 형성한다. 상기 제1 및 제2 비대칭 리세스 구조의 측벽들과 저면들 및 상기 기판 상에 각기 제1 및 제2 게이트 절연막을 형성한다. 상 기 제1 및 제2 게이트 절연막 상에 각기 상기 제1 및 제2 비대칭 리세스 게이트 구조를 채우는 제1 및 제2 비대칭 게이트 구조물을 형성한다. In addition, in order to achieve the above-described third object of the present invention, in the method of manufacturing a semiconductor device according to a preferred embodiment of the present invention, the substrate is partially etched and each of the first and A first recess and a second recess having a second central axis are formed. Third recesses and third recesses extending in opposite directions with third and fourth central axes parallel to the first and second central axes in a direction perpendicular to the substrate under the first and second recesses; Four recesses are formed to form a first asymmetric recess structure comprising the first and third recesses and a second asymmetric recess structure comprising the second and fourth recesses. First and second gate insulating layers are formed on sidewalls and bottoms of the first and second asymmetric recess structures and the substrate, respectively. First and second asymmetric gate structures may be formed on the first and second gate insulating layers to fill the first and second asymmetric recess gate structures, respectively.

본 발명에 따르면, 비대칭 리세스 게이트 구조물의 하부가 원형, 타원형 또는 트랙의 형상으로 형태로 확장되기 때문에, 비대칭 리세스 게이트 구조물의 하부를 따라 형성되는 채널의 길이를 크게 증가시킬 수 있다. 또한, 상기 비대칭 리세스 게이트 구조물의 하부가 소자 분리막에 인접하도록 확장되기 때문에 상기 게이트 구조물과 소자 분리막 사이에 형성되는 정션의 폭을 감소시킬 수 있다. 이에 따라, 상기 정션을 통하여 발생되는 누설 전류를 크게 감소시킬 수 있다. 더욱이, 상기 비대칭 리세스 게이트 구조물들 사이의 간격이 일정하게 유지됨으로써, 인접하는 게이트 전극들 사이에 발생되는 신호 노이즈를 크게 감소시킬 수 있다. 결국, 이러한 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치의 누설 전류의 감소 및 데이터 유지 시간(retention time)의 증가 등과 같은 전기적인 특성이 현저하게 향상된다. According to the present invention, since the lower portion of the asymmetric recess gate structure extends in the shape of a circle, oval or track, the length of the channel formed along the lower portion of the asymmetric recess gate structure can be greatly increased. In addition, since the lower portion of the asymmetric recess gate structure is extended to be adjacent to the device isolation layer, the width of the junction formed between the gate structure and the device isolation layer may be reduced. Accordingly, leakage current generated through the junction can be greatly reduced. Furthermore, the spacing between the asymmetric recess gate structures is kept constant, thereby greatly reducing signal noise generated between adjacent gate electrodes. As a result, electrical characteristics such as a decrease in leakage current and an increase in data retention time of the semiconductor device including the asymmetric recess gate structure are remarkably improved.

이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또 는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1", "제2", "제3" 및/또는 "제4"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "제4"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate the technical spirit of the present invention. The present invention may be embodied in various other forms without departing from the scope of the present invention. In the accompanying drawings, the dimensions of the substrates, layers (films), regions, recesses, pads, patterns or structures are shown to be larger than actual for clarity of the invention. In the present invention, each layer (film), region, pad, recess, pattern, or structure is "on", "top" or "bottom" of the substrate, each layer (film), region, pad or patterns. When referred to as being formed in, it means that each layer (film), region, pad, recess, pattern or structure is formed directly on or below the substrate, each layer (film), region, pad or patterns. Alternatively, other layers (films), other regions, different pads, different patterns or other structures may be additionally formed on the substrate. Also, if each layer (film), region, pad, recess, pattern or structure is referred to as "first", "second", "third" and / or "fourth", defining such members It is not intended to distinguish each layer (film), area, pad, recess, pattern or structure. Thus, "first", "second", "third" and / or "fourth" may be selectively or interchangeably for each layer (film), region, pad, recess, pattern or structure, respectively. Can be used.

도 2a 및 도 2b는 각기 본 발명의 일 실시예에 따른 리세스 게이트 구조물의 제1 방향 및 제2 방향의 단면도이다. 도 2a 및 도 2b에 있어서, 상기 제1 방향은 예를 들면 액티브 영역의 장축에 실질적으로 평행한 방향이며, 상기 제2 방향은 예를 들면 상기 액티브 영역의 단축에 실질적으로 평행한 방향이다. 따라서, 상기 제1 및 제2 방향은 실질적으로 서로 직교한다.2A and 2B are cross-sectional views in a first direction and a second direction, respectively, of a recess gate structure according to an embodiment of the present invention. 2A and 2B, the first direction is, for example, a direction substantially parallel to the long axis of the active area, and the second direction is, for example, a direction substantially parallel to the short axis of the active area. Thus, the first and second directions are substantially perpendicular to each other.

도 2a 및 도 2b를 참조하면, 리세스 게이트(170)는 반도체 기판(100) 상에 형성된다. 리세스 게이트(170)의 하부는 반도체 기판(100)에 매립되며, 리세스 게이트(170)의 상부는 반도체 기판(100) 상으로 돌출된다. 리세스 게이트(170)는 게이트 절연막(160), 게이트 전극(180) 및 게이트 마스크(190)를 포함한다.2A and 2B, a recess gate 170 is formed on the semiconductor substrate 100. The lower portion of the recess gate 170 is buried in the semiconductor substrate 100, and the upper portion of the recess gate 170 protrudes onto the semiconductor substrate 100. The recess gate 170 includes a gate insulating layer 160, a gate electrode 180, and a gate mask 190.

반도체 기판(100)에는 소자 분리막(110)이 형성되어 반도체 기판(100)을 상 기 액티브 영역 및 필드 영역으로 구분한다. 소자 분리막(110)은 STI(Shallow Trench Isolation) 공정을 이용하여 반도체 기판(100)에 트렌치를 형성한 다음, 상기 트렌치를 산화물로 매립하여 형성된다.An isolation layer 110 is formed on the semiconductor substrate 100 to divide the semiconductor substrate 100 into an active region and a field region. The device isolation layer 110 is formed by forming a trench in the semiconductor substrate 100 using a shallow trench isolation (STI) process, and then filling the trench with an oxide.

리세스 구조(150)는 반도체 기판(100)의 상기 액티브 영역에 형성된다. 리세스 구조(150)의 적어도 일 측면은 상기 제2 방향을 따라 소자 분리막(110)에 접촉된다. 리세스 구조(150)는 상부에 대항되는 제1 리세스(150a)와 기저부에 해당되는 제2 리세스(150b)를 포함한다. 제1 및 제2 리세스(150a, 150b)는 리세스 게이트(170)의 게이트 전극(180)으로 매립된다.A recess structure 150 is formed in the active region of the semiconductor substrate 100. At least one side of the recess structure 150 is in contact with the device isolation layer 110 in the second direction. The recess structure 150 includes a first recess 150a facing the top and a second recess 150b corresponding to the base. The first and second recesses 150a and 150b are filled with the gate electrode 180 of the recess gate 170.

리세스 구조(150)의 상부에 해당되는 제1 리세스(150a)는 그 측벽이 기판(100)에 수평한 방향 대하여 소정의 경사를 갖도록 형성된다. 리세스 구조(150)의 하부에 해당되는 제2 리세스(150b)는 라운드진 형상을 가진다. 구체적으로는, 리세스 구조(150)에 있어서, 소자 분리막(110)에 접촉되지 않는 제2 리세스(150b)는 측면 및 저면이 소정의 곡률로 라운드진 형상을 가진다. 이에 비하여, 소자 분리 막(110)에 접하는 제2 리세스(150b)의 측면에는 실리콘 펜스가 형성되지 않으며, 그 저면은 라운드진 형상을 가진다.The first recess 150a corresponding to the upper portion of the recess structure 150 is formed such that the sidewall thereof has a predetermined inclination with respect to the direction horizontal to the substrate 100. The second recess 150b corresponding to the lower portion of the recess structure 150 has a rounded shape. Specifically, in the recess structure 150, the second recess 150b that is not in contact with the device isolation layer 110 has a side surface and a bottom surface rounded to a predetermined curvature. In contrast, no silicon fence is formed on the side surface of the second recess 150b in contact with the device isolation layer 110, and a bottom surface thereof has a rounded shape.

도 2a 및 도 2b에 도시한 리세스 구조(150)에 있어서, 하부의 제2 리세스(150b)의 폭이 상부의 제1 리세스(150a)의 폭보다 넓게 형성된다. 다시 말하면, 리세스 구조(150)는 상부에 비하여 하부가 확장되는 형상을 가진다.In the recess structure 150 shown in FIGS. 2A and 2B, the width of the lower second recess 150b is wider than the width of the upper first recess 150a. In other words, the recess structure 150 has a shape in which the lower portion thereof extends as compared with the upper portion.

리세스 구조(150)의 측벽과 저면 및 기판(100)의 액티브 영역 상에는 게이트 절연막(160)이 형성된다. 게이트 절연막(160) 상에는 제1 및 제2 리세스(150a, 150b)를 포함하는 리세스 구조(150)를 매립하면서 게이트 전극(180)이 형성된다. 예를 들면, 게이트 전극(180)은 상기 제2 방향을 따라 라인 형상을 가진다.The gate insulating layer 160 is formed on the sidewalls and the bottom surface of the recess structure 150 and the active region of the substrate 100. The gate electrode 180 is formed on the gate insulating layer 160 while filling the recess structure 150 including the first and second recesses 150a and 150b. For example, the gate electrode 180 has a line shape along the second direction.

게이트 전극(180)은 제1 도전막 패턴(180a) 및 제2 도전막 패턴(180b)을 구비한다. 예를 들면, 제1 도전막 패턴(180a)은 불순물로 도핑된 폴리실리콘으로 구성되며, 제2 도전막 패턴(180b)은 금속 실리사이드 또는 금속으로 이루어진다. 제1 도전막 패턴(180a)의 하부는 제1 및 제2 리세스(150a, 150b)에 매립되며, 제1 도전막 패턴(180a)의 상부는 기판(100)에 대해 직교하는 방향을 따라 기판(100)으로부터 돌출된다. 게이트 마스크(190)는 제2 도전막 패턴(180b) 상에 위치한다. 예를 들면, 게이트 마스크(190)는 실리콘 질화물과 같은 질화물로 구성된다.The gate electrode 180 includes a first conductive layer pattern 180a and a second conductive layer pattern 180b. For example, the first conductive layer pattern 180a is made of polysilicon doped with impurities, and the second conductive layer pattern 180b is made of metal silicide or metal. A lower portion of the first conductive layer pattern 180a is buried in the first and second recesses 150a and 150b, and an upper portion of the first conductive layer pattern 180a is disposed along the direction perpendicular to the substrate 100. Protrudes from 100. The gate mask 190 is positioned on the second conductive layer pattern 180b. For example, the gate mask 190 is made of nitride, such as silicon nitride.

도 3a 내지 도 3d는 도 2a 및도 2b에 도시한 리세스 게이트(170)의 형성 방법을 설명하기 위한 단면도들이다. 도 3a 내지 도 3d에 있어서, 도 2a 및 도 2b와 동일한 부재들에 대해서는 동일한 참조 부호를 사용한다.3A to 3D are cross-sectional views illustrating a method of forming the recess gate 170 illustrated in FIGS. 2A and 2B. 3A to 3D, the same reference numerals are used for the same members as in FIGS. 2A and 2B.

도 3a를 참조하면, 반도체 기판(100)상에 소자 분리 공정을 수행하여 소자 분리막(110)을 형성함으로써, 반도체 기판(100)에 액티브 영역 및 필드 영역을 정의한다. 소자 분리막(110)은 STI 공정 또는 LOCOS 공정을 이용하여 형성된다. Referring to FIG. 3A, an isolation region 110 is formed by performing an isolation process on the semiconductor substrate 100, thereby defining active regions and field regions in the semiconductor substrate 100. The device isolation layer 110 is formed using an STI process or a LOCOS process.

상기 액티브 및 필드 영역을 포함하는 반도체 기판(100) 상에 버퍼 산화막(112)을 형성한 후, 버퍼 산화막(122) 상에 리세스 구조(150)가 형성될 영역을 정의하는 마스크 패턴(120)을 형성한다. 버퍼 산화막(112)은 열 산화 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다. 마스크 패턴(120)은 버퍼 산화막(112) 및 반도체 기판(100)에 대해 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 마스크 패턴(120)은 실리콘 질화물과 같은 질화물 또는 실리콘산질화물 등의 산질화물을 사용하여 형성된다.After forming the buffer oxide layer 112 on the semiconductor substrate 100 including the active and field regions, the mask pattern 120 defining a region in which the recess structure 150 is to be formed on the buffer oxide layer 122. To form. The buffer oxide film 112 is formed using a thermal oxidation process or a chemical vapor deposition (CVD) process. The mask pattern 120 is formed using a material having an etch selectivity with respect to the buffer oxide film 112 and the semiconductor substrate 100. For example, the mask pattern 120 is formed using a nitride such as silicon nitride or an oxynitride such as silicon oxynitride.

도 3b를 참조하면, 마스크 패턴(120)을 식각 마스크로 이용하여, 버퍼 산화막(112) 및 반도체 기판(100)을 부분적으로 식각함으로써, 반도체 기판(100) 상에 버퍼 산화막 패턴(115)을 형성하는 한편 상기 액티브 영역에 예비 리세스 구조(130)를 형성한다. 본 발명의 일 실시예에 따르면, 예비 리세스 구조(130)는 건식 식각 공정을 이용하여 형성된다. 본 발명의 다른 실시예에 따르면, 예비 리세스 구조(130)는 건식 식각 공정 및 습식 세정 공정을 통하여 형성될 수 있다.Referring to FIG. 3B, the buffer oxide layer 112 and the semiconductor substrate 100 are partially etched using the mask pattern 120 as an etching mask to form the buffer oxide layer pattern 115 on the semiconductor substrate 100. Meanwhile, a preliminary recess structure 130 is formed in the active region. According to one embodiment of the present invention, the preliminary recess structure 130 is formed using a dry etching process. According to another embodiment of the present invention, the preliminary recess structure 130 may be formed through a dry etching process and a wet cleaning process.

예비 리세스 구조(130)는 반도체 기판(100)의 표면으로부터 제1 리세스(150a)의 제1 깊이보다 얕은 제2 깊이를 갖도록 형성된다. 예를 들면, 예비 리세스구조(130)는 그에 인접하는 소자 분리막(110) 사이에 실리콘 펜스가 형성되지 않을 정도의 깊이로 형성된다.The preliminary recess structure 130 is formed to have a second depth shallower than the first depth of the first recess 150a from the surface of the semiconductor substrate 100. For example, the preliminary recess structure 130 is formed to a depth such that a silicon fence is not formed between the device isolation layers 110 adjacent thereto.

도 3c를 참조하면, 예비 리세스 구조(130)의 측벽과 저면 및 마스크 패턴(120) 상에 보호막(140)을 형성한다. 보호막(140)은 예비 리세스(130) 측벽이 후속하는 식각 공정 동안 식각되는 것을 방지한다. 보호막(140)은 반도체 기판(100)에 대하여 식각 선택비를 갖는 다른 물질을 사용하여 형성한다. 즉, 반도체 기판(100)을 식각하기 위한 식각 용액 또는 식각 가스에 대하여, 거의 식각되지 않는 물질을 사용하여 보호막(140)을 형성한다. 예를 들면, 보호막(140)은 실리콘 산화물, 실리콘 질화물 또는 티타늄 질화물을 사용하여 형성된다. 이들은 단독으로 또는 혼합하여 사용될 수 있다.Referring to FIG. 3C, the passivation layer 140 is formed on the sidewalls and the bottom surface of the preliminary recess structure 130 and the mask pattern 120. The passivation layer 140 prevents the sidewalls of the preliminary recess 130 from being etched during the subsequent etching process. The passivation layer 140 is formed using another material having an etching selectivity with respect to the semiconductor substrate 100. That is, the protective layer 140 is formed using a material that is hardly etched with respect to an etching solution or an etching gas for etching the semiconductor substrate 100. For example, the protective layer 140 is formed using silicon oxide, silicon nitride, or titanium nitride. These may be used alone or in combination.

도 3d를 참조하면, 보호막(140)을 이방성 식각 공정을 이용하여 식각함으로써, 예비 리세스 구조(130)의 측벽 상에 보호막 패턴(140a)을 형성한다. 보호막 패턴(140a)은 후속하는 식각 공정 동안 예비 리세스 구조(130)의 측벽을 보호한다.Referring to FIG. 3D, the protective layer 140 is etched using an anisotropic etching process to form the protective layer pattern 140a on the sidewall of the preliminary recess structure 130. The passivation layer pattern 140a protects sidewalls of the preliminary recess structure 130 during a subsequent etching process.

보호막 패턴(140a)을 식각 마스크로 이용하여 예비 리세스 구조(130)의 저면 아래의 반도체 기판(100)을 등방성 식각 공정으로 식각함으로써, 예비 리세스 구조(130) 아래에 예비 리세스 구조(130)에 연통되는 제2 리세스(150b)를 형성한다. 이 경우, 예비 리세스 구조(150a)의 길이가 약간 연장되면서 제2 리세스(150b) 상에 제1 리세스(150a)가 형성된다. 그 결과, 제1 및 제2 리세스(150a, 150b)를 포함하는 리세스 구조(150)가 완성된다. 제2 리세스(150b)는 제1 리세스(150a)에 비하여 확장된 치수를 가진다. 또한, 제2 리세스(150b)는 측벽이 라운드진 형상을 가진다. 이러한 제2 리세스(150b)는 습식 식각 공정 또는 케미컬 건식 식각 공정을 이용하여 형성될 수 있다.By using the passivation layer pattern 140a as an etch mask, the semiconductor substrate 100 under the bottom of the preliminary recess structure 130 is etched by an isotropic etching process, thereby forming the preliminary recess structure 130 under the preliminary recess structure 130. ) To form a second recess 150b. In this case, the first recess 150a is formed on the second recess 150b while the length of the preliminary recess structure 150a is slightly extended. As a result, the recess structure 150 including the first and second recesses 150a and 150b is completed. The second recess 150b has an extended dimension compared to the first recess 150a. In addition, the second recess 150b has a rounded sidewall. The second recess 150b may be formed using a wet etching process or a chemical dry etching process.

전술한 리세스 구조(150)의 형성 방법에 있어서, 등방성 식각 공정을 이용하여 리세스 구조(150)를 형성하기 때문에 소자 분리막(110)과 리세스 구조(150) 사이에 실리콘 펜스가 발생하는 현상을 방지할 수 있다. 또한, 상기 등방성 식각 공정을 통하여 리세스 구조(150)를 형성할 경우, 리세스 구조(150)의 상부, 즉 제1 리세스(150a)의 측벽 상에는 보호막 패턴(140a)이 형성되어 있기 때문에 제1 리세스(150a)의 폭은 더 이상 확장되지 않는다. 이에 따라, 리세스 구조(150)의 상부가 확장됨에 따라 야기되는 얼라인먼트 에러 마진의 감소 문제도 최소화할 수 있다.In the above-described method of forming the recess structure 150, the silicon fence is formed between the device isolation layer 110 and the recess structure 150 because the recess structure 150 is formed using an isotropic etching process. Can be prevented. In addition, when the recess structure 150 is formed through the isotropic etching process, since the passivation layer pattern 140a is formed on the upper portion of the recess structure 150, that is, on the sidewall of the first recess 150a, the protective layer pattern 140a may be formed. The width of one recess 150a is no longer extended. Accordingly, the problem of reduction in alignment error margin caused by the expansion of the upper portion of the recess structure 150 may be minimized.

다시, 도 2a 및 도 2b를 참조하면, 리세스 구조(150)의 측벽 상에 위치하는 보호막 패턴(140a)을 제거한 후, 마스크 패턴(120) 및 버퍼 산화막 패턴(115)을 반도체 기판(100)으로부터 순차적으로 제거한다. 2A and 2B, after removing the passivation layer pattern 140a disposed on the sidewall of the recess structure 150, the mask pattern 120 and the buffer oxide layer pattern 115 are removed from the semiconductor substrate 100. Remove sequentially from.

리세스 구조(150)의 측벽과 저면 및 반도체 기판(100) 상에 게이트 절연막(160)을 형성한 다음, 리세스 구조(150)를 채우면서 게이트 절연막(160) 및 반도체 기판(100) 상에 게이트 전극층을 형성한다. 상기 게이트 전극층은 폴리실리콘, 실리사이드 및/또는 금속을 사용하여 형성된다. 예를 들면, 리세스 구조(150)를 채우면서 게이트 절연막(160)과 반도체 기판(100) 상에 폴리실리콘막을 형성한 후, 상기 폴리실리콘막 상에 실리사이드막 또는 금속막을 형성한다.After forming the gate insulating layer 160 on the sidewalls and the bottom surface of the recess structure 150 and the semiconductor substrate 100, the gate insulating layer 160 is filled on the gate insulating layer 160 and the semiconductor substrate 100 while filling the recess structure 150. A gate electrode layer is formed. The gate electrode layer is formed using polysilicon, silicide and / or metal. For example, a polysilicon film is formed on the gate insulating layer 160 and the semiconductor substrate 100 while filling the recess structure 150, and then a silicide film or a metal film is formed on the polysilicon film.

상기 게이트 전극층 상에 게이트 마스크(190)를 형성한 후, 게이트 마스크(190)를 식각 마스크로 이용하여 상기 게이트 전극층을 패터닝함으로써, 게이트 절연막(160), 게이트 전극(180) 및 게이트 마스크(190)를 구비하는 리세스 게이트(170)를 완성한다.After the gate mask 190 is formed on the gate electrode layer, the gate electrode layer is patterned using the gate mask 190 as an etch mask, thereby forming the gate insulating layer 160, the gate electrode 180, and the gate mask 190. Complete the recess gate 170 having a.

도 4는 본 발명에 따른 리세스 구조를 상기 제1 방향으로 절단한 단면을 전자 현미경으로 촬영한 사진이다. 도 5는 본 발명에 따른 리세스 구조를 상기 제2 방향으로 절단한 단면을 전자 현미경을 이용하여 촬영한 사진이다.4 is a photograph taken with an electron microscope of a cross section of the recess structure according to the present invention in the first direction. 5 is a photograph of a cross section of the recess structure according to the present invention cut in the second direction using an electron microscope.

도 4 및 도 5에 도시한 바와 같이, 상기 리세스 구조의 기저부인 제2 리세스의 측벽은 라운드 되어 있으며, 상기 제2 리세스 측벽에 실리콘 펜스가 존재하지 않음을 확인할 수 있다. 또한, 상기 리세스 구조의 제2 리세스가 확장된 형상을 갖기 때문에, 리세스 게이트가 상기 제2 리세스의 측벽을 따라 증가된 유효 채널 길이를 가진다. 더욱이, 상기 리세스 구조의 상부에 해당되는 제1 리세스의 임계 치 수(CD)가 기저부에 해당되는 제2 리세스의 임계 치수보다 작게 형성되기 때문에, 후속하는 리세스 게이트를 형성하기 위한 식각 공정 동안 충분한 얼라인먼트 에러 마진(alignment error margin)을 확보할 수 있다.As shown in FIGS. 4 and 5, the sidewalls of the second recess, which is the base of the recess structure, are rounded, and the silicon fence does not exist in the sidewalls of the second recess. In addition, since the second recess of the recess structure has an extended shape, the recess gate has an increased effective channel length along the sidewall of the second recess. Furthermore, since the critical dimension CD of the first recess corresponding to the top of the recess structure is formed smaller than the critical dimension of the second recess corresponding to the base, the etching for forming subsequent recess gates is performed. Sufficient alignment error margin can be obtained during the process.

도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 비대칭 리세스 구조의 형성 방법을 설명하기 위한 단면도들이다.6A through 6E are cross-sectional views illustrating a method of forming an asymmetric recess structure according to another exemplary embodiment of the present invention.

도 6a를 참조하면, 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판 등과 같은 기판(200) 상에 버퍼 산화막(도시되지 않음)을 형성한 후, 상기 버퍼 산화막 상에 리세스 구조가 형성될 영역을 정의하는 하드 마스크 패턴(220)을 형성한다. Referring to FIG. 6A, after a buffer oxide film (not shown) is formed on a substrate 200 such as a silicon wafer or a silicon on insulator (SOI) substrate, a region in which a recess structure is to be formed is defined on the buffer oxide film. The hard mask pattern 220 is formed.

상기 버퍼 산화막은 화학 기상 증착(CVD) 공정 또는 열 산화 공정을 이용하여 형성된다. 하드 마스크 패턴(220)은 상기 버퍼 산화막 및 기판(200)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 하드 마스크 패턴(220)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 하드 마스크 패턴(220)은 화학 기상 증착(CVD) 공정 및 사진 식각 공정을 이용하여 형성된다.The buffer oxide film is formed using a chemical vapor deposition (CVD) process or a thermal oxidation process. The hard mask pattern 220 is formed using a material having an etch selectivity with respect to the buffer oxide layer and the substrate 200. For example, the hard mask pattern 220 is formed using a nitride such as silicon nitride or an oxynitride such as silicon oxynitride. In addition, the hard mask pattern 220 is formed using a chemical vapor deposition (CVD) process and a photolithography process.

하드 마스크 패턴(220)을 식각 마스크로 이용하는 이방성 식각 공정을 통하여 상기 버퍼 산화막 및 기판(200)을 부분적으로 식각함으로써, 기판(200)에 제1 리세스(230)를 형성한다. 이와 동시에, 기판(200) 상에는 버퍼 산화막 패턴(210)이 형성된다. 제1 리세스(230)는 기판(200)에 대하여 실질적으로 수직한 방향으로 형성된다. 즉, 제1 리세스(230)의 제1 중심축(I)은 기판(200)에 대하여 수직한 방향 을 따라 제1 리세스(230)의 제1 중심점(C1)을 지난다. The first recess 230 is formed in the substrate 200 by partially etching the buffer oxide layer and the substrate 200 through an anisotropic etching process using the hard mask pattern 220 as an etching mask. At the same time, a buffer oxide film pattern 210 is formed on the substrate 200. The first recess 230 is formed in a direction substantially perpendicular to the substrate 200. That is, the first central axis I of the first recess 230 passes through the first center point C1 of the first recess 230 in a direction perpendicular to the substrate 200.

제1 리세스(230)는 이방성 식각 공정을 이용하여 형성된다. 예를 들면, 제1 리세스(230)는 반응성 이온 식각(Reactive Ion Etch; RIE) 공정 또는 건식 식각(Chemical Dry Etch; CDE) 공정을 이용하여 형성된다. 전술한 이방성 식각 공정에 따라, 제1 리세스(230)는 기판(200)에 대하여 실질적으로 수직한 방향으로 형성된다.The first recess 230 is formed using an anisotropic etching process. For example, the first recess 230 may be formed using a reactive ion etching (RIE) process or a chemical dry etching (CDE) process. According to the anisotropic etching process described above, the first recess 230 is formed in a direction substantially perpendicular to the substrate 200.

도 6b를 참조하면, 제1 리세스(230)의 제1 및 제2 측면(230a, 230b)과 하드 마스크 패턴(220) 상에 제1 마스크층(240)을 형성한다. 제1 마스크층(240)은 기판(200)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 마스크층(240)은 실리콘 산화물과 같은 산화물이나 실리콘 질화물 또는 티타늄 질화물 등의 질화물을 사용하여 형성된다. 또한, 제1 마스크층(240)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 스퍼터링 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.Referring to FIG. 6B, a first mask layer 240 is formed on the first and second side surfaces 230a and 230b of the first recess 230 and the hard mask pattern 220. The first mask layer 240 is formed using a material having an etching selectivity with respect to the substrate 200. For example, the first mask layer 240 is formed using an oxide such as silicon oxide or a nitride such as silicon nitride or titanium nitride. In addition, the first mask layer 240 is formed using a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PE-CVD) process, a sputtering process, or an atomic layer deposition (ALD) process.

제1 마스크층(240) 상에 제1 리세스(230)를 충분히 매립하는 보조 마스크층(도시되지 않음)을 형성한 다음, 상기 보조 마스크층을 패터닝하여 보조 마스크 패턴(245)을 형성한다. 상기 보조 마스크층은 제1 마스크층(240)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 보조 마스크층은 포토레지스트, 산화물, 질화물, 산질화물 또는 금속을 사용하여 형성된다. 또한, 상기 보조 마스크층은 스핀 코팅 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PE-CVD) 공정, 스퍼터링 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다. 바람직하게는, 상기 보조 마스크층은 포토레지스트를 스핀 코팅 방법으로 도포하여 형성된다.An auxiliary mask layer (not shown) is formed on the first mask layer 240 to sufficiently fill the first recess 230, and then the auxiliary mask layer is patterned to form an auxiliary mask pattern 245. The auxiliary mask layer is formed using a material having an etch selectivity with respect to the first mask layer 240. For example, the auxiliary mask layer is formed using a photoresist, oxide, nitride, oxynitride or metal. In addition, the auxiliary mask layer is formed using a spin coating process, a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PE-CVD) process, a sputtering process or an atomic layer deposition (ALD) process. Preferably, the auxiliary mask layer is formed by applying a photoresist by spin coating.

보조 마스크 패턴(245)이 형성되면 제1 리세스(230)의 저면 및 하드 마스크 패턴(220) 상부 상에 존재하는 제1 마스크층(240)이 부분적으로 노출된다. 구체적으로, 보조 마스크 패턴(245)은 제1 리세스(230)의 제1 측면(230a) 상에 존재하는 제1 마스크층(240)을 노출시키는 동시에 제1 리세스(230)의 제2 측면(230b) 상에 위치하는 제1 마스크층(240)은 커버하도록 형성된다.When the auxiliary mask pattern 245 is formed, the first mask layer 240 existing on the bottom surface of the first recess 230 and the top of the hard mask pattern 220 is partially exposed. In detail, the auxiliary mask pattern 245 exposes the first mask layer 240 existing on the first side surface 230a of the first recess 230 and at the same time the second side surface of the first recess 230. The first mask layer 240 positioned on the 230b is formed to cover.

도 6c를 참조하면, 보조 마스크 패턴(245)을 식각 마스크로 이용하는 이방성 식각 공정을 통하여 보조 마스크 패턴(245)에 의해 노출되는 제1 리세스(230)의 저면 및 하드 마스크 패턴(220) 상에 형성된 제1 마스크층(240)을 부분적으로 제거한다. 이에 따라, 제1 리세스(230)의 제1 측면(230a) 상에는 제1 길이를 갖는 제1 마스크 패턴(240a)이 형성되고, 제1 측면(230a)과 마주보는 제2 측면(230b) 상에는 상기 제1 길이보다 큰 제2 길이를 갖는 제2 마스크 패턴(240b)이 형성된다. 제1 및 제2 마스크 패턴(240a, 240b)은 제1 마스크층(240)을 패터닝하여 형성되기 때문에 동일한 물질로 구성된다. 제1 마스크 패턴(240b)은 제1 리세스(230)의 제1 측면(230a) 상에 형성되며, 제2 마스크 패턴(240b)은 제1 리세스(230)의 제2 측면(230b) 및 제1 리세스(230)의 저면의 일부까지 연장된다. 제1 및 제2 마스크 패턴(240a, 240b)이 형성되면 제1 및 제2 마스크 패턴(240a, 240b) 사이의 제1 리세스(230)의 저면이 부분적으로 노출된다.Referring to FIG. 6C, an anisotropic etching process using the auxiliary mask pattern 245 as an etching mask may be performed on the bottom surface and the hard mask pattern 220 of the first recess 230 exposed by the auxiliary mask pattern 245. The first mask layer 240 formed is partially removed. Accordingly, a first mask pattern 240a having a first length is formed on the first side surface 230a of the first recess 230 and on the second side surface 230b facing the first side surface 230a. A second mask pattern 240b having a second length greater than the first length is formed. The first and second mask patterns 240a and 240b are formed of the same material because they are formed by patterning the first mask layer 240. The first mask pattern 240b is formed on the first side surface 230a of the first recess 230, and the second mask pattern 240b is formed on the second side surface 230b and the first recess 230. It extends to a portion of the bottom of the first recess 230. When the first and second mask patterns 240a and 240b are formed, the bottom surface of the first recess 230 between the first and second mask patterns 240a and 240b is partially exposed.

제1 및 제2 마스크 패턴(240a, 240b)을 형성한 다음, 보조 마스크 패턴(245) 을 제거한다. 예를 들면, 보조 마스크 패턴(245)이 포토레지스트로 이루어진 경우, 애싱 공정 및/또는 스트리핑 공정을 통해 보조 마스크 패턴(245)을 제거한다.After forming the first and second mask patterns 240a and 240b, the auxiliary mask pattern 245 is removed. For example, when the auxiliary mask pattern 245 is made of photoresist, the auxiliary mask pattern 245 is removed through an ashing process and / or a stripping process.

도 6d를 참조하면, 노출된 제1 리세스(230)의 저면 아래의 기판(200)을 등방성 식각 공정으로 식각하여 제1 리세스(230)의 아래에 제1 리세스(230)에 연통되는 예비 제2 리세스(250)를 형성한다. 예를 들면, 예비 제2 리세스(250)는 육불화황(SF₆) 가스, 염소(Cl₂) 가스 및 산소(O₂) 가스를 포함하는 식각 가스를 이용하는 건식 식각 공정을 통해 형성된다. 상기 건식 식각 공정을 통해 예비 제2 리세스(250)는 타원 형상 또는 트랙(track) 형상을 가질 수 있다.Referring to FIG. 6D, the substrate 200 under the exposed bottom surface of the first recess 230 is etched by an isotropic etching process to communicate with the first recess 230 under the first recess 230. The preliminary second recess 250 is formed. For example, the preliminary second recess 250 is formed through a dry etching process using an etching gas including sulfur hexafluoride (SF ₆ ) gas, chlorine (Cl ₂ ) gas, and oxygen (O ₂ ) gas. Through the dry etching process, the preliminary second recess 250 may have an elliptic shape or a track shape.

예비 제2 리세스(250)는 제1 마스크 패턴(240a) 아래로 수직하게 확장되며, 동시에 제1 리세스(230)의 제1 중심축(I)으로부터 멀어지는 방향을 따라 수평하게 확장된다.The preliminary second recess 250 extends vertically below the first mask pattern 240a and at the same time extends horizontally along a direction away from the first central axis I of the first recess 230.

도 6e를 참조하면, 제1 리세스(230) 및 예비 제2 리세스(250)가 형성된 기판(200)으로부터 식각 용액을 사용하는 습식 식각 공정을 통해 제1 및 제2 마스크 패턴(240a, 240b)을 제거한다. 예를 들면, 상기 습식 식각 공정은 수산화암모늄(NH₄OH), 과산화수소(H₂O₂) 및 순수(H₂O)를 포함하는 식각 용액을 사용하여 수행된다. 상기 제1 및 제2 마스크 패턴(240a, 240b)을 제거하는 식각 공정 동안, 예비 제2 리세스(250)의 내부가 확장되어 제2 리세스(255)가 형성된다. 이에 따라, 제1 리세스(230) 및 제2 리세스(255)를 구비하는 비대칭 리세스 구조가 완성된다.Referring to FIG. 6E, the first and second mask patterns 240a and 240b are formed through a wet etching process using an etching solution from the substrate 200 on which the first recess 230 and the preliminary second recess 250 are formed. ). For example, the wet etching process is performed using an etching solution containing ammonium hydroxide (NH ₄ OH), hydrogen peroxide (H ₂ O ₂ ), and pure water (H ₂ O). During the etching process of removing the first and second mask patterns 240a and 240b, the inside of the preliminary second recess 250 is expanded to form a second recess 255. As a result, an asymmetric recess structure having a first recess 230 and a second recess 255 is completed.

상술한 바와 같이, 제1 리세스(230)는 기판(200)에 대하여 수직하는 방향으로 제1 중심축(I)을 가진다. 제1 리세스(230)에 연통되는 제2 리세스(255)는 기판(200)에 대하여 수직한 방향을 따르며, 제1 리세스(230)의 제1 중심축(I)에 소정의 간격으로 이격되는 제2 중심축(II)을 가진다. 제2 리세스(255)의 제2 중심축(II)은 제2 리세스(255)의 제2 중심(C2)을 기판(200)에 대하여 수직한 방향을 따라 지난다. 예를 들면, 제1 및 제2 리세스(230, 255)를 구비하는 상기 비대칭 리세스 구조는 양말 또는 장화와 유사한 형상을 가진다.As described above, the first recess 230 has a first central axis I in a direction perpendicular to the substrate 200. The second recess 255, which is in communication with the first recess 230, follows a direction perpendicular to the substrate 200, and is spaced apart from the first central axis I of the first recess 230 at predetermined intervals. It has a second central axis II spaced apart. The second central axis II of the second recess 255 passes through the second center C2 of the second recess 255 in a direction perpendicular to the substrate 200. For example, the asymmetric recess structure with first and second recesses 230 and 255 has a shape similar to socks or boots.

도 7a를 참조하면, 기판(300) 상에 버퍼 산화막(도시되지 않음) 및 하드 마스크 패턴(320)을 순차적으로 형성한 다음, 하드 마스크 패턴(320)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 버퍼 산화막 및 기판(300)을 부분적으로 식각함으로써, 기판(300)에 제1 리세스(330)를 형성하는 한편 기판(300) 상에 버퍼 산화막 패턴(310)을 형성한다. 제1 리세스(330)는 기판(300)의 표면으로부터 기판(300)에 대하여 실질적으로 수직한 방향을 따라 형성된다. 제1 리세스(330)는 기판(300)에 대해 직교하는 방향으로 제1 중심점(C1)을 지나는 제1 중심축(I)을 가진다.Referring to FIG. 7A, a buffer oxide layer (not shown) and a hard mask pattern 320 are sequentially formed on the substrate 300, and then the anisotropic etching process using the hard mask pattern 320 as an etching mask is performed. By partially etching the buffer oxide layer and the substrate 300, the first recess 330 is formed in the substrate 300 while the buffer oxide layer pattern 310 is formed on the substrate 300. The first recess 330 is formed along a direction substantially perpendicular to the substrate 300 from the surface of the substrate 300. The first recess 330 has a first central axis I passing through the first center point C1 in a direction orthogonal to the substrate 300.

제1 리세스(330)의 측벽과 저면 및 하드 마스크 패턴(320) 상에 제1 마스크층(도시되지 않음)을 형성한다. 상기 제1 마스크층을 형성하는 공정은 도 6b를 참조하여 설명한 공정과 실질적으로 동일하므로 이에 대한 설명은 생략한다.A first mask layer (not shown) is formed on the sidewalls and bottom surfaces of the first recesses 330 and the hard mask pattern 320. Since the process of forming the first mask layer is substantially the same as the process described with reference to FIG. 6B, description thereof will be omitted.

상기 제1 마스크층을 식각하여 제1 리세스(330)의 제1 및 제2 측면(330a, 330b) 상에 제1 길이를 갖는 제1 마스크 패턴들(340)을 형성한다. 제1 마스크 패턴들(340)은 이방성 식각 공정을 이용하여 형성된다. 즉, 하드 마스크 패턴(320) 및 제1 리세스(330)의 저면 상에 존재하는 상기 제1 마스크층을 제거하여 제1 리세스(330)의 제1 및 제2 측면(330a, 330b) 상에 제1 마스크 패턴들(340)을 형성한다.The first mask layer is etched to form first mask patterns 340 having a first length on the first and second side surfaces 330a and 330b of the first recess 330. The first mask patterns 340 are formed using an anisotropic etching process. That is, the first mask layer existing on the bottom surface of the hard mask pattern 320 and the first recess 330 is removed to form the first and second side surfaces 330a and 330b of the first recess 330. First mask patterns 340 are formed on the substrate.

도 7b를 참조하면, 제1 리세스(330)의 저면을 통해 노출되는 기판(300)을 이방성 식각 공정으로 식각하여 제1 리세스(330) 아래에 예비 제2 리세스(350)를 형성한다. 예비 제2 리세스(350)는 제1 리세스(330)의 제1 중심축(I)과 동일한 중심축을 가진다. Referring to FIG. 7B, the substrate 300 exposed through the bottom of the first recess 330 is etched by an anisotropic etching process to form a preliminary second recess 350 under the first recess 330. . The preliminary second recess 350 has the same central axis as the first central axis I of the first recess 330.

제1 리세스(330) 및 예비 제2 리세스(350)를 매립하면서 하드 마스크 패턴(320) 상에 제2 마스크층(도시되지 않음)을 형성한다. 상기 제2 마스크층을 형성하는 공정은 도 6b를 참조하여 설명한 제2 마스크층을 형성하는 공정과 실질적으로 동일하므로 이에 대한 설명은 생략한다.A second mask layer (not shown) is formed on the hard mask pattern 320 while filling the first recess 330 and the preliminary second recess 350. Since the process of forming the second mask layer is substantially the same as the process of forming the second mask layer described with reference to FIG. 6B, description thereof will be omitted.

상기 제2 마스크층을 패터닝하여 제1 리세스(330)의 제1 측면(330a) 상에 위치하는 제1 마스크 패턴(340)과 예비 제2 리세스(350)의 측면을 커버하는 제2 마스크 패턴(345)을 형성한다. 즉, 제2 마스크 패턴(345)은 예비 제2 리세스(350)의 측면으로부터 하드 마스크 패턴(320)의 상부까지 연속적으로 형성된다. 제2 마스크 패턴(345)은 제1 리세스(330)의 제1 측면(330a) 상의 제1 마스크 패턴(340) 아래로 연장되므로 제1 마스크 패턴(340)의 제1 길이보다 긴 제2 길이를 갖는다. 전술한 바와 같이, 제1 마스크 패턴(340)과 제2 마스크 패턴(345)은 서로 상이한 물질을 사용하여 형성된다. 예를 들면, 제1 마스크 패턴(340)과 제2 마스크 패턴(345)은 산화물, 질화물, 포토레지스트, 금속 산화물 또는 금속 질화물 중에서 서로 상이한 물질을 사용하여 형성된다.The second mask layer is patterned to cover the first mask pattern 340 on the first side surface 330a of the first recess 330 and the second mask side surface of the preliminary second recess 350. Pattern 345 is formed. That is, the second mask pattern 345 is continuously formed from the side of the preliminary second recess 350 to the top of the hard mask pattern 320. Since the second mask pattern 345 extends below the first mask pattern 340 on the first side 330a of the first recess 330, a second length longer than the first length of the first mask pattern 340. Has As described above, the first mask pattern 340 and the second mask pattern 345 are formed using different materials. For example, the first mask pattern 340 and the second mask pattern 345 are formed using different materials from among oxides, nitrides, photoresists, metal oxides, or metal nitrides.

도 7c를 참조하면, 제1 및 제2 마스크 패턴(340, 345)을 식각 마스크들로 이용하여 예비 제2 리세스(350)를 통해 노출되는 기판(300)을 등방성 식각 공정으로 식각함으로써, 제1 리세스(330) 아래에 제2 리세스(355)를 형성한다. 예를 들면, 제2 리세스(355)는 육불화황(SF₆) 가스, 염소(Cl₂) 가스 및 산소(O₂) 가스를 포함하는 식각 가스를 사용하는 건식 식각 공정을 통해 형성된다. 상기 건식 식각 공정을 통하여 제2 리세스(355)는 타원 형상 또는 트랙(track) 형상을 가질 수 있다.Referring to FIG. 7C, by using the first and second mask patterns 340 and 345 as etching masks, the substrate 300 exposed through the preliminary second recess 350 is etched by an isotropic etching process. A second recess 355 is formed below the first recess 330. For example, the second recess 355 is formed through a dry etching process using an etching gas including sulfur hexafluoride (SF ₆ ) gas, chlorine (Cl ₂ ) gas, and oxygen (O ₂ ) gas. Through the dry etching process, the second recess 355 may have an elliptic shape or a track shape.

제1 리세스(330) 및 예비 제2 리세스(350)에 형성된 제1 및 제2 마스크 패턴(340, 345)의 기하학적인 구조에 따라 제2 리세스(355)는 제1 리세스(330)의 제2 측면(330a) 상에 위치하는 제1 마스크 패턴(340) 아래로 확장된다. 즉, 제2 리세스(355)는 제1 리세스(330)의 제1 중심축(I)으로부터 멀어지는 방향을 따라 기판(300) 내로 수평하게 확장된다. 제2 리세스(355)의 제2 중심점(C2)을 지나는 제2 중심축(II)은 제2 리세스(355)의 제1 중심축(I)으로부터 소정의 간격으로 나란하게 이격된다. 이에 따라, 상기 비대칭 리세스 구조는 제1 리세스(330)와 제1 리세스(330) 아래에 비대칭적으로 형성된 제2 리세스(355)를 포함한다. 즉, 상기 비대칭 리세스 구조는 기판(300)에 대하여 수직한 방향을 따라 제1 중심축(I)을 갖는 제1 리세스(330)와 제1 리세스(330) 아래에 형성되며 기판(300)에 대하여 수직한 방향으로 제1 중심축(I)으로부터 이격되는 제2 중심축(II)을 갖는 제2 리세스(355)를 구비한다.According to the geometric structure of the first and second mask patterns 340 and 345 formed in the first recess 330 and the preliminary second recess 350, the second recess 355 may include the first recess 330. ) Extends below the first mask pattern 340 positioned on the second side surface 330a of FIG. That is, the second recess 355 extends horizontally into the substrate 300 in a direction away from the first central axis I of the first recess 330. The second central axis II passing through the second center point C2 of the second recess 355 is spaced side by side at a predetermined interval from the first central axis I of the second recess 355. Accordingly, the asymmetric recess structure includes a first recess 330 and a second recess 355 asymmetrically formed under the first recess 330. That is, the asymmetric recess structure is formed under the first recess 330 and the first recess 330 having the first central axis I in a direction perpendicular to the substrate 300 and is formed on the substrate 300. And a second recess 355 having a second central axis II spaced apart from the first central axis I in a direction perpendicular to the direction of the cross section.

도 8은 본 발명의 일 실시예에 따른 비대칭 리세스 게이트 구조물을 설명하기 위한 단면도이다.8 is a cross-sectional view illustrating an asymmetric recess gate structure according to an embodiment of the present invention.

도 8을 참조하면, 비대칭 리세스 게이트 구조물(495)은 비대칭 리세스 구조(460)가 형성된 기판(400), 비대칭 리세스 구조(460)의 저면과 측벽 상에 형성된 게이트 절연막(470), 그리고 비대칭 리세스 구조(460)를 매립하면서 게이트 절연막(470) 상에 형성된 게이트 전극(480)을 포함한다.Referring to FIG. 8, the asymmetric recess gate structure 495 may include a substrate 400 on which an asymmetric recess structure 460 is formed, a gate insulating layer 470 formed on the bottom and sidewalls of the asymmetric recess structure 460, and The gate electrode 480 is formed on the gate insulating layer 470 while filling the asymmetric recess structure 460.

기판(400)은 실리콘 웨이퍼 또는 SOI 기판을 포함한다. 기판(400)에는 기판(400)을 액티브 영역 및 필드 영역으로 구분하기 위한 소자 분리막이 형성되며, 리세스 구조(460)는 상기 액티브 영역에 형성된다.Substrate 400 includes a silicon wafer or an SOI substrate. An isolation layer for dividing the substrate 400 into an active region and a field region is formed in the substrate 400, and a recess structure 460 is formed in the active region.

리세스 구조(460)는 서로 연통되는 제1 리세스(430) 및 제2 리세스(455)를 포함한다. The recess structure 460 includes a first recess 430 and a second recess 455 in communication with each other.

제1 리세스(430)는 기판(400)의 표면으로부터 수직한 방향으로 형성된다. 예를 들면, 제1 리세스(430)의 측면들은 약 70° 내지 약 90° 정도의 경사를 가지거나 활 형상과 같이 굴곡질 수 있다. 제1 리세스(430)는 기판(400)에 대하여 수직한 방향으로 제1 중심점(C1)을 지나는 제1 중심축(I)을 가진다. 제1 리세스(430)는 이방성 식각 공정을 통해 기판(400)을 부분적으로 식각함으로써 형성된다. 예를 들면, 제1 리세스(430)는 반응성 이온 식각 공정 또는 건식 식각 공정을 이용하여 형성될 수 있다.The first recess 430 is formed in a direction perpendicular to the surface of the substrate 400. For example, the sides of the first recess 430 may have an inclination of about 70 ° to about 90 ° or bend like a bow shape. The first recess 430 has a first central axis I passing through the first center point C1 in a direction perpendicular to the substrate 400. The first recess 430 is formed by partially etching the substrate 400 through an anisotropic etching process. For example, the first recess 430 may be formed using a reactive ion etching process or a dry etching process.

제2 리세스(455)는 제1 리세스(430)의 아래에 형성되며, 제1 리세스(430)의 제1 중심축(I)에 대하여 멀어지는 방향을 따라 기판(400) 내로 실질적으로 수평하게 확장된다. 제2 리세스(455)는 제1 리세스(430)의 폭보다 큰 폭을 가진다. 예를 들면, 제2 리세스(455)는 타원 형상 또는 트랙 형상의 단면을 갖는다. 제2 리세스(455)는 기판(400)에 대하여 수직한 방향을 따라 제1 중심축(I)으로부터 소정의 간격으로 이격되는 제2 중심축(II)을 가진다. 즉, 제2 리세스(455)의 제2 중심점(C2)은 제1 리세스(430)의 제1 중심점(C1)으로부터 소정의 거리로 이격되며, 제2 리세스(455)의 제2 중심축(II)은 제1 리세스(430)의 제1 중심축(I)과 소정의 간격을 개재하여 나란하게 배치된다. 제2 리세스(455)는 등방성 식각 공정을 이용하여 기판(400)을 식각함으로써 형성된다. 예를 들면, 제2 리세스(455)는 건식 식각 공정, 습식 식각 공정 또는 건식 식각과 습식 식각을 조합한 공정을 이용하여 형성될 수 있다. 전술한 바와 같이, 제1 및 제2 리세스(430, 455)를 포함하는 비대칭 리세스 구조(460)는 양말 또는 장화와 유사한 단면 형상을 가진다.The second recess 455 is formed below the first recess 430 and is substantially horizontal into the substrate 400 along a direction away from the first central axis I of the first recess 430. Is extended. The second recess 455 has a width greater than the width of the first recess 430. For example, the second recess 455 has an elliptic or track shape cross section. The second recess 455 has a second central axis II spaced apart from the first central axis I at predetermined intervals in a direction perpendicular to the substrate 400. That is, the second center point C2 of the second recess 455 is spaced apart from the first center point C1 of the first recess 430 by a predetermined distance, and the second center point of the second recess 455 is provided. The axis II is disposed in parallel with the first central axis I of the first recess 430 with a predetermined distance therebetween. The second recess 455 is formed by etching the substrate 400 using an isotropic etching process. For example, the second recess 455 may be formed using a dry etching process, a wet etching process, or a process combining dry etching and wet etching. As described above, the asymmetric recess structure 460 including the first and second recesses 430 and 455 has a cross-sectional shape similar to socks or boots.

게이트 절연막(470)은 제1 및 제2 리세스(430, 455)의 측벽과 저면 및 기판(400) 상에 위치한다. 예를 들면, 게이트 절연막(470)은 실리콘 산화물 또는 금속 산화물로 구성된다.The gate insulating layer 470 is positioned on sidewalls and bottom surfaces of the first and second recesses 430 and 455, and on the substrate 400. For example, the gate insulating film 470 is made of silicon oxide or metal oxide.

게이트 전극(480)은 비대칭 리세스 구조(460)를 충분하게 채우면서 게이트 절연막(470) 상에 형성된다. 즉, 게이트 전극(480)의 하부는 비대칭 리세스 구조(460)를 매립하며, 게이트 전극(480)의 상부는 기판(400) 상으로 수직한 방향을 따라 돌출된다. 게이트 전극(480)은 제1 도전층 패턴(480a) 및 제2 도전층 패턴(480b)을 포함한다. 예를 들면, 제1 도전층 패턴(480a)은 불순물로 도핑된 폴리실 리콘으로 이루어지며, 제2 도전층 패턴(480b)은 금속 실리사이드 또는 금속으로 구성된다. 게이트 전극(480)의 상에는 게이트 전극(480)에 대하여 식각 선택비를 갖는 물질로 이루어진 게이트 마스크(490)가 형성된다. 예를 들면, 게이트 마스크(490)는 질화물을 사용하여 형성된다.The gate electrode 480 is formed on the gate insulating film 470 while sufficiently filling the asymmetric recess structure 460. That is, the lower portion of the gate electrode 480 fills the asymmetric recess structure 460, and the upper portion of the gate electrode 480 protrudes along a direction perpendicular to the substrate 400. The gate electrode 480 includes a first conductive layer pattern 480a and a second conductive layer pattern 480b. For example, the first conductive layer pattern 480a is made of polysilicon doped with impurities, and the second conductive layer pattern 480b is made of metal silicide or metal. A gate mask 490 made of a material having an etch selectivity with respect to the gate electrode 480 is formed on the gate electrode 480. For example, gate mask 490 is formed using nitride.

도 8에 도시한 비대칭 리세스 게이트 구조물(495)의 제조 방법에 있어서, 비대칭 리세스 구조(460)를 형성하는 공정은 도 6a 내지 도 6e 또는 도 7a 내지 도 7c를 참조하여 설명한 공정과 실질적으로 동일하다.In the method of manufacturing the asymmetric recess gate structure 495 shown in FIG. 8, the process of forming the asymmetric recess structure 460 is substantially the same as the process described with reference to FIGS. 6A to 6E or 7A to 7C. same.

게이트 절연막(470)은 비대칭 리세스 구조(460)의 측벽과 저면 및 기판(400) 상에 형성된다. 즉, 게이트 절연막(470)은 제1 및 제2 리세스(430, 455)의 측벽과 저면 및 기판(400)의 액티브 영역 상에 형성된다. 게이트 절연막(470)은 실리콘 산화물과 같은 산화물 또는 고유전율(high-k)을 갖는 금속 산화물을 사용하여 형성된다. 또한, 게이트 절연막(470)은 열 산화 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다.The gate insulating layer 470 is formed on the sidewall and bottom of the asymmetric recess structure 460 and the substrate 400. That is, the gate insulating layer 470 is formed on sidewalls and bottom surfaces of the first and second recesses 430 and 455, and on the active region of the substrate 400. The gate insulating film 470 is formed using an oxide such as silicon oxide or a metal oxide having high dielectric constant (high-k). In addition, the gate insulating film 470 is formed using a thermal oxidation process, a chemical vapor deposition process, or an atomic layer deposition process.

게이트 절연막(470) 상에 비대칭 리세스 구조(460)를 채우면서 제1 도전층(도시되지 않음)을 형성한다. 상기 제1 도전층은 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전 물질을 사용하여 형성된다. 상기 제1 도전층은 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다.A first conductive layer (not shown) is formed while filling the asymmetric recess structure 460 on the gate insulating layer 470. The first conductive layer is formed using a conductive material such as doped polysilicon, metal or conductive metal nitride. The first conductive layer is formed using a chemical vapor deposition process, an atomic layer deposition process, a sputtering process or a pulsed laser deposition process.

상기 제1 도전층 상에는 제2 도전층(도시되지 않음)이 형성된다. 상기 제2 도전층은 금속 실리사이드 또는 금속을 사용하여 형성된다. 예를 들면, 상기 제2 도전층은 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 텅스텐, 티타늄 또는 알루미늄을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 상기 제2 도전층은 금속 실리사이드막 및 금속막을 포함하는 다중막 구조를 가질 수 있다.A second conductive layer (not shown) is formed on the first conductive layer. The second conductive layer is formed using metal silicide or metal. For example, the second conductive layer is formed using tungsten silicide, cobalt silicide, titanium silicide, tungsten, titanium or aluminum. According to another embodiment of the present invention, the second conductive layer may have a multilayer structure including a metal silicide layer and a metal layer.

상기 제2 도전층 상에 게이트 마스크(490)를 형성한 후, 게이트 마스크(490)를 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 제2 도전층 및 제1 도전층을 순차적으로 식각함으로써, 제1 도전층 패턴(480a) 및 제2 도전층 패턴(480b)을 포함하는 게이트 전극(480)을 형성한다. 이에 따라, 게이트 절연막(470), 게이트 전극(480) 및 게이트 마스크(490)를 포함하는 비대칭 게이트 구조물(495)이 완성된다. 게이트 마스크(490)는 제1 및 제2 도전층 패턴(480a, 480b)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 게이트 마스크(490)는 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다. 또한, 게이트 마스크(490)는 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성된다.After the gate mask 490 is formed on the second conductive layer, the second conductive layer and the first conductive layer are sequentially etched through an anisotropic etching process using the gate mask 490 as an etching mask. The gate electrode 480 including the conductive layer pattern 480a and the second conductive layer pattern 480b is formed. Accordingly, an asymmetric gate structure 495 including the gate insulating layer 470, the gate electrode 480, and the gate mask 490 is completed. The gate mask 490 is formed using a material having an etch selectivity with respect to the first and second conductive layer patterns 480a and 480b. For example, gate mask 490 is formed using silicon nitride or silicon oxynitride. In addition, the gate mask 490 is formed using a chemical vapor deposition process or an atomic layer deposition process.

도 9는 본 발명의 다른 실시예에 따른 비대칭 리세스 게이트 구조물을 갖는 반도체 장치를 설명하기 위한 단면도이다.9 is a cross-sectional view for describing a semiconductor device having an asymmetric recess gate structure according to another exemplary embodiment of the present invention.

도 9를 참조하면, 상기 반도체 장치는 제1 비대칭 리세스 게이트 구조물(595)과 제2 비대칭 리세스 게이트 구조물(596)을 포함한다.Referring to FIG. 9, the semiconductor device may include a first asymmetric recess gate structure 595 and a second asymmetric recess gate structure 596.

제1 비대칭 리세스 게이트 구조물(595)은, 제1 비대칭 리세스 구조(560a)의 측벽과 저면 및 기판(500) 상에 형성된 제1 게이트 절연막(569), 제1 게이트 절연막(569) 상에 제1 비대칭 리세스 구조(560a)를 부분적으로 매립하면서 형성된 제1 게이트 전극(579), 그리고 제1 게이트 전극(579) 상에 형성된 제1 게이트 마스크(589)를 포함한다.The first asymmetric recess gate structure 595 is formed on the sidewalls and the bottom of the first asymmetric recess structure 560a and the first gate insulating layer 569 and the first gate insulating layer 569 formed on the substrate 500. A first gate electrode 579 formed while partially filling the first asymmetric recess structure 560a, and a first gate mask 589 formed on the first gate electrode 579.

제2 비대칭 리세스 게이트 구조물(596)은, 제2 비대칭 리세스 구조(560b)의 측벽과 저면 및 기판(500) 상에 형성된 제2 게이트 절연막(570), 제2 게이트 절연막(570) 상에 제2 비대칭 리세스 구조(560b)를 부분적으로 매립하면서 형성된 제2 게이트 전극(580), 그리고 제2 게이트 전극(580) 상에 형성된 제2 게이트 마스크(590)를 포함한다.The second asymmetric recess gate structure 596 is formed on the sidewalls and the bottom surface of the second asymmetric recess structure 560b and on the second gate insulating layer 570 and the second gate insulating layer 570 formed on the substrate 500. A second gate electrode 580 formed by partially filling the second asymmetric recess structure 560b, and a second gate mask 590 formed on the second gate electrode 580.

기판(500)은 실리콘 웨이퍼 또는 SOI 기판을 포함하며, 기판(500)에는 액티브 영역 및 필드 영역 영역을 정의하기 위한 소자 분리막(505)이 형성된다. 소자 분리막(505)은 STI 공정과 같은 소자 분리 공정을 통해 기판(500) 상에 형성되며, 소자 분리막(505)의 측벽은 약 70° 내지 90° 정도의 경사를 가질 수 있다.The substrate 500 includes a silicon wafer or an SOI substrate, and an isolation layer 505 is formed on the substrate 500 to define an active region and a field region region. The device isolation layer 505 is formed on the substrate 500 through an element isolation process such as an STI process, and the sidewalls of the device isolation layer 505 may have an inclination of about 70 ° to about 90 °.

제1 및 제2 비대칭 리세스 구조(560a, 560b)는 소자 분리막(505) 사이의 상기 액티브 영역에 형성된다. 제1 비대칭 리세스 구조(560a)는 제1 리세스(530a) 및 제2 리세스(555b)를 구비하며, 제2 비대칭 리세스(560b)는 제3 리세스(530b) 및 제4 리세스(555b)를 포함한다.First and second asymmetric recess structures 560a and 560b are formed in the active region between the device isolation layers 505. The first asymmetric recess structure 560a has a first recess 530a and a second recess 555b, and the second asymmetric recess 560b has a third recess 530b and a fourth recess. 555b.

제1 비대칭 리세스 구조(560a)의 제1 리세스(530a)는 제1 간격(W1)을 개재하여 소자 분리막(505)의 일측에 인접하도록 형성된다. 제1 리세스(530a)는 기판(500)에 대하여 실질적으로 수직한 방향을 따라 제1 중심점(C1)을 지나는 제1 중심축(I)을 가진다. 제1 비대칭 리세스 구조(560a)의 제2 리세스(555a)는 소자 분리막(505)의 일측으로부터 제2 간격(W2)으로 이격된다. 제2 리세스(555a)가 소자 분리 막(505)의 일측을 향하여 확장되기 때문에 제2 간격(W2)은 제1 간격(W1) 보다 좁아진다. 제2 리세스(555a)는 기판(500)에 대하여 실질적으로 직교하는 방향을 따라 제2 중심점(C2)을 지나는 제2 중심축(II)을 가진다. 제2 리세스(555a)의 제2 중심축(II)과 제1 리세스(530a)의 제1 중심축(I)은 소정의 간격으로 나란하게 배치된다.The first recess 530a of the first asymmetric recess structure 560a is formed to be adjacent to one side of the device isolation layer 505 via the first gap W1. The first recess 530a has a first central axis I passing through the first center point C1 in a direction substantially perpendicular to the substrate 500. The second recess 555a of the first asymmetric recess structure 560a is spaced apart from one side of the device isolation layer 505 at a second interval W2. Since the second recess 555a extends toward one side of the device isolation layer 505, the second gap W2 is narrower than the first gap W1. The second recess 555a has a second central axis II passing through the second center point C2 in a direction substantially perpendicular to the substrate 500. The second central axis II of the second recess 555a and the first central axis I of the first recess 530a are arranged side by side at predetermined intervals.

제2 비대칭 리세스 구조(560a)의 제3 리세스(530b)는 소자 분리막(505)의 타측에 인접하여 형성된다. 제3 리세스(530b)와 소자 분리막(505)의 타측 사이의 간격은 상기 제1 간격(W1)과 실질적으로 동일하다. 제3 리세스(530) 또한 기판(500)에 대하여 수직한 방향을 따라 제3 중심점(C3)을 지나는 제3 중심축(I')을 가진다. 제2 비대칭 리세스 구조(560b)의 제4 리세스(555b)는 소자 분리막(505)의 타측에 인접하여 형성된다. 제4 리세스(555b)와 소자 분리막(505)의 타측 사이의 간격도 사이 제2 간격(W2)과 실질적으로 동일하다. 전술한 바와 유사하게, 제4 리세스(555b)가 소자 분리막(505)의 타측을 향하여 확장되기 때문에 제4 리세스(555b)와 소자 분리막(505)의 타측 사이의 간격은 제3 리세스(530b)와 소자 분리막(505)의 타측 사이의 간격 보다 좁다. 제4 리세스(555b)도 기판(500)에 대하여 실질적으로 직교하는 방향을 따라 제4 중심점(C4)을 지나는 제4 중심축(II')을 가진다. 제4 리세스(555b)의 제4 중심축(II')과 제3 리세스(530b)의 제3 중심축(I')도 소정의 간격으로 나란하게 배치된다.The third recess 530b of the second asymmetric recess structure 560a is formed adjacent to the other side of the device isolation layer 505. An interval between the third recess 530b and the other side of the device isolation layer 505 is substantially the same as the first interval W1. The third recess 530 also has a third central axis I ′ passing through the third center point C3 in a direction perpendicular to the substrate 500. The fourth recess 555b of the second asymmetric recess structure 560b is formed adjacent to the other side of the device isolation layer 505. An interval between the fourth recess 555b and the other side of the device isolation layer 505 is also substantially the same as the second interval W2. Similar to the above, since the fourth recess 555b extends toward the other side of the device isolation layer 505, the gap between the fourth recess 555b and the other side of the device isolation layer 505 is defined by the third recess ( 530b and the gap between the other side of the device isolation layer 505. The fourth recess 555b also has a fourth central axis II 'passing through the fourth center point C4 in a direction substantially orthogonal to the substrate 500. The fourth central axis II 'of the fourth recess 555b and the third central axis I' of the third recess 530b are also arranged side by side at predetermined intervals.

제1 리세스(530a)와 제3 리세스(530b)는 제3 간격(W3)으로 이격되며, 제2 리세스(555a)와 제4 리세스(555b)는 제4 간격(W4)으로 이격된다. 여기서, 제3 간격 (W3)과 제4 간격(W4)은 실질적으로 동일하다. 제4 리세스(555b)는 제2 리세스(555a)와 실질적으로 반대 방향으로 확장된다. The first recess 530a and the third recess 530b are spaced apart by the third interval W3, and the second recess 555a and the fourth recess 555b are spaced apart by the fourth interval W4. do. Here, the third interval W3 and the fourth interval W4 are substantially the same. The fourth recess 555b extends in a substantially opposite direction to the second recess 555a.

제1 비대칭 리세스 구조(560a)의 측벽과 저면 및 기판(500) 상에는 제1 게이트 절연막(569)이 형성되며, 제2 비대칭 리세스 구조(560b)의 측벽과 저면 및 기판(500) 상에는 제2 게이트 절연막(570)이 형성된다. 제1 및 제2 게이트 절연막(569, 570)은 일체로 형성된다.The first gate insulating layer 569 is formed on the sidewalls and the bottom surface of the first asymmetric recess structure 560a and the substrate 500, and the first gate insulating layer 569 is formed on the sidewalls and the bottom surface of the second asymmetric recess structure 560b and the substrate 500. A two gate insulating film 570 is formed. The first and second gate insulating layers 569 and 570 are integrally formed.

제1 비대칭 리세스 게이트 구조물(595)의 제1 게이트 전극(579)은 제1 비대칭 리세스 구조(560a)를 채우면서 기판(500)의 상부로 돌출된다. 제1 게이트 전극(579)은 제1 도전층 패턴(579a) 및 제2 도전층 패턴(579b)을 포함한다. 구체적으로는, 제1 도전층 패턴(579a)은 제1 비대칭 리세스 구조(560a)를 채우면서 기판(500)의 상부로 돌출되며, 제2 도전층 패턴(579b)은 제1 도전층 패턴(579a) 상에 형성된다. 제1 게이트 마스크(589)는 제2 도전층 패턴(579b) 상에 형성된다.The first gate electrode 579 of the first asymmetric recess gate structure 595 protrudes above the substrate 500 while filling the first asymmetric recess structure 560a. The first gate electrode 579 includes a first conductive layer pattern 579a and a second conductive layer pattern 579b. Specifically, the first conductive layer pattern 579a protrudes above the substrate 500 while filling the first asymmetric recess structure 560a, and the second conductive layer pattern 579b is formed of the first conductive layer pattern ( 579a). The first gate mask 589 is formed on the second conductive layer pattern 579b.

제2 비대칭 리세스 게이트 구조물(596)의 제2 게이트 전극(580)은 제2 비대칭 리세스 구조(560b)를 채우면서 기판(500)의 상부로 돌출된다. 제2 게이트 전극(580)은 제3 도전층 패턴(580a) 및 제4 도전층 패턴(580b)을 포함한다. 보다 상세하게는, 제3 도전층 패턴(580a)은 제2 비대칭 리세스 구조(560b)를 채우면서 기판(500)의 상부로 돌출되며, 제4 도전층 패턴(580b)은 제3 도전층 패턴(580a) 상에 형성된다. 제2 게이트 마스크(590)는 제4 도전층 패턴(580b) 상에 형성된다.The second gate electrode 580 of the second asymmetric recess gate structure 596 protrudes above the substrate 500 while filling the second asymmetric recess structure 560b. The second gate electrode 580 includes a third conductive layer pattern 580a and a fourth conductive layer pattern 580b. In more detail, the third conductive layer pattern 580a protrudes above the substrate 500 while filling the second asymmetric recess structure 560b, and the fourth conductive layer pattern 580b is the third conductive layer pattern. It is formed on 580a. The second gate mask 590 is formed on the fourth conductive layer pattern 580b.

제2 리세스(555a)와 제4 리세스(555b)가 서로 반대 방향으로 확장되기 때문에, 제1 게이트 전극(579)의 하부와 제2 게이트 전극(580)의 하부도 서로 반대 방 향으로 확장된다.Since the second recess 555a and the fourth recess 555b extend in opposite directions, the lower portion of the first gate electrode 579 and the lower portion of the second gate electrode 580 also extend in opposite directions. do.

또한, 상기 비대칭 리세스 게이트를 갖는 반도체 장치는, 제1 정션(junction)을 갖는 제1 소스/드레인 영역(도시되지 않음) 및 제2 정션을 갖는 제2 소스/드레인 영역(도시되지 않음)을 포함한다. 상기 제1 소스/드레인 영역은 소자 분리막(505)의 일측과 제1 비대칭 리세스 게이트 구조물(595)의 사이에 형성되며, 상기 제2 소스/드레인 영역은 소자 분리막(505)의 타측과 제2 비대칭 리세스 게이트 구조물(596)의 사이에 형성된다.In addition, the semiconductor device having the asymmetric recess gate may include a first source / drain region (not shown) having a first junction and a second source / drain region (not shown) having a second junction. Include. The first source / drain region is formed between one side of the isolation layer 505 and the first asymmetric recess gate structure 595, and the second source / drain region is formed between the other side and the second portion of the isolation layer 505. A gap is formed between the asymmetric recess gate structures 596.

상술한 구조물 갖는 반도체 장치에 있어서, 소자 분리막(505)의 일측과 제1 비대칭 리세스 게이트 구조물(595)의 제1 게이트 전극(579)의 상부는 제1 간격(W1)으로 이격되며, 소자 분리막(505)의 일측과 제1 게이트 전극(579)의 하부는 상기 제1 간격(W1) 보다 좁은 제2 간격(W2)으로 이격된다. 따라서, 소자 분리막(505)의 일측과 제1 게이트 전극(579) 사이의 기판(500)에 형성된 상기 제1 소스/드레인 영역의 제1 정션은 제2 간격(W2)과 동일한 좁은 폭을 가진다. 이에 따라, 상기 제1 정션을 통하여 발생되는 누설 전류(junction leakage current)를 감소시킬 수 있다. 또한, 소자 분리막(505)의 타측과 제2 비대칭 리세스 게이트 구조물(596)의 제2 게이트 전극(580)의 상부도 제1 간격(W1)과 동일한 간격으로 이격되며, 소자 분리막(505)의 타측과 제2 게이트 전극(580)의 하부도 제2 간격(W2)과 동일한 간격으로 이격된다. 소자 분리막(505)의 타측과 제2 게이트 전극(580) 사이의 기판(500)에 형성된 상기 제2 소스/드레인 영역의 제1 정션도 제2 간격(W2)과 동일한 좁은 폭을 가진다. 따라서, 상기 제2 정션을 통하여 발생되는 누설 전류를 더욱 감소시 킬 수 있다. 결국, 제1 및 제2 비대칭 리세스 게이트 구조물(595, 596)을 갖는 상기 반도체 장치의 전기적인 특성을 크게 개선할 수 있다.In the semiconductor device having the above-described structure, one side of the isolation layer 505 and an upper portion of the first gate electrode 579 of the first asymmetric recess gate structure 595 are spaced apart from each other by the first interval W1, and the isolation layer One side of 505 and a lower portion of first gate electrode 579 are spaced apart from second interval W2 narrower than first interval W1. Therefore, the first junction of the first source / drain region formed in the substrate 500 between one side of the device isolation layer 505 and the first gate electrode 579 has the same narrow width as the second gap W2. Accordingly, the junction leakage current generated through the first junction can be reduced. In addition, the other side of the isolation layer 505 and the upper portion of the second gate electrode 580 of the second asymmetric recess gate structure 596 may also be spaced apart at the same interval as the first interval W1, and The other side and the lower portion of the second gate electrode 580 are also spaced apart from each other by the same interval as the second interval W2. The first junction of the second source / drain region formed in the substrate 500 between the other side of the device isolation layer 505 and the second gate electrode 580 also has the same narrow width as the second gap W2. Therefore, leakage current generated through the second junction can be further reduced. As a result, the electrical characteristics of the semiconductor device having the first and second asymmetric recess gate structures 595 and 596 can be greatly improved.

한편, 제1 게이트 전극(579)과 제2 게이트 전극(580)의 상부는 제3 간격(W3)으로 이격되며, 제1 게이트 전극(579)과 제2 게이트 전극(580)의 하부는 제3 간격(W3)과 실질적으로 동일한 제4 간격(W4)으로 이격된다. 제1 및 제2 게이트 전극(579, 580)을 충분한 간격으로 유지할 수 있기 때문에, 제1 및 제2 게이트 전극(579, 580)이 서로 근접함으로써 발생되는 전기적인 노이즈(noise)를 억제할 수 있다. 특히, 상술한 제1 및 제2 비대칭 게이트 구조물(595, 596)을 포함하는 반도체 장치에 있어서, 정션들의 폭과 인접하는 게이트 구조물들의 간격을 동시에 조절함으로써, 상기 반도체 장치가 약 70㎚ 이하의 디자인 룰을 갖는 경우에도 반도체 장치의 전기적인 특성을 저하시키는 문제들을 용이하게 해결할 수 있다.Meanwhile, upper portions of the first gate electrode 579 and the second gate electrode 580 are spaced apart from each other by a third interval W3, and lower portions of the first gate electrode 579 and the second gate electrode 580 are third Spaced at a fourth interval W4 substantially equal to the interval W3. Since the first and second gate electrodes 579 and 580 can be maintained at sufficient intervals, electrical noise generated when the first and second gate electrodes 579 and 580 are close to each other can be suppressed. . In particular, in the semiconductor device including the first and second asymmetric gate structures 595 and 596 described above, the semiconductor device is designed to be about 70 nm or less by simultaneously adjusting the width of the junctions and the spacing of adjacent gate structures. Even in the case of having a rule, problems that lower the electrical characteristics of the semiconductor device can be easily solved.

도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.10A through 10D are cross-sectional views illustrating a method of manufacturing a semiconductor device having an asymmetric recess gate structure in accordance with an embodiment of the present invention.

도 10a를 참조하면, 기판(600) 상에 소자 분리 공정을 통해 소자 분리막(605)을 형성하여 기판(600)을 액티브 영역 및 필드 영역으로 구분한다. 소자 분리막(605)은 STI 공정을 통해 형성되며, 소자 분리막(605)의 측벽은 약 70°내지 90° 정도의 경사를 가질 수 있다.Referring to FIG. 10A, a device isolation layer 605 is formed on a substrate 600 through an isolation process to divide the substrate 600 into an active region and a field region. The device isolation layer 605 is formed through an STI process, and the sidewalls of the device isolation layer 605 may have an inclination of about 70 ° to about 90 °.

소자 분리막(605)이 형성된 기판(600) 상에 버퍼 산화막(도시되지 않음) 및 하드 마스크 패턴(620)을 순차적으로 형성한 다음, 하드 마스크 패턴(620)을 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 버퍼 산화막 및 기판(600)을 부 분적으로 식각한다. 이에 따라, 기판(600) 상에는 버퍼 산화막 패턴(610)이 형성되는 동시에 기판(600)의 표면으로부터는 제1 리세스(630a) 및 제3 리세스(630b)가 형성된다. 제1 및 제3 리세스(630a, 630b)는 각기 기판(600)에 대하여 실질적으로 수직한 방향을 따라 제1 및 제3 중심점(C1, C3)을 지나는 제1 및 제3 중심축(I, I')을 가진다. A buffer oxide layer (not shown) and a hard mask pattern 620 are sequentially formed on the substrate 600 on which the device isolation layer 605 is formed, and then an anisotropic etching process using the hard mask pattern 620 as an etching mask. The buffer oxide layer and the substrate 600 are partially etched. Accordingly, the buffer oxide layer pattern 610 is formed on the substrate 600, and the first recess 630a and the third recess 630b are formed from the surface of the substrate 600. The first and third recesses 630a and 630b respectively pass through the first and third center axes I and 3 passing through the first and third center points C1 and C3 along a direction substantially perpendicular to the substrate 600. I ')

도 10b를 참조하면, 제1 및 제3 리세스(630a, 630b)의 저면과 측벽 및 하드 마스크 패턴(620) 상에 연속적으로 제1 마스크층(640)을 형성한다. 제1 마스크층(640)은 기판(600)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 마스크층(640)은 실리콘 산화물과 같은 산화물이나 실리콘 질화물 또는 티타늄 질화물과 같은 질화물을 사용하여 형성된다. 바람직하게는, 제1 마스크층(640)은 중온 산화물(Middle Temperature Oxide; MTO)을 사용하여 형성된다.Referring to FIG. 10B, the first mask layer 640 is continuously formed on the bottom and sidewalls of the first and third recesses 630a and 630b and the hard mask pattern 620. The first mask layer 640 is formed using a material having an etch selectivity with respect to the substrate 600. For example, the first mask layer 640 is formed using an oxide such as silicon oxide or a nitride such as silicon nitride or titanium nitride. Preferably, the first mask layer 640 is formed using middle temperature oxide (MTO).

제1 및 제3 리세스(630a, 630b)를 채우면서 제1 마스크층(640) 상에 보조 마스크층(도시되지 않음)을 형성한다. 상기 보조 마스크층은 제1 마스크층(640)과 상이한 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 보조 마스크층은 포토레지스트, 실리콘 산화물, 실리콘 질화물, 금속 또는 금속 질화물 중에서 제1 마스크층(640)을 구성하는 물질과 상이한 물질을 사용하여 형성한다. 바람직하게는, 상기 보조 마스크층은 포토레지스트를 사용하여 형성된다.An auxiliary mask layer (not shown) is formed on the first mask layer 640 while filling the first and third recesses 630a and 630b. The auxiliary mask layer is formed using a material having an etching selectivity different from that of the first mask layer 640. For example, the auxiliary mask layer is formed using a material different from a material constituting the first mask layer 640 among photoresist, silicon oxide, silicon nitride, metal, or metal nitride. Preferably, the auxiliary mask layer is formed using a photoresist.

상기 보조 마스크층을 부분적으로 식각하여, 제1 및 제3 리세스(630a, 630b)의 측면들을 덮는 보조 마스크 패턴(645)을 형성한다. 보조 마스크 패턴(645)은 제1 및 제3 리세스(630a, 630b) 아래에 각기 제2 및 제4 리세스(655a, 655b)(도 10d 참조)를 형성하기 위하여 제공된다. 구체적으로, 보조 마스크 패턴(645)은 소자 분리막(605)에 인접하는 제1 및 제3 리세스(630a, 630b)의 제1 측면들(M1, N1)은 커버하지 않고, 제1 측면(M1, N1)에 대향하는 제2 측면들(M2, N2) 및 저면들의 일부를 덮도록 형성된다. 즉, 보조 마스크 패턴(645)은 뒤집어진 'U' 자와 유사한 형상을 가진다. 제1 및 제3 리세스들(630a, 630b)이 아주 작은 폭으로 형성되더라도, 보조 마스크 패턴(645)이 제1 및 제3 리세스(630a, 630b)보다 큰 폭을 갖기 때문에 도 10b에 도시한 구조의 보조 마스크 패턴(645)을 용이하게 형성할 수 있다.The auxiliary mask layer is partially etched to form an auxiliary mask pattern 645 covering side surfaces of the first and third recesses 630a and 630b. The auxiliary mask pattern 645 is provided to form second and fourth recesses 655a and 655b (see FIG. 10D) under the first and third recesses 630a and 630b, respectively. Specifically, the auxiliary mask pattern 645 does not cover the first side surfaces M1 and N1 of the first and third recesses 630a and 630b adjacent to the isolation layer 605, and the first side surface M1. , It is formed so as to cover a part of the second side surfaces M2 and N2 and the bottoms facing N1. That is, the auxiliary mask pattern 645 has a shape similar to an inverted 'U' shape. Even though the first and third recesses 630a and 630b are formed to have a very small width, the auxiliary mask pattern 645 has a larger width than the first and third recesses 630a and 630b and is shown in FIG. 10B. An auxiliary mask pattern 645 having a structure can be easily formed.

도 10c를 참조하면, 보조 마스크 패턴(645)을 식각 마스크로 이용하는 식각 공정을 통해 제1 마스크층(640)을 부분적으로 제거하여 제1 및 제2 마스크 패턴들(640a, 640b)을 형성한다. 제1 마스크 패턴들(604a)은 각기 제1 및 제3 리세스(630a, 630b)의 제1 측면들(M1, N1) 상에 제1 길이로 형성된다. 제2 마스크 패턴들(640b)은 각기 제1 측면들(M1, N1)과 마주보는 제2 측면들(M2, N2) 상에 형성되어 제1 및 제3 리세스(630a, 630b)의 저면들의 일부까지 연장된다. 따라서, 제1 마스크 패턴들(640b)은 각기 상기 제1 길이보다 긴 제2 길이를 가진다. 제2 마스크 패턴들(640b)은 서로 일체로 형성된다. 제1 및 제2 마스크 패턴들(640a, 640b)에 이 형성되면, 제1 및 제3 리세스(630a, 630b)의 저면들이 부분적으로 노출된다.Referring to FIG. 10C, the first mask layer 640 is partially removed through an etching process using the auxiliary mask pattern 645 as an etching mask to form first and second mask patterns 640a and 640b. The first mask patterns 604a are formed at first lengths on the first side surfaces M1 and N1 of the first and third recesses 630a and 630b, respectively. The second mask patterns 640b are formed on the second side surfaces M2 and N2 facing the first side surfaces M1 and N1, respectively, to form the bottom surfaces of the first and third recesses 630a and 630b. Extends to some. Thus, each of the first mask patterns 640b has a second length longer than the first length. The second mask patterns 640b are integrally formed with each other. When is formed in the first and second mask patterns 640a and 640b, the bottom surfaces of the first and third recesses 630a and 630b are partially exposed.

보조 마스크 패턴(6450이 포토레지스트로 이루어질 경우, 보조 마스크 패턴(645)은 애싱 공정 및/또는 스트립 공정에 의해 제거될 수 있다.When the auxiliary mask pattern 6550 is made of photoresist, the auxiliary mask pattern 645 may be removed by an ashing process and / or a strip process.

도 10d를 참조하면, 제1 및 제2 마스크 패턴들(640a, 640b)을 식각 마스크로 이용하여 제1 및 제3 리세스(630a, 630b) 저면들을 통해 노출되는 기판(600)을 등 방성 식각 공정으로 식각함으로써, 제1 및 제3 리세스(630a, 630b)의 아래에 예비 제2 리세스(도시되지 않음) 및 예비 제4 리세스(도시되지 않음)를 형성한다. 제1 및 제2 마스크(640a, 640b)의 기하학적인 형상에 따라서 상기 예비 제2 및 예비 제4 리세스는 제1 및 제3 중심축(I, I')과는 각기 어긋나는 제2 및 제4 중심점(C2, C4)을 지나는 제2 및 제4 중심축들(II, II')을 가진다. 제2 및 제4 중심축(II, II')은 각기 소정의 간격을 개재하여 제1 및 제3 중심축(I, I')로부터 이격된다. 또한, 제2 및 제4 중심축(II, II')은 각기 제1 및 제3 중심축(I, I')에 대하여 실질적으로 평행하게 형성된다. Referring to FIG. 10D, the isotropic etching of the substrate 600 exposed through the bottom surfaces of the first and third recesses 630a and 630b using the first and second mask patterns 640a and 640b as an etching mask. By etching in the process, a preliminary second recess (not shown) and a preliminary fourth recess (not shown) are formed under the first and third recesses 630a and 630b. The preliminary second and preliminary fourth recesses may be respectively displaced from the first and third central axes I and I 'according to the geometric shapes of the first and second masks 640a and 640b. It has second and fourth central axes II, II 'passing through the center points C2, C4. The second and fourth central axes II and II 'are spaced apart from the first and third central axes I and I', respectively, via a predetermined interval. In addition, the second and fourth central axes II, II 'are formed substantially parallel to the first and third central axes I, I', respectively.

상기 예비 제2 및 제4 리세스는 상기 등방성 식각 공정에 의해 제1 및 제3 리세스(630a, 630b)보다 큰 폭을 가지며, 각기 라운드진 단면 형상을 가진다. 예를 들면, 상기 예비 제2 및 예비 제4 리세스는 육불화황 가스, 염소 가스 및 산소 가스가 혼합된 식각 가스를 이용하는 등방성 건식 식각 공정을 약 5초 내지 약 40초 동안 수행함으로써 형성된다. 보다 바람직하게는, 상기 등방성 식각 공정은 약 10초 내지 20초 동안 수행된다.The preliminary second and fourth recesses have a width larger than that of the first and third recesses 630a and 630b by the isotropic etching process, and have a rounded cross-sectional shape. For example, the preliminary second and preliminary fourth recesses are formed by performing an isotropic dry etching process using an etching gas in which sulfur hexafluoride gas, chlorine gas and oxygen gas are mixed for about 5 seconds to about 40 seconds. More preferably, the isotropic etching process is performed for about 10 to 20 seconds.

습식 식각 공정을 통하여 기판(600)으로부터 제1 및 제2 마스크 패턴(640a, 640b)을 제거한다. 제1 및 제2 마스크 패턴들(640a, 640b)이 산화물로 이루어진 경우, 상기 습식 식각 공정은 수산화암모늄(NH₄OH), 과산화수소(H₂O₂) 및 순수(H₂O)를 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 습식 식각 공정에 의해 상기 예비 제2 및 예비 제4 리세스로부터 소자 분리막들(605)을 향하여 서로 반대 방향 으로 확장된 제2 및 제4 리세스(655a, 655b)가 형성된다. 이 경우, 상기 습식 식각 공정을 통하여 제2 및 제4 리세스(655a, 655b)의 측벽이나 저면 상에 잔류하는 이물질들이 제거할 수 있다.The first and second mask patterns 640a and 640b are removed from the substrate 600 through a wet etching process. When the first and second mask patterns 640a and 640b are formed of an oxide, the wet etching process may include etching including ammonium hydroxide (NH ₄ OH), hydrogen peroxide (H ₂ O ₂ ), and pure water (H ₂ O). It may be carried out using a solution. The wet etching process forms second and fourth recesses 655a and 655b extending in opposite directions from the preliminary second and preliminary fourth recesses toward the device isolation layers 605. In this case, foreign matters remaining on sidewalls or bottom surfaces of the second and fourth recesses 655a and 655b may be removed through the wet etching process.

제1 및 제3 리세스(630a, 630b) 아래에 각기 제2 및 제4 리세스(655a, 655b)가 형성되면, 제1 및 제2 리세스(630a, 655a)를 포함하는 제1 비대칭 리세스 구조(660a)와 제3 및 제4 리세스(630b, 655b)를 구비하는 제2 비대칭 리세스 구조(660b)가 완성된다.When the second and fourth recesses 655a and 655b are formed under the first and third recesses 630a and 630b, respectively, the first asymmetric recess including the first and second recesses 630a and 655a. A second asymmetric recess structure 660b having a recess structure 660a and third and fourth recesses 630b and 655b is completed.

도 9에 도시한 바와 같이, 버퍼 산화막 패턴(610) 및 하드 마스크 패턴(620)을 제거한 다음, 제1 및 제2 비대칭 리세스 구조(560a, 560b)의 측벽과 저면 및 기판(500) 상에 제1 및 제2 게이트 절연막(569, 570)을 형성한다. 버퍼 산화막 패턴(610)과 하드 마스크 패턴(620)은 인산(H₃PO₄)을 포함하는 식각 용액 및/또는 희석된 불산(HF) 용액을 사용하는 습식 식각 공정을 통해 제거된다.As shown in FIG. 9, after the buffer oxide layer pattern 610 and the hard mask pattern 620 are removed, the sidewalls and bottom surfaces of the first and second asymmetric recess structures 560a and 560b are disposed on the substrate 500. First and second gate insulating layers 569 and 570 are formed. The buffer oxide layer pattern 610 and the hard mask pattern 620 are removed through a wet etching process using an etching solution containing phosphoric acid (H ₃ PO ₄ ) and / or a diluted hydrofluoric acid (HF) solution.

제1 및 제2 비대칭 리세스 구조(560a, 560b)를 채우면서 제1 및 제2 게이트 절연막(569, 570) 상에 제1 도전층(도시되지 않음)을 형성한다. 상기 제1 도전층 상에 제2 도전층(도시되지 않음)과 제1 및 제2 게이트 마스크(589, 590)를 순차적으로 형성한다. 제1 및 제2 게이트 마스크(589, 590)를 식각 마스크들로 이용하는 이방성 식각 공정을 통해 상기 제1 및 제2 도전층을 패터닝함으로써, 제1 게이트 전극(579) 및 제2 게이트 전극(580)을 형성한다. 제1 게이트 전극(579)은 제1 도전 층 패턴(579a) 및 제2 도전층 패턴(579b)을 구비하며, 제2 게이트 전극(580)은 제3 도전층 패턴(580a) 및 제4 도전층 패턴(580b)을 포함한다. 이에 따라, 제1 및 제2 비대칭 리세스 게이트 구조물(595, 596)이 완성된다.A first conductive layer (not shown) is formed on the first and second gate insulating layers 569 and 570 while filling the first and second asymmetric recess structures 560a and 560b. A second conductive layer (not shown) and first and second gate masks 589 and 590 are sequentially formed on the first conductive layer. The first gate electrode 579 and the second gate electrode 580 are patterned by patterning the first and second conductive layers through an anisotropic etching process using the first and second gate masks 589 and 590 as etching masks. To form. The first gate electrode 579 has a first conductive layer pattern 579a and a second conductive layer pattern 579b, and the second gate electrode 580 has a third conductive layer pattern 580a and a fourth conductive layer. Pattern 580b. Thus, first and second asymmetric recess gate structures 595 and 596 are completed.

제1 게이트 전극(579)과 소자 분리막(505)의 일측 사이의 기판(500)에 제1 소스/드레인 영역을 형성하는 동시에 제2 게이트 전극(580)과 소자 분리막(505)의 타측 사이의 기판(500)에 제2 소스/드레인 영역을 형성하면, 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치가 완성된다.A first source / drain region is formed on the substrate 500 between the first gate electrode 579 and one side of the device isolation layer 505, and at the same time, a substrate between the second gate electrode 580 and the other side of the device isolation layer 505. Forming a second source / drain region at 500 completes a semiconductor device having an asymmetric recess gate structure.

도 11a를 참조하면, 소자 분리막(705)이 형성된 기판(700) 상에 버퍼 산화막(도시되지 않음) 및 하드 마스크 패턴(720)을 순차적으로 형성하고, 하드 마스크 패턴(720)을 이용하여 버퍼 산화막 패턴(710), 제1 리세스(730a) 및 제3 리세스(730b)를 형성한다. 제1 및 제3 리세스(730a, 730b)는 각기 기판(700)에 대하여 직교하는 방향을 따라 제1 및 제3 중심점(C1, C3)을 지나는 제1 및 제3 중심축들(I, I')을 갖는다.Referring to FIG. 11A, a buffer oxide layer (not shown) and a hard mask pattern 720 are sequentially formed on a substrate 700 on which the device isolation layer 705 is formed, and the buffer oxide layer is formed using the hard mask pattern 720. The pattern 710, the first recess 730a and the third recess 730b are formed. The first and third recesses 730a and 730b respectively pass through the first and third center axes I and I along the first and third center points C1 and C3 in a direction orthogonal to the substrate 700. Has')

제1 및 제3 리세스(730a, 730b)의 측벽과 저면 및 기판(700) 상에 제1 마스크층(도시되지 않음)을 형성한 후, 상기 제1 마스크층을 식각하여 제1 및 제3 리세스(730a, 730b)의 측면들 상에 제1 길이를 갖는 제1 마스크 패턴들(740)을 형성한다. After forming a first mask layer (not shown) on the sidewalls and bottom surfaces of the first and third recesses 730a and 730b and the substrate 700, the first mask layer is etched to form first and third recesses. First mask patterns 740 having a first length are formed on side surfaces of the recesses 730a and 730b.

제1 마스크 패턴들(740)을 식각 마스크로 이용하는 이방성 식각 공정을 수행 하여 제1 및 제3 리세스(730a, 730b) 아래에 각기 예비 제2 리세스(750a) 및 예비 제4 리세스(750b)를 형성한다. 여기서, 예비 제2 및 예비 제4 리세스(750a, 750b)는 각기 제1 및 제3 리세스(730a, 730b)와 동일한 중심축을 갖는다.By performing an anisotropic etching process using the first mask patterns 740 as an etching mask, a preliminary second recess 750a and a preliminary fourth recess 750b under the first and third recesses 730a and 730b, respectively. ). Here, the preliminary second and preliminary fourth recesses 750a and 750b have the same central axis as the first and third recesses 730a and 730b, respectively.

도 11b를 참조하면, 예비 제2 및 예비 제4 리세스(750a, 750b)를 제1 및 제3 리세스(730a, 730b)의 제1 및 제3 중심축(I, I')과 어긋나는 제2 및 제4 중심점(C2, C4)을 지나는 제2 및 제4 중심축(II, II')을 형성하기 위한 제2 마스크 패턴(745)을 형성한다. 예를 들면, 제2 마스크 패턴(745)은 포토레지스트 패턴으로 이루어진다. 제2 마스크 패턴(745)은 소자 분리막(705)과 인접해 있는 제1 측면들(M1, N1)은 노출시키고, 이와 마주보는 제2 측면들(M2, N2)은 커버하도록 형성되며, 포토레지스트 패턴(745)은 뒤집어진 'U'자와 유사한 형상을 갖게 된다. 이에 따라, 제1 측면(M1, N1)에는 제1 길이를 갖는 제1 마스크 패턴(740)이 잔류하고, 제2 측면(M2, N2)에는 상기 제1 길이보다 큰 제2 길이를 갖는 제2 마스크 패턴(740)이 형성된다. 그 결과, 예비 제2 및 예비 제4 리세스(750a, 750b)에서 볼 때, 소자 분리막(705)과 인접한 제1 측면들(M1, N1) 및 이와 연결되는 저면들 일부를 통해 기판(700)이 노출된다.Referring to FIG. 11B, the first and third center axes I and I ′ of the preliminary second and preliminary fourth recesses 750a and 750b may be displaced from the first and third central axes I and I ′ of the first and third recesses 730a and 730b. A second mask pattern 745 is formed to form second and fourth central axes II and II 'passing through the second and fourth center points C2 and C4. For example, the second mask pattern 745 is formed of a photoresist pattern. The second mask pattern 745 is formed to expose the first side surfaces M1 and N1 adjacent to the isolation layer 705 and to cover the second side surfaces M2 and N2 facing the device isolation layer 705. The pattern 745 has a shape similar to the inverted 'U'. Accordingly, a first mask pattern 740 having a first length remains on the first side surfaces M1 and N1, and a second length having a second length greater than the first length on the second side surfaces M2 and N2. The mask pattern 740 is formed. As a result, when viewed in the preliminary second and preliminary fourth recesses 750a and 750b, the substrate 700 may pass through the first side surfaces M1 and N1 adjacent to the device isolation layer 705 and a part of the bottom surfaces connected thereto. Is exposed.

도 11c를 참조하면, 제1 및 제2 마스크 패턴(740, 755)을 식각 마스크로 이용하는 등방성 식각 공정을 수행하여 예비 제2 및 예비 제4 리세스(750a, 750b)를 확장시킴으로써 제2 및 제4 리세스(755a, 755b)를 형성한다. 제2 및 제4 리세스(755a, 755b)는 제1 및 제2 마스크 패턴(740, 755)의 기하학적인 구조에 의해 소자 분리막(705)을 향하여 서로 반대 방향을 따라 수평하게 확장된다.Referring to FIG. 11C, an isotropic etching process using the first and second mask patterns 740 and 755 as an etching mask is performed to expand the preliminary second and preliminary fourth recesses 750a and 750b. Four recesses 755a and 755b are formed. The second and fourth recesses 755a and 755b extend horizontally in opposite directions toward the device isolation layer 705 by the geometric structures of the first and second mask patterns 740 and 755.

상술한 공정들에 의해 제1 및 제2 리세스(730a, 755a)를 갖는 제1 비대칭 리세스 구조(760a)와 제3 및 제4 리세스(730b, 755b)를 갖는 제2 비대칭 리세스 구조(760b)가 완성된다.By the above processes, the first asymmetric recess structure 760a having the first and second recesses 730a and 755a and the second asymmetric recess structure having the third and fourth recesses 730b and 755b. 760b is completed.

도 9에 도시한 바와 같이, 버퍼 산화막 패턴(710) 및 하드 마스크 패턴(720)을 제거한 다음, 제1 및 제2 비대칭 리세스 구조(560a, 560b)의 측벽과 저면 및 기판(500) 상에 제1 및 제2 게이트 절연막(569, 570)을 형성한다. As shown in FIG. 9, after the buffer oxide layer pattern 710 and the hard mask pattern 720 are removed, the sidewalls and bottom surfaces of the first and second asymmetric recess structures 560a and 560b are disposed on the substrate 500. First and second gate insulating layers 569 and 570 are formed.

제1 및 제2 비대칭 리세스 구조(560a, 560b)를 채우면서 제1 및 제2 게이트 절연막(569, 570) 상에 제1 도전층(도시되지 않음)을 형성한다. 상기 제1 도전층 상에 제2 도전층(도시되지 않음)과 제1 및 제2 게이트 마스크(589, 590)를 순차적으로 형성한다. 제1 및 제2 게이트 마스크(589, 590)를 식각 마스크들로 이용하는 이방성 식각 공정을 통해 상기 제1 및 제2 도전층을 패터닝함으로써, 제1 게이트 전극(579) 및 제2 게이트 전극(580)을 형성한다. 제1 게이트 전극(579)은 제1 도전층 패턴(579a) 및 제2 도전층 패턴(579b)을 구비하며, 제2 게이트 전극(580)은 제3 도전층 패턴(580a) 및 제4 도전층 패턴(580b)을 포함한다. 이에 따라, 제1 및 제2 비대칭 리세스 게이트 구조물(595, 596)이 완성된다.A first conductive layer (not shown) is formed on the first and second gate insulating layers 569 and 570 while filling the first and second asymmetric recess structures 560a and 560b. A second conductive layer (not shown) and first and second gate masks 589 and 590 are sequentially formed on the first conductive layer. The first gate electrode 579 and the second gate electrode 580 are patterned by patterning the first and second conductive layers through an anisotropic etching process using the first and second gate masks 589 and 590 as etching masks. To form. The first gate electrode 579 has a first conductive layer pattern 579a and a second conductive layer pattern 579b, and the second gate electrode 580 has a third conductive layer pattern 580a and a fourth conductive layer. Pattern 580b. Thus, first and second asymmetric recess gate structures 595 and 596 are completed.

본 발명에 따르면, 비대칭 리세스 게이트 구조물의 하부가 원형, 타원형 또는 트랙의 형태로 확장되기 때문에, 비대칭 리세스 게이트 구조물의 하부를 따라 형성되는 채널의 길이를 크게 증가시킬 수 있다. According to the present invention, since the lower portion of the asymmetric recess gate structure extends in the form of a circular, elliptical or track, the length of the channel formed along the lower portion of the asymmetric recess gate structure can be greatly increased.

또한, 상기 비대칭 리세스 게이트 구조물의 하부가 소자 분리막에 인접하도록 확장되기 때문에 상기 게이트 구조물과 소자 분리막 사이에 형성되는 정션의 폭을 감소시킬 수 있다. 이에 따라, 상기 정션을 통하여 발생되는 누설 전류를 크게 감소시킬 수 있다.In addition, since the lower portion of the asymmetric recess gate structure is extended to be adjacent to the device isolation layer, the width of the junction formed between the gate structure and the device isolation layer may be reduced. Accordingly, leakage current generated through the junction can be greatly reduced.

더욱이, 상기 비대칭 리세스 게이트 구조물들 사이의 간격이 일정하게 유지됨으로써, 인접하는 게이트 전극들 사이에 발생되는 신호 노이즈를 크게 감소시킬 수 있다. 결국, 이러한 비대칭 리세스 게이트 구조물을 구비하는 반도체 장치의 누설 전류의 감소 및 데이터 유지 시간(retention time)의 증가 등과 같은 전기적인 특성이 현저하게 향상된다. Furthermore, the spacing between the asymmetric recess gate structures is kept constant, thereby greatly reducing signal noise generated between adjacent gate electrodes. As a result, electrical characteristics such as a decrease in leakage current and an increase in data retention time of the semiconductor device including the asymmetric recess gate structure are remarkably improved.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the above has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims

Partially etching the substrate to form a first recess having a first central axis in a direction perpendicular to the substrate;

Forming a first mask pattern having a first length on the first side of the first recess;

Forming a second mask pattern having a second length greater than the first length on the second side of the first recess facing the first side; And

Forming a second recess below the first recess, the second recess having a second central axis displaced from the first central axis in a direction perpendicular to the substrate.

The method of claim 1, wherein the first recess is formed through an anisotropic etching process, and the second recess is formed through an isotropic etching process.

The method of claim 1, wherein the second recess extends in a direction away from the first central axis and in a direction horizontal to the substrate.

delete

The method of claim 1, wherein the second recess extends below the first mask pattern.

The method of claim 1, wherein the first and second mask patterns are made of the same material.

The method of claim 6, wherein the first and second mask patterns are made of silicon oxide, silicon nitride, or metal nitride.

The method of claim 1, wherein the forming of the first and second mask patterns comprises:

Forming a mask layer on first and second side surfaces and bottom surfaces of the first recess;

Forming an auxiliary mask pattern on a second side of the first recess; And

And removing the mask layer on the bottom surface of the first recess by performing an anisotropic etching process using the auxiliary mask pattern as an etching mask.

The method of claim 1, wherein the first and second mask patterns are made of different materials.

The method of claim 9, wherein the first and second mask patterns are made of a material different from each other among silicon oxide, silicon nitride, photoresist, metal oxide, and metal nitride.

Forming a first mask layer on first and second side surfaces and bottom surfaces of the first recess;

Etching the first mask layer to form the first mask pattern on the first and second side surfaces of the first recess;

Etching the substrate exposed through the bottom of the first recess to form a preliminary second recess; And

Forming the second mask pattern covering the first mask pattern present on the second side of the first recess.

A first recess formed in a direction perpendicular to the substrate and a second side having a first side extending vertically away from the central axis of the first recess and a second side perpendicular to the substrate; Asymmetric recess structures including recesses;

A gate insulating film formed on sidewalls and bottom surfaces of the asymmetric recess structure; And

And a gate electrode formed on the gate insulating layer, the gate electrode having a lower portion filling the asymmetric recess structure and an upper portion protruding onto the substrate.

Partially etching the substrate to form first and second recesses having first and second central axes, respectively, in a direction perpendicular to the substrate; And

A third extending under the first recess and the second recess in opposite directions with third and fourth central axes parallel to the first and second central axes, respectively, in a direction perpendicular to the substrate; Forming a recess and a fourth recess.

The method of claim 13, wherein before forming the third and fourth recesses,

Forming first mask patterns each having first length on first sides of the first and second recesses; And

Forming second mask patterns having a second length greater than the first length on the second sides of the first and second recesses.

The method of claim 14, wherein the second mask patterns are integrally formed.

Board;

An isolation layer formed on the substrate to define an active region and a field region;

A first recess formed in the active region adjacent to one side of the device isolation layer, the first recess having a first central axis in a direction perpendicular to the substrate, and a direction formed below the first recess and perpendicular to the substrate A first asymmetric recess structure including a second recess having a second central axis parallel to the first central axis;

A third recess formed in the active region adjacent to the other side of the device isolation layer and formed under the third recess and having a third central axis in a direction perpendicular to the substrate, and perpendicular to the substrate; A second asymmetric recess structure including a fourth recess having a fourth central axis parallel to the third central axis;

A first gate insulating layer formed on sidewalls and a bottom surface of the first asymmetric recess structure and the active region;

A second gate insulating layer formed on sidewalls and a bottom surface of the second asymmetric recess structure and the active region;

A first asymmetric recess gate structure formed on the first gate insulating layer while filling the first asymmetric recess structure; And

And a second asymmetric recess gate structure formed on the second gate insulating layer while filling the second asymmetric recess structure.

The semiconductor device of claim 16, wherein the sidewalls of the device isolation layers have a slope of 70 ° to 90 °.

17. The semiconductor device of claim 16, wherein the widths of the second and fourth recesses are greater than the widths of the first and third recesses, respectively.

19. The semiconductor device according to claim 18, wherein the second and fourth recesses have an elliptic shape or a track shape.

17. The semiconductor device of claim 16, wherein an interval between the second and fourth recesses is substantially equal to an interval between the first and third recesses.

The semiconductor device of claim 16, further comprising: a first source / drain region having a first junction formed in the substrate between one side of the device isolation layer and the first asymmetric recess gate structure; And

And a second source / drain region having a second junction formed in the substrate between the other side of the device isolation layer and the second asymmetric recess gate structure.

Partially etching the substrate to form first and second recesses having first and second central axes in directions perpendicular to the substrate, respectively;

Third recesses and third recesses extending in opposite directions with third and fourth central axes parallel to the first and second central axes in a direction perpendicular to the substrate under the first and second recesses; Forming a recess to form a first asymmetric recess structure comprising the first and third recesses and a second asymmetric recess structure comprising the second and fourth recesses;

Forming first and second gate insulating films on sidewalls and bottoms of the first and second asymmetric recess structures and the substrate, respectively; And

Forming first and second asymmetric gate structures on the first and second gate insulating layers, respectively, filling the first and second asymmetric recess gate structures, respectively.

The method of claim 22, wherein before forming the third and fourth recesses,

Forming first mask patterns having a first length on one sides of the first and second recesses; And

Forming second mask patterns having a second length greater than the first length on the second side surfaces of the first and second recesses.

The method of claim 23, wherein before forming the first and second gate insulating layers,

Removing the second mask patterns; And

And removing the first mask patterns using a wet etching process and simultaneously expanding the third and fourth recesses.

The semiconductor with a recess gate according to claim 24, wherein the wet etching process is performed using a mixture of ammonium hydroxide (NH ₄ OH), hydrogen peroxide (H ₂ O ₂ ), and pure water (H ₂ O). Method of manufacturing the device.