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KR100764054B1 - 금속배선 및 그 형성 방법 - Google Patents

금속배선 및 그 형성 방법 Download PDF

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KR100764054B1
KR100764054B1 KR1020060079538A KR20060079538A KR100764054B1 KR 100764054 B1 KR100764054 B1 KR 100764054B1 KR 1020060079538 A KR1020060079538 A KR 1020060079538A KR 20060079538 A KR20060079538 A KR 20060079538A KR 100764054 B1 KR100764054 B1 KR 100764054B1
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안정훈
신헌종
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삼성전자주식회사
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Abstract

금속배선 및 그 형성 방법이 제공된다. 상기 금속배선은 기판에 배치된 제1 금속배선, 상기 제1 금속배선의 측벽과 저면에 배치된 제1 장벽금속막, 상기 제1 금속배선을 덮는 절연막, 상기 절연막 상에 배치된 제2 금속배선, 상기 절연막을 관통하여 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 콘택플러그, 상기 콘택플러그의 측벽과 저면 및 상기 제2 금속배선의 측벽과 저면에 배치된 제2 장벽금속막을 포함하며, 상기 제1 장벽금속막과 상기 제2 장벽금속막은 서로 접촉한다.
금속배선, 장벽금속막, 콘택플러그, 전자이동(electromigration) 현상

Description

금속배선 및 그 형성 방법{INTERCONNECTION AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이다.
도 6은 도 5의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
도 7 내지 도 9는 본 발명의 제1 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 3의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 5의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다.
본 발명은 반도체 집적회로에 관한 것으로, 더욱 상세하게는 금속배선 및 그 형성 방법에 관한 것이다.
최근 반도체 집적회로의 고집적화 및 반도체 소자의 미세화에 수반하여 배선이 미세화되는 것에 의해 배선의 결함이나 열화가 발생하고 있다. 특히, 전자이동(electromigration) 현상에 의한 배선의 열화는 심각한 문제가 되고 있다.
통상 반도체 집적회로는 다층 배선들과, 다층 배선들을 전기적으로 연결하는 콘택플러그를 포함한다. 즉, 반도체 집적회로는 하부 배선, 상부 배선 및 상기 하부 배선과 상기 상부 배선을 전기적으로 연결하는 콘택플러그를 포함한다. 또, 상기 상부 배선 및 상기 하부 배선은 그 측벽과 저면에 장벽금속막(barrier metal layer)을 갖는다. 상기 콘택플러그는 상기 하부 배선의 상부면과 접촉한다.
상기 하부 배선으로부터 상기 상부 배선으로 전류가 흐르는 경우, 전자는 상기 상부 배선으로부터 상기 하부 배선으로 흐르게 된다. 이때, 상기 하부 배선에 전자이동 현상이 발생할 수 있다. 즉, 상기 하부 배선을 구성하는 금속원자(예컨대, Al 또는 Cu 원자)는 상기 전자가 이동하는 방향을 따라서 이동하게 되고, 상기 콘택플러그와 접촉하는 상기 하부 배선의 상부에 빈 공간이 형성된다. 상기 전자이동 현상에 의해 배선이 단선되어 신뢰성이 저하될 수 있다.
이에 더하여, 상기 배선들을 형성하는 과정에서 배선의 상부면이 식각 공정 등에 의해 손상을 받을 수 있고, 이러한 손상 등에 의해 배선의 신뢰성이 더욱 악화될 수 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 금속배선 및 그 형성 방법을 제공하는 것이다.
본 발명의 실시예에 따른 금속배선은: 기판에 배치된 제1 금속배선; 상기 제1 금속배선의 측벽과 저면에 배치된 제1 장벽금속막; 상기 제1 금속배선을 덮는 제1 절연막; 상기 제1 절연막 상에 배치된 제2 금속배선; 상기 제1 절연막을 관통하여 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 콘택플러그; 상기 콘택플러그의 측벽과 저면 및 상기 제2 금속배선의 측벽과 저면에 배치된 제2 장벽금속막을 포함하며, 상기 제1 장벽금속막과 상기 제2 장벽금속막은 서로 접촉한다.
상기 금속배선에서, 상기 제1 금속배선의 측벽과 상기 제2 금속배선의 측벽이 동일 측면 상에 배치될 수 있다.
상기 금속배선에서, 상기 제1 절연막 상에 위치하는 제2 절연막을 더 포함할 수 있다. 상기 콘택플러그는 상기 제1 절연막 내에 배치되고, 상기 제2 금속배선은 상기 제2 절연막 내에 배치될 수 있다. 상기 금속배선은 제1 식각 정지막 및 제2 식각정지막을 더 포함할 수 있다. 상기 제1 식각정지막은 상기 기판과 상기 제1 절연막 사이에 배치될 수 있고, 상기 제2 식각정지막은 상기 제1 절연막과 상 기 제2 절연막 사이에 배치될 수 있다.
상기 금속배선에서, 상기 콘택플러그와 이격되고, 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 또 다른 콘택플러그를 더 포함할 수 있다.
상기 금속배선에서, 상기 제1 금속배선은 제1 방향으로 신장하고, 상기 콘택플러그는 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 클 수 있다. 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다.
본 발명의 실시예에 따른 금속배선의 형성 방법은: 기판에 제1 금속배선과, 상기 제1 금속배선의 측벽 및 저면에 제1 장벽금속막을 형성하는 단계; 상기 제1 금속배선 및 상기 제1 장벽금속막을 덮는 절연막을 형성하는 단계; 상기 절연막 내에 상기 제1 금속배선 및 상기 제1 장벽금속막을 노출시키는 제1 비아홀을 형성하는 단계; 상기 제1 비아홀의 측벽과 저면에 상기 노출된 제1 장벽금속막과 접촉하는 제2 장벽금속막을 형성하는 단계; 및 상기 제1 비아홀 내에 제1 콘택플러그를, 상기 절연막 상에 상기 제1 콘택플러그와 연결되는 제2 금속배선을 형성하는 단계를 포함한다.
상기 형성 방법에서, 상기 제1 비아홀의 측벽은 상기 제1 장벽금속막에 정렬될 수 있다.
상기 형성 방법에서, 상기 제1 비아홀을 형성하는 단계는, 상기 제1 비아홀에 이격되어 상기 제1 금속배선을 노출시키는 제2 비아홀을 형성하는 것을 포함하고, 상기 제1 콘택플러그를 형성하는 단계는, 상기 제2 비아홀에 제2 콘택플러그를 형성하는 것을 포함할 수 있다. 상기 제2 금속배선은 상기 제2 콘택플러그와 연결될 수 있다.
상기 형성 방법에서, 상기 제1 금속배선은 제1 방향으로 신장하도록 형성되고, 상기 제1 비아홀은 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 크도록 형성될 수 있다.
본 발명의 실시예에 따른 금속배선의 형성 방법은: 기판에 제1 금속배선과, 상기 제1 금속배선의 측벽과 저면에 제1 장벽금속막을 형성하는 단계; 상기 제1 금속배선과 상기 제1 장벽금속막 상에 제1 절연막과 제2 절연막을 형성하는 단계; 상기 제1 절연막 내에 상기 제1 금속배선과 상기 제1 장벽금속막을 노출시키는 제1 비아홀과, 상기 제2 절연막 내에 상기 제1 비아홀과 연결되는 트렌치를 형성하는 단계; 상기 제1 비아홀의 측벽과 저면 및 상기 트렌치의 측벽과 저면에 상기 노출된 제1 장벽금속막과 접촉하는 제2 장벽금속막을 형성하는 단계; 및 상기 제1 비아홀 내에 제1 콘택플러그를, 상기 트렌치 내에 상기 제1 콘택플러그와 연결되는 제2 금속배선을 형성하는 단계를 포함할 수 있다.
상기 형성 방법에서, 상기 제1 비아홀의 측벽은 상기 제1 장벽금속막에 정렬될 수 있다.
상기 형성 방법에서, 상기 제1 비아홀을 형성하는 단계는, 상기 제1 절연막 내에 상기 제1 비아홀에 이격되어 상기 제1 금속배선을 노출시키는 제2 비아홀을 형성하는 것을 포함하고, 상기 제1 콘택플러그를 형성하는 단계는, 상기 제2 비아홀에 제2 콘택플러그를 형성하는 것을 포함할 수 있다. 상기 제2 금속배선은 상기 제2 콘택플러그와 연결될 수 있다.
상기 형성 방법에서, 상기 제1 금속배선은 제1 방향으로 신장하도록 형성되고, 상기 제1 비아홀은 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향 의 폭보다 크도록 형성될 수 있다. 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다.
상기 형성 방법은 상기 기판과 상기 제1 절연막 사이에 제1 식각정지막을 형성하는 단계, 및 상기 제1 절연막과 상기 제2 절연막 사이에 제2 식각정지막을 형성하는 단계를 더 포함할 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 요소들을 기술하기 위해서 사용되었지만, 상기 요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이러한 용어들은 단지 상기 요소들을 서로 구별시키기 위해서 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에서, 막 또는 영역들의 두께 등은 명확성을 기하기 위하여 과장되게 표현될 수 있다.
(금속배선의 구조)
도 1은 본 발명의 제1 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 기판(110) 상부에 제1 금속배선(125)이 배치된다. 제1 금속배선(125)의 측벽과 저면에 제1 장벽금속막(barrier metal layer,120)이 배치된다. 제1 금속배선(125)은 기판(110) 하부에 배치된 트랜지스터 및/또는 배선(미도시) 등에 전기적으로 연결될 수 있다. 제1 금속배선(125)는 Cu 또는 Al을 포함할 수 있다. 제1 장벽금속막(120)은 제1 금속배선(125)에 포함된 금속물질이 확산하는 것을 방지할 수 있고, 전자이동(electromigration) 현상이 거의 유발되지 않는 물질(즉, 전자이동에 의해 원자 이동이 거의 없는 물질), 예컨대 Ti, TiN, Ta, 및/또는 TaN을 포함할 수 있다.
제1 금속배선(125) 및 제1 장벽금속막(120) 상에 제1 식각정지막(130), 제1 절연막(135), 제2 식각정지막(140), 제2 절연막(145), 및 제3 식각정지막(150)이 위치한다. 제1, 제2, 및 제3 식각정지막(130,140,150)은 예컨대, SiN, SiC, 또는 SiCN를 포함할 수 있다. 제1, 제2, 및 제3 식각정지막(130,140,150)은 식각 공정에서 하부 막질이 손상되는 것을 방지할 수 있으며, 그 하부 또는 상부에 배치된 배선에 포함된 금속물질이 그 상부 또는 하부로 확산되는 것을 방지하는 확산 방지막의 기능을 수행할 수도 있다. 제1 및 제2 절연막(135,145)은 층간 절연막(inerlayer dielectric) 또는 금속간 절연막(intermetal dielectric)으로, SiO2, SiOF, 또는 SiOC을 포함할 수 있다. 제1 식각정지막(130), 제2 식각정지막(140), 및 제1 절연막(135)은 제1 금속배선(125)과 제1 장벽금속막(120)을 노출시키는 비아홀(161)을 가지고, 제3 식각정지막(150)과 제2 절연막(145)은 비아홀(161)에 연 결되는 트렌치(165)를 갖는다.
제1 절연막(135)의 비아홀(161) 내에 콘택플러그(171)가 배치되고, 제2 절연막(145)의 트렌치(165) 내에 제2 금속배선(175)이 배치된다. 콘택플러그(171)는 제1 금속배선(125)과 제2 금속배선(175)을 서로 전기적으로 연결한다. 제2 금속배선(175) 및 콘택플러그(171)는 Cu 또는 Al을 포함할 수 있다.
비아홀(161)의 측벽과 저면 및 트렌치(165)의 측벽과 저면에 제2 장벽금속막(170)이 배치된다. 즉, 제2 장벽금속막(170)은 콘택플러그(171)의 측벽과 저면 및 제2 금속배선(175)의 측벽과 저면에 배치된다. 제2 장벽금속막(170)은 제1 장벽금속막(120)과 접촉한다. 다만, 배선간 저항을 줄이기 위해 제1 금속배선(125)과 콘택플러그(171)의 접촉면적을 증가시키는 것이 바람직하다. 따라서, 비아홀(161)의 측벽은 제1 금속배선(125)의 측벽에 배치된 제1 장벽금속막(120)에 정렬되고, 비아홀(161)의 측벽에 배치된 제2 장벽금속막(170)은 제1 금속배선(125)의 측벽에 배치된 제1 장벽금속막(120)과 접촉할 수 있다. 즉, 제1 금속배선(125)의 측벽에 배치된 제1 장벽금속막(120)과 비아홀(161)의 측벽에 배치된 제2 장벽금속막(170)은 동일 측면 상에 배치될 수 있다. 제2 장벽금속막(170)은 제2 금속배선(175)과 콘택플러그(171)에 포함된 금속물질이 확산하는 것을 방지할 수 있고, 전자이동(electromigration) 현상이 거의 유발되지 않는 물질(즉, 전자이동에 의해 원자 이동이 거의 없는 물질), 예컨대 Ti, TiN, Ta, 및/또는 TaN을 포함할 수 있다.
본 실시예에서는 콘택플러그(171)와 접촉하는 제1 금속배선(125) 상부에 전 자이동(electromigration) 현상에 의한, 전자가 이동할 수 없는, 빈 공간이 생기더라도, 전자는 서로 접촉하고 있는 제1 장벽금속막(120)과 제2 장벽금속막(170)을 통해 이동할 수 있다. 따라서, 단선이 방지될 수 있다.
도 3은 본 발명의 제2 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도이다. 본 실시예에서는 전술한 실시예와 중복되는 부분의 설명은 생략될 수 있다.
도 3 및 도 4를 참조하면, 기판(210) 상부에 제1 금속배선(225)이 배치된다. 제1 금속배선(225)의 측벽과 저면에 제1 장벽금속막(220)이 배치된다. 제1 금속배선(225) 및 제1 장벽금속막(220) 상에 제1 식각정지막(230), 제1 절연막(235), 제2 식각정지막(240), 제2 절연막(245), 및 제3 식각정지막(250)이 위치한다.
제1 식각정지막(230), 제2 식각정지막(240), 및 제1 절연막(235)은 제1 금속배선(225)과 제1 장벽금속막(220)을 노출시키는 제1 비아홀(261)과, 제1 금속배선(225)을 노출시키는 제2 비아홀(262)을 가지고, 제3 식각정지막(250)과 제2 절연막(245)은 제1 및 제2 비아홀(261,262)에 연결되는 트렌치(265)를 갖는다.
제1 절연막(235)의 제1 비아홀(261) 내에 제1 콘택플러그(271)가 배치되고, 제2 비아홀(262) 내에 제2 콘택플러그(272)가 배치된다. 제2 절연막(245)의 트렌치(265) 내에 제2 금속배선(275)이 배치된다. 제1 및 제2 콘택플러그(271,272)는 제1 금속배선(225)과 제2 금속배선(275)을 서로 전기적으로 연결한다.
제1 및 제2 비아홀(261,262)의 측벽과 저면 및 트렌치(265)의 측벽과 저면에 제2 장벽금속막(270)이 배치된다. 즉, 제2 장벽금속막(270)은 제1 및 제2 콘택플 러그(271,272)의 측벽과 저면 및 제2 금속배선(275)의 측벽과 저면에 배치된다. 제2 장벽금속막(270)은 제1 장벽금속막(220)과 접촉한다. 제1 비아홀(261)의 측벽은 제1 금속배선(225)의 측벽에 배치된 제1 장벽금속막(220)에 정렬되고, 제1 비아홀(261)의 측벽에 배치된 제2 장벽금속막(270)은 제1 금속배선(225)의 측벽에 배치된 제1 장벽금속막(220)과 접촉할 수 있다. 즉, 제1 금속배선(225)의 측벽에 배치된 제1 장벽금속막(220)과 제1 비아홀(261)의 측벽에 배치된 제2 장벽금속막(270)은 동일 측면 상에 배치될 수 있다.
본 실시예에서는 전술한 실시예와 같이 전자이동(electromigration) 현상에 의해 금속배선의 신뢰성이 저하되는 것이 방지될 수 있다. 또, 서로 이격된 콘택플러그를 복수 개 형성함으로써 금속배선의 저항을 감소시킬 수 있다.
도 5는 본 발명의 제3 실시예에 따른 금속배선을 개략적으로 보여주는 평면도이고, 도 6은 도 5의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다. 본 실시예에서는 전술한 실시예들과 중복되는 부분의 설명은 생략될 수 있다.
도 5 및 도 6을 참조하면, 기판(310) 상부에 제1 금속배선(325)이 배치된다. 제1 금속배선(325)의 측벽과 저면에 제1 장벽금속막(320)이 배치된다. 제1 금속배선(325) 및 제1 장벽금속막(320) 상에 제1 식각정지막(330), 제1 절연막(335), 제2 식각정지막(340), 제2 절연막(345), 및 제3 식각정지막(350)이 위치한다.
제1 식각정지막(330), 제2 식각정지막(340) 및 제1 절연막(335)은 제1 금속배선(325)과 제1 장벽금속막(320)을 노출시키는 비아홀(361)을 가지고, 제3 식각정지막(350)과 제2 절연막(345)은 비아홀(361)에 연결되는 트렌치(365)를 갖는다. 비아홀(361)은 제1 금속배선(325)이 신장하는 제1 방향으로 신장할 수 있다. 따라서, 비아홀(361)은 상기 제1 방향의 폭이 상기 제1 방향과 수직인 제2 방향의 폭보다 클 수 있다. 이때, 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다.
제1 절연막(335)의 비아홀(361) 내에 콘택플러그(371)가 배치되고, 제2 절연막(345)의 트렌치(365) 내에 제2 금속배선(375)이 배치된다. 콘택플러그(371)는 비아홀(361) 내에 배치되므로 상기 제1 방향의 폭이 상기 제1 방향과 수직인 제2 방향의 폭보다 클 수 있다. 또, 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다. 콘택플러그(371)는 제1 금속배선(325)과 제2 금속배선(375)을 서로 전기적으로 연결한다.
비아홀(361)의 측벽과 저면 및 트렌치(365)의 측벽과 저면에 제2 장벽금속막(370)이 배치된다. 즉, 제2 장벽금속막(370)은 제1 및 제2 콘택플러그(371)의 측벽과 저면 및 제2 금속배선(375)의 측벽과 저면에 배치된다. 제2 장벽금속막(370)은 제1 장벽금속막(320)과 접촉한다. 비아홀(361)의 측벽은 제1 금속배선(325)의 측벽에 배치된 제1 장벽금속막(320)에 정렬되고, 비아홀(361)의 측벽에 배치된 제2 장벽금속막(370)은 제1 금속배선(325)의 측벽에 배치된 제1 장벽금속막(320)과 접촉할 수 있다. 즉, 제1 금속배선(325)의 측벽에 배치된 제1 장벽금속막(320)과 비아홀(361)의 측벽에 배치된 제2 장벽금속막(370)은 동일 측면 상에 배치될 수 있다.
본 실시예에서는 전술한 실시예들과 같이 전자이동(electromigration) 현상 에 의해 금속배선의 신뢰성이 저하되는 것이 방지될 수 있다. 또, 콘택플러그(371)와 제1 금속배선(325)의 접촉면적이 증가하여 금속배선의 저항이 감소될 수 있고, 콘택플러그(371)와 제1 금속배선(325)간 오정렬 마진이 확보될 수 있다.
(금속배선의 형성 방법)
도 7 내지 도 9는 본 발명의 제1 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 1의 Ⅰ-Ⅰ'라인을 따라 취해진 단면도들이다.
도 7을 참조하면, 기판(110) 내에 제1 금속배선(125)과 제1 장벽금속막(120)이 형성된다. 제1 장벽금속막(120)은 제1 금속배선(125)의 측벽과 저면에 형성된다. 제1 금속배선(125)은 Cu 또는 Al으로 형성될 수 있고, 제1 장벽금속막(120)은 Ti, TiN, Ta, 및/또는 TaN으로 형성될 수 있다.
제1 금속배선(125)과 제1 장벽금속막(120)이 형성된 기판(110) 상에 제1 식각정지막(130), 제1 절연막(135), 제2 식각정지막(140), 제2 절연막(145), 및 제3 식각정지막(150)이 형성된다. 제1 및 제2 절연막(135,145)은 예컨대, SiO2, SiOF, 또는 SiOC로 형성될 수 있다. 제1, 제2, 및 제3 식각정지막(130,140,150)은 제1 절연막(135) 및/또는 제2 절연막(145)과 식각선택성을 갖는 물질, 예컨대 SiN, SiC, 또는 SiCN로 형성될 수 있다.
도 8을 참조하면, 제1 절연막(135) 내에 제1 금속배선(125)과 제1 장벽금속막(120)을 노출시키는 비아홀(161)이 형성되고, 제2 절연막(145) 내에 비아홀(161)에 연결되는 트렌치(165)가 형성된다. 이때, 비아홀(161)이 먼저 형성된 후 트렌 치(165)가 형성될 수도 있고, 트렌치(165)가 먼저 형성된 후 비아홀(161)이 형성될 수도 있다. 비아홀(161)의 측벽은 제1 금속배선(125)의 측벽에 형성된 제1 장벽금속막(120)에 정렬되도록 형성된다.
도 9를 참조하면, 비아홀(161)의 측벽과 저면 및 트렌치(165)의 측벽과 저면에 제2 장벽금속막(170)이 형성된다. 비아홀(161)에 측벽에 형성되는 제2 장벽금속막(170)은 제1 금속배선(125)의 측벽에 형성된 제1 장벽금속막(120)과 접촉하도록 형성된다. 제2 장벽금속막(170)은 Ti, TiN, Ta, 및/또는 TaN으로 형성될 수 있다. 이어서, 비아홀(161) 내에 콘택플러그(171)가 형성되고, 트렌치(165) 내에 제2 금속배선(175)이 형성된다. 콘택플러그(171)와 제2 금속배선(175)은 Cu 또는 Al으로 형성될 수 있다.
제2 장벽금속막(170), 콘택플러그(171), 및 제2 금속배선(175)은 비아홀(161) 및 트렌치(165)가 형성된 반도체 기판 전면에 금속막들을 형성한 후 제3 식각정지막(150)을 노출하는 평탄화 공정을 수행하여 형성될 수 있다.
도 10 및 도 11은 본 발명의 제2 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 3의 Ⅱ-Ⅱ'라인을 따라 취해진 단면도들이다. 본 실시예에서는 전술한 실시예와 중복되는 부분의 설명은 생략될 수 있다.
도 10을 참조하면, 제1 절연막(235) 내에 제1 금속배선(225)과 제1 장벽금속막(220)을 노출하는 제1 비아홀(261)과, 제1 금속배선(225)을 노출하는 제2 비아홀(262)이 형성된다. 제2 절연막(245) 내에 제1 및 제2 비아홀(261,262)에 연결되는 트렌치(265)가 형성된다. 이때, 제1 및 제2 비아홀(261,262)이 먼저 형성된 후 트렌치(265)가 형성될 수도 있고, 트렌치(265)가 먼저 형성된 후 제1 및 제2 비아홀(261,262)이 형성될 수도 있다. 제1 비아홀(261)의 측벽은 제1 금속배선(225)의 측벽에 형성된 제1 장벽금속막(220)에 정렬되도록 형성된다.
도 11을 참조하면, 제1 및 제2 비아홀(261,262)의 측벽과 저면 및 트렌치(265)의 측벽과 저면에 제2 장벽금속막(270)이 형성된다. 제1 비아홀(261)의 측벽에 형성되는 제2 장벽금속막(270)은 제1 금속배선(225)의 측벽에 형성된 제1 장벽금속막(220)과 접촉하도록 형성된다. 이어서, 제1 비아홀(261) 내에 제1 콘택플러그(271)가 형성되고, 제2 비아홀(262) 내에 제2 콘택플러그(272)가 형성된다. 트렌치(265) 내에 제2 금속배선(275)이 형성된다. 이와 같이, 서로 이격된 콘택플러그가 복수 개 형성됨으로써 금속배선의 저항이 감소할 수 있다.
제2 장벽금속막(270), 제1 및 제2 콘택플러그(271,272), 및 제2 금속배선(275)은 제1 및 제2 비아홀(261,262) 및 트렌치(265)가 형성된 반도체 기판 전면에 금속막들을 형성한 후 제3 식각정지막(250)을 노출하는 평탄화 공정을 수행하여 형성될 수 있다.
도 12 및 도 13은 본 발명의 제3 실시예에 따른 금속배선의 형성 방법을 설명하기 위해 도 5의 Ⅲ-Ⅲ'라인을 따라 취해진 단면도이다. 본 실시예에서는 전술한 실시예들과 중복되는 부분의 설명은 생략될 수 있다.
도 12를 참조하면, 제1 절연막(335) 내에 제1 금속배선(325)과 제1 장벽금속막(320)을 노출하는 비아홀(361)이 형성되고, 제2 절연막(345) 내에 제1 및 제2 비아홀(361,362)에 연결되는 트렌치(365)가 형성된다. 이때, 비아홀(361)이 먼저 형 성된 후 트렌치(365)가 형성될 수도 있고, 트렌치(365)가 먼저 형성된 후 비아홀(361)이 형성될 수도 있다. 비아홀(361)의 측벽은 제1 금속배선(325)의 측벽에 형성된 제1 장벽금속막(320)에 정렬되도록 형성된다. 또, 비아홀(361)은 제1 금속배선(325)이 신장하는 제1 방향으로 신장하도록 형성된다. 즉, 비아홀(361)은 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 더 크게 형성된다. 예컨대, 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다.
도 13을 참조하면, 비아홀(361)의 측벽과 저면 및 트렌치(365)의 측벽과 저면에 제2 장벽금속막(370)이 형성된다. 비아홀(361)의 측벽에 형성되는 제2 장벽금속막(370)은 제1 금속배선(325)의 측벽에 형성된 제1 장벽금속막(320)과 접촉하도록 형성된다. 이어서, 비아홀(361) 내에 콘택플러그(371)가 형성되고, 트렌치(365) 내에 제2 금속배선(375)이 형성된다. 이와 같이, 콘택플러그(371)는 비아홀(361) 내에 형성되기 때문에, 콘택플러그(371)는 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 더 크게 형성된다. 이에 더하여, 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 클 수 있다. 이에 의해, 콘택플러그(371)와 제1 금속배선(325)의 접촉면적이 증가하여 배선간 저항이 감소할 수 있다.
제2 장벽금속막(370), 콘택플러그(371), 및 제2 금속배선(375)은 비아홀(361) 및 트렌치(365)가 형성된 반도체 기판 전면에 금속막들을 형성한 후 제3 식각정지막(350)을 노출하는 평탄화 공정을 수행하여 형성될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예들에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명의 실시예들에 따르면, 전자이동 현상에 의해 금속배선의 신뢰성이 저하되는 것을 방지할 수 있다. 또, 콘택플러그들이 다양한 구조와 형태로 형성됨으로써 금속배선간 저항이 감소할 수 있고, 금속배선과 콘택플러그간 오정렬 마진을 확보할 수 있다.

Claims (17)

  1. 기판에 배치된 제1 금속배선;
    상기 제1 금속배선의 측벽과 저면에 배치된 제1 장벽금속막;
    상기 제1 금속배선을 덮는 제1 절연막;
    상기 제1 절연막 상에 배치된 제2 금속배선;
    상기 제1 절연막을 관통하여 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 콘택플러그;
    상기 콘택플러그의 측벽과 저면 및 상기 제2 금속배선의 측벽과 저면에 배치된 제2 장벽금속막을 포함하며,
    상기 제1 장벽금속막과 상기 제2 장벽금속막은 서로 접촉하는 금속배선.
  2. 제 1 항에 있어서,
    상기 제1 금속배선의 측벽과 상기 제2 금속배선의 측벽이 동일 측면 상에 배치되는 금속배선.
  3. 제 1 항에 있어서,
    상기 제1 절연막 상에 위치하는 제2 절연막을 더 포함하며,
    상기 콘택플러그는 상기 제1 절연막 내에 배치되고, 상기 제2 금속배선은 상기 제2 절연막 내에 배치되는 금속배선.
  4. 제 3 항에 있어서,
    상기 기판과 상기 제1 절연막 사이에 배치된 제1 식각정지막, 및
    상기 제1 절연막과 상기 제2 절연막 사이에 배치된 제2 식각정지막을 더 포함하는 금속배선.
  5. 제 1 항에 있어서,
    상기 콘택플러그와 이격되고, 상기 제1 금속배선과 상기 제2 금속배선을 연결하는 또 다른 콘택플러그를 더 포함하는 금속배선.
  6. 제 1 항에 있어서,
    상기 제1 금속배선은 제1 방향으로 신장하고,
    상기 콘택플러그는 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 큰 금속배선.
  7. 제 6 항에 있어서,
    상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 큰 금속배선.
  8. 기판에 제1 금속배선과, 상기 제1 금속배선의 측벽 및 저면에 제1 장벽금속막을 형성하는 단계;
    상기 제1 금속배선 및 상기 제1 장벽금속막을 덮는 절연막을 형성하는 단계;
    상기 절연막 내에 상기 제1 금속배선 및 상기 제1 장벽금속막을 노출시키는 제1 비아홀을 형성하는 단계;
    상기 제1 비아홀의 측벽과 저면에 상기 노출된 제1 장벽금속막과 접촉하는 제2 장벽금속막을 형성하는 단계; 및
    상기 제1 비아홀 내에 제1 콘택플러그를, 상기 절연막 상에 상기 제1 콘택플러그와 연결되는 제2 금속배선을 형성하는 단계를 포함하는 금속배선의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제1 비아홀의 측벽을 상기 제1 장벽금속막에 정렬시키는 금속배선의 형성 방법.
  10. 제 8 항에 있어서,
    상기 제1 비아홀을 형성하는 단계는,
    상기 제1 비아홀에 이격되어 상기 제1 금속배선을 노출시키는 제2 비아홀을 형성하는 것을 포함하고,
    상기 제1 콘택플러그를 형성하는 단계는,
    상기 제2 비아홀에 제2 콘택플러그를 형성하는 것을 포함하며,
    상기 제2 금속배선은 상기 제2 콘택플러그와 연결되는 금속배선의 형성 방법.
  11. 제 8 항에 있어서,
    상기 제1 금속배선은 제1 방향으로 신장하도록 형성되고,
    상기 제1 비아홀은 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 크도록 형성되는 금속배선의 형성 방법.
  12. 기판에 제1 금속배선과, 상기 제1 금속배선의 측벽과 저면에 제1 장벽금속막을 형성하는 단계;
    상기 제1 금속배선과 상기 제1 장벽금속막 상에 제1 절연막과 제2 절연막을 형성하는 단계;
    상기 제1 절연막 내에 상기 제1 금속배선과 상기 제1 장벽금속막을 노출시키는 제1 비아홀과, 상기 제2 절연막 내에 상기 제1 비아홀과 연결되는 트렌치를 형성하는 단계;
    상기 제1 비아홀의 측벽과 저면 및 상기 트렌치의 측벽과 저면에 상기 노출된 제1 장벽금속막과 접촉하는 제2 장벽금속막을 형성하는 단계; 및
    상기 제1 비아홀 내에 제1 콘택플러그를, 상기 트렌치 내에 상기 제1 콘택플러그와 연결되는 제2 금속배선을 형성하는 단계를 포함하는 금속배선의 형성 방법.
  13. 제 12 항에 있어서,
    상기 제1 비아홀의 측벽을 상기 제1 장벽금속막에 정렬시키는 금속배선의 형 성 방법.
  14. 제 12 항에 있어서,
    상기 제1 비아홀을 형성하는 단계는,
    상기 제1 절연막 내에 상기 제1 비아홀에 이격되어 상기 제1 금속배선을 노출시키는 제2 비아홀을 형성하는 것을 포함하고,
    상기 제1 콘택플러그를 형성하는 단계는,
    상기 제2 비아홀에 제2 콘택플러그를 형성하는 것을 포함하며,
    상기 제2 금속배선은 상기 제2 콘택플러그와 연결되는 금속배선의 형성 방법.
  15. 제 12 항에 있어서,
    상기 제1 금속배선은 제1 방향으로 신장하도록 형성되고,
    상기 제1 비아홀은 상기 제1 방향의 폭이 상기 제1 방향과 직교하는 제2 방향의 폭보다 크도록 형성되는 금속배선의 형성 방법.
  16. 제 15 항에 있어서,
    상기 제1 방향의 폭은 상기 제2 방향의 폭보다 두 배 이상 큰 금속배선의 형성 방법.
  17. 제 12 항에 있어서,
    상기 기판과 상기 제1 절연막 사이에 제1 식각정지막을 형성하는 단계, 및
    상기 제1 절연막과 상기 제2 절연막 사이에 제2 식각정지막을 형성하는 단계를 더 포함하는 금속배선의 형성 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326635A (zh) * 2017-08-01 2019-02-12 三星电子株式会社 半导体器件
KR20210009493A (ko) * 2019-07-17 2021-01-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649313B1 (ko) * 2005-12-29 2006-11-24 동부일렉트로닉스 주식회사 반도체 소자의 이중 금속배선 및 그 제조 방법
JP2020155490A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置
US20220262723A1 (en) * 2021-02-16 2022-08-18 Qualcomm Incorporated Subtractive damascene formation of hybrid interconnections

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980058406A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자의 다층 금속 배선 형성 방법
JPH11145141A (ja) 1997-11-14 1999-05-28 Matsushita Electron Corp 半導体装置
KR20000017062A (ko) * 1998-08-11 2000-03-25 포만 제프리 엘 상호 접속 구조 및 그 제조 방법
KR20010024096A (ko) * 1997-09-18 2001-03-26 메르다드 엠. 모슬레히 고성능 집적 회로 배선 제조 방법 및 장치

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6919639B2 (en) * 2002-10-15 2005-07-19 The Board Of Regents, The University Of Texas System Multiple copper vias for integrated circuit metallization and methods of fabricating same
JP2006024698A (ja) * 2004-07-07 2006-01-26 Toshiba Corp 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980058406A (ko) * 1996-12-30 1998-10-07 김영환 반도체 소자의 다층 금속 배선 형성 방법
KR20010024096A (ko) * 1997-09-18 2001-03-26 메르다드 엠. 모슬레히 고성능 집적 회로 배선 제조 방법 및 장치
JPH11145141A (ja) 1997-11-14 1999-05-28 Matsushita Electron Corp 半導体装置
KR20000017062A (ko) * 1998-08-11 2000-03-25 포만 제프리 엘 상호 접속 구조 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109326635A (zh) * 2017-08-01 2019-02-12 三星电子株式会社 半导体器件
CN109326635B (zh) * 2017-08-01 2023-09-26 三星电子株式会社 半导体器件
KR20210009493A (ko) * 2019-07-17 2021-01-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102732300B1 (ko) 2019-07-17 2024-11-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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