KR100776487B1 - Plasma etching method - Google Patents
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Abstract
본 발명은 플라즈마 식각 방법에 관한 것으로, 마스크 패턴이 형성된 기판을 챔버 내부로 이송하는 단계, 챔버 내부로 식각 가스를 공급하는 단계, 플라즈마 발생부에 제 1 바이어스 전력을 인가하여 플라즈마 이온이 생성되도록 하는 단계, 전기장 발생부에 제 2 바이어스 전력을 인가하여 플라즈마 이온이 기판으로 이동하여 노출된 부분이 식각되도록 하는 단계를 포함하며, 식각 단계가 진행되는 동안 제 2 바이어스 전력을 점차적으로 증가시킨다. 제 2 바이어스 전력을 점차적으로 증가시킴으로써 식각 가스와의 반응에 의해 생성된 폴리머가 측벽이나 바닥면에 부착되지 않으며 식각 속도가 증가하여 측벽의 기울기가 감소된다. 따라서 폴리머의 부착으로 인한 식각 중단이나 접촉 저항의 증가가 방지되고, 콘택홀의 형상이 양호해져 금속의 층덮힘이 향상된다.The present invention relates to a plasma etching method, comprising: transferring a substrate on which a mask pattern is formed into a chamber, supplying an etching gas into the chamber, and applying first bias power to a plasma generator to generate plasma ions; The method may include applying a second bias power to the electric field generator to move the plasma ions to the substrate to etch the exposed portion, and gradually increasing the second bias power during the etching step. By gradually increasing the second bias power, the polymer produced by the reaction with the etching gas does not adhere to the sidewall or the bottom surface, and the etching rate is increased to reduce the slope of the sidewall. Therefore, the etch stop due to the adhesion of the polymer or the increase in the contact resistance is prevented, and the shape of the contact hole is good, the metal layer covering is improved.
Description
도 1 및 도 2는 본 발명에 적용되는 플라즈마 식각 장치의 일 예를 설명하기 위한 구성도.1 and 2 is a configuration diagram for explaining an example of a plasma etching apparatus applied to the present invention.
도 3은 본 발명이 적용되는 유기전계발광 소자의 제조 방법을 설명하기 위한 단면도.3 is a cross-sectional view illustrating a method of manufacturing an organic light emitting display device to which the present invention is applied.
도 4a 내지 도 4d는 본 발명에 따른 플라즈마 식각 방법을 설명하기 위한 단면도.4A to 4D are cross-sectional views illustrating a plasma etching method according to the present invention.
도 5는 식각 깊이 또는 식각 시간의 변화에 따른 바이어스 전력의 변화를 도시한 그래프.5 is a graph illustrating a change in bias power according to a change in etching depth or etching time.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 챔버 12: 가스 주입구11: chamber 12: gas inlet
13: 가스 배출구 14: 플라즈마 발생부13: gas outlet 14: plasma generating unit
15: 전기장 발생부 16: 제 1 바이어스 전력15: electric field generator 16: first bias power
17: 제 2 바이어스 전력 18: 플라즈마17: second bias power 18: plasma
10, 21, 31: 기판 22: 버퍼층10, 21, 31: substrate 22: buffer layer
23: 반도체층 24: 게이트 절연막23: semiconductor layer 24: gate insulating film
25: 게이트 전극 26: 층간 절연막25 gate electrode 26 interlayer insulating film
27, 36: 콘택홀 32 및 33: 제 1 및 제 2 절연막27, 36:
34: 마스크 패턴 35: 폴리머34: mask pattern 35: polymer
본 발명은 플라즈마 식각 방법에 관한 것으로, 보다 상세하게는 유도결합 플라즈마(inductively coupled plasma) 식각 장치를 이용한 플라즈마 식각 방법에 관한 것이다.The present invention relates to a plasma etching method, and more particularly, to a plasma etching method using an inductively coupled plasma etching apparatus.
일반적으로 반도체 소자나 발광 소자의 제조 공정에서 콘택홀(contact hole) 또는 비아홀(via hole)은 플라즈마를 이용한 건식 식각 방법으로 형성한다.In general, a contact hole or a via hole is formed by a dry etching method using plasma in the manufacturing process of a semiconductor device or a light emitting device.
플라즈마 식각은 유도된 전기장(electric field)에 의해 가속된 전자와 가스 분자가 충돌하여 플라즈마 상태로 여기되고, 여기된 플라즈마 이온에 의한 화학 반응 및 물리적 충돌에 의해 식각이 이루어지도록 한다. Plasma etching allows electrons and gas molecules accelerated by an induced electric field to be excited in a plasma state and is etched by chemical reactions and physical collisions by the excited plasma ions.
이러한 플라즈마 식각을 이용하는 경우 식각 마스크로 이용되는 감광막과 하부막과의 식각 선택비를 높게 하고 폴리머 생성이 용이하도록 하기 위해 식각 가스로서 대개 불화탄소(CF) 가스를 사용한다. 그런데 식각 과정에서 이러한 가스에 의해 생성된 폴리머가 식각 마스크나 절연막의 측벽과 바닥면에 다량으로 부착되기 때문에 식각 정지점이 검출되기 전에 식각이 종료되거나, 접촉 저항이 증가되는 문제점이 발생된다. 즉, 종래의 플라즈마 식각 방법은 전기장을 유도하기 위한 바이어스 전력을 일정하게 인가하기 때문에 폴리머를 제거하는 데 한계가 있으며, 일정한 식각 선택비로 식각이 이루어지기 때문에 측벽의 기울기가 높은 콘택홀이나 비아홀이 형성된다. 그러므로 콘택홀이나 비아홀 내에 금속을 증착할 때 층덮힘(step coverage)이 불량하여 보이드(void)가 생성되거나 접촉 불량이 발생될 수 있다.In the case of using such plasma etching, carbon fluoride (CF) gas is generally used as an etching gas in order to increase the etching selectivity between the photoresist film and the lower layer used as the etching mask and to facilitate polymer production. However, during the etching process, since the polymer generated by the gas is attached to the sidewalls and the bottom surface of the etching mask or the insulating layer in a large amount, the etching is terminated or the contact resistance is increased before the etching stop point is detected. That is, the conventional plasma etching method has a limitation in removing the polymer because the bias power for inducing the electric field is constantly applied, and since the etching is performed at a constant etching selectivity, a contact hole or a via hole having a high sidewall slope is formed. do. Therefore, when the metal is deposited in the contact hole or the via hole, poor step coverage may cause voids or poor contact.
따라서 본 발명은 식각 깊이 또는 식각 시간에 따라 바이어스 전력을 점차적으로 증가시킴으로써 상기한 단점을 해소할 수 있는 플라즈마 식각 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a plasma etching method that can solve the above disadvantages by gradually increasing the bias power according to the etching depth or the etching time.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 플라즈마 식각 방법은 마스크 패턴이 형성된 기판을 챔버 내부로 이송하는 단계, 상기 챔버 내부로 식각 가스를 공급하는 단계, 플라즈마 발생부에 제 1 바이어스 전력을 인가하여 플라즈마 이온이 생성되도록 하는 단계, 전기장 발생부에 제 2 바이어스 전력을 인가하여 상기 플라즈마 이온이 상기 기판으로 이동하여 노출된 부분이 식각되도록 하는 단계를 포함하며, 상기 식각 단계가 진행되는 동안 상기 제 2 바이어스 전력을 점차적으로 증가시킨다.According to an aspect of the present invention, there is provided a plasma etching method including transferring a substrate having a mask pattern formed into a chamber, supplying an etching gas into the chamber, and a first bias power to a plasma generator. Applying a second bias power to an electric field generator to cause the plasma ions to move to the substrate to etch the exposed portion, while the etching step is performed. The second bias power is gradually increased.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. no.
도 1 및 도 2는 본 발명에 이용되는 유도결합 플라즈마 식각 장치의 일 예를 설명하기 위한 구성도로서, 챔버(11)에는 가스 주입구(12) 및 가스 배출구(13)가 형성되고, 챔버(11)의 내부에는 플라즈마 발생부(14) 및 전기장 발생부(15)가 설치되며, 플라즈마 발생부(14) 및 전기장 발생부(15)에는 제 1 바이어스 전력(16) 및 제 2 바이어스 전력(17)이 각각 인가된다. 1 and 2 is a configuration diagram for explaining an example of the inductively coupled plasma etching apparatus used in the present invention, the
도 2를 참조하면, 플라즈마 발생부(14)는 유도결합형 코일(coil)로 구성되고, 전기장 발생부(15)는 기판(10)이 장착될 수 있도록 플레이트(plate) 형태로 구성될 수 있다. 그리고 제 1 및 제 2 바이어스 전력(16 및 17)은 고주파(radio frequency) 전력 또는 직류(DC) 전력이 될 수 있으며, 캐패시터(capacitor) 등과 같은 전기적 결합(matching) 수단(도시안됨)을 통해 인가될 수 있다.Referring to FIG. 2, the
플라즈마 발생부(14)에 제 1 바이어스 전력(16)이 인가되면 코일을 통해 흐르는 전류에 의해 전기장이 유도되고, 유도된 전기장에 의해 가속된 전자와 가스 분자의 충돌에 의해 고밀도 플라즈마(18)가 생성된다. 또한, 전기장 발생부(15)에 제 2 바이어스 전력(17)이 인가되면 전기장이 형성되어 플라즈마(18) 이온이 전기 장을 따라 기판(10) 방향으로 이동하게 된다. 따라서 제 1 바이어스 전력(16)의 크기를 조절하여 플라즈마 밀도를 조절할 수 있으며, 제 2 바이어스 전력(17)의 크기를 조절하여 플라즈마 이온의 입사 에너지를 조절할 수 있다. When the
도 3은 본 발명이 적용되는 유기전계발광 소자의 제조 과정을 설명하기 위한 단면도로서, 화소 영역을 개략적으로 도시한다.3 is a cross-sectional view illustrating a manufacturing process of an organic light emitting display device to which the present invention is applied, and schematically illustrates a pixel area.
기판(21) 상에 버퍼층(22)이 형성되고, 버퍼층(22) 상에 활성층을 제공하는 반도체층(23)이 형성된다. 반도체층(23)은 박막 트랜지스터의 소스 및 드레인 영역과 채널 영역을 제공한다. 반도체층(23)을 포함하는 전체 상부면에 게이트 절연막(24)이 형성되고, 반도체층(23) 상부의 게이트 절연막(24) 상에 게이트 전극(25)이 형성된다. 그리고 게이트 전극(25)을 포함하는 전체 상부면에 층간 절연막(26)이 형성되며, 층간 절연막(26)과 게이트 절연막(24)에는 반도체층(23)의 소정 부분이 노출되도록 콘택홀(27)이 형성된다. 이 후 층간 절연막(26) 상에는 콘택홀(27)을 통해 반도체층(23)과 연결되는 소스 및 드레인 전극(도시안됨) 및 소스 또는 드레인 전극과 연결되며 하부 전극, 유기 박막층 및 상부 전극으로 이루어지는 발광 소자(도시안됨)가 형성된다. A buffer layer 22 is formed on the substrate 21, and a
본 발명의 플라즈마 식각 방법은 상기와 같이 층간 절연막(26)과 게이트 절연막(24)에 콘택홀(27)을 형성하는 데 적용될 수 있으며, 콘택홀(27) 측벽의 기울기를 감소시켜 금속의 층덮힘이 향상되도록 하고, 콘택홀(27) 내부에 폴리머가 부착되지 않도록 하여 접촉 불량이 방지되도록 한다.The plasma etching method of the present invention can be applied to form the
도 4a 내지 도 4d는 본 발명에 따른 플라즈마 식각 방법을 설명하기 위한 단면도로서, 도 1 및 도 5를 참조하여 설명하면 다음과 같다.4A to 4D are cross-sectional views for describing a plasma etching method according to the present invention, which will be described below with reference to FIGS. 1 and 5.
도 4a를 참조하면, 반도체 물질로 이루어진 활성층 또는 도전층이 형성된 기판(31) 상에 제 1 절연막(23) 및 제 2 절연막(33)을 순차적으로 형성한 후 제 2 절연막(33) 상에 소정의 패턴으로 이루어진 마스크 패턴(34)을 형성한다. 마스크 패턴(34)은 제 1 절연막(23) 및 제 2 절연막(33)에 콘택홀 또는 소정의 패턴을 형성하기 위한 식각 공정시 마스크 역할을 할 수 있는 물질, 예를 들어, 감광막, 실리콘 산화막, 실리콘 질화막 등으로 형성하며, 노광 및 현상 공정을 통해 패터닝할 수 있다.Referring to FIG. 4A, a first
도 1을 참조하면, 마스크 패턴(34)이 형성된 기판(31)을 플라즈마 식각 장치의 챔버(11) 내부로 이송하여 전기장 발생부(15) 상에 위치시킨다. 그리고 가스 주입구(12)를 통해 챔버(11) 내부로 비활성 가스(He, Ar, N 등) 및 식각 가스(CF4, CHF3, C4F8, C2HF5, C2F6 등)를 공급한 후 플라즈마 발생부(14)에 제 1 바이어스 전력(16)을 인가한다.Referring to FIG. 1, the
비활성 가스 분위기에서 플라즈마 발생부(14)에 제 1 바이어스 전력(16)이 인가되면 코일을 통해 흐르는 전류에 의해 전기장이 유도되고, 유도된 전기장에 의해 가속된 전자와 식각 가스 분자의 충돌에 의해 고밀도 플라즈마(18)가 생성된다. 즉, 식각 가스가 이온화되어 플라즈마 상태로 여기된다.When the
도 4b를 참조하면, 전기장 발생부(15)에 제 2 바이어스 전력(17)을 인가하여 전기장이 유도되도록 하면 생성된 플라즈마(18)에 존재하는 래디칼과 이온들이 유도된 전기장에 의해 가속되어 기판(31) 방향으로 이동하고, 수직으로 입사하는 플라즈마(18) 이온들의 화학 반응 및 물리적 충돌에 의해 노출된 부분의 제 2 절연막(33)이 식각된다.Referring to FIG. 4B, when the
이와 같은 식각 초기 단계(구간 T1)에서는 제 2 바이어스 전력(17)을 낮게 인가하여 높은 식각 선택비에 의해 마스크 패턴(34)의 손실은 최소화되고 제 2 절연막(33)의 식각은 빠른 속도로 이루어지도록 한다. 이 때 식각 가스와 제 2 절연막(33)의 화학 반응에 의해 생성되는 폴리머의 양은 비교적 적기 때문에 낮은 제 2 바이어스 전력(17)으로도 식각이 이루어진다.In the initial etching stage (section T1), the
도 4c를 참조하면, 제 2 절연막(33)의 식각 깊이 또는 식각 시간의 경과에 따라 제 2 바이어스 전력(17)을 점차적으로 증가시킨다(구간 T2). 제 2 절연막(33)과 제 1 절연막(32)의 식각 깊이 또는 식각 시간이 경과됨에 따라 식각 가스와의 반응에 의해 생성된 폴리머(35)가 측벽 및 바닥면에 부착되어 식각이 방해되는데, 제 2 바이어스 전력(17)을 점차적으로 증가시켜 플라즈마 이온의 입사 에너지를 증가시킴으로써 높은 에너지의 플라즈마 이온에 의한 스퍼터링에 의해 폴리머(35)가 제거되는 동시에 제 2 절연막(33)과 제 1 절연막(32)의 식각 속도도 증가하게 된다. 또한, 높은 에너지의 플라즈마 이온에 의해 마스크 패턴(34)의 손실이 증가됨으로써 마스크 패턴(34)의 측벽 기울기가 감소되어 제 2 절연막(33)과 제 1 절연막(32) 측벽의 기울기도 감소하게 된다. 제 2 절연막(33)과 제 1 절연막(32)의 식 각 깊이 또는 식각 시간은 반응 가스를 감지하여 식각 정지점을 검출하는 식각 정지점 검출 장치(EPD) 등을 이용하여 검출할 수 있다.Referring to FIG. 4C, the
도 4d를 참조하면, 제 2 절연막(33)이 완전히 식각되고, 제 1 절연막(32)이 소정 두께 식각되어 식각 후반기(구간 T3)에 들어서면 제 2 바이어스 전력(17)을 최대로 증가시킨다. 제 2 바이어스 전력(17)에 의해 유도되는 전기장의 전속밀도가 증가됨으로써 플라즈마 이온의 입사 에너지가 최대화되어 높은 에너지의 플라즈마 이온에 의해 제 2 절연막(33)과 제 1 절연막(32)의 측벽 및 바닥면에 폴리머(35)가 부착되지 않으며, 마스크 패턴(34)의 손실이 가속화되어 마스크 패턴(34)의 측벽 기울기가 더욱 감소된다. 따라서 제 2 절연막(33)과 제 1 절연막(32)에는 60 내지 70° 정도의 측벽 기울기를 갖는 양호한 형상의 콘택홀(36)이 형성된다. Referring to FIG. 4D, when the second insulating
실시예로서, 챔버(11) 내부의 압력을 예를 들어, 5 내지 20mTorr의 범위에서 일정하게 유지하고, 식각 단계(구간 T1 및 T2)와 식각 단계(구간 T3)에서 각각 서로 다른 종류의 식각 가스를 사용할 수 있는데, 식각 단계(구간 T3)에서 사용되는 식각 가스는 식각 단계(구간 T1 및 T2)에서 사용되는 식각 가스보다 식각 선택비가 높은 가스를 사용하는 것이 바람직하지만, 식각 선택비가 높아지면 폴리머의 생성이 증가하므로 이를 고려하여 선택하는 것이 중요하다. As an example, the pressure inside the
또한, 제 1 바이어스 전력(16)은 기판(10)의 크기, 원하는 식각 속도 등을 고려하여 1 내지 3kw 정도의 범위에서 일정하게 인가할 수 있다. 제 2 바이어스 전력(17)은 식각 깊이 또는 식각 시간에 따라 변화시킬 수 있는데, 예를 들어, 1㎛의 두께를 식각하는 경우, 0.3㎛까지는 1kw 이내, 0.3㎛에서 0.7㎛까지는 1.5kw, 그리 고 0.7㎛에서 1㎛까지는 1.8 내지 2kw가 되도록 조절할 수 있다. 또는 식각 단계(구간 2)에는 식각 단계(구간 T1)에서 인가되는 전력의 120 내지 150%, 그리고 식각 단계(구간 T3)에는 식각 단계(구간 T1)에서 인가되는 전력의 200% 정도를 인가할 수 있다.In addition, the
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the preferred embodiment of the present invention has been disclosed through the detailed description and the drawings. The terms are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 바와 같이 본 발명은 식각 초기 단계에서는 바이어스 전력을 최소화시켜 마스크 패턴의 손실이 최소화되고 식각 속도는 빠르게 유지되도록 한다. 식각 중반기에서는 바이어스 전력을 점차적으로 증가시켜 높은 에너지의 플라즈마 이온에 의한 스퍼터링에 의해 폴리머는 제거되고 절연막의 식각 속도는 증가되도록 한다. 그리고 마스크 패턴의 손실이 증가되어 측벽의 기울기가 감소되도록 한다. 또한, 식각 후반기에서는 바이어스 전력을 최대화시켜 폴리머의 부착이 방지되고 마 스크 패턴의 손실이 가속화되어 측벽의 경사도가 더욱 감소되도록 한다. 따라서 폴리머의 부착에 따른 식각 중단이나 접촉 저항의 증가가 방지되며, 측벽 기울기가 감소되어 콘택홀에서 금속의 층덮힘이 향상될 수 있다. As described above, the present invention minimizes the bias power at the initial stage of etching so that the loss of the mask pattern is minimized and the etching speed is maintained fast. In the middle of etching, the bias power is gradually increased to remove the polymer and to increase the etching rate of the insulating layer by sputtering by high energy plasma ions. And the loss of the mask pattern is increased so that the slope of the side wall is reduced. In the second half of the etching, the bias power is maximized to prevent the adhesion of the polymer and accelerate the loss of the mask pattern to further reduce the inclination of the side wall. Therefore, the etch stop or the increase of the contact resistance due to the adhesion of the polymer is prevented, and the sidewall slope is reduced to improve the layer covering of the metal in the contact hole.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114678249A (en) * | 2020-12-24 | 2022-06-28 | 中国科学院微电子研究所 | an etching device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044561A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Pulse type plasma etching method with improved etching speed |
| KR20050006500A (en) * | 2003-07-09 | 2005-01-17 | 매그나칩 반도체 유한회사 | method for forming metal line of semiconductor device |
-
2006
- 2006-05-30 KR KR1020060048887A patent/KR100776487B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000044561A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Pulse type plasma etching method with improved etching speed |
| KR20050006500A (en) * | 2003-07-09 | 2005-01-17 | 매그나칩 반도체 유한회사 | method for forming metal line of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114678249A (en) * | 2020-12-24 | 2022-06-28 | 中国科学院微电子研究所 | an etching device |
| CN114678249B (en) * | 2020-12-24 | 2024-10-22 | 中国科学院微电子研究所 | Etching device |
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