KR100780635B1 - Semiconductor memory device and core voltage generation method thereof - Google Patents
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Abstract
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 코어전압 발생기에 관한 것이다. 본 발명은 오토 리프레시 모드에서의 코어전압단의 전압 강하를 보다 빠르게 회복시킬 수 있는 반도체 메모리 소자 및 그의 코어전압 발생방법을 제공하는데 목적이 있다. 본 발명에서는 노말 모드에서는 예정된 기준전압(VREF) 레벨을 유지하다가 오토 리프레시 모드에서는 기준전압(VREF) 레벨을 상승시켜 코어전압 발생기의 응답속도를 빠르게 하는 방식을 사용한다. 이를 위하여 기준전압(VREF)을 생성하기 위한 내부전압 디바이더에 오토 리프레시 신호에 응답하여 저항비를 바꿀 수 있는 회로를 추가하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a core voltage generator of a semiconductor memory device. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device capable of recovering the voltage drop of the core voltage terminal in the auto refresh mode more quickly and a method of generating the core voltage thereof. In the present invention, while maintaining the predetermined reference voltage VREF level in the normal mode, the reference voltage VREF is increased in the auto refresh mode to increase the response speed of the core voltage generator. To this end, an internal voltage divider for generating a reference voltage (VREF) has been added to the circuit that can change the resistance ratio in response to the auto refresh signal.
Description
도 1은 종래기술에 따른 코어전압 발생 블럭의 블럭 다이어그램.1 is a block diagram of a core voltage generation block according to the prior art;
도 2a 및 도 2b는 각각 전압강하 변환기 회로로 구현된 코어전압 발생기(30)의 회로 구현예를 나타낸 도면.2A and 2B show a circuit implementation of a
도 3은 도 1의 내부전압 디바이더의 회로도.3 is a circuit diagram of the internal voltage divider of FIG. 1.
도 4는 도 2b의 코어전압 발생기를 채용한 종래의 코어전압 발생 블럭의 시뮬레이션 결과를 나타낸 도면.4 is a diagram showing a simulation result of a conventional core voltage generation block employing the core voltage generator of FIG.
도 5는 본 발명의 일 실시예에 따른 코어전압 발생 블럭의 블럭 다이어그램.5 is a block diagram of a core voltage generation block according to an embodiment of the present invention.
도 6은 도 5의 전압 디바이더의 회로 구현예를 나타낸 도면.FIG. 6 illustrates a circuit implementation of the voltage divider of FIG. 5. FIG.
도 7은 도 2b의 코어전압 발생기를 채용한 본 발명의 코어전압 발생 블럭의 시뮬레이션 결과를 나타낸 도면.7 is a diagram showing a simulation result of a core voltage generation block of the present invention employing the core voltage generator of FIG. 2B.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100: 내부전압 발생기 200: 내부전압 디바이더100: internal voltage generator 200: internal voltage divider
300: 코어전압 발생기 VR0: 내부전압300: core voltage generator VR0: internal voltage
VREF: 기준전압 VCORE: 코어전압VREF: reference voltage VCORE: core voltage
AREF: 오토 리프레시 신호AREF: auto refresh signal
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 코어전압 발생기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design technology, and more particularly, to a core voltage generator of a semiconductor memory device.
일반적으로, 반도체 메모리 칩이 고집적화 되면서 칩 내의 셀 사이즈(cell size)는 점점 더 작아지고 있으며, 이렇게 작아진 셀 사이즈로 인해 동작전압(operating voltage) 또한 더욱 낮아지고 있다. 대부분의 반도체 메모리 칩은 외부로부터 공급되는 전원전압(VDD)을 사용하여 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하고 있다. 이러한 내부전압 발생기를 설계함에 있어서 주된 이슈는 원하는 레벨의 내부전압을 안정적으로 공급하는 것이다.In general, as the semiconductor memory chip is highly integrated, the cell size in the chip becomes smaller and smaller, and the operating voltage is also lowered due to the smaller cell size. Most semiconductor memory chips have an internal voltage generator in the chip for generating an internal voltage using a power supply voltage VDD supplied from the outside to supply a voltage necessary for the operation of the chip internal circuit. The main issue in designing such an internal voltage generator is to provide a stable supply of internal voltage at a desired level.
가장 대표적인 내부전압인 셀 데이터의 증폭에 사용되는 코어전압(VCORE) - 셀 데이터 '1'에 대응함 - 을 생성하기 위한 코어전압 발생기의 경우, 통상 전압강하 변환기(voltage down converter) 회로로 구성된다.The core voltage generator for generating the core voltage VCORE, which corresponds to the cell data '1', which is used for amplifying the cell data, which is the most representative internal voltage, is usually composed of a voltage down converter circuit.
도 1은 종래기술에 따른 코어전압 발생 블럭의 블럭 다이어그램이다.1 is a block diagram of a core voltage generation block according to the prior art.
도 1을 참조하면, 종래기술에 따른 코어전압 발생 블럭은, 외부 전원전 압(VDD) 및 접지전압(VSS)을 이용하여 내부전압(VR0) - 외부 전원전압(VDD)보다 낮은 전압 레벨임 - 을 생성하기 위한 내부전압 발생기(10)와, 내부전압(VR0)을 예정된 비율로 분배하여 기준전압(VREF)을 생성하기 위한 내부전압 디바이더(20)와, 기준전압(VREF)에 대응하는 전압 레벨로 코어전압단(VCORE)을 구동하기 위한 코어전압 발생기(30)로 구성된다.Referring to FIG. 1, the core voltage generation block according to the related art is an internal voltage VR0-a voltage level lower than the external power voltage VDD using an external power supply voltage VDD and a ground voltage VSS. An
도 2a 및 도 2b는 각각 전압강하 변환기 회로로 구현된 코어전압 발생기(30)의 회로 구현예를 나타낸 도면이다.2A and 2B show a circuit implementation of the
먼저, 도 2a에 도시된 코어전압 발생기는, 기준전압(VREF)과 피드백된 코어전압단(VCORE)의 전압 레벨을 비교하기 위한 비교기와, 비교기의 출력신호인 드라이버 제어신호(DET)를 게이트 입력으로 하며 외부 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M1)를 구비한다. 여기서, 비교기는 일반적인 전류 미러형(Current Mirror) 차동증폭 회로로 구현하는 것이 바람직하다.First, the core voltage generator illustrated in FIG. 2A includes a comparator for comparing the voltage level of the reference voltage VREF and the fed back core voltage terminal VCORE, and a gate input of the driver control signal DET, which is an output signal of the comparator. And a pull-up PMOS transistor M1 connected between the external power supply voltage terminal VDD and the core voltage terminal VCORE which is an output terminal. Here, the comparator is preferably implemented as a general current mirror differential amplifier circuit.
반도체 메모리 소자 내부에서 비트라인 감지증폭기가 구동되어 코어전류의 소모가 발생하면 코어전압단(VCORE)의 전압강하가 일어난다. 비교기는 기준전압(VREF)과 피드백된 코어전압단(VCORE)의 전압 레벨을 비교하여 코어전압단(VCORE)의 전압 레벨이 기준전압(VREF)보다 낮은 경우에는 드라이버 제어신호(DET)를 논리레벨 로우로 활성화시킨다. 이에 따라, 풀업 PMOS 트랜지스터(M1)가 턴온되어 코어전압단(VCORE)을 풀업 구동하게 된다. 이처럼 코어전압단(VCORE)의 전위가 회복 과정을 거치다가 코어전압단(VCORE)의 전압 레벨이 기준전압(VREF)에 이르게 되면 드라이버 제어신호(DET)가 논리레벨 하이가 되어 풀업 PMOS 트랜지스터(M1)는 턴오프되고, 결국 코어전압단(VCORE)의 전압 레벨의 추가적인 상승을 막는다.When the bit line sense amplifier is driven inside the semiconductor memory device and the core current is consumed, the voltage drop of the core voltage terminal VCORE occurs. The comparator compares the voltage level of the reference voltage VREF and the fed-back core voltage terminal VCORE and, when the voltage level of the core voltage terminal VCORE is lower than the reference voltage VREF, sets the driver control signal DET to the logic level. Activate low. Accordingly, the pull-up PMOS transistor M1 is turned on to drive the core voltage terminal VCORE up. As such, when the potential of the core voltage terminal VCORE goes through a recovery process and the voltage level of the core voltage terminal VCORE reaches the reference voltage VREF, the driver control signal DET becomes a logic level high, thereby pulling up the pull-up PMOS transistor M1. ) Is turned off, thus preventing further rise in the voltage level of the core voltage terminal VCORE.
다음으로, 도 2b에 도시된 코어전압 발생기는, 기준전압(VREF)과 피드백 전압(HALF)의 레벨을 비교하기 위한 비교기와, 비교기의 출력신호인 드라이버 제어신호(DET)를 게이트 입력으로 하며 외부 전원전압단(VDD)과 출력단인 코어전압단(VCORE) 사이에 접속된 풀업 PMOS 트랜지스터(M2)와, 코어전압단(VCORE)과 접지전압단(VSS) 사이에 직렬로 접속되어 전압 분배기를 구성하는 저항 R1, R2를 구비한다. 피드백 전압(HALF)은 이 전압 분배기에서 분배된 전압으로서, 통상 VCORE/2의 레벨을 갖는다(R1=R2). 이러한 구조의 코어전압(VCORE) 구동부는 VCORE/2의 레벨 비교하는 방식이라는 점을 제외하고 일반적인 동작은 상기 도 2a에 도시된 코어전압 발생기와 동일하다. 한편, 전압 분배기를 구성하는 저항 R1, R2을 대신하여 다이오드 접속된 NMOS 트랜지스터를 사용할 수 있다.Next, the core voltage generator illustrated in FIG. 2B includes a comparator for comparing the level of the reference voltage VREF and the feedback voltage HALF, and a driver control signal DET, which is an output signal of the comparator, as a gate input. A pull-up PMOS transistor M2 connected between the power supply voltage terminal VDD and the core voltage terminal VCORE, which is an output terminal, and a voltage divider are connected in series between the core voltage terminal VCORE and the ground voltage terminal VSS. Resistors R1 and R2. The feedback voltage HALF is a voltage divided by this voltage divider and usually has a level of VCORE / 2 (R1 = R2). The general operation of the core voltage VCORE driver of the structure is the same as that of the core voltage generator illustrated in FIG. On the other hand, a diode-connected NMOS transistor can be used in place of the resistors R1 and R2 constituting the voltage divider.
도 3은 도 1의 내부전압 디바이더(20)의 회로도이다.3 is a circuit diagram of the
도 3을 참조하면, 내부전압 디바이더(20)는, 내부전압단(R0)과 기준전압단(VREF) 사이에 접속된 저항 R1와, 기준전압단(VREF)과 접지전압단(VSS) 사이에 직렬로 접속된 저항 R2, R3로 구성된다. 즉, 기준전압(VREF)의 전압 레벨은 내부전압(R0)의 전압 레벨과 저항 R1, R2, R3의 저항값에 의해 정해진다.Referring to FIG. 3, the
반도체 메모리 소자 중에서도 DRAM은 SRAM이나 플래쉬 메모리와 달리 시간이 흐름에 따라 메모리 셀(입력된 정보를 저장하는 단위 유닛)에 저장된 정보가 사라 지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 과정을 리프레시 동작이라 한다. 리프레시 동작은 메모리 셀 어레이 안의 각 셀들이 가지는 리텐션 시간(retention time) 안에 적어도 한 번씩 워드라인을 띄워 셀의 데이터를 센싱하여 증폭시킨 후 셀에 재기록하는 방식으로 행해진다. 여기서, 리텐션 시간이란 셀에 어떤 데이터를 기록한 후 리프레시 없이 데이터가 셀에서 유지될 수 있는 시간을 말한다.In semiconductor memory devices, unlike SRAM and flash memory, as the time goes by, information stored in a memory cell (a unit unit that stores input information) disappears. In order to prevent such a phenomenon, an operation of rewriting information stored in a cell at a predetermined period is performed externally. This process is called a refresh operation. The refresh operation is performed by floating a word line at least once within a retention time of each cell in the memory cell array, sensing and amplifying the data of the cell, and then rewriting the cell. Here, the retention time is a time at which data can be maintained in the cell without refreshing after writing some data in the cell.
리프레시 모드에는 노말 동작 중에 특정 조합의 커맨드 신호를 주기적으로 띄워 내부적으로 어드레스를 생성하여 해당 셀에 대한 리프레시를 수행하는 오토 리프레시 모드와, 노말 동작을 하지 않는 대기 상태, 예컨대 파워다운 모드에서 내부적으로 커맨드를 생성하여 수행하는 셀프 리프레시 모드가 있다.In the refresh mode, a certain combination of command signals are periodically displayed during normal operation to internally generate an address to perform a refresh for a corresponding cell, and a command internally in a standby state such as a power down mode in which normal operation is not performed. There is a self refresh mode to create and perform.
전술한 바와 같이 오토 리프레시 커맨드는 칩셋이 셀 캐패시터의 누설 전류에 의해 부족해진 전하를 공급하라는 명령인데, 이 경우 활성화되는 워드라인이 매우 많기 때문에 활성화되는 비트라인 감지증폭기의 수 역시 매우 많지만 코어전압 발생기에서 공급하는 코어전압(VCORE)은 구동력의 한계가 있어 코어전압단(VCORE)의 전압 레벨은 더욱 급격히 떨어지게 된다. As mentioned above, the auto refresh command tells the chipset to supply the charge shortened by the leakage current of the cell capacitor. In this case, because there are so many word lines that are active, the number of bit line sense amplifiers that are activated is also very high. The core voltage (VCORE) supplied by the power supply has a limit of driving force, so the voltage level of the core voltage terminal (VCORE) drops even more rapidly.
도 4는 상기 도 2b의 코어전압 발생기를 채용한 종래의 코어전압 발생 블럭의 시뮬레이션 결과를 나타낸 도면이다.4 is a diagram illustrating a simulation result of a conventional core voltage generation block employing the core voltage generator of FIG. 2B.
도 4를 참조하면, 오토 리프레시 모드에서 VCORE 전류를 많이 소모하여 코어전압단(VCORE)의 전압 레벨이 급격히 저하됨을 확인할 수 있다. 이는 일정한 기준 전압(VREF) 하에서는 오토 리프레시 모드에서 DET 노드가 빨리 반응하지 못하기 때문에 풀업 PMOS 트랜지스터(M2)를 턴온시키는 시간이 느려지고, 이에 외부 전원전압단(VDD)으로부터 코어전압단(VCORE)으로 빠른 시간 내에 전하가 공급되지 못하는데 기인한다.Referring to FIG. 4, it can be seen that the voltage level of the core voltage terminal VCORE is rapidly lowered by consuming a lot of VCORE current in the auto refresh mode. Since the DET node does not react quickly in the auto refresh mode under a constant reference voltage VREF, the time for turning on the pull-up PMOS transistor M2 is slowed, and thus, from the external power supply voltage terminal VDD to the core voltage terminal VCORE. This is due to the lack of charge in a short time.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 오토 리프레시 모드에서의 코어전압단의 전압 강하를 보다 빠르게 회복시킬 수 있는 반도체 메모리 소자 및 그의 코어전압 발생방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a semiconductor memory device and a method for generating the core voltage thereof capable of recovering the voltage drop of the core voltage terminal in the auto refresh mode more quickly. have.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 전원전압 및 접지전압을 이용하여 내부전압을 생성하기 위한 내부전압 발생 수단; 오토 리프레시 신호에 응답하여 상기 내부전압을 서로 다른 비율로 분배하여 제1 레벨 및 제2 레벨 - 상기 제1 레벨보다 높은 레벨임 - 의 기준전압을 생성하기 위한 내부전압 분배 수단; 및 상기 기준전압에 대응하는 전압 레벨로 코어전압단을 구동하기 위한 코어전압 발생 수단을 구비하는 반도체 메모리 소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, an internal voltage generating means for generating an internal voltage using an external power supply voltage and a ground voltage; Internal voltage distribution means for distributing the internal voltages at different ratios in response to an auto refresh signal to generate a reference voltage having a first level and a second level, the level being higher than the first level; And a core voltage generating means for driving the core voltage terminal at a voltage level corresponding to the reference voltage.
또한, 본 발명의 다른 측면에 따르면, 외부 전원전압 및 접지전압을 이용하여 내부전압을 생성하는 단계; 오토 리프레시 신호에 응답하여 상기 내부전압을 서로 다른 비율로 분배하여 제1 레벨 및 제2 레벨 - 상기 제1 레벨보다 높은 레벨임 - 의 기준전압을 생성하는 단계; 및 상기 기준전압에 대응하는 전압 레벨로 코어전압단을 구동하는 단계를 포함하는 반도체 메모리 소자의 코어전압 발생방법이 제공된다.In addition, according to another aspect of the invention, generating an internal voltage using an external power supply voltage and a ground voltage; Dividing the internal voltages at different ratios in response to an auto refresh signal to generate a reference voltage having a first level and a second level, the level being higher than the first level; And driving a core voltage terminal at a voltage level corresponding to the reference voltage.
본 발명에서는 노말 모드에서는 예정된 기준전압(VREF) 레벨을 유지하다가 오토 리프레시 모드에서는 기준전압(VREF) 레벨을 상승시켜 코어전압 발생기의 응답속도를 빠르게 하는 방식을 사용한다. 이를 위하여 기준전압(VREF)을 생성하기 위한 내부전압 디바이더에 오토 리프레시 신호에 응답하여 저항비를 바꿀 수 있는 회로를 추가하였다.In the present invention, while maintaining the predetermined reference voltage VREF level in the normal mode, the reference voltage VREF is increased in the auto refresh mode to increase the response speed of the core voltage generator. To this end, an internal voltage divider for generating a reference voltage (VREF) has been added to the circuit that can change the resistance ratio in response to the auto refresh signal.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 5는 본 발명의 일 실시예에 따른 코어전압 발생 블럭의 블럭 다이어그램이다.5 is a block diagram of a core voltage generation block according to an embodiment of the present invention.
도 5를 참조하면, 본 실시예에 따른 코어전압 발생 블럭은, 외부 전원전압(VDD) 및 접지전압(VSS)을 이용하여 내부전압(VR0) - 외부 전원전압(VDD)보다 낮은 전압 레벨임 - 을 생성하기 위한 내부전압 발생기(100)와, 오토 리프레시 신호(AREF)에 응답하여 내부전압(VR0)을 서로 다른 비율로 분배하여 제1 레벨 및 제2 레벨 - 상기 제1 레벨보다 높은 레벨임 - 의 기준전압(VREF)을 생성하기 위한 내부전압 디바이더(200)와, 기준전압(VREF)에 대응하는 전압 레벨로 코어전압단(VCORE) 을 구동하기 위한 코어전압 발생기(300)로 구성된다.Referring to FIG. 5, the core voltage generation block according to the present embodiment has an internal voltage VR0-a voltage level lower than the external power voltage VDD using an external power supply voltage VDD and a ground voltage VSS. The
여기서, 오토 리프레시 신호(AREF)의 활성화 구간 즉, 오토 리프레시 구간에서는 제2 레벨의 기준전압을 출력하고, 오토 리프레시 신호의 비활성화 구간 즉, 노말 동작 구간에서는 제1 레벨의 기준전압을 출력한다.Here, the reference voltage of the second level is output in the activation period of the auto refresh signal AREF, that is, the auto refresh period, and the reference voltage of the first level is output in the inactivation period of the auto refresh signal, that is, the normal operation period.
도 6은 도 5의 전압 디바이더(200)의 회로 구현예를 나타낸 도면이다.FIG. 6 is a diagram illustrating a circuit implementation of the
도 6을 참조하면, 전압 디바이더(200)는, 내부전압단(VR0)과 기준전압단(VREF) 사이에 직렬로 연결된 제1 저항(R11) 및 제2 저항(R12)과, 기준전압단(VREF)과 접지전압단(VSS) 사이에 직렬로 연결된 배치된 제3 저항(R13) 및 제4 저항(R14)으로 구성된 저항부(40)와, 오토 리프레시 신호(AREF)에 응답하여 제1 저항(R)을 바이패스하기 위한 바이패스부(45)를 구비한다. 물론, 제3 저항(R13) 및 제4 저항(R14)에 해당하는 하나의 저항으로 대체가 가능하다.Referring to FIG. 6, the
한편, 바이패스부(45)는, 제1 저항(R)의 일측에 소오스가 접속되고, 제1 저항(R)의 타측에 드레인이 접속되고, 오토 리프레시 신호(AREF)를 게이트 입력으로 하는 PMOS 트랜지스터(M3)로 구현할 수 있다.On the other hand, the
노말 모드의 경우, 오토 리프레시 신호(AREF)는 논리레벨 하이로 비활성화된 상태이므로, PMOS 트랜지스터(M3)는 턴오프되어 저항 R11 + R12와, 저항 R13 + R14의 저항비에 의해 기준전압(VREF)의 레벨이 결정된다. 이 기준전압(VREF)의 레벨(제1 레벨)은 코어전압 발생기(300)의 타입에 따라 코어전압(VCORE)의 타겟 레벨(또는 VCORE/2 레벨)에 해당하는 전압 레벨이 된다.In the normal mode, since the auto refresh signal AREF is deactivated to a logic level high, the PMOS transistor M3 is turned off so that the reference voltage VREF is determined by the resistance ratios of the resistors R11 + R12 and the resistors R13 + R14. The level of is determined. The level (first level) of the reference voltage VREF becomes a voltage level corresponding to the target level (or VCORE / 2 level) of the core voltage VCORE according to the type of the
한편, 오토 리프레시 모드에서는, 오토 리프레시 신호(AREF)가 논리레벨 로 우로 활성화된 상태이므로, PMOS 트랜지스터(M3)가 턴온되어 저항 R11을 바이패스 시키게 된다. 따라서, 저항 R12와, 저항 R13 + R14의 저항비에 의해 기준전압(VREF)의 레벨이 결정된다. 이 기준전압(VREF) 레벨(제2 레벨)은 제1 레벨에 비해 높은 전압 레벨이 된다.On the other hand, in the auto refresh mode, since the auto refresh signal AREF is activated at a logic level low, the PMOS transistor M3 is turned on to bypass the resistor R11. Therefore, the level of the reference voltage VREF is determined by the resistance ratio of the resistor R12 and the resistors R13 + R14. This reference voltage VREF level (second level) becomes a higher voltage level than the first level.
한편, 오토 리프레시 모드를 탈출하게 되면 기준전압(VREF)은 다시 제1 레벨로 복귀하게 된다.On the other hand, when exiting the auto refresh mode, the reference voltage VREF returns to the first level.
도 7은 상기 도 2b의 코어전압 발생기를 채용한 본 발명의 코어전압 발생 블럭의 시뮬레이션 결과를 나타낸 도면이다.7 is a diagram showing a simulation result of the core voltage generation block of the present invention employing the core voltage generator of FIG. 2B.
도 7을 참조하면, 오토 리프레시 모드에서 기준전압(VREF)이 상승함에 따라 DET 노드가 종래기술에 비해 더욱 빨리 하강함을 확인할 수 있다. DET 노드가 빠른 속도로 전압 강하된다는 것은 그만큼 풀업 PMOS 트랜지스터의 스위칭 속도가 빠름을 의미하며, 이에 외부 전원전압단(VDD)으로부터 코어전압단(VCORE)으로 전류가 빠르게 충전될 수 있다.Referring to FIG. 7, it can be seen that as the reference voltage VREF increases in the auto refresh mode, the DET node falls faster than in the prior art. The high voltage drop of the DET node means that the switching speed of the pull-up PMOS transistor is high, so that the current can be quickly charged from the external power supply voltage terminal VDD to the core voltage terminal VCORE.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 코어전압 드라이버로서 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 이를 다른 구동 수단으로 대체할 수 있 다.For example, in the above-described embodiment, the case in which the PMOS transistor is used as the core voltage driver has been described as an example, but it may be replaced by another driving means.
또한, 전술한 실시예에서는 바이패스부를 구현함에 있어서 저항과 병렬로 접속된 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 오토 리프레시 신호의 액티브 극성이 바뀌면 NMOS 트랜지스터로 변경해야 하고, 다른 종류의 트랜지스터를 사용할 수도 있다.In the above embodiment, the PMOS transistor connected in parallel with the resistor is used as an example in implementing the bypass unit. However, if the active polarity of the auto refresh signal is changed, the NMOS transistor should be changed. Transistors can also be used.
또한, 본 발명은 코어전압 발생기를 구현함에 있어서 코어전압을 그대로 피드백하는 경우는 물론, 코어전압을 분배하여 피드백하는 경우에도 적용된다.In addition, the present invention is applicable to the case of feeding back the core voltage as it is, as well as to distribute the core voltage feedback in the implementation of the core voltage generator.
또한, 본 발명은 기준전압(VREF)으로 VCORE/2 레벨을 사용하는 경우는 물론, 기준전압(VREF)으로 VCORE 레벨을 사용하는 경우에도 적용된다.In addition, the present invention is applicable not only to the use of the VCORE / 2 level as the reference voltage VREF but also to the use of the VCORE level as the reference voltage VREF.
전술한 본 발명은 오토 리프레시 모드에서의 코어전압단의 전압 강하를 보다 빠르게 회복시킬 수 있으며, 이로 인하여 반도체 메모리 소자의 리프레시 특성을 개선할 수 있다.According to the present invention described above, the voltage drop of the core voltage terminal in the auto refresh mode can be recovered more quickly, thereby improving the refresh characteristics of the semiconductor memory device.
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