KR100816348B1

KR100816348B1 - Semiconductor device

Info

Publication number: KR100816348B1
Application number: KR1020060084220A
Authority: KR
Inventors: 노부아키 하시모토
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 2005-09-13
Filing date: 2006-09-01
Publication date: 2008-03-24
Anticipated expiration: 2026-09-01
Also published as: KR20070030666A

Abstract

본 발명은 전극을 고밀도로 배치할 수 있고, 또한 집적 회로의 설계 제약이 적은 반도체 칩을 이용하는 것이 가능한 반도체 장치를 제공하는 것을 과제로 한다.An object of this invention is to provide the semiconductor device which can arrange | position an electrode at high density and can use the semiconductor chip with few design restrictions of an integrated circuit.

반도체 장치는 집적 회로(12)가 형성된 반도체 칩(10)과, 반도체 칩(10)의 제 1 영역에 형성되어 이루어지고, 복수 행 복수 열로 배열된 전극(14)과, 반도체 칩(10)의 제 1 영역을 둘러싸는 제 2 영역 내에 형성된 수지 돌기(20)와, 수지 돌기(20) 위에 형성되어 이루어지고, 복수의 전극(14)과 전기적으로 접속된 복수의 전기적 접속부(30)를 포함한다.The semiconductor device includes a semiconductor chip 10 having an integrated circuit 12, an electrode 14 formed in a first region of the semiconductor chip 10, arranged in a plurality of rows and a plurality of columns, and a semiconductor chip 10. It includes a resin protrusion 20 formed in the second region surrounding the first region, and a plurality of electrical connection portions 30 formed on the resin protrusion 20 and electrically connected to the plurality of electrodes 14. .

반도체 칩, 패시베이션막, 수지 돌기, 전기적 접속부 Semiconductor chip, passivation film, resin projection, electrical connection

Description

Semiconductor device {SEMICONDUCTOR DEVICE}

도 1은 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.1 is a diagram illustrating a semiconductor device according to an embodiment to which the present invention is applied.

도 2는 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.2 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied.

도 3은 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.3 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied.

도 4는 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.4 is a diagram for explaining a semiconductor device according to an embodiment to which the present invention is applied.

도 5는 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명하기 위한 도면.5 is a diagram for explaining the semiconductor device according to the embodiment to which the present invention is applied;

도 6은 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명하기 위한 도면.6 is a diagram for explaining a semiconductor device according to a modification of the embodiment to which the present invention is applied;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 : 반도체 장치 10 : 반도체 칩1 semiconductor device 10 semiconductor chip

12 : 집적 회로 14, 18, 19, 60 : 전극12: integrated circuit 14, 18, 19, 60: electrode

16 : 패시베이션막 20, 21 : 수지 돌기16: passivation film 20, 21: resin projection

30, 34, 42 : 전기적 접속부 32 : 배선30, 34, 42: electrical connection 32: wiring

35 : 그룹 40 : 배선 기판35 group 40 wiring board

50 : 접착제 101, 103 : 제 1 직선50: adhesive 101, 103: first straight line

102, 104 : 제 2 직선102, 104: second straight line

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

전자 부품을 소형화하기 위해서는, 반도체 장치의 외형은 작은 것이 바람직하다. 그러나, 반도체 장치의 역할이 다양화됨에 따라, 반도체 칩에 형성되는 집적 회로의 고집적화가 진행되고 있다. 즉, 현재는 반도체 장치의 소형화와 집적 회로의 고집적화라는 2개의 요구를 동시에 만족시키는 것이 가능한 반도체 장치의 개발이 진행되고 있다.In order to downsize an electronic component, it is preferable that the external shape of a semiconductor device is small. However, as the role of the semiconductor device is diversified, high integration of integrated circuits formed in semiconductor chips is progressing. In other words, development of a semiconductor device capable of satisfying two requirements simultaneously, such as miniaturization of a semiconductor device and high integration of an integrated circuit, is in progress.

이 요구를 만족시키기 위해, 외형이 반도체 칩과 대략 동일한 크기인 반도체 장치가 주목받고 있다(일본국 공개특허평2-272737호 공보 참조). 이 타입의 반도체 장치에 의하면, 반도체 칩을 소형화할 수 있으면, 반도체 장치를 소형화하는 것이 가능해진다.In order to satisfy this demand, a semiconductor device whose outer shape is about the same size as a semiconductor chip has attracted attention (see Japanese Patent Laid-Open No. 2-272737). According to this type of semiconductor device, if the semiconductor chip can be downsized, the semiconductor device can be downsized.

그런데, 반도체 장치의 신뢰성을 확보하기 위해, 집적 회로는 다양한 제약 하에서 설계되어 있다. 집적 회로의 설계 제약이 적어지면, 집적 회로 영역을 작게 하는 것이 가능해져, 반도체 칩을 작게 할 수 있다. 즉, 집적 회로의 설계 제 약이 적은 반도체 칩을 이용할 수 있으면, 외형이 작은 반도체 장치를 제조할 수 있다.By the way, in order to secure the reliability of a semiconductor device, an integrated circuit is designed under various restrictions. When the design constraints of the integrated circuit are reduced, the integrated circuit area can be made small, and the semiconductor chip can be made small. That is, a semiconductor device having a small appearance can be manufactured as long as a semiconductor chip capable of using fewer integrated circuits can be used.

본 발명은 소형화가 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device which can be downsized and has high reliability.

(1) 본 발명에 따른 반도체 장치는, 집적 회로가 형성된 반도체 칩과, 상기 반도체 칩의 제 1 영역에 형성되어 이루어지고, 복수 행 복수 열로 배열된 전극과, 상기 반도체 칩의 상기 제 1 영역을 둘러싸는 제 2 영역 내에 형성된 수지 돌기와, 상기 수지 돌기 위에 형성되어 이루어지고, 상기 복수의 전극과 전기적으로 접속된 복수의 전기적 접속부를 포함한다.(1) A semiconductor device according to the present invention includes a semiconductor chip having an integrated circuit, an electrode formed in a first region of the semiconductor chip, arranged in a plurality of rows and a plurality of columns, and the first region of the semiconductor chip. And a resin protrusion formed in the surrounding second region, and a plurality of electrical connection portions formed on the resin protrusion and electrically connected to the plurality of electrodes.

본 발명에 의하면, 소형화가 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다.According to the present invention, a semiconductor device can be miniaturized and highly reliable.

(2) 이 반도체 장치에 있어서, 상기 전극은 복수 행 복수 열로 배열된 1그룹의 전극을 포함하며, 상기 1그룹의 전극은 각각 평행하게 연장되는 복수의 제 1 직선과, 상기 제 1 직선과 교차하는 복수의 제 2 직선의 어느 하나의 교점(交點) 위에 배치되어 이루어지고, 상기 1그룹의 전극과 전기적으로 접속된 상기 전기적 접속부는 상기 제 1 직선을 따라 연장되는 형상을 이루는, 상기 제 1 직선보다도 적은 수의 상기 수지 돌기 위에 형성되어 있을 수도 있다.(2) In this semiconductor device, the electrode includes a group of electrodes arranged in a plurality of rows and a plurality of columns, the electrodes of the group intersecting a plurality of first straight lines extending in parallel with the first straight lines, respectively. The first straight line disposed on an intersection point of a plurality of second straight lines, wherein the electrical connection portion electrically connected to the first group of electrodes forms a shape extending along the first straight line It may be formed on a smaller number of the resin protrusions.

(3) 이 반도체 장치에 있어서, 상기 1그룹의 전극과 전기적으로 접속된 상기 전기적 접속부는 모두 1개의 상기 수지 돌기 위에 형성되어 있을 수도 있다.(3) In this semiconductor device, all of the electrical connection portions electrically connected to the electrodes of the one group may be formed on one resin projection.

(4) 이 반도체 장치에 있어서, 상기 제 1 및 제 2 직선은 직교하고 있을 수도 있다.(4) In this semiconductor device, the first and second straight lines may be perpendicular to each other.

(5) 이 반도체 장치에 있어서, 상기 제 1 및 제 2 직선은 비스듬하게 교차하고 있을 수도 있다.(5) In this semiconductor device, the first and second straight lines may cross obliquely.

(6) 이 반도체 장치에 있어서, 상기 반도체 칩은 직사각형을 이루고, 상기 제 1 직선은 상기 반도체 칩의 짧은 변과 평행하게 연장되어 있을 수도 있다.(6) In this semiconductor device, the semiconductor chip may have a rectangular shape, and the first straight line may extend in parallel with the short side of the semiconductor chip.

(7) 이 반도체 장치에 있어서, 상기 반도체 칩은 직사각형을 이루고, 상기 제 1 직선은 상기 반도체 칩의 긴 변과 평행하게 연장되어 있을 수도 있다.(7) In this semiconductor device, the semiconductor chip may have a rectangular shape, and the first straight line may extend in parallel with the long side of the semiconductor chip.

(8) 이 반도체 장치에 있어서, 상기 복수의 전극은 복수의 I/O 셀과 전기적으로 접속되어 이루어지고, 상기 반도체 칩에는 복수 행 복수 열로 배열된 I/O 셀이 형성되어 이루어지며, 각각의 상기 전극은 어느 하나의 상기 I/O 셀과 전기적으로 접속되어 있을 수도 있다.(8) In this semiconductor device, the plurality of electrodes are electrically connected to a plurality of I / O cells, and the semiconductor chip is formed by forming an I / O cell arranged in a plurality of rows and columns. The electrode may be electrically connected to any one of the I / O cells.

이것에 의하면, 반도체 칩의 집적 회로 영역을 작게 할 수 있다. 따라서, 외형이 작은 반도체 칩을 이용할 수 있기 때문에, 반도체 장치를 더 소형화할 수 있다.According to this, the integrated circuit area of a semiconductor chip can be made small. Therefore, since a semiconductor chip with a small external shape can be used, the semiconductor device can be further miniaturized.

(9) 이 반도체 장치에 있어서, 각각의 상기 전극은 대응하는 어느 하나의 상기 I/O 셀 위에 형성되어 있을 수도 있다. 이것에 의하면, 더 소형화가 가능한 반도체 장치를 제공할 수 있다.(9) In this semiconductor device, each of the electrodes may be formed on any one of the corresponding I / O cells. According to this, the semiconductor device which can be further miniaturized can be provided.

(10) 이 반도체 장치에 있어서, 상기 전극은 상기 집적 회로의 적어도 일부 와 중복되도록 형성되어 있을 수도 있다.(10) In this semiconductor device, the electrode may be formed so as to overlap at least part of the integrated circuit.

이하, 본 발명을 적용한 실시예에 대해 도면을 참조하여 설명한다. 다만, 본 발명이 이하의 실시예에 한정되지는 않는다. 또한, 본 발명은 이하에 나타낸 내용을 자유롭게 조합시킨 것을 포함하는 것으로 한다.EMBODIMENT OF THE INVENTION Hereinafter, the Example which applied this invention is described with reference to drawings. However, the present invention is not limited to the following examples. In addition, this invention shall include what combined the content shown below freely.

이하, 도 1 내지 도 3을 참조하여 본 발명을 적용한 실시예에 따른 반도체 장치에 대해서 설명한다. 여기서, 도 1은 본 발명을 적용한 실시예에 따른 반도체 장치(1)의 개략도이다. 또한, 도 2는 도 1의 일부 확대도이다. 그리고, 도 3은 도 2의 III-III선 단면의 일부 확대도이다.Hereinafter, a semiconductor device according to an embodiment to which the present invention is applied will be described with reference to FIGS. 1 to 3. 1 is a schematic diagram of a semiconductor device 1 according to an embodiment to which the present invention is applied. 2 is a partially enlarged view of FIG. 1. 3 is a partially enlarged view of the section III-III of FIG. 2.

본 실시예에 따른 반도체 장치는, 도 1 내지 도 3에 나타낸 바와 같이, 반도체 칩(10)을 포함한다. 반도체 칩(10)은 예를 들어 실리콘 기판일 수도 있다. 반도체 칩(10)에는 집적 회로(12)가 형성되어 있을 수도 있다(도 3 참조). 집적 회로(12)의 구성은 특별히 한정되지 않지만, 예를 들어 트랜지스터 등의 능동 소자나, 저항, 코일, 콘덴서 등의 수동 소자를 포함하고 있을 수도 있다. 반도체 칩(10)의 집적 회로(12)가 형성된 면(능동면)은 직사각형을 이루고 있을 수도 있다(도 1 참조). 다만, 반도체 칩(10)의 능동면은 정사각형을 이루고 있을 수도 있다(도시 생략). 또한, 본 발명은 복수의 반도체 칩을 포함하는 반도체 웨이퍼에 확장시킬 수도 있다(도시 생략). 이 때, 반도체 웨이퍼는 복수의 반도체 칩으로 되는 영역을 포함하고 있을 수도 있다.The semiconductor device according to the present embodiment includes a semiconductor chip 10 as shown in FIGS. 1 to 3. The semiconductor chip 10 may be, for example, a silicon substrate. The integrated circuit 12 may be formed in the semiconductor chip 10 (see FIG. 3). Although the structure of the integrated circuit 12 is not specifically limited, For example, it may contain active elements, such as a transistor, and passive elements, such as a resistor, a coil, and a capacitor. The surface (active surface) in which the integrated circuit 12 of the semiconductor chip 10 is formed may be rectangular (refer FIG. 1). However, the active surface of the semiconductor chip 10 may be square (not shown). In addition, the present invention can also be extended to a semiconductor wafer including a plurality of semiconductor chips (not shown). At this time, the semiconductor wafer may include a region consisting of a plurality of semiconductor chips.

본 실시예에 따른 반도체 장치는, 도 1 내지 도 3에 나타낸 바와 같이, 반도체 칩(10)에 형성된 복수의 전극(14)을 포함한다. 전극(14)은 복수 행 복수 열로 배열되어 이루어진다. 전극(14)은 반도체 칩(10)의 제 1 영역 내에 형성되어 이루어진다. 반대로, 반도체 칩의 전극(14)이 형성된 영역을 가리켜 제 1 영역이라고 칭할 수도 있다. 전극(14)은 반도체 칩(10)의 집적 회로(12)가 형성된 면(능동면)에 형성되어 있을 수도 있다. 전극(14)은 집적 회로(12)의 적어도 일부와 중복되도록 형성되어 있을 수도 있다. 이 때, 집적 회로(12)는 제 1 영역의 적어도 일부와 중복되도록 형성되어 있을 수도 있다. 전극(14)은 예를 들어 집적 회로(12)를 구성하는 트랜지스터와 중복되도록 형성되어 있을 수도 있다. 전극(14)은 집적 회로(12)와 전기적으로 접속되어 있을 수도 있다. 또는, 집적 회로(12)에 전기적으로 접속되지 않은 도전체를 포함하여 전극(14)이라고 칭할 수도 있다. 전극(14)은 반도체 칩의 내부 배선의 일부일 수도 있다. 전극(14)은 알루미늄 또는 구리 등의 금속에 의해 형성되어 있을 수도 있다. 반도체 칩(10)에는 패시베이션막(16)이 형성되어 있을 수도 있으며, 이 때, 전극(14)은 패시베이션막(16)으로부터의 노출 영역일 수도 있다(도 3 참조). 또한, 패시베이션막은 예를 들어 SiO₂이나 SiN 등의 무기 절연막일 수도 있다. 또는, 패시베이션막(16)은 폴리이미드 수지 등의 유기 절연막일 수도 있다.The semiconductor device according to the present embodiment includes a plurality of electrodes 14 formed on the semiconductor chip 10 as shown in FIGS. 1 to 3. The electrodes 14 are arranged in a plurality of rows and a plurality of columns. The electrode 14 is formed in the first region of the semiconductor chip 10. On the contrary, the area | region in which the electrode 14 of the semiconductor chip was formed can also be called 1st area | region. The electrode 14 may be formed on the surface (active surface) on which the integrated circuit 12 of the semiconductor chip 10 is formed. The electrode 14 may be formed to overlap at least part of the integrated circuit 12. In this case, the integrated circuit 12 may be formed to overlap at least part of the first region. The electrode 14 may be formed so as to overlap with a transistor constituting the integrated circuit 12, for example. The electrode 14 may be electrically connected to the integrated circuit 12. Alternatively, the electrode 14 may be called including a conductor that is not electrically connected to the integrated circuit 12. The electrode 14 may be part of the internal wiring of the semiconductor chip. The electrode 14 may be formed of metal, such as aluminum or copper. The passivation film 16 may be formed in the semiconductor chip 10, and at this time, the electrode 14 may be an exposed region from the passivation film 16 (see FIG. 3). The passivation film may be, for example, an inorganic insulating film such as SiO ₂ or SiN. Alternatively, the passivation film 16 may be an organic insulating film such as polyimide resin.

전극(14)은, 도 1 및 도 2에 나타낸 바와 같이, 복수 행 복수 열로 배열된 1그룹의 전극(18)을 포함하고 있을 수도 있다. 전극(18)은 각각 평행하게 연장되는 복수의 제 1 직선(101)과, 제 1 직선(101)과 교차하는 복수의 제 2 직선(102)의 어느 하나의 교점 위에 배치되어 있을 수도 있다. 도 1 및 도 2에 나타낸 바와 같 이, 1그룹의 전극(18)은 2개의 제 1 직선(101) 위에 배치되어 있을 수도 있다. 다만, 1그룹의 전극(18)은 3개 이상의 복수의 제 1 직선(101) 위에 배치되어 있을 수도 있다(도시 생략). 반도체 칩(10)(반도체 칩(10)의 능동면)이 직사각형을 이룰 경우, 제 1 직선(101)은 상기 직사각형의 짧은 변과 평행하게 연장되는 직선일 수도 있다. 또는, 제 1 직선(101)은 반도체 칩(10)의 긴 변과 평행하게 연장되는 직선일 수도 있다. 또한, 제 2 직선(102)은 제 1 직선(101)과 직교하는 직선일 수도 있다. 또는, 제 2 직선(102)은 제 1 직선(101)과 비스듬하게 교차하는 직선일 수도 있다. 예를 들어 전극(18)은, 도 1 및 도 2에 나타낸 바와 같이, 4×2로 배열되어 있을 수도 있다. 다만, 본 실시예에 따른 반도체 장치는 이것에 한정되지 않아, 전극(18)은 M×N(다만, M 및 N은 2이상의 정수)으로 배열되어 있을 수도 있다.As shown in FIGS. 1 and 2, the electrode 14 may include a group of electrodes 18 arranged in a plurality of rows and a plurality of columns. The electrode 18 may be disposed on an intersection of any of the plurality of first straight lines 101 extending in parallel with each other and the plurality of second straight lines 102 crossing the first straight lines 101. As shown in FIG. 1 and FIG. 2, the group of electrodes 18 may be disposed on two first straight lines 101. However, one group of electrodes 18 may be disposed on three or more first straight lines 101 (not shown). When the semiconductor chip 10 (the active surface of the semiconductor chip 10) forms a rectangle, the first straight line 101 may be a straight line extending in parallel with the short side of the rectangle. Alternatively, the first straight line 101 may be a straight line extending in parallel with the long side of the semiconductor chip 10. In addition, the second straight line 102 may be a straight line perpendicular to the first straight line 101. Alternatively, the second straight line 102 may be a straight line intersecting the first straight line 101 at an angle. For example, the electrodes 18 may be arranged in 4 × 2 as shown in FIGS. 1 and 2. However, the semiconductor device according to the present embodiment is not limited to this, and the electrodes 18 may be arranged in M × N (however, M and N are integers of 2 or more).

전극(14)은 제 1 직선(101)과 교차하는 방향으로 연장되는 직선을 따라 배열된 다른 그룹의 전극(19)을 더 포함하고 있을 수도 있다. 반도체 칩(10)(반도체 칩(10)의 능동면)이 직사각형을 이룰 경우, 전극(19)은 상기 직사각형의 긴 변을 따라 배열되어 있을 수도 있다. 전극(19)은, 도 1에 나타낸 바와 같이, 상기 긴 변을 따라 일렬로 배열되어 있을 수도 있다. 다만, 전극(19)은 상기 긴 변을 따라 복수 열로 배열되어 있을 수도 있다. 즉, 전극(19)은 복수 행 복수 열로 배열되어 있을 수도 있다.The electrode 14 may further include another group of electrodes 19 arranged along a straight line extending in the direction crossing the first straight line 101. When the semiconductor chip 10 (active surface of the semiconductor chip 10) forms a rectangle, the electrodes 19 may be arranged along the long side of the rectangle. As shown in FIG. 1, the electrodes 19 may be arranged in a line along the long side. However, the electrodes 19 may be arranged in a plurality of rows along the long side. That is, the electrodes 19 may be arranged in plural rows and plural columns.

반도체 칩(10)에는 복수 행 복수 열로 배열된 I/O 셀이 형성되어 있을 수도 있다. 그리고, 전극(14)은 I/O 셀과 전기적으로 접속되어 있을 수도 있다. 1그룹의 전극(18)과 전기적으로 접속된 I/O 셀은 복수 행 복수 열로 배열되어 있을 수도 있다. 이 때, 전극(18)은 각각 대응하는 I/O 셀 위에 형성되어 있을 수도 있다. 또한, 전극(19)은 각각 대응하는 I/O 셀 위에 형성되어 있을 수도 있다. 이 때, 전극(14)은 모두 대응하는 I/O 셀 위에 형성되어 있을 수도 있다.The semiconductor chip 10 may be formed with I / O cells arranged in a plurality of rows and columns. In addition, the electrode 14 may be electrically connected to the I / O cell. I / O cells electrically connected to one group of electrodes 18 may be arranged in a plurality of rows and a plurality of columns. At this time, the electrodes 18 may be formed on the corresponding I / O cells, respectively. In addition, the electrodes 19 may be formed on the corresponding I / O cells, respectively. At this time, all of the electrodes 14 may be formed on the corresponding I / O cells.

본 실시예에 따른 반도체 장치는, 도 1에 나타낸 바와 같이, 반도체 칩(10) 위에 형성된 복수의 수지 돌기(20)를 포함한다. 수지 돌기(20)는 반도체 칩(10)의 전극(14)이 형성된 면(능동면) 위에 형성되어 이루어진다. 수지 돌기(20)는 패시베이션막(16) 위에 형성되어 있을 수도 있다. 그리고, 수지 돌기(20)는 제 1 영역을 둘러싸는 제 2 영역 내에 형성되어 이루어진다. 즉, 수지 돌기(20)는 전극(14)이 형성된 영역보다도 외측의 영역에만 형성되어 있을 수도 있다. 수지 돌기(20)는 집적 회로(12)가 형성된 영역보다도 외측에만 형성되어 있을 수도 있다. 다만, 본 실시예에 따른 반도체 장치는, 수지 돌기(20)(집적 회로(12))보다도 외측의 영역에 배치된 전극을 포함하고 있을 수도 있다(도시 생략). 또한, 본 발명에 따른 반도체 장치에서는, 1개의 반도체 칩에는 일체적으로 형성된 1개의 수지 돌기만이 형성되어 있을 수도 있다. 이 때, 수지 돌기는 제 2 영역 내에 제 1 영역을 둘러싸도록 형성되어 있을 수도 있다.As shown in FIG. 1, the semiconductor device according to the present embodiment includes a plurality of resin protrusions 20 formed on the semiconductor chip 10. The resin protrusion 20 is formed on the surface (active surface) on which the electrode 14 of the semiconductor chip 10 is formed. The resin protrusion 20 may be formed on the passivation film 16. And the resin protrusion 20 is formed in the 2nd area | region which surrounds a 1st area | region. That is, the resin protrusion 20 may be formed only in the area | region outside the area | region in which the electrode 14 was formed. The resin protrusions 20 may be formed only outside the region where the integrated circuit 12 is formed. However, the semiconductor device according to the present embodiment may include an electrode disposed in a region outside of the resin protrusion 20 (integrated circuit 12) (not shown). In the semiconductor device according to the present invention, only one resin protrusion formed integrally with one semiconductor chip may be formed. At this time, the resin protrusions may be formed to surround the first region in the second region.

수지 돌기(20)의 재료는 특별히 한정되지 않아, 이미 공지되어 있는 것 중 어느 하나의 재료를 적용할 수도 있다. 예를 들어 수지 돌기(20)는 폴리이미드 수지, 실리콘 변성 폴리이미드 수지, 에폭시 수지, 실리콘 변성 에폭시 수지, 벤조시클로부텐(BCB; benzocyclobutene), 폴리벤즈옥사졸(PBO; polybenzoxazole), 페놀 수지 등의 수지로 형성되어 있을 수도 있다. 또한, 수지 돌기(20)의 형상은 특별 히 한정되지 않는다. 예를 들어 수지 돌기(20)는 직선 형상으로 형성되어 있을 수도 있다(도 1 참조). 이 때, 수지 돌기(20)는 반도체 칩(10)의 변을 따라 연장되도록 형성되어 있을 수도 있다. 수지 돌기(20)는 제 1 직선(101)과 평행하게 연장되는 형상을 이루는 수지 돌기(21)를 포함하고 있을 수도 있다. 수지 돌기(21)는 반도체 칩(10)의 짧은 변을 따라 연장되는 형상을 이루고 있을 수도 있다. 또한, 수지 돌기(20)의 표면은 곡면으로 되어 있을 수도 있다. 이 때, 도 2에 나타낸 바와 같이, 수지 돌기(20)의 단면(斷面) 형상은 반원 형상을 이루고 있을 수도 있다. 다만, 수지 돌기(20)는 반구(半球) 형상을 이루고 있을 수도 있다(도시 생략).The material of the resin protrusion 20 is not particularly limited, and any material known in the art may be applied. For example, the resin protrusion 20 may be made of polyimide resin, silicone modified polyimide resin, epoxy resin, silicone modified epoxy resin, benzocyclobutene (BCB; benzocyclobutene), polybenzoxazole (PBO), and phenol resin. It may be formed of resin. In addition, the shape of the resin protrusion 20 is not particularly limited. For example, the resin protrusion 20 may be formed in linear form (refer FIG. 1). At this time, the resin protrusion 20 may be formed to extend along the sides of the semiconductor chip 10. The resin protrusion 20 may include the resin protrusion 21 which forms the shape extended in parallel with the 1st straight line 101. FIG. The resin protrusions 21 may have a shape extending along the short side of the semiconductor chip 10. In addition, the surface of the resin protrusion 20 may be curved. At this time, as shown in FIG. 2, the cross-sectional shape of the resin protrusion 20 may form the semicircle shape. However, the resin protrusion 20 may be in the shape of a hemisphere (not shown).

본 실시예에 따른 반도체 장치는 복수의 전기적 접속부(30)를 포함한다. 전기적 접속부(30)는 수지 돌기(20) 위에 형성되어 이루어진다. 전기적 접속부(30)는 각각 전극(14)과 전기적으로 접속되어 이루어진다. 예를 들어 전기적 접속부(30)는 전극(14) 위로부터 인출되어 수지 돌기(20) 위에 이르도록 형성된 배선(32)의 일부(수지 돌기(20)와 중복되는 영역)를 가리키고 있을 수도 있다. 또한, 도 1에 나타낸 바와 같이, 1개의 수지 돌기(20) 위에 복수의 전기적 접속부(30)가 형성되어 있을 수도 있다. 다만, 1개의 수지 돌기(20) 위에는 1개의 전기적 접속부(30)만이 형성되어 있을 수도 있다(도시 생략).The semiconductor device according to the present embodiment includes a plurality of electrical connections 30. The electrical connection portion 30 is formed on the resin protrusion 20. The electrical connection part 30 is electrically connected with the electrode 14, respectively. For example, the electrical connection part 30 may point to a part of the wiring 32 (area which overlaps with the resin protrusion 20) formed so that it may be drawn out from the electrode 14 and may reach on the resin protrusion 20. 1, the some electrical connection part 30 may be provided on one resin protrusion 20. As shown in FIG. However, only one electrical connection portion 30 may be formed on one resin protrusion 20 (not shown).

본 실시예에 따른 반도체 장치에서는, 1그룹의 전극(18)과 전기적으로 접속된 전기적 접속부(34)는 제 1 직선(101)의 개수보다도 적은 수의 수지 돌기(20)(수지 돌기(21)) 위에 형성되어 있을 수도 있다. 이 때, 수지 돌기(20)는 제 1 직선(101)을 따라 연장되는 형상을 이루고 있을 수도 있다. 즉, 1그룹의 전극(18)과 전기적으로 접속된 전기적 접속부(34)는 제 1 직선(101)을 따라 연장되는, 제 1 직선(101)보다도 적은 수(예를 들어 1개)의 그룹으로 나눌 수 있게 배열되어 있을 수도 있다. 예를 들어 도 1에 나타낸 바와 같이, 1그룹의 전극(18)과 전기적으로 접속된 전기적 접속부(34)는 모두 1개의 수지 돌기(20)(수지 돌기(21)) 위에 형성되어 있을 수도 있다.In the semiconductor device according to the present embodiment, the number of resin protrusions 20 (resin protrusions 21) is smaller than the number of the first straight lines 101. It may be formed on the). At this time, the resin protrusions 20 may have a shape extending along the first straight line 101. That is, the electrical connections 34 electrically connected to the one group of electrodes 18 are in a smaller number of groups (for example, one) than the first straight line 101, which extends along the first straight line 101. It may be arranged to be divided. For example, as shown in FIG. 1, all the electrical connection parts 34 electrically connected with the group 18 of electrodes 18 may be formed on one resin protrusion 20 (resin protrusion 21).

배선(32)(전기적 접속부(30, 34))의 구조 및 재료는 특별히 한정되지 않는다. 예를 들어 배선(32)은 단층으로 형성되어 있을 수도 있다. 또는, 배선(32)은 복수 층으로 형성되어 있을 수도 있다. 이 때, 배선(32)은 텅스텐화티타늄에 의해 형성된 제 1 층과, 금에 의해 형성된 제 2 층을 포함하고 있을 수도 있다(도시 생략).The structure and material of the wiring 32 (electrical connecting portions 30 and 34) are not particularly limited. For example, the wiring 32 may be formed in a single layer. Alternatively, the wiring 32 may be formed in plural layers. At this time, the wiring 32 may include the first layer formed of titanium tungsten and the second layer formed of gold (not shown).

본 실시예에 따른 반도체 장치(1)는 이상의 구성을 이루고 있을 수도 있다. 도 4에는 반도체 장치(1)가 배선 기판(40)에 실장된 상태를 나타낸다. 여기서, 배선 기판(40)은 리지드(rigid) 기판(예를 들어 유리 기판, 실리콘 기판)일 수도 있고, 플렉시블 기판(예를 들어 필름 기판)일 수도 있다. 배선 기판(40)은 전기적 접속부(42)를 갖는다. 전기적 접속부(42)는 배선 기판(40)의 배선 패턴의 일부일 수도 있다. 반도체 장치(1)는 반도체 칩(10)의 능동면이 배선 기판(40)과 대향하도록 탑재되어 있을 수도 있다. 그리고, 배선 기판(40)의 전기적 접속부(42)와 전기적 접속부(30)는 접촉하여 전기적으로 접속되어 있을 수도 있다. 상세하게는, 반도체 장치(1)의 전기적 접속부(30)가 배선 기판(40)의 전기적 접속부(42)와 접촉하여 전기적으로 접속되어 있을 수도 있다. 이것에 의하면, 수지 돌기(20)의 탄성 력에 의해, 전기적 접속부(30)와 전기적 접속부(42)를 꽉 누를 수 있다. 따라서, 전기적인 접속 신뢰성이 높은 반도체 장치를 제공할 수 있다. 그리고, 반도체 장치(1)는 접착제(50)에 의해 배선 기판(40)에 접착되어 있을 수도 있다. 반도체 장치(1)는 접착제(50)에 의해 배선 기판(40)에 고착(固着)되어 있을 수도 있다. 접착제(50)에 의해 반도체 장치(1)와 배선 기판(40)의 간격을 유지함으로써, 수지 돌기(20)가 탄성 변형된 상태를 유지할 수도 있다. 또한, 도시하지 않지만, 반도체 장치(1)는 전자 모듈(1000)을 구성하는 유리 기판에 직접 실장되어 있을 수도 있다. 이 때, 전자 모듈(1000)의 배선 패턴은 유리 위에 형성되어 있을 수도 있다. 전자 모듈(1000)의 배선 패턴이 유리 위에 형성되어 있을 경우는, COG(Chip On Glass) 실장이라고 불리는 실장 형태로 된다. 그 접속 메커니즘은 상술한 것과 동일할 수도 있다.The semiconductor device 1 according to the present embodiment may have the above configuration. 4 shows a state where the semiconductor device 1 is mounted on the wiring board 40. Here, the wiring substrate 40 may be a rigid substrate (for example, a glass substrate, a silicon substrate), or may be a flexible substrate (for example, a film substrate). The wiring board 40 has an electrical connection 42. The electrical connection 42 may be part of the wiring pattern of the wiring board 40. The semiconductor device 1 may be mounted such that the active surface of the semiconductor chip 10 faces the wiring board 40. In addition, the electrical connection part 42 and the electrical connection part 30 of the wiring board 40 may contact and may be electrically connected. In detail, the electrical connection part 30 of the semiconductor device 1 may contact the electrical connection part 42 of the wiring board 40, and may be electrically connected. According to this, the electrical connection part 30 and the electrical connection part 42 can be pressed firmly by the elastic force of the resin protrusion 20. FIG. Therefore, a semiconductor device having high electrical connection reliability can be provided. The semiconductor device 1 may be attached to the wiring board 40 by the adhesive agent 50. The semiconductor device 1 may be fixed to the wiring board 40 by the adhesive agent 50. By keeping the space | interval of the semiconductor device 1 and the wiring board 40 by the adhesive agent 50, the state which the resin protrusion 20 was elastically deformed can also be maintained. In addition, although not shown, the semiconductor device 1 may be mounted directly on the glass substrate which comprises the electronic module 1000. FIG. At this time, the wiring pattern of the electronic module 1000 may be formed on the glass. When the wiring pattern of the electronic module 1000 is formed on glass, it becomes a mounting form called a chip on glass (COG) mounting. The connection mechanism may be the same as described above.

그리고, 도 5에는 반도체 장치(1)가 실장된 전자 모듈(1000)을 나타낸다. 전자 모듈(1000)은 표시 디바이스일 수도 있다. 표시 디바이스는 예를 들어 액정 표시 디바이스나 EL(Electrical Luminescence) 표시 디바이스일 수도 있다. 그리고, 반도체 장치(1)는 표시 디바이스를 제어하는 드라이버 IC일 수도 있다.5 illustrates an electronic module 1000 in which the semiconductor device 1 is mounted. The electronic module 1000 may be a display device. The display device may be, for example, a liquid crystal display device or an EL (electrical luminescence) display device. The semiconductor device 1 may be a driver IC that controls the display device.

본 발명에 의하면, 소형화가 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다. 이하, 그 효과에 대해서 설명한다.According to the present invention, a semiconductor device can be miniaturized and highly reliable. Hereinafter, the effect is demonstrated.

종래, 반도체 칩의 전극은 능동면의 중앙 영역(집적 회로와 중복되는 영역)을 피하여 가장자리 영역에 형성되는 것이 일반적이었다. 그 이유로서는 다양한 것을 생각할 수 있지만, 예를 들어 실장 시의 압력에 의해 집적 회로의 특성이 변 화되는 것을 방지하는 것을 들 수 있다. 상세하게는, 반도체 장치를 실장할 때나, 반도체 칩을 패키지할 때에는, 전극에 힘이 가해지는 경우가 있었다. 이 경우에, 전극 바로 아래에 집적 회로가 배치되어 있으면, 실장 시에 집적 회로에 힘이 가해져 집적 회로의 특성을 변화시킬 우려가 있다. 이것을 방지하기 위해, 전극을 집적 회로와 중복되지 않게 배치할 필요성이 생기는 경우가 있었다. 그리고, 이것이 전극의 배치에 대한 제약으로 되어, 집적 회로 설계를 제약하는 원인이 되는 경우가 있었다.Conventionally, the electrodes of a semiconductor chip are generally formed in the edge region avoiding the center region (region overlapping the integrated circuit) of the active surface. Various reasons can be considered, for example, preventing the characteristic of an integrated circuit from changing with the pressure at the time of mounting is mentioned. Specifically, a force may be applied to the electrode when the semiconductor device is mounted or when the semiconductor chip is packaged. In this case, if the integrated circuit is disposed directly under the electrode, there is a fear that a force is applied to the integrated circuit at the time of mounting, thereby changing the characteristics of the integrated circuit. In order to prevent this, the necessity of arrange | positioning an electrode so that it may not overlap with an integrated circuit may arise. In addition, this may be a restriction on the arrangement of the electrodes, which may cause a limitation of the integrated circuit design.

그러나, 앞서 설명한 바와 같이, 반도체 장치(1)에 의하면, 전기적 접속부(30)가 외부 단자로서 이용된다. 그리고, 전기적 접속부(30)는 수지 돌기(20) 위에 형성되어 있다. 따라서, 반도체 장치(1)에 의하면, 전극(14)에 힘을 가하지 않아 반도체 장치를 실장할 수 있다. 따라서, 본 발명에 의하면, 전극(14)이 집적 회로(12) 위에 형성되어 있을 경우에도, 실장 시에 집적 회로(12)의 특성이 변화되지 않는 반도체 장치를 제공할 수 있다. 즉, 본 발명에 의하면, 전극(14)을 자유롭게 배치한 경우에도 집적 회로(12)의 신뢰성을 확보할 수 있기 때문에, 전극(14)의 고밀도 배치가 가능해진다.However, as described above, according to the semiconductor device 1, the electrical connection portion 30 is used as an external terminal. And the electrical connection part 30 is formed on the resin protrusion 20. As shown in FIG. Therefore, according to the semiconductor device 1, the semiconductor device can be mounted without applying a force to the electrode 14. Therefore, according to the present invention, even when the electrode 14 is formed on the integrated circuit 12, it is possible to provide a semiconductor device in which the characteristics of the integrated circuit 12 do not change at the time of mounting. That is, according to the present invention, since the reliability of the integrated circuit 12 can be ensured even when the electrode 14 is arranged freely, the high density arrangement of the electrode 14 becomes possible.

이것으로부터, 본 발명에 의하면, 반도체 칩(10)의 집적 회로(12)의 설계 자유도를 높일 수 있다. 종래, 집적 회로(12)와 중복되지 않도록 전극을 배치하기 위해, 반도체 칩의 내측에 내부 배선을 배선했다. 그러나, 반도체 장치의 미세화나, 집적 회로의 고집적화가 진행되면, 내부 배선의 배선이 곤란해진다. 그리고, 내부 배선을 배선할 수 없는 것이 원인으로 되어, 집적 회로(12)의 설계에 제약이 생기는 것이 예상된다. 그런데, 반도체 장치(1)에 의하면, 전극(14)의 배치 제약이 적어지기 때문에, 집적 회로(12)의 설계 제약을 감소시킬 수 있다. 따라서, 집적 회로(12)의 설계 자유도가 높아진다. 즉, 반도체 장치(1)에 의하면, 집적 회로(12)의 설계 자유도가 높은 반도체 칩(10)을 이용하는 것이 가능한 반도체 장치를 제공할 수 있다. 그리고, 집적 회로(12)의 설계 자유도가 높아지기 때문에, 집적 회로(12)의 신뢰성을 확보하면서, 집적 회로(12)의 형성 영역을 작게 할 수 있다. 또한, 본 발명에 의하면, 전극(14)을 복수 행 복수 열로 배열함으로써, 전극(14)의 형성 영역을 작게 할 수 있다. 따라서, 반도체 장치(1)에 의하면, 외형이 작고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다.From this, according to the present invention, the degree of freedom in designing the integrated circuit 12 of the semiconductor chip 10 can be increased. Conventionally, in order to arrange | position an electrode so that it may not overlap with the integrated circuit 12, the internal wiring was wired inside the semiconductor chip. However, when miniaturization of semiconductor devices and high integration of integrated circuits proceed, wiring of internal wiring becomes difficult. And it is anticipated that a restriction | limiting will arise in the design of the integrated circuit 12 because the internal wiring cannot be wired. By the way, according to the semiconductor device 1, since the arrangement constraint of the electrode 14 becomes small, the design constraint of the integrated circuit 12 can be reduced. Thus, the design freedom of the integrated circuit 12 is increased. That is, according to the semiconductor device 1, the semiconductor device which can use the semiconductor chip 10 with high design freedom of the integrated circuit 12 can be provided. And since the design freedom of the integrated circuit 12 becomes high, the formation area of the integrated circuit 12 can be made small, ensuring the reliability of the integrated circuit 12. In addition, according to the present invention, the formation region of the electrode 14 can be made small by arranging the electrodes 14 in a plurality of rows and a plurality of columns. Therefore, the semiconductor device 1 can provide a semiconductor device having a small appearance and high reliability.

또한, I/O 셀을 복수 행 복수 열로 배열함으로써, 반도체 칩(10)을 더 소형화하는 것이 가능해진다. 즉, I/O 셀을 복수 행 복수 열로 배열함으로써, I/O 셀이 점유하는 면적을 작게 할 수 있는 동시에, 반도체 칩(10)의 집적 회로(12)를 공간 절약 설계하는 것이 가능해지기 때문에, 반도체 칩(10)을 소형화하는 것이 가능해진다. 또한, 전극(14)(전극(18))을 I/O 셀 위에(I/O 셀의 적어도 일부와 중복되도록) 형성함으로써, I/O 셀의 형성 영역 외측에 전극을 형성하기 위한 공간을 마련할 필요가 없어지기 때문에, 반도체 칩(10)을 더 소형화하는 것이 가능해진다. 또한, 앞서 설명한 바와 같이, 반도체 장치(1)에 의하면, 전극(14)에 힘을 가하지 않고 반도체 장치를 실장할 수 있다. 따라서, 전극(14)이 I/O 셀 위에 형성되어 있을 경우에도, 반도체 장치의 신뢰성을 확보할 수 있다.In addition, by arranging the I / O cells in a plurality of rows and a plurality of columns, the semiconductor chip 10 can be further miniaturized. In other words, by arranging the I / O cells in a plurality of rows and columns, the area occupied by the I / O cells can be reduced, and the integrated circuit 12 of the semiconductor chip 10 can be designed to save space. The semiconductor chip 10 can be miniaturized. In addition, the electrode 14 (electrode 18) is formed on the I / O cell (to overlap at least part of the I / O cell), thereby providing a space for forming the electrode outside the formation region of the I / O cell. Since it is no longer necessary, the semiconductor chip 10 can be further miniaturized. As described above, according to the semiconductor device 1, the semiconductor device can be mounted without applying a force to the electrode 14. Therefore, even when the electrode 14 is formed on the I / O cell, the reliability of the semiconductor device can be ensured.

또한, 반도체 장치(1)에 의하면, 범용성이 높은 반도체 장치를 제공할 수 있 다. 상세하게는, 반도체 장치(1)에 의하면, 전극(14)의 배열(집적 회로(12)의 설계)이 상이한 반도체 칩일지라도, 전기적 접속부(30)를 동일한 위치에 형성하는 것이 가능해진다. 따라서, 집적 회로(12)의 설계가 상이한 반도체 칩을 1개의 배선 기판에 실장하는 것이 가능해진다. 또는, 동일한 설계의 집적 회로(12)를 갖는 반도체 칩(10)일지라도, 전기적 접속부(30)의 배열을 변화시킬 수 있다. 따라서, 동일한 집적 회로가 형성된 반도체 칩을 상이한 설계의 배선 기판에 실장하는 것이 가능해진다.In addition, the semiconductor device 1 can provide a highly versatile semiconductor device. In detail, according to the semiconductor device 1, even if the arrangement | positioning of the electrode 14 (design of the integrated circuit 12) is a different semiconductor chip, it becomes possible to form the electrical connection part 30 in the same position. Therefore, it becomes possible to mount the semiconductor chip from which the design of the integrated circuit 12 differs in one wiring board. Alternatively, even in the case of the semiconductor chip 10 having the integrated circuit 12 of the same design, the arrangement of the electrical connectors 30 can be changed. Therefore, it becomes possible to mount the semiconductor chip in which the same integrated circuit was formed on the wiring board of a different design.

도 6은 본 발명을 적용한 실시예의 변형예에 따른 반도체 장치에 대해서 설명하기 위한 도면이다. 다만, 도 6에서는, 간단하게 하기 위해, 수지 돌기(20) 및 배선(32)(전기적 접속부(30))을 생략한다. 본 실시예에 따른 반도체 장치에서는, 반도체 칩(10)의 전극(60)은 모두 평행하게 연장되는 복수의 제 1 직선(103)과, 평행하게 연장되는 복수의 제 2 직선(104)의 교점 위에 배치되어 있을 수도 있다. 이 때, 도 6에 나타낸 바와 같이, 제 1 및 제 2 직선(103, 104)은 직교하는 직선일 수도 있다. 또한, 복수의 제 1 및 제 2 직선은 각각 등간격으로 배열되어 있을 수도 있다. 상세하게는, 복수의 제 1 직선(103)은 등간격으로 배열되어 있을 수도 있다. 또한, 복수의 제 2 직선(104)은 등간격으로 배열되어 있을 수도 있다. 이 때, 제 1 직선(103)과 제 2 직선(104)은 동일한 간격으로 배열되어 있을 수도 있다. 다만, 제 1 및 제 2 직선은 비스듬하게 교차하는 직선일 수도 있다(도시 생략). 본 실시예에 의해서도, 신뢰성이 높고, 또한 소형화가 가능한 반도체 장치를 제공할 수 있다.6 is a diagram for describing a semiconductor device according to a modified example of the embodiment to which the present invention is applied. 6, the resin protrusion 20 and the wiring 32 (electrical connection part 30) are abbreviate | omitted for simplicity. In the semiconductor device according to the present embodiment, the electrodes 60 of the semiconductor chip 10 are all positioned on the intersection of the plurality of first straight lines 103 extending in parallel and the plurality of second straight lines 104 extending in parallel. It may be arranged. At this time, as shown in FIG. 6, the 1st and 2nd straight lines 103 and 104 may be orthogonal straight lines. Further, the plurality of first and second straight lines may be arranged at equal intervals, respectively. In detail, the plurality of first straight lines 103 may be arranged at equal intervals. In addition, the plurality of second straight lines 104 may be arranged at equal intervals. At this time, the first straight line 103 and the second straight line 104 may be arranged at the same interval. However, the first and second straight lines may be straight lines intersecting obliquely (not shown). Also in this embodiment, it is possible to provide a semiconductor device having high reliability and miniaturization.

또한, 본 발명을 적용한 실시예의 다른 변형예에서는, 반도체 장치는 웨이퍼 형상의 반도체 기판을 갖는 구성을 이루고 있을 수도 있다(도시 생략). 이 때, 웨이퍼 형상의 반도체 기판은 복수의 반도체 칩(10)으로 되는 영역을 포함한다. 또한, 웨이퍼 형상의 반도체 기판은 반도체 칩(10)으로 되는 영역마다 상술한 어느 하나의 구조가 채용된 구성을 이루고 있다. 이것에 의하면, 웨이퍼 형상의 반도체 기판을 개편(個片)으로 잘라냄으로써, 반도체 칩(10)을 갖는, 상술한 어느 하나의 반도체 장치를 제공할 수 있다.In another modification of the embodiment to which the present invention is applied, the semiconductor device may be configured to have a wafer-shaped semiconductor substrate (not shown). At this time, the wafer-shaped semiconductor substrate includes a region consisting of a plurality of semiconductor chips 10. The wafer-shaped semiconductor substrate has a structure in which any one of the above-described structures is employed for each region of the semiconductor chip 10. According to this, any one of the above-mentioned semiconductor devices which have the semiconductor chip 10 can be provided by cutting a wafer-like semiconductor substrate into pieces.

또한, 본 발명은 상술한 실시예에 한정되지 않아, 다양한 변형이 가능하다. 예를 들어 본 발명은 실시예에서 설명한 구성과 실질적으로 동일한 구성(예를 들어 기능, 방법 및 결과가 동일한 구성, 또는 목적 및 효과가 동일한 구성)을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성과 동일한 작용 효과를 나타내는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은 실시예에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.In addition, this invention is not limited to the above-mentioned embodiment, A various deformation | transformation is possible. For example, the present invention includes a configuration substantially the same as the configuration described in the embodiment (for example, a configuration having the same function, method and result, or a configuration having the same purpose and effect). In addition, this invention includes the structure which substituted the non-essential part of the structure demonstrated in the Example. Moreover, this invention includes the structure which shows the effect and the same effect as the structure demonstrated in the Example, or the structure which can achieve the same objective. Moreover, this invention includes the structure which added a well-known technique to the structure demonstrated in the Example.

상술한 바와 같이 본 발명에 의하면,As described above, according to the present invention,

소형화가 가능하고, 또한 신뢰성이 높은 반도체 장치를 제공할 수 있다.A miniaturized and highly reliable semiconductor device can be provided.

Claims

A semiconductor chip in which an integrated circuit is formed,

An electrode formed in the first region of the semiconductor chip and arranged in a plurality of rows and a plurality of columns;

A resin protrusion formed in a second region surrounding the first region of the semiconductor chip;

And a plurality of electrical connection portions formed on the resin protrusions and electrically connected to the plurality of electrodes.

The method of claim 1,

The electrode includes a group of electrodes arranged in a plurality of rows plural columns,

The first group of electrodes is arranged on one intersection of a plurality of first straight lines extending in parallel and a plurality of second straight lines crossing the first straight line,

And the electrical connection portion electrically connected to the first group of electrodes is formed on the resin protrusions having a smaller number than the first straight line, forming a shape extending along the first straight line.

The method of claim 2,

A semiconductor device, wherein all of the electrical connection portions electrically connected to the one group of electrodes are formed on one resin protrusion.

The method of claim 2,

The first and second straight lines are orthogonal to each other.

The method of claim 2,

And the first and second straight lines cross at an angle.

The method of claim 2,

The semiconductor chip has a rectangular shape,

The first straight line extends in parallel with the short side of the semiconductor chip.

The method of claim 2,

The semiconductor chip has a rectangular shape,

And the first straight line extends in parallel with the long side of the semiconductor chip.

The method of claim 1,

The semiconductor chip is formed by forming an I / O cell arranged in a plurality of rows and a plurality of columns,

Each said electrode is electrically connected with any one said I / O cell.

The method of claim 8,

Wherein each electrode is formed on a corresponding one of the I / O cells.

The method according to any one of claims 1 to 9,

And the electrode is formed to overlap at least a portion of the integrated circuit.