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KR100835479B1 - Manufacturing Method of Semiconductor Device - Google Patents

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KR100835479B1
KR100835479B1 KR1020070065127A KR20070065127A KR100835479B1 KR 100835479 B1 KR100835479 B1 KR 100835479B1 KR 1020070065127 A KR1020070065127 A KR 1020070065127A KR 20070065127 A KR20070065127 A KR 20070065127A KR 100835479 B1 KR100835479 B1 KR 100835479B1
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sod
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trench
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김영복
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판의 소자분리 영역으로 예정된 부위에 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 반도체 기판의 전면에 열 산화막을 형성하는 단계와, 상기 열 산화막 상부에 라이너 질화막을 형성하는 단계와, 상기 트렌치를 매립하는 제1 SOD(Spin on Dielectric)막을 상기 라이너 질화막 상부에 형성하는 단계와, 상기 제1 SOD막이 트렌치의 일부 높이까지만 형성되도록 제1 SOD막을 제거하는 단계와, 상기 제1 SOD막 및 라이너 질화막 전면에 CVD 산화막을 형성하는 단계와, 상기 CVD 산화막을 전면식각하여 트렌치 측벽에 스페이서 형태로 형성하는 단계와, 상기 트렌치를 매립하는 제2 SOD막을 상기 제1 SOD막, CVD 산화막 및 라이너 질화막 상부에 형성하는 단계와, 상기 제2 SOD막이 상기 반도체 기판의 표면까지 형성되도록 제2 SOD막을 제거하는 단계와, 상기 제2 SOD막, CVD 산화막 및 라이너 질화막 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화하여 필드 산화막을 형성하는 단계를 포함한다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of: forming a trench in a predetermined region as an isolation region of a semiconductor substrate; forming a thermal oxide film on the entire surface of the semiconductor substrate including the trench; Forming a liner nitride film thereon, forming a first spin on dielectric (SOD) film filling the trench on the liner nitride film, and forming a first SOD film such that the first SOD film is formed only to a part of the height of the trench Forming a CVD oxide film on the entire surface of the first SOD film and the liner nitride film; forming a spacer on the sidewalls of the trench by etching the CVD oxide film over the entire surface; and forming a second SOD film filling the trench. Forming the first SOD film, the CVD oxide film, and the liner nitride film, and the second SOD film to the surface of the semiconductor substrate. And removing the second SOD film so as to form, by flattening the second after the second deposit a high density plasma oxide film on the SOD film, CVD oxide film and a nitride film liner upper portion and forming a field oxide film.

Description

반도체 소자의 제조 방법{Method of Manufacturing of Semiconductor Device}Method of manufacturing semiconductor device {Method of Manufacturing of Semiconductor Device}

도 1a 내지 도 1o 는 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 단면도이다.1A to 1O are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.

도 2 는 본 발명에 따른 게이트 라인 형성 후의 평면도.2 is a plan view after the gate line formation according to the present invention.

도 3 은 도 2 에 대한 Y축 방향의 단면도.3 is a cross-sectional view in the Y-axis direction relative to FIG. 2.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

10 : 반도체 기판 12 : 패드 산화막10 semiconductor substrate 12 pad oxide film

14 : 패드 질화막 16 : 열 산화막14 pad nitride film 16 thermal oxide film

18 : 라이너 질화막 20 : 제1 SOD막18 liner nitride film 20 first SOD film

22 : CVD 산화막 24 : 제2 SOD막22 CVD oxide film 24 second SOD film

26 : 고밀도 플라즈마 산화막 28 : 산화막26: high density plasma oxide film 28: oxide film

30 : 비정질 탄소막 32 : 감광막30: amorphous carbon film 32: photosensitive film

34 : 게이트 산화막 36 : 게이트 폴리실리콘막34: gate oxide film 36: gate polysilicon film

38 : 도전층 40 : 하드마스크막38: conductive layer 40: hard mask film

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 512M 디램 이상의 초고집적 소자 제조 공정 중 셀 트랜지스터의 특성을 개선시킬 수 있는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method capable of improving the characteristics of a cell transistor during an ultra-high density device manufacturing process of 512M DRAM or more.

종래에는 얇은 트렌치 소자분리 (Shallow Trench Isolation; 이하 “STI”라 칭함) 공정을 수행하여 필드 산화막을 형성함에 있어, 보이드를 방지하기 위하여 트렌치를 매립하는 갭필 (gap fill) 물질로서 SOD(Spin on Dielectric)막과 고밀도 플라즈마 산화막의 2층 구조의 산화막을 사용하는데, 이 경우 80㎚급 이하의 소자에서 보이드가 발생하고 있다.Conventionally, in forming a field oxide layer by performing a thin trench isolation process (hereinafter referred to as “STI”), a SOD (Spin on Dielectric) material is a gap fill material filling a trench to prevent voids. ) And an oxide film having a two-layer structure of a high density plasma oxide film. In this case, voids are generated in an element of 80 nm or less.

또한, 선폭이 작은 리세스드 게이트는 라인 타입으로 형성하는데, 이 경우 필드 산화막 상부에 형성되는 패싱 게이트 (passing gate)로 인해 필드 산화막의 손실이 과다해져, 그 결과 하부의 갭필 물질인 SOD막이 노출될 수 있다. 이렇게 노출된 SOD막은 후속 세정 공정시 빠른 속도로 제거되는데, 습식 속도가 너무 빨라 리세스가 심하게 되는 부분이 불균일하게 발생하고, 그 부분에 게이트 폴리실리콘이 잔존하게 되면서 게이트와 소스 및 드레인간의 쇼트를 유발하게 된다.In addition, a recessed gate having a small line width is formed in a line type. In this case, a passing gate formed on the field oxide layer may cause excessive loss of the field oxide layer, and as a result, a lower gap fill material SOD layer may be exposed. Can be. The exposed SOD film is removed at a high speed during the subsequent cleaning process. The wet speed is so fast that uneven portions of the recesses are generated unevenly, and the gate polysilicon remains in the portions to short-circuit between the gate, the source, and the drain. Will cause.

본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 디램 셀 트랜지스터 제조를 위한 소자분리 영역의 필드 산화막 형성시 스페이서 형태의 산화막을 추가함으로써 매립 특성을 향상시켜, 필드 산화막의 보이드를 방지하고 필드 산화막의 손실을 최소화시킬 수 있는 방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems of the prior art, to improve the buried characteristics by adding a spacer-type oxide film in the formation of the field oxide film of the device isolation region for DRAM cell transistor manufacturing, to prevent the void of the field oxide film and to field oxide film To provide a way to minimize the loss of

상기 목적을 달성하기 위하여, 본 발명에서는 하기 단계를 포함하는 반도체 소자의 제조 방법을 제공한다:In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device comprising the following steps:

반도체 기판의 소자분리 영역으로 예정된 부위에 트렌치를 형성하는 단계와,Forming a trench in a predetermined region as an isolation region of the semiconductor substrate,

상기 트렌치를 포함하는 반도체 기판의 전면에 열 산화막을 형성하는 단계와,Forming a thermal oxide film on an entire surface of the semiconductor substrate including the trench;

상기 열 산화막 상부에 라이너 질화막을 형성하는 단계와,Forming a liner nitride film on the thermal oxide film;

상기 트렌치를 매립하는 제1 SOD(Spin on Dielectric)막을 상기 라이너 질화막 상부에 형성하는 단계와,Forming a first SOD (Spin on Dielectric) layer filling the trench on the liner nitride layer;

상기 제1 SOD막이 트렌치의 일부 높이까지만 형성되도록 제1 SOD막을 제거하는 단계와,Removing the first SOD layer such that the first SOD layer is formed only to a part of the height of the trench;

상기 제1 SOD막 및 라이너 질화막 전면에 CVD 산화막을 형성하는 단계와,Forming a CVD oxide film over the first SOD film and the liner nitride film;

상기 CVD 산화막을 전면식각하여 트렌치 측벽에 스페이서 형태로 형성하는 단계와,Forming a spacer on the sidewalls of the trench by etching the entire CVD oxide layer;

상기 트렌치를 매립하는 제2 SOD막을 상기 제1 SOD막, CVD 산화막 및 라이너 질화막 상부에 형성하는 단계와,Forming a second SOD film filling the trench on the first SOD film, the CVD oxide film, and the liner nitride film;

상기 제2 SOD막이 상기 반도체 기판의 표면까지 형성되도록 제2 SOD막을 제거하는 단계와,Removing the second SOD film so that the second SOD film is formed up to the surface of the semiconductor substrate;

상기 제2 SOD막, CVD 산화막 및 라이너 질화막 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화하여 필드 산화막을 형성하는 단계.Forming a field oxide film by depositing a high density plasma oxide film on the second SOD film, the CVD oxide film, and the liner nitride film and then planarizing the same.

이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1a 내지 도 1o 는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.1A to 1O are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 1a 를 참조하면, 열 산화 (thermal oxidation) 공정을 수행하여 반도체 기판(10) 상부에 패드 산화막(12)을 형성하고, 패드 산화막(12) 상부에 트렌치 식각시 하드 마스크로 사용되는 패드 질화막(14)을 형성한다.Referring to FIG. 1A, a pad oxide layer 12 is formed on a semiconductor substrate 10 by performing a thermal oxidation process, and a pad nitride layer used as a hard mask during trench etching on the pad oxide layer 12. 14).

상기 패드 산화막(12)은 O2 소스를 이용한 건식 산화법 또는 H2O 소스를 이용한 습식 산화법을 사용하여 10 내지 200Å의 두께로 형성하고, 패드 질화막(14)은 SiH2Cl2 및 NH3를 소스로 하는 저압 화학기상증착 공정 또는 SiH4 및 NH3를 소스로 하는 플라즈마 화학기상증착 공정을 사용하여 200 내지 2000Å의 두께로 형성한다.The pad oxide film 12 is formed to a thickness of 10 to 200 kPa using a dry oxidation method using an O 2 source or a wet oxidation method using an H 2 O source, and the pad nitride film 14 is formed of SiH 2 Cl 2. And using low-pressure chemical vapor deposition process or plasma enhanced chemical vapor deposition process, SiH 4 and NH 3 to the NH 3 as the source of the source to be formed to a thickness of 200 to 2000Å.

다음, 소자분리마스크(미도시)를 이용한 사진식각 공정으로 패드 질화막(14)을 선택적으로 식각하여 패드 질화막(14)의 패턴을 형성한 다음, 패드 질화막(14)의 패턴을 하드마스크로 패드 산화막(12) 및 반도체 기판(10)을 식각하여 소자분리 영역으로 예정된 부위에 트렌치(A)를 500 내지 5000Å 깊이로 형성한다.Next, a pattern of the pad nitride layer 14 is formed by selectively etching the pad nitride layer 14 by a photolithography process using a device isolation mask (not shown), and then the pad oxide layer 14 is formed using the pad oxide layer as a hard mask. (12) and the semiconductor substrate 10 are etched to form trenches A at a depth of 500 to 5000 microns in a region destined for the device isolation region.

다음, 식각된 반도체 기판(10)의 식각 데미지를 제거하기 위하여 열 산화 공정을 수행하여 트렌치를 포함하는 반도체 기판(10) 전면에 열 산화막(16)을 형성한다.Next, a thermal oxidation process is performed to remove the etch damage of the etched semiconductor substrate 10 to form a thermal oxide film 16 on the entire surface of the semiconductor substrate 10 including the trench.

다음, 열 산화막(16)의 상부에 라이너 질화막(18)을 형성한다. Next, a liner nitride film 18 is formed on the thermal oxide film 16.

라이너 질화막(18) 형성 공정은 LPCVD 확산로 (furnace) 또는 LPCVD 단일 챔버 (single chamber) 내에서, 600~900℃ 온도 범위 및 0.1~10 Torr 압력 하에서 수행하는 것이 바람직하다.The process of forming the liner nitride film 18 is preferably carried out in an LPCVD furnace or an LPCVD single chamber under a temperature range of 600 to 900 ° C and a pressure of 0.1 to 10 Torr.

또한, 라이너 질화막(18) 형성시 실리콘 소스 가스로서 SiH4, SiCl4 및 SiH2Cl2로 이루어진 군에서 선택된 하나 이상의 가스를 사용하고, 질소 소스 가스로서 NH3 또는 N2를 사용하며, 상기 질소 소스 가스 : 실리콘 소스 가스의 공급 비율은 1 : 1 ~ 20 : 1인 것이 바람직하다.In addition, at least one gas selected from the group consisting of SiH 4 , SiCl 4, and SiH 2 Cl 2 is used as the silicon source gas when forming the liner nitride film 18, and NH 3 or N 2 is used as the nitrogen source gas, and the nitrogen It is preferable that the supply ratio of a source gas: silicon source gas is 1: 1: 1-20: 1.

도 1b 를 참조하면, 상기 트렌치(A)를 매립하는 갭필 특성이 우수한 제1 SOD막(20)을 라이너 질화막(18) 상부에 200~5000Å의 두께로 형성한다.Referring to FIG. 1B, a first SOD film 20 having excellent gap fill characteristics for filling the trench A may be formed on the liner nitride film 18 to have a thickness of 200˜5000 mm.

도 1c 를 참조하면, 라이너 질화막(18)이 노출될 때까지 제1 SOD막(20)에 CMP 공정을 수행하여 제1 SOD막(20)의 일부를 제거한 다음, HF 또는 BOE (Buffered Oxide Etch, NH4F+HF)를 이용한 습식 식각 공정을 더 수행하여 제1 SOD막(20)의 높이가 트렌치(A) 하부로부터 200~3000Å가 될 때까지 제1 SOD막(20)을 제거한다.Referring to FIG. 1C, a part of the first SOD film 20 is removed by performing a CMP process on the first SOD film 20 until the liner nitride film 18 is exposed, and then HF or BOE (Buffered Oxide Etch, The wet etching process using NH 4 F + HF) is further performed to remove the first SOD layer 20 until the height of the first SOD layer 20 becomes 200 to 3000 mm from the lower portion of the trench A.

도 1d 를 참조하면, 제1 SOD막(20) 및 라이너 질화막(18) 전면에 CVD 산화막(22)을 100~1000Å의 두께로 형성한다. Referring to FIG. 1D, a CVD oxide film 22 is formed on the entire surface of the first SOD film 20 and the liner nitride film 18 to a thickness of 100 to 1000 GPa.

CVD 산화막(22)은 저압 화학기상증착 공정 또는 플라즈마 화학기상증착 공정 등을 수행하여 형성한다.The CVD oxide film 22 is formed by performing a low pressure chemical vapor deposition process or a plasma chemical vapor deposition process.

도 1e 를 참조하면, CVD 산화막(22)을 전면 식각하여 상기 트렌치(A)의 측벽에 CVD 산화막(22)을 스페이서 형태로 형성한다. 이때, 스페이서 형태의 CVD 산화 막(22)의 두께는 100~1000Å이 되도록 한다.Referring to FIG. 1E, the CVD oxide layer 22 is entirely etched to form the CVD oxide layer 22 on the sidewall of the trench A in the form of a spacer. At this time, the thickness of the spacer CVD oxide film 22 is set to 100 ~ 1000Å.

도 1f 를 참조하면, 상기 트렌치(A)를 매립하는 제2 SOD막(24)을 제1 SOD막(20), CVD 산화막(22) 및 라이너 질화막(18) 상부에 300~5000Å의 두께로 형성한다.Referring to FIG. 1F, a second SOD film 24 filling the trench A is formed on the first SOD film 20, the CVD oxide film 22, and the liner nitride film 18 to a thickness of 300 to 5000 μm. do.

도 1g 를 참조하면, 라이너 질화막(18)이 노출될 때까지 제2 SOD막(24)에 CMP 공정을 수행하여 제2 SOD막(24)의 일부를 제거한 다음, HF 또는 BOE (Buffered Oxide Etch, NH4F+HF)를 이용한 습식 식각 공정을 더 수행하여 제2 SOD막(20)의 높이가 패드 산화막(12) 하부의 반도체 기판(10)의 표면을 기준으로 ±1000Å이 될 때까지 제2 SOD막(24)을 제거한다.Referring to FIG. 1G, a part of the second SOD film 24 is removed by performing a CMP process on the second SOD film 24 until the liner nitride film 18 is exposed, and then HF or BOE (Buffered Oxide Etch, The wet etching process using NH 4 F + HF) is further performed until the height of the second SOD film 20 becomes ± 1000 mm based on the surface of the semiconductor substrate 10 under the pad oxide film 12. The SOD film 24 is removed.

도 1h 를 참조하면, 제2 SOD막(24), CVD 산화막(22) 및 라이너 질화막(18) 상부에 HF 계열의 습식 용액에 대한 식각 선택비가 우수한 고밀도 플라즈마 산화막(26)을 300~5000Å의 두께로 형성한다.Referring to FIG. 1H, a high-density plasma oxide layer 26 having an excellent etching selectivity for the HF-based wet solution on the second SOD layer 24, the CVD oxide layer 22, and the liner nitride layer 18 may be 300 to 5000 mm thick. To form.

도 1i 를 참조하면, 패드 질화막(14)이 노출될 때까지 고밀도 플라즈마 산화막(26)에 CMP 공정을 수행하여 고밀도 플라즈마 산화막(26)을 평탄화시킨다.Referring to FIG. 1I, the high density plasma oxide layer 26 is planarized by performing a CMP process on the high density plasma oxide layer 26 until the pad nitride layer 14 is exposed.

도 1j 를 참조하면, 인산 용액을 이용하여 패드 질화막(14)을 제거한 다음, HF 계열의 용액을 이용한 습식 식각 공정을 수행하여 고밀도 플라즈마 산화막(26)을 100~1000Å의 두께만큼 제거하여 최종 필드 산화막을 형성한다.Referring to FIG. 1J, the pad nitride layer 14 is removed using a phosphoric acid solution, followed by a wet etching process using an HF-based solution to remove the high-density plasma oxide layer 26 by a thickness of 100 to 1000 Pa. To form.

도 1k 를 참조하면, 상기 결과물 전면에 저압 화학기상증착 공정 또는 상압 화학기상증착 공정 등을 수행하여 100~1000Å 두께의 산화막(28)을 형성한다.Referring to FIG. 1K, an oxide film 28 having a thickness of 100 to 1000 Å is formed by performing a low pressure chemical vapor deposition process or an atmospheric pressure chemical vapor deposition process on the entire surface of the resultant.

다음, 산화막(28) 상부에 200~4000Å 두께의 비정질 탄소막(30)을 형성한 다음, 비정질 탄소막(30) 상에 리세스드 게이트 영역을 정의하는 감광막(32) 패턴을 형성한다.Next, an amorphous carbon film 30 having a thickness of 200˜4000 mm is formed on the oxide film 28, and then a photosensitive film 32 pattern defining a recessed gate region is formed on the amorphous carbon film 30.

다음, 감광막(32) 패턴을 식각 마스크로 이용하여 하부의 비정질 탄소막(30)을 선택 식각하여 비정질 탄소막(30) 패턴을 형성한다.Next, the amorphous carbon film 30 is selectively etched using the photosensitive film 32 pattern as an etching mask to form the amorphous carbon film 30 pattern.

도 1l 을 참조하면, 감광막(32) 패턴 및 비정질 탄소막(30) 패턴을 식각 마스크로 이용하여 하부의 산화막(28)을 선택 식각하여 산화막(28) 패턴을 형성한다.Referring to FIG. 1L, an oxide layer 28 pattern is formed by selectively etching the lower oxide layer 28 using the photosensitive layer 32 pattern and the amorphous carbon layer 30 pattern as an etching mask.

도 1m 을 참조하면, 비정질 탄소막(30)을 습식식각 공정으로 제거한 다음, 산화막(28) 패턴을 식각 마스크로 이용하여 노출된 반도체 기판(10)을 건식식각 공정에 의해 50~500Å의 두께로 제거하여 리세스드 게이트(C)를 형성한다.Referring to FIG. 1M, the amorphous carbon film 30 is removed by a wet etching process, and then the exposed semiconductor substrate 10 is removed to a thickness of 50 to 500 kV by the dry etching process by using the oxide film pattern 28 as an etching mask. The recessed gate C is formed.

다음, 리세스드 게이트(C)를 형성한 다음 웰 이온 주입 공정을 수행할 수 있으며, 이러한 웰 이온 주입 공정은 리세스드 게이트 형성 직전에 수행할 수도 있다.Next, the well gate implantation process may be performed after the recessed gate C is formed, and the well ion implantation process may be performed immediately before the recessed gate formation.

도 1n 을 참조하면, 상기 리세스드 게이트(C) 상부에 게이트 산화막(34)을 형성한 다음, 게이트 산화막(34)을 포함하는 결과물 전면에 게이트 폴리실리콘막(36)을 증착한다.Referring to FIG. 1N, a gate oxide layer 34 is formed on the recessed gate C, and then a gate polysilicon layer 36 is deposited on the entire surface of the resultant product including the gate oxide layer 34.

도 1o 를 참조하면, 상기 결과물 전면에 텅스텐 실리사이드 또는 텅스텐을 증착하여 도전층(38)을 형성하고, 도전층(38) 상부에 게이트 하드마스크막(40)을 증착한다.Referring to FIG. 1O, a conductive layer 38 is formed by depositing tungsten silicide or tungsten on the entire surface of the resultant, and a gate hard mask layer 40 is deposited on the conductive layer 38.

이때 도전층(38)을 텅스텐으로 형성하는 경우, 게이트 폴리실리콘막(36)과 도전층(38)의 사이에는 배리어 금속으로서 텅스텐 실리사이드, 텅스텐 나이트라이드, 티탄, 티탄 나이트라이드 또는 텅스텐 실리콘 나이트라이드를 삽입한다.In this case, when the conductive layer 38 is formed of tungsten, tungsten silicide, tungsten nitride, titanium, titanium nitride, or tungsten silicon nitride is used as the barrier metal between the gate polysilicon film 36 and the conductive layer 38. Insert it.

그런 다음, 게이트 라인 패터닝 공정을 수행하고 나서, 열 산화막(미도시)을 형성함으로써, 게이트 라인을 완성한다.Then, after performing the gate line patterning process, a thermal oxide film (not shown) is formed to complete the gate line.

도 2 는 본 발명에 따른 게이트 라인 형성 후의 평면도로서, 활성 영역 기준의 장축 (X축) 방향의 단면도가 상기 도 1o를 나타낸다. FIG. 2 is a plan view after the gate line is formed according to the present invention, and a cross-sectional view in the major axis (X-axis) direction of the active region is shown in FIG. 1O.

또한, 도 3 은 도 2 에 대한 Y축 방향의 단면도로서, 활성 영역 기준의 단축 방향을 나타낸다. 도 3 의 단면도로부터 알 수 있듯이, 소자분리 영역의 필드 산화막은 스페이서 형태의 CVD 산화막과(22), 제1 SOD막(20), 제2 SOD막(24) 및 고밀도 플라즈마 산화막(26)의 적층 형태로 구성된다.3 is a cross-sectional view of the Y-axis direction with respect to FIG. 2, showing a short axis direction of the active area reference. As can be seen from the cross-sectional view of FIG. 3, the field oxide film in the isolation region is formed by stacking a spacer-shaped CVD oxide film 22, a first SOD film 20, a second SOD film 24, and a high density plasma oxide film 26. Form.

상기한 바와 같이, 본 발명의 실시예에서는 디램 셀 트랜지스터 제조를 위한 소자분리 영역의 필드 산화막을 형성하기 위하여, STI 식각 후 SOD막을 증착하고 습식식각 공정으로 일정 부분 제거한 다음, 트렌치 측벽에 산화막을 스페이서 형태로 형성하고 나서, 다시 2차 SOD막을 증착하고 습식식각 공정으로 일정 부분 제거한 다음, 고밀도 플라즈마 산화막을 증착하는 방법으로 최종 필드 산화막을 형성함으로써, 필드 산화막의 매립 특성이 향상되어 필드 산화막의 보이드가 방지된다. 또한, SOD 물질의 노출 방지로 인한 패싱 게이트의 필드 산화막의 손실이 감소되기 때문에 게이트와 소스 및 드레인간의 쇼트가 개선된다.As described above, in the embodiment of the present invention, in order to form a field oxide film of an isolation region for fabricating a DRAM cell transistor, an SOD film is deposited after STI etching, and a portion of the oxide film is removed by a wet etching process, and then an oxide film is disposed on the trench sidewalls. After the formation, the secondary SOD film is deposited again, and a portion of the secondary SOD film is removed by a wet etching process, and then the final field oxide film is formed by a method of depositing a high density plasma oxide film. Thus, the buried characteristics of the field oxide film are improved by improving the buried characteristics of the field oxide film. Is prevented. In addition, the short between the gate, the source and the drain is improved because the loss of the field oxide film of the passing gate due to the exposure of the SOD material is reduced.

한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부 가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.On the other hand, preferred embodiments of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are as follows It should be regarded as belonging to the claims.

이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 따르면, 80㎚ 이하의 초고집적 소자에 대한 소자분리 영역의 필드 산화막 형성시, 스페이서 형태의 CVD 산화막을 추가함으로써 매립 특성을 향상되어 보이드로 인한 쇼트가 방지될 뿐만 아니라, SOD 물질의 노출 방지로 인한 패싱 게이트의 필드 산화막의 손실이 감소되기 때문에 게이트와 소스 및 드레인간의 쇼트를 개선할 수 있다. 아울러, 현재 사용중인 CVD 산화막을 시용해 스페이서를 형성하는 것이므로 새로운 물질 또는 장비에 대한 투자가 필요없어 경제적 측면에서도 유리하다.As described above, according to the method of manufacturing a semiconductor device according to the present invention, when forming a field oxide film in the device isolation region for an ultra-high density device of 80 nm or less, the buried property is improved by adding a spacer-type CVD oxide film. In addition to preventing short circuits, shorting between the gate, the source, and the drain can be improved because the loss of the field oxide film of the passing gate due to the exposure of the SOD material is reduced. In addition, since the spacer is formed using the CVD oxide film currently in use, there is no need for investment in a new material or equipment, which is advantageous in terms of economy.

Claims (7)

반도체 기판의 소자분리 영역으로 예정된 부위에 트렌치를 형성하는 단계와,Forming a trench in a predetermined region as an isolation region of the semiconductor substrate, 상기 트렌치를 포함하는 반도체 기판의 전면에 열 산화막을 형성하는 단계와,Forming a thermal oxide film on an entire surface of the semiconductor substrate including the trench; 상기 열 산화막 상부에 라이너 질화막을 형성하는 단계와,Forming a liner nitride film on the thermal oxide film; 상기 트렌치를 매립하는 제1 SOD(Spin on Dielectric)막을 상기 라이너 질화막 상부에 형성하는 단계와,Forming a first SOD (Spin on Dielectric) layer filling the trench on the liner nitride layer; 상기 제1 SOD막이 트렌치의 일부 높이까지만 형성되도록 제1 SOD막을 제거하는 단계와,Removing the first SOD layer such that the first SOD layer is formed only to a part of the height of the trench; 상기 제1 SOD막 및 라이너 질화막 전면에 CVD 산화막을 형성하는 단계와,Forming a CVD oxide film over the first SOD film and the liner nitride film; 상기 CVD 산화막을 전면식각하여 트렌치 측벽에 스페이서 형태로 형성하는 단계와,Forming a spacer on the sidewalls of the trench by etching the entire CVD oxide layer; 상기 트렌치를 매립하는 제2 SOD막을 상기 제1 SOD막, CVD 산화막 및 라이너 질화막 상부에 형성하는 단계와,Forming a second SOD film filling the trench on the first SOD film, the CVD oxide film, and the liner nitride film; 상기 제2 SOD막이 상기 반도체 기판의 표면까지 형성되도록 제2 SOD막을 제거하는 단계와,Removing the second SOD film so that the second SOD film is formed up to the surface of the semiconductor substrate; 상기 제2 SOD막, CVD 산화막 및 라이너 질화막 상부에 고밀도 플라즈마 산화막을 증착한 후 평탄화하여 필드 산화막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.And depositing a high density plasma oxide film over the second SOD film, the CVD oxide film, and the liner nitride film to form a field oxide film. 제 1 항에 있어서,The method of claim 1, 상기 라이너 질화막 상부에 형성되는 제1 SOD막의 두께는 200 내지 5000Å인 것을 특징으로 하는 반도체 소자 제조 방법.The thickness of the first SOD film formed on the liner nitride film is 200 to 5000Å, characterized in that the semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 제1 SOD막 제거 단계로부터 형성되는 결과 제1 SOD막의 두께는 200 내지 3000Å인 것을 특징으로 하는 반도체 소자 제조 방법.And a thickness of the resultant first SOD film formed from the first SOD film removing step is 200 to 3000 kPa. 제 1 항에 있어서,The method of claim 1, 상기 CVD 산화막의 두께는 100 내지 1000Å인 것을 특징으로 하는 반도체 소자 제조 방법.The thickness of the CVD oxide film is a semiconductor device manufacturing method, characterized in that. 제 1 항에 있어서,The method of claim 1, 상기 제1 SOD막, CVD 산화막 및 라이너 질화막 상부에 형성되는 제2 SOD막의 두께는 300 내지 5000Å인 것을 특징으로 하는 반도체 소자 제조 방법.The thickness of the second SOD film formed on the first SOD film, the CVD oxide film and the liner nitride film is 300 to 5000 내지. 제 1 항에 있어서,The method of claim 1, 상기 제2 SOD막 제거 단계로부터 형성되는 결과 제2 SOD막의 두께는 상기 반도체 기판의 표면을 기준으로 ±1000Å인 것을 특징으로 하는 반도체 소자 제조 방 법.And a thickness of the resultant second SOD film formed from the second SOD film removing step is ± 1000 mm based on the surface of the semiconductor substrate. 제 1 항에 있어서,The method of claim 1, 상기 고밀도 플라즈마 산화막의 두께는 300 내지 5000Å인 것을 특징으로 하는 반도체 소자 제조 방법.The thickness of the high-density plasma oxide film is a semiconductor device manufacturing method, characterized in that 300 to 5000 kPa.
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