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KR100848242B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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KR100848242B1
KR100848242B1 KR1020070069508A KR20070069508A KR100848242B1 KR 100848242 B1 KR100848242 B1 KR 100848242B1 KR 1020070069508 A KR1020070069508 A KR 1020070069508A KR 20070069508 A KR20070069508 A KR 20070069508A KR 100848242 B1 KR100848242 B1 KR 100848242B1
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Abstract

실시예에 따른 반도체 소자는 트렌치가 형성되고, 소스 및 드레인 영역이 형성된 반도체 기판; 상기 트렌치 내부에 매립된 제1 게이트; 상기 제1 게이트를 포함한 반도체 기판 위에 형성된 제1 게이트 산화막; 상기 제1 게이트 산화막 위에 형성된 절연막; 상기 절연막 위에 형성되고, 소스 및 드레인 영역이 형성된 에피층; 상기 에피층 위에 형성된 제2 게이트 산화막; 및 상기 제2 게이트 산화막 위에 형성된 제2 게이트를 포함한다.
실시예에 의한 반도체 소자는 매립형의 이중 게이트 구조를 가지며 이러한 구조에 의하면 숏 채널의 발생이 근본적으로 억제되므로, 핫 캐리어 현상이 방지되고 항복 전압의 효과적인 제어 및 안정적인 채널 형성이 가능해진다. 또한, 실시예에 의하면 이중 게이트 구조에 의하여 반도체 소자를 수직 구조로 형성할 수 있으므로 소자의 집적도를 높일 수 있는 효과가 있다.

Description

반도체 소자 및 반도체 소자의 제조 방법{Semiconductor device and manufacturing method of semiconductor device}
도 1은 실시예에 따른 트렌치가 식각된 후의 반도체 소자의 형태를 도시한 측단면도.
도 2는 실시예에 따른 트렌치 상에 폴리실리콘층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 3은 실시예에 따른 제1 게이트 산화막이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 4는 실시예에 따른 제1 게이트 산화막 위에 폴리실리콘층이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 5는 실시예에 따른 제1 게이트 옆의 영역에 이온이 주입되는 형태를 모식화한 도면.
도 6은 실시예에 따른 절연막이 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 7은 실시예에 따른 제2 게이트가 형성된 후의 반도체 소자의 형태를 도시한 측단면도.
도 8은 실시예에 따른 제2 게이트 옆으로 이온이 주입되는 형태를 모식화한 도면.
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 대하여 개시한다.
반도체 소자의 고집적화가 진행됨에 따라 성능 구현이 점차 어려워지고 있는데, 가령 모스 트랜지스터의 경우 게이트/소스/드레인 전극 등의 사이즈가 축소되므로 채널 길이 역시 축소된다. 이렇게 채널 길이가 축소되면 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect) 등이 발생되며 트랜지스터의 문턱전압 조절이 매우 어려워진다.
또한, 고집적화된 반도체 소자의 사이즈에 비하여 구동 전압은 상대적으로 높으므로, 소스에서 주입된 전자가 드레인의 전위 변동(potential gradient) 상태로 인하여 심하게 가속되며, 드레인 근처에서 핫 캐리어(hot carrier)가 발생된다. 이와 같이 구조적 취약성을 갖는 반도체 소자의 성능을 개선하기 위하여 LDD(lightly doped drain) 구조가 도입되었다.
상기 LDD 구조에 의하면, 채널과 소스/드레인 사이에 위치한 저농도(n-) LDD 영역이 드레인 접합 근처의 드레인-게이트 전압을 완화시키고 심한 전위 변동을 감소시킴으로써 핫 캐리어의 발생을 억제시킬 수 있다. 이러한 LDD 구조의 대표적인 예로, 게이트 전극의 양 측벽에 스페이서(spacer)를 형성하는 기술이 있다.
그러나, LDD 영역을 형성하기 위한 이온 주입 과정에서 기판 및 반도체층에 결함이 발생되는 점, 이온 주입 장비가 고가인 점, 장비의 구성이 복잡하고 운용이 힘든 점, 관리자가 독가스 및 고전압에 노출될 수 있는 점 등의 문제점이 있다.
또한, 다수의 PMOS 트랜지스터, NMOS 트랜지스터 등 다양한 소자가 집적된 경우, n형 LDD 패턴의 형성, n형 이온주입, 클리닝, p형 LDD 패턴의 형성, p형 이온주입, 클리닝 등과 같이 공정이 반복적으로 처리되어야 한다.
또한, n형 LDD 영역이 형성되고 클리닝 공정이 진행되는 경우, 폴리실리콘층의 산화막이 일부 손실되며, 따라서 p형 이온이 주입되기 전에 산화 공정이 처리된다.
또한, 게이트 전극 양측에, 스페이서와 전극 사이의 스트레스를 완화하고 접착성을 높이기 위한 사이드월(sidewall)이 형성되고, 이후 증착, 식각, 세정 등의 공정을 통하여 스페이서가 형성된다.
이처럼, LDD 기술은 복잡한 공정을 요구하며, 공정 효율이 많이 떨어지고, 생산 시간과 비용이 많이 소요되는 단점이 있다.
실시예는 핫 캐리어 현상이 방지되고, 항복 전압의 효과적인 제어 및 안정적인 채널 형성이 가능한 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예는 평면 상의 배치 구조를 탈피하여 소자의 집적도를 높일 수 있는 반도체 소자 및 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 트렌치가 형성되고, 소스 및 드레인 영역이 형 성된 반도체 기판; 상기 트렌치 내부에 매립된 제1 게이트; 상기 제1 게이트를 포함한 반도체 기판 위에 형성된 제1 게이트 산화막; 상기 제1 게이트 산화막 위에 형성된 절연막; 상기 절연막 위에 형성되고, 소스 및 드레인 영역이 형성된 에피층; 상기 에피층 위에 형성된 제2 게이트 산화막; 및 상기 제2 게이트 산화막 위에 형성된 제2 게이트를 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 트렌치가 형성되는 단계; 상기 트렌치 내부에 폴리실리콘층이 매립되어 제1 게이트가 형성되고, 상기 제1 게이트를 포함한 기판 위에 제1 게이트 산화막이 형성되는 단계; 상기 제1 게이트 옆의 기판 영역에 소스 및 드레인 영역이 형성되는 단계; 상기 제1 게이트 산화막 위에 절연막이 형성되고, 상기 절연막 위에 에피층이 형성되며, 상기 에피층 위에 제2 게이트 산화막이 형성되는 단계; 및 상기 제2 게이트 산화막 위에 제2 게이트가 형성되고, 상기 제2 게이트 옆의 에피층 영역에 소스 및 드레인 영역이 형성되는 단계를 포함한다.
이하에서 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
설명의 편의를 위하여, 반도체 소자의 제조 방법과 반도체 소자의 구조를 함께 설명한다.
도 1은 실시예에 따른 트렌치(11)가 식각된 후의 반도체 소자의 형태를 도시한 측단면도이고, 도 2는 실시예에 따른 트렌치(11) 상에 폴리실리콘층(30)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
도 1에 도시된 것처럼, 포토 레지스트 공정 및 식각 공정을 통하여 기판(10), 예를 들어 단결정 실리콘 기판 상에 트렌치(11)를 형성한다.
이후, 도 2에 도시된 것처럼, 트렌치(11)를 포함한 기판(10) 전체 면에 게이트 옥사이드(Gate oxide)를 성장시켜 산화막(20)을 형성하고, 트렌치(11)가 매립되도록 하여 산화막(20) 위에 폴리실리콘층(30)을 형성한다.
이때, 도면에 도시되지 않았으나, 기판의 액티브 영역을 정의하고 영역 사이의 전기적 절연을 위하여 소자분리막이 형성될 수 있다.
소자분리막은 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 기판의 필드 영역에 산화막과 같은 절연막으로 형성될 수 있다.
소자분리막이 형성된 후 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입, 웰(well) 형성을 위한 이온주입 등을 추가로 진행할 수 있다.
도 3은 실시예에 따른 제1 게이트 산화막(40)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
이후, 산화막(20)의 표면이 드러나도록 폴리실리콘층(30)을 평탄화한다.
따라서, 도 3에 도시된 것처럼 트렌치(11) 내의 산화막(20) 위로 폴리실리콘층(30)이 매립된 형태를 이룸으로써, 제1 게이트가 형성된다.
이하, 상기 매립된 형태의 폴리실리콘층(30)을 "제1 게이트"로 지칭한다.
상기 폴리실리콘층(30)의 평탄화 공정은 CMP(Chemical Mechanical Polishing)와 같은 연마 공정, 에치백 공정 등을 통하여 처리될 수 있다.
상기 제1 게이트(30)가 형성되면, 그 위로 게이트 옥사이드를 성장시켜 제1 게이트 산화막(40)을 형성한다.
도 4는 실시예에 따른 제1 게이트 산화막(40) 위에 폴리실리콘층(50)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이고, 도 5는 실시예에 따른 제1 게이트(30) 옆의 영역에 이온이 주입되는 형태를 모식화한 도면이다.
도 4에 도시된 것처럼, 상기 제1 게이트 산화막(40) 위에, N-type 또는 P-type의 폴리실리콘층(50)을 형성한다.
이후, 도 5에 도시된 것처럼, 감광막의 현상 및 노광 공정을 통하여 폴리실리콘층(50) 위에 포토 레지스트 패턴(55)을 형성한다. 상기 포토 레지스트 패턴(55)은 이온 주입 마스크로 이용되며, 제1 게이트(30)와 대응되는 크기 및 위치에 형성된다.
이어서, 상측으로부터 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 영역(150, 160) 형성을 위한 P형 불순물, 예를 들어 보론(B) 이온(29)을 3~20 KeV의 이온주입 에너지와, 1×1015~ 5×1015 ions/cm2의 농도로 주입시킨다.
상기의 경우는 PMOS 트랜지스터를 형성하는 경우이고, NMOS 트랜지스터의 소스/드레인 영역을 형성하는 경우에는 가령 아세나이드(As) 이온을 주입할 수 있다.
도 6은 실시예에 따른 절연막(60)이 형성된 후의 반도체 소자의 형태를 도시한 측단면도이다.
제1 게이트(30)의 양측에 소스 및 드레인 영역(미도시됨)이 형성되면, 도 6 에 도시된 것처럼, 폴리실리콘층(50) 위에 산화막과 같은 절연막(60)을 형성한다.
상기 절연막(60)을 기준으로 하여, 절연막(60)의 아래쪽은 제1 반도체 소자 영역이고, 위쪽은 제2 반도체 소자 영역이다.
즉, 실시예에 따른 반도체 소자는 수직 구조로 형성된 2개의 트랜지스터를 포함하는데, 이는 매립 형태의 제1 게이트(30)와 돌출 형태의 제2 게이트(90; 도 7 참조)가 수직 구조로 형성됨으로써 가능하다.
도 7은 실시예에 따른 제2 게이트(90)가 형성된 후의 반도체 소자의 형태를 도시한 측단면도이고, 도 8은 실시예에 따른 제2 게이트(90) 옆으로 이온이 주입되는 형태를 모식화한 도면이다.
도 7에 도시된 것처럼, 절연막(60) 위에 제2 트랜지스터의 소스 및 드레인 영역이 형성될 에피층(70)을 형성하고, 제2 게이트 산화막(80)을 형성한다.
상기 제2 게이트 산화막(80) 위에 폴리실리콘층을 성장시키고, 포토 레지스트 공정을 통하여 폴리실리콘층을 식각함으로써 제2 게이트(90)를 형성한다.
상기 제2 게이트(90)는 제1 게이트(30)의 위치에 정렬되는 것이 좋다.
이후, 도 8에 도시된 것처럼, 제2 게이트(90)를 이온 주입 마스크로 이용하여 N형 이온 또는 P형 이온을 주입한다.
따라서, 상기 제2 게이트(90) 양측면의 상기 에피층(70)에 소스 및 드레인 영역(미도시됨)이 형성됨으로써 실시예에 따른 반도체 소자가 완성된다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 실시예에 의한 반도체 소자는 매립형의 이중 게이트 구조를 가지며 이러한 구조에 의하면 숏 채널의 발생이 근본적으로 억제되므로, 핫 캐리어 현상이 방지되고 항복 전압의 효과적인 제어 및 안정적인 채널 형성이 가능해진다.
둘째, 이중 게이트 구조에 의하여 반도체 소자를 수직 구조로 형성할 수 있으므로 소자의 집적도를 높일 수 있는 효과가 있다.
셋째, LDD 영역을 형성하기 위한 이온 주입 공정이 필요없으므로, 기판 및 반도체층에 결함이 발생되는 것을 방지할 수 있다. 또한, 공정이 간소화되고, 생산 시간과 비용을 절감할 수 있는 효과가 있다.
넷째, 이온 주입 장비를 운용할 필요가 없으므로 작업 관리자가 독가스 및 고전압에 노출되는 등의 위험을 예방할 수 있다.

Claims (10)

  1. 트렌치가 형성되고, 소스 및 드레인 영역이 형성된 반도체 기판;
    상기 트렌치 내부에 매립된 제1 게이트;
    상기 제1 게이트를 포함한 반도체 기판 위에 형성된 제1 게이트 산화막;
    상기 제1 게이트 산화막 위에 형성된 절연막;
    상기 절연막 위에 형성되고, 소스 및 드레인 영역이 형성된 에피층;
    상기 에피층 위에 형성된 제2 게이트 산화막; 및
    상기 제2 게이트 산화막 위에 형성된 제2 게이트를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 트렌치를 포함한 반도체 기판 위에 형성된 산화막을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 산화막 및 절연막 사이에 형성된 폴리실리콘층을 포함하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 게이트 및 제2 게이트는
    상측으로부터 투영된 경우 서로 대응되는 위치에 형성되는 것을 특징으로 하 는 반도체 소자.
  5. 반도체 기판 상에 트렌치가 형성되는 단계;
    상기 트렌치 내부에 폴리실리콘층이 매립되어 제1 게이트가 형성되고, 상기 제1 게이트를 포함한 기판 위에 제1 게이트 산화막이 형성되는 단계;
    상기 제1 게이트 옆의 기판 영역에 소스 및 드레인 영역이 형성되는 단계;
    상기 제1 게이트 산화막 위에 절연막이 형성되고, 상기 절연막 위에 에피층이 형성되며, 상기 에피층 위에 제2 게이트 산화막이 형성되는 단계; 및
    상기 제2 게이트 산화막 위에 제2 게이트가 형성되고, 상기 제2 게이트 옆의 에피층 영역에 소스 및 드레인 영역이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제1 게이트 산화막이 형성되는 단계는
    상기 트렌치를 포함한 반도체 기판 위에 산화막이 형성되는 단계;
    상기 트렌치를 포함한 산화막 위에 폴리실리콘층이 형성되는 단계;
    상기 산화막 표면이 노출되도록 상기 폴리실리콘층이 평탄화됨으로써 상기 제1 게이트가 형성되는 단계;
    상기 제1 게이트 및 산화막 위에 상기 제1 게이트 산화막이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제5항에 있어서, 상기 제1 게이트 옆의 기판 영역에 소스 및 드레인 영역이 형성되는 단계는
    상기 제1 게이트의 크기 및 위치에 대응되는 포토 레지스트 패턴이 상기 제1 게이트 산화막 위에 형성되는 단계;
    상기 포토 레지스트 패턴을 마스크로 하여 이온이 주입됨으로써 상기 소스 및 드레인 영역이 형성되는 단계; 및
    상기 포토 레지스트 패턴이 제거되는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제5항에 있어서, 상기 제1 게이트 산화막이 형성되는 단계는
    상기 제1 게이트 산화막 위에 폴리실리콘층이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제5항에 있어서, 상기 제2 게이트 옆의 에피층 영역에 소스 및 드레인 영역이 형성되는 단계는
    상기 제2 게이트 산화막 위에 폴리실리콘층이 형성되는 단계; 및
    포토 레지스트 공정 및 식각 공정을 통하여 상기 폴리실리콘층이 식각됨으로써 상기 제2 게이트가 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제5항에 있어서, 상기 제2 게이트 옆의 에피층 영역에 소스 및 드레인 영역 이 형성되는 단계는
    상기 제2 게이트를 마스크로 하여 이온이 주입됨으로써 상기 소스 및 드레인 영역이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205018B1 (en) * 2017-08-14 2019-02-12 Qualcomm Incorporated Planar double gate semiconductor device
EP3959513A1 (en) 2019-05-31 2022-03-02 Ecolab USA Inc. Method of monitoring peracid concentrations by conductivity measurements and peracid composition

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010014771A (ko) * 1999-04-19 2001-02-26 핫토리 쥰이치 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
US6822288B2 (en) * 2001-11-20 2004-11-23 General Semiconductor, Inc. Trench MOSFET device with polycrystalline silicon source contact structure
US6646307B1 (en) * 2002-02-21 2003-11-11 Advanced Micro Devices, Inc. MOSFET having a double gate
US7067868B2 (en) * 2004-09-29 2006-06-27 Freescale Semiconductor, Inc. Double gate device having a heterojunction source/drain and strained channel
JP4256381B2 (ja) * 2005-11-09 2009-04-22 株式会社東芝 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010014771A (ko) * 1999-04-19 2001-02-26 핫토리 쥰이치 반도체 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
한국공개특허번호 10-2001-0014771

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