[go: up one dir, main page]

KR100849066B1 - 실린더형 엠아이엠 캐패시터 형성방법 - Google Patents

실린더형 엠아이엠 캐패시터 형성방법 Download PDF

Info

Publication number
KR100849066B1
KR100849066B1 KR1020070012364A KR20070012364A KR100849066B1 KR 100849066 B1 KR100849066 B1 KR 100849066B1 KR 1020070012364 A KR1020070012364 A KR 1020070012364A KR 20070012364 A KR20070012364 A KR 20070012364A KR 100849066 B1 KR100849066 B1 KR 100849066B1
Authority
KR
South Korea
Prior art keywords
insulating film
sacrificial insulating
region
film
storage node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070012364A
Other languages
English (en)
Inventor
김규현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070012364A priority Critical patent/KR100849066B1/ko
Priority to US11/965,901 priority patent/US7846809B2/en
Application granted granted Critical
Publication of KR100849066B1 publication Critical patent/KR100849066B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 실린더형 엠아이엠 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1영역 및 제2영역으로 구획되며, 상기 각 영역에 층간절연막이 형성되고, 상기 제1영역의 층간절연막 내에 스토리지 노드 콘택이 구비된 반도체기판 상에 제1희생절연막 및 제2희생절연막을 형성하는 단계와, 상기 제1영역의 제2희생절연막과 제1희생절연막을 식각하여 상기 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계와, 상기 홀의 저면 및 측면 상에 스토리지 노드를 형성하는 단계와, 상기 각 영역의 제2희생절연막을 일부 두께 식각하여 상기 스토리지 노드의 일부분을 노출시키는 단계와, 상기 노출된 스토리지 노드를 포함하여 상기 식각된 제2희생절연막 상에 제2영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 노출된 제2영역의 제2희생절연막을 제거하여 제2영역의 제1희생절연막을 노출시키는 단계와, 상기 노출된 제2영역의 제1희생절연막을 포함하여 제1영역의 제1희생절연막을 제거하는 단계와, 상기 마스크패턴을 제거하는 단계 및 상기 제1영역의 제2희생절연막을 제거하여 실린더형 스토리지 노드를 형성하는 단계를 포함한다.

Description

실린더형 엠아이엠 캐패시터 형성방법{Method for forming MIM capacitor of cylinder type}
도 1a 및 도 1b는 종래 기술에 따른 실린더형 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 문제점을 나타낸 도면.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 실린더형 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
310: 반도체기판 320: 층간절연막
330: 스토리지 노드 콘택 340: 식각방지막
350a, 350b: 제1희생절연막 360a, 360b: 제2희생절연막
370: 스토리지 노드
PR: 감광막 H: 홀
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 스토리지 노드(storage node)의 기울어짐(leaning) 현상을 방지할 수 있는 엠아이엠(Metal Insulator Metal; 이하, MIM) 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증하게 되면서 DRAM 소자에서 데이터를 저장하는 캐패시터의 점유 면적이 감소됨에 따라, 그에 대응하여, 고용량(high capacitance)를 확보하기 위한 다양한 방안들이 제안되고 되고 있으며, 소자의 고성능화를 위해 일함수(work function)가 큰 금속을 적용하는 MIM 캐패시터가 부각되고 있다.
일반적으로, 고용량을 확보하기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 캐패시터 전극들 간의 거리를 줄이는 것으로 이해되고 있다.
그러나, 소자의 고집적화에 따라 캐패시터의 크기가 작아지게 되면서 캐패시터 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 고용량을 확보하고 있다.
상기 캐패시터의 전극 표면적을 넓힌 예로서는, 스토리지 노드를 오목형(concave type)과 실린더형(cylinder type)으로 형성한 경우를 들 수 있으며, 최근에는 오목형 보다는 실린더형을 더 선호하는 추세이다.
그 이유는, 셀 사이즈 감소에 따른 캐패시터의 면적 감소로 인해 캐패시터의 높이 증가에 한계점에 다다르게 되면서, 오목형 구조의 캐패시터로는 전극 표면적을 증가시키는데 어려움을 겪게 되었기 때문이다.
그래서, 스토리지 노드의 내부 면적만을 사용하는 오목형 보다는 내부 면적은 물론 외부 면적까지도 전극 면적으로 사용하는 실린더형 구조의 캐패시터를 더 선호하게 된 것이다.
여기서, 도 1a 및 도 1b를 참조하여 종래의 기술에 따른 실린더형 MIM 캐패시터 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 셀 영역 및 주변 영역으로 구획되며, 층간절연막(120)이 형성되고, 상기 셀 영역의 층간절연막(120) 내에 스토리지 노드 콘택(storage node contact, 130)이 형성된 반도체기판(110)을 마련한다.
그런다음, 상기 스토리지 노드 콘택(130)을 포함한 층간절연막(120) 상에 희생산화막(150)을 두껍게 증착한 후, 상기 셀 영역의 희생산연막(150)을 식각하여 상기 스토리지 노드 콘택(130)을 노출시키면서 스토리지 노드(storage node)가 형성될 영역을 한정하는 홀(H)을 형성한다.
다음으로, 상기 홀(H)의 전면 및 희생산화막(150) 상에 스토리지 노드용 금속막을 증착한 후, 상기 스토리지 노드용 금속막을 식각하여 상기 홀(H)의 저면 및 측면 상에 스토리지 노드(170)를 형성한다.
도 1b를 참조하면, 상기 희생산화막을 버퍼드 옥사이드 에천트(buffered oxide etchant: BOE)를 이용한 습식 식각 방식으로 제거하여 상기 스토리지노드(170)를 노출시킴으로써, 이로 인해, 셀 영역에 실린더형 스토리지 노드(171)를 형성한다.
그런다음, 상기 습식 식각시 잔류하는 습식 식각 용액을 제거하기 위해 상기 실린더형 스토리지 노드(171)가 형성된 기판 결과물에 대해 탈이온수(deionized water: 이하 D.I water)을 이용해서 린스(rinse) 처리를 실시하고 나서, 상기 D.I water를 건조하기 위한 건조 공정을 진행한다.
이후, 도시하지는 않았으나, 상기 실린더형 스토리지 노드의 전면 상에 유전체막과 플레이트 노드용 금속막을 형성한 후, 상기 플레이트 노드용 금속막과 유전체막을 식각하여 실린더형 스토리지 노드와 유전체막 및 플레이트 노드로 구성된 실린더형 캐패시터를 형성한다.
전술한 바와 같이, 종래에는 실린더형 스토리지 노드를 형성하는 과정에서 습식 식각 공정 및 린스 공정을 진행하여 상기 희생산화막을 제거하고 있는데, 이때, 상기 습식 식각 공정 및 린스 공정 진행에서 잔류물들이 IPA(isopropyl alcohol)로 치환되지 않게 되면, 인접하는 스토리지 노드들 사이에 물방울이 존재하여 잔류물들을 제거하는 건조 공정 과정에서 물반점이 형성하게 된다.
이와 같은, 상기 물반점은, 도 2에 도시된 바와 같이, 스토리지 노드 간을 붙게 하려는 표면 장력(surface tension)에 의하여 스토리지 노드간의 브릿지를 발생시키고, 이는, 스토리지 노드가 기우는 현상, 즉, 스토리지 노드의 기울어짐 현상을 초래시킨다.
이러한, 스토리지 노드의 기울어짐 현상이 DRAM 소자의 다이(die)당 단 1개라도 발생하게 되면 리페어(repair)가 불가능하여 수율(yield)에 치명적인 영향을 미치게 된다.
본 발명은 물반점의 생성을 억제하여 스토리지 노드의 기울어짐 현상을 방지할 수 있는 실린더형 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1영역 및 제2영역으로 구획되며, 상기 각 영역에 층간절연막이 형성되고, 상기 제1영역의 층간절연막 내에 스토리지 노드 콘택이 구비된 반도체기판 상에 제1희생절연막 및 제2희생절연막을 형성하는 단계; 상기 제1영역의 제2희생절연막과 제1희생절연막을 식각하여 상기 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계; 상기 홀의 저면 및 측면 상에 스토리지 노드를 형성하는 단계; 상기 각 영역의 제2희생절연막을 일부 두께 식각하여 상기 스토리지 노드의 일부분을 노출시키는 단계; 상기 노출된 스토리지 노드를 포함하여 상기 식각된 제2희생절연막 상에 제2영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 제2영역의 제2희생절연막을 제거하여 제2영역의 제1희생절연막을 노출시키는 단계; 상기 노출된 제2영역의 제1희생절연막을 포함하여 제1영역의 제1희생절연막을 제거하는 단계; 상기 마스크패턴을 제거하는 단계; 및 상기 제1영역의 제2희생절연막을 제거하여 실린더형 스토리지 노드를 형성하는 단계;를 포함하는 실린더형 엠아이엠 캐패시터 형성방법을 제공한다.
여기서, 상기 제1영역은 셀 영역이며, 제2영역은 주변 영역인 것을 포함한다.
상기 스토리지 노드 콘택은 폴리실리콘막으로 형성하는 것을 포함한다.
상기 반도체기판 상에 제1희생절연막 및 제2희생절연막을 형성하기 전에 상기 스토리지 노드 콘택을 포함하여 층간절연막 상에 식각정지막을 형성하는 것을 포함한다.
상기 식각정지막은 질화막을 사용하여 700∼900Å 두께로 형성하는 것을 포함한다.
상기 제1희생절연막은 PSG막, O3-TEOS막, O3-USG막 및 SOD막 중에서 어느 하나의 막으로 형성하는 것을 포함한다.
상기 제2희생절연막은 PE-TEOS막으로 형성하는 것을 포함한다.
상기 스토리지 노드는 TiN막, W막 및 Ru막 중에서 어느 하나의 금속막으로 형성하는 것을 포함한다.
상기 각 영역의 제2희생절연막 일부 두께 식각은 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행하는 것을 포함한다.
상기 노출된 제2영역의 제2희생절연막 제거는 건식 식각 공정으로 수행하는 것을 포함한다.
상기 노출된 제2영역의 제1희생절연막을 포함하여 제1영역의 제1희생절연막 제거는 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행하는 것을 포함한다.
상기 제1영역의 제2희생절연막 제거는 무수 HF 가스를 사용하여 수행하는 것을 포함한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은 실린더형 MIM 캐패시터 형성방법에 관한 것으로서, 제1희생절연막과 제2희생절연막의 적층막으로 이루어진 희생절연막을 형성하고, 상기 희생절연막을 습식 식각 공정과 건식 식각 공정 및 무수 HF 가스(anhydrous HF gas)를 사용하는 식각 공정으로 제거하는 것을 특징으로 한다.
이와 같이, 본 발명은 희생절연막을 제1희생절연막과 제2희생절연막으로 적층되게 형성하고, 상기 희생절연막을 습식 식각 공정과 건식 식각 공정 및 무수 HF 가스를 사용하는 식각 공정으로 제거함에 따라, 상기 희생절연막을 제거하는 과정 중에서 린스 공정 및 건조 공정을 스킵(skip)할 수 있다.
따라서, 본 발명은 스토리지 노드의 기울어짐 원인인 물반점의 생성을 원천적으로 방지할 수 있게 된다.
구체적으로, PSG(Phosphorous Silicate Glass)의 제1희생절연막과 PE-TEOS(Plasma Enhanced- Tetra Ethyl Ortho Silicate)의 제2희생절연막으로 적층된 희생절연막을 형성한다.
그리고, 상기 제2희생절연막의 일부 두께를 습식 식각 공정으로 식각하고, 주변 영역에 일부 두께가 식각된 제2희생절연막 부분을 건식 식각 공정으로 제거한다.
상기 셀 영역의 제2희생절연막이 각 셀들을 지지하고 있는 상태에서 셀 영역 및 주변 영역의 제1희생절연막을 습식 식각 공정으로 제거한다.
그리고 나서, 상기 제1희생절연막이 제거되고 나서 상기 셀 영역에 남겨진 제2희생절연막을 무수 HF 가스를 사용하여 제거한다.
이처럼, 본 발명은 상기 희생절연막을 습식 식각 공정과 건식 식각 공정 및 무수 HF 가스를 사용하는 식각 공정으로 제거함으로써, 습식 식각 공정으로 희생절연막을 제거하는 종래 기술 대비 린스 공정 및 건조 공정을 스킵할 수 있다.
이에 따라, 본 발명은 희생절연막의 제거 공정시 린스 공정 및 건조 공정에 기인하여 생성되는 물반점 자체가 스토리지 노드들 간에 생성되지 않으므로, 상기 물반점에 의해 발생되는 스토리지 노드의 기울어짐 현상을 방지할 수 있게 된다.
자세하게, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 실린더형 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 제1영역 및 제2영역, 바람직하게는 셀 영역 및 주변 영역으로 구획되며, 각 영역에 트랜지스터를 포함한 하지층(미도시)이 구비된 반도체기판(310) 상에 층간절연막(320)을 형성한 후, 상기 셀 영역의 층간절연막(320)을 식각하여 스토리지 노드 콘택 형성 영역을 갖는 콘택홀을 형성한다.
그런다음, 상기 콘택홀이 매립되도록 상기 층간절연막(320) 상에 폴리실리콘막을 증착한 후, 폴리실리콘막을 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)하여 상기 셀 영역의 콘택홀 내에 폴리실리콘막으로 이루어진 스토리지 노드 콘택(330)을 형성한다.
다음으로, 상기 스토리지 노드 콘택(330)을 포함하여 상기 층간절연막(320) 상에 질화막으로 이루어진 식각정지막(340)을 700∼900Å 두께로 형성한 후, 상기 식각정지막(340) 상에 제1희생절연막(350a, 350b) 및 제2희생절연막(360a, 360b)을 형성한다.
상기 제1희생절연막(350a, 350b)은 PSG(Phosphorous Silicate Glass)막, O3-TEOS(O3- Tetra Ethyl Ortho Silicate)막, O3-USG(O3-Undoped Silicate Glass)막 및 SOD(Spin On Dielectric)막 중에서 어느 하나의 막으로 형성하며, 상기 제2희생절연막(360a, 360b)은 PE-TEOS(Plasma Enhanced- Tetra Ethyl Ortho Silicate)막으로 형성한다.
상기 제1희생절연막(350a, 350b)과 제2희생절연막(360a, 360b)으로 적층된 희생절연막의 전체 두께는 후속의 스토리지 노드의 높이에 대응하는 두께가 되도록 한다.
도 3b를 참조하면, 상기 셀 영역의 제2희생절연막(360a)과 제1희생절연막(350a) 및 식각정지막(340)을 식각하여 스토리지 노드 콘택(330)을 노출시키면서 스토리지 노드 형성 영역을 한정하는 홀(H)을 형성한다.
그런다음, 상기 홀(H)을 포함한 제2희생절연막(360a) 상에 스토리지 노드용 금속막을 증착한 후, 상기 스토리지 노드용 금속막을 식각하여 상기 홀(H)의 저면 및 측면 상에 스토리지 노드(370)를 형성한다.
이때, 상기 스토리지 노드(370)는 TiN막, W막 및 Ru막 중에서 어느 하나의 금속막으로 이루어지도록 한다.
도 3c를 참조하면, 상기 각 영역의 제2희생절연막(360a, 360b)을 일부 두께 식각하여 스토리지 노드(370)의 일부분을 노출시킨다.
이때, 상기 제2희생절연막(360a, 350b)의 식각은 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행한다.
도 3d를 참조하면, 상기 노출된 스토리지 노드(370)를 포함하여 홀(H)이 매립되도록 기판 결과물 상에 감광막(photoresist)을 도포한 후, 상기 감광막을 노광 및 현상하여 상기 주변 영역을 노출시키는 마스크패턴(PR)을 형성한 다.
그런다음, 상기 마스크패턴(PR)을 식각마스크로 이용해서 노출된 주변 영역의 제2희생절연막(360b)을 건식 식각 공정으로 제거하여 제1희생절연막(350b)을 노출시킨다.
이때, 상기 주변 영역의 제2희생절연막(360b)을 건식 식각 공정으로 진행하는 것은 상기 셀 영역의 제2희생절연막(360a) 부분의 식각을 억제하기 위함이다.
즉, 상기 주변 영역의 제2희생절연막(360b)을 습식 식각 공정으로 진행하게 되면 셀 영역의 제2희생절연막(360a) 부분도 일부 식각되기 때문에 이를 방지하기 위해 상기 주변 영역의 제2희생절연막(360b)을 건식 식각 공정으로 제거하는 것이다.
도 3e를 참조하면, 상기 셀 영역의 제2희생절연막(360a)이 각 셀(cell)들 간을 지지하고 있는 상태가 되도록 상기 노출된 주변 영역의 제1희생절연막(350b)을 포함하여 셀 영역의 제1희생절연막(350a)을 제거한다.
이때, 상기 노출된 주변 영역의 제1희생절연막(350b)을 포함하여 셀 영역의 제1희생절연막(350a) 제거는 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행한다.
도 3f를 참조하면, 상기 마스크패턴을 제거한다.
이때, 상기 마스크패턴이 제거되면서 상기 스토리지 노드(370) 사이에 남겨진 제2희생절연막(360a)이 노출하게 된다.
도 3g를 참조하면, 상기 마스크패턴의 제거로 의해 노출된 셀 영역의 제2희생절연막(360a)을 무수 HF 가스를 사용하여 제거하고, 이를 통해, 실린더형 스토리지 노드(370)를 형성한다.
이처럼, 본 발명은 희생절연막을 제1희생절연막(350a,350b)과 제2희생절연막을(360a,360b)의 적층 구조로 형성하고, 상기 희생절연막을 습식 식각 공정, 건식 식각 공정 및 무수 HF 가스를 사용한 식각 공정을 통해 제거함으로써, 희생절연막 제거시 적용되었던 린스 공정 및 건조 공정을 스킵(skip)할 수 있다.
이와 같이, 본 발명은 희생절연막을 식각하는 공정에서 린스 공정 및 건조 공정을 스킵함에 따라, 린스 공정 및 건조 공정에 의해 스토리지 노드 사이에 물반점이 생성되는 것을 원척적으로 방지할 수 있게 되어, 이를 통해, 스토리지 노드의 기울어짐 현상을 방지할 수 있다.
구체적으로, 본 발명은 상기 제1희생절연막(350a,350b)인 PSG막과 제2희생절연막(360a,360b)인 PE-TEOS막을 무수 HF 가스를 사용하여 식각 공정을 진행하게 되면 H20 H3PO4가 발생하기 때문에, 상기 제1희생절연막(350a,350b)을 습식 식각 공정으로 제거하고, 제2희생절연막(360a,360b)을 건식 식각 공정으로 제거하며, 상기 스토리지 노드 중앙부에 남겨진 제2희생절연막(360a) 부분을 무수 HF 가스를 사용하여 제거하도록 하는 것이다.
결과적으로, 본 발명은, 습식 식각 공정으로 희생절연막을 제거하는 종래 기술에 비해 린스 공정 및 건조 공정을 배제할 수 있으므로, 이를 통해, 스토리지 노드의 기울어짐 발생의 원인이 되는 물반점의 생성을 원천적으로 방지할 수 있다.
이후, 도시하지는 않았으나, 상기 실린더형 스토리지 노드 전면 상에 유전체막과 플레이트 노드를 형성하여, 이를 통해, 본 발명의 실시예에 따른 실린더형 MIM 캐패시터를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 희생절연막을 이중으로 적층되게 형성하고, 상기 희생절연막을 습식 식각 공정과 건식 식각 공정 및 무수 HF 가스를 사용하는 식각 공정을 수행하여 제거한다.
따라서, 본 발명은 희생절연막을 제거하는 식각 공정시 린스 공정 및 건조 공정을 스킵할 수 있으므로, 이를 통해, 스토리지 노드 간에 물반점 생성을 원천적으로 방지할 수 있고, 그래서, 스토리지 노드의 기울어짐 현상을 방지할 수 있게 된다.

Claims (12)

  1. 제1영역 및 제2영역으로 구획되며, 상기 각 영역에 층간절연막이 형성되고, 상기 제1영역의 층간절연막 내에 스토리지 노드 콘택이 구비된 반도체기판 상에 제1희생절연막 및 제2희생절연막을 형성하는 단계;
    상기 제1영역의 제2희생절연막과 제1희생절연막을 식각하여 상기 스토리지 노드 콘택을 노출시키는 홀을 형성하는 단계;
    상기 홀의 저면 및 측면 상에 스토리지 노드를 형성하는 단계;
    상기 각 영역의 제2희생절연막을 일부 두께 식각하여 상기 스토리지 노드의 일부분을 노출시키는 단계;
    상기 노출된 스토리지 노드를 포함하여 상기 식각된 제2희생절연막 상에 제2영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 노출된 제2영역의 제2희생절연막을 제거하여 제2영역의 제1희생절연막을 노출시키는 단계;
    상기 노출된 제2영역의 제1희생절연막을 포함하여 제1영역의 제1희생절연막을 제거하는 단계;
    상기 마스크패턴을 제거하는 단계; 및
    상기 제1영역의 제2희생절연막을 제거하여 실린더형 스토리지 노드를 형성하는 단계;
    를 포함하는 실린더형 엠아이엠 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1영역은 셀 영역이며, 제2영역은 주변 영역인 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 스토리지 노드 콘택은 폴리실리콘막으로 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 반도체기판 상에 제1희생절연막 및 제2희생절연막을 형성하기 전에 상기 스토리지 노드 콘택을 포함하여 층간절연막 상에 식각정지막을 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  5. 제 4 항에 있어서,
    상기 식각정지막은 질화막을 사용하여 700∼900Å 두께로 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 제1희생절연막은 PSG막, O3-TEOS막, O3-USG막 및 SOD막 중에서 어느 하나의 막으로 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  7. 제 1 항에 있어서,
    상기 제2희생절연막은 PE-TEOS막으로 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  8. 제 1 항에 있어서,
    상기 스토리지 노드는 TiN막, W막 및 Ru막 중에서 어느 하나의 금속막으로 형성하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  9. 제 1 항에 있어서,
    상기 각 영역의 제2희생절연막 일부 두께 식각은 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  10. 제 1 항에 있어서,
    상기 노출된 제2영역의 제2희생절연막 제거는 건식 식각 공정으로 수행하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  11. 제 1 항에 있어서,
    상기 노출된 제2영역의 제1희생절연막을 포함하여 제1영역의 제1희생절연막 제거는 NH4F:HF:H2O의 비율이 17:1.7:81.3인 혼합용액을 사용하여 습식 식각 공정으로 수행하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
  12. 제 1 항에 있어서,
    상기 제1영역의 제2희생절연막 제거는 무수 HF 가스를 사용하여 수행하는 것을 특징으로 하는 실린더형 엠아이엠 캐패시터 형성방법.
KR1020070012364A 2007-02-06 2007-02-06 실린더형 엠아이엠 캐패시터 형성방법 Expired - Fee Related KR100849066B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070012364A KR100849066B1 (ko) 2007-02-06 2007-02-06 실린더형 엠아이엠 캐패시터 형성방법
US11/965,901 US7846809B2 (en) 2007-02-06 2007-12-28 Method for forming capacitor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070012364A KR100849066B1 (ko) 2007-02-06 2007-02-06 실린더형 엠아이엠 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR100849066B1 true KR100849066B1 (ko) 2008-07-30

Family

ID=39676527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070012364A Expired - Fee Related KR100849066B1 (ko) 2007-02-06 2007-02-06 실린더형 엠아이엠 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US7846809B2 (ko)
KR (1) KR100849066B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101022671B1 (ko) * 2008-11-20 2011-03-22 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
JP2013026599A (ja) * 2011-07-26 2013-02-04 Elpida Memory Inc 半導体装置の製造方法
JP6199155B2 (ja) * 2013-10-30 2017-09-20 株式会社Ｓｃｒｅｅｎホールディングス 犠牲膜除去方法および基板処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002010A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 커패시터의 저장 전극 형성 방법
KR20040060129A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR20050073211A (ko) * 2004-01-09 2005-07-13 삼성전자주식회사 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법
KR20060029731A (ko) * 2004-10-01 2006-04-07 삼성전자주식회사 반도체 장치의 제조 방법
KR20060068199A (ko) * 2004-12-16 2006-06-21 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5552334A (en) * 1996-01-22 1996-09-03 Vanguard International Semiconductor Company Method for fabricating a Y-shaped capacitor in a DRAM cell
KR100244288B1 (ko) * 1997-06-05 2000-02-01 김영환 반도체소자의 커패시터 제조방법
US5918217A (en) * 1997-12-10 1999-06-29 Financial Engines, Inc. User interface for a financial advisory system
US6077742A (en) * 1998-04-24 2000-06-20 Vanguard International Semiconductor Corporation Method for making dynamic random access memory (DRAM) cells having zigzag-shaped stacked capacitors with increased capacitance
US6342419B1 (en) * 1999-04-19 2002-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM capacitor and a method of fabricating the same
US6200898B1 (en) * 1999-10-25 2001-03-13 Vanguard International Semiconductor Corporation Global planarization process for high step DRAM devices via use of HF vapor etching
US7058947B1 (en) * 2000-05-02 2006-06-06 Microsoft Corporation Resource manager architecture utilizing a policy manager
US7111297B1 (en) * 2000-05-02 2006-09-19 Microsoft Corporation Methods and architectures for resource management
JP4651169B2 (ja) * 2000-08-31 2011-03-16 富士通株式会社 半導体装置及びその製造方法
US20020059512A1 (en) * 2000-10-16 2002-05-16 Lisa Desjardins Method and system for managing an information technology project
US7231461B2 (en) * 2001-09-14 2007-06-12 International Business Machines Corporation Synchronization of group state data when rejoining a member to a primary-backup group in a clustered computer system
KR100548553B1 (ko) * 2002-12-26 2006-02-02 주식회사 하이닉스반도체 캐패시터 형성 방법
US20060179136A1 (en) * 2002-12-27 2006-08-10 Loboz Charles Z Accuracy of the estimation of computer resource usage
US20040193476A1 (en) * 2003-03-31 2004-09-30 Aerdts Reinier J. Data center analysis
KR100546363B1 (ko) 2003-08-13 2006-01-26 삼성전자주식회사 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법
KR100553839B1 (ko) * 2003-11-27 2006-02-24 삼성전자주식회사 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법
US7991889B2 (en) * 2004-05-07 2011-08-02 Alcatel-Lucent Usa Inc. Apparatus and method for managing networks having resources having reduced, nonzero functionality
KR100546936B1 (ko) * 2004-10-21 2006-01-26 주식회사 하이닉스반도체 반도체 메모리 소자의 금속배선 형성방법
US7707288B2 (en) * 2005-01-06 2010-04-27 International Business Machines Corporation Automatically building a locally managed virtual node grouping to handle a grid job requiring a degree of resource parallelism within a grid environment
US20060161444A1 (en) * 2005-01-18 2006-07-20 Microsoft Corporation Methods for standards management
KR100752642B1 (ko) * 2005-02-02 2007-08-29 삼성전자주식회사 반도체소자의 커패시터 제조방법
JP4945935B2 (ja) * 2005-06-22 2012-06-06 日本電気株式会社 自律運用管理システム、自律運用管理方法及びプログラム
US20070067296A1 (en) * 2005-08-19 2007-03-22 Malloy Patrick J Network capacity planning
JP4760491B2 (ja) * 2005-12-08 2011-08-31 株式会社日立製作所 イベント処理システム、イベント処理方法、イベント処理装置、及び、イベント処理プログラム
US7412448B2 (en) * 2006-05-17 2008-08-12 International Business Machines Corporation Performance degradation root cause prediction in a distributed computing system
KR100808597B1 (ko) * 2006-10-31 2008-02-29 주식회사 하이닉스반도체 Ｍｉｍ 캐패시터 형성방법
US20080295100A1 (en) * 2007-05-25 2008-11-27 Computer Associates Think, Inc. System and method for diagnosing and managing information technology resources
US7958393B2 (en) * 2007-12-28 2011-06-07 International Business Machines Corporation Conditional actions based on runtime conditions of a computer system environment

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002010A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 커패시터의 저장 전극 형성 방법
KR20040060129A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
KR20050073211A (ko) * 2004-01-09 2005-07-13 삼성전자주식회사 반도체 메모리에서의 식각정지막을 이용한 커패시터형성방법
KR20060029731A (ko) * 2004-10-01 2006-04-07 삼성전자주식회사 반도체 장치의 제조 방법
KR20060068199A (ko) * 2004-12-16 2006-06-21 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법

Also Published As

Publication number Publication date
US7846809B2 (en) 2010-12-07
US20080188056A1 (en) 2008-08-07

Similar Documents

Publication Publication Date Title
US6930014B2 (en) Method of forming semiconductor device capacitor bottom electrode having cylindrical shape
US20080242042A1 (en) Method for fabricating a capacitor in a semiconductor device
CN101335242A (zh) 半导体器件的制造方法
KR20040078828A (ko) 반도체소자의 캐패시터 형성방법
US7018892B2 (en) Semiconductor capacitor structure and method for manufacturing the same
KR100849066B1 (ko) 실린더형 엠아이엠 캐패시터 형성방법
US7951682B2 (en) Method for fabricating capacitor in semiconductor device
KR20090099775A (ko) 기둥형 전하저장전극을 구비한 캐패시터의 제조 방법
US7498267B2 (en) Method for forming semiconductor memory capacitor without cell-to-cell bridges
US8247885B2 (en) Semiconductor device having capacitors fixed to support patterns and method for manufacturing the same
US8163623B2 (en) Using a mesh to form a lower electrode in a capacitor
KR101035395B1 (ko) 반도체 소자의 제조방법
US8153486B2 (en) Method for fabricating capacitor
JP5000084B2 (ja) 導電パッドのシリンダースタックキャパシタにおけるストレージノード、半導体素子及び半導体素子の製造方法
KR20080000843A (ko) 반도체 소자의 제조 방법
KR100842911B1 (ko) 반도체 소자의 캐패시터 형성방법
US7361547B2 (en) Method for forming a capacitor for use in a semiconductor device
KR101062833B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR100863521B1 (ko) 원통형 전하저장전극을 구비하는 캐패시터 제조 방법
KR20060023004A (ko) 반도체소자의 콘택 플러그 형성 방법
KR101159719B1 (ko) 반도체 소자의 커패시터 제조 방법
KR101044005B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100866127B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20090026597A (ko) 반도체 소자의 캐패시터 형성방법
KR20060071939A (ko) 반도체 소자의 캐패시터 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130724

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130724

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000