KR100840475B1

KR100840475B1 - Metal wiring formation method of semiconductor device

Info

Publication number: KR100840475B1
Application number: KR1020060122006A
Authority: KR
Inventors: 김정호
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2006-12-05
Filing date: 2006-12-05
Publication date: 2008-06-20
Anticipated expiration: 2026-12-05

Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 이중상감법을 사용하는 금속배선 형성공정에서 구리 CMP 공정 후 발생하는 스크래치를 제거할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device capable of removing scratches generated after a copper CMP process in a metal wiring forming process using a double damascene method. will be.

본 발명의 반도체 소자의 금속배선 형성방법은 비아 컨택홀과 트렌치 패턴이 형성된 반도체 기판에 구리막을 형성한 후 CMP 공정을 진행하는 제1 단계; 배리어 금속막을 증착하는 제2 단계; 사진/식각 공정을 진행하는 제3 단계; 실리콘질화막과 층간 절연막을 증착하는 제4 단계; 및 사진/식각 공정을 진행하여 비아 컨택홀과 트렌치 패턴을 형성하고나서 구리막을 형성한 후 CMP 공정을 진행하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.The method for forming metal wirings of a semiconductor device according to the present invention includes a first step of performing a CMP process after forming a copper film on a semiconductor substrate on which via contact holes and trench patterns are formed; Depositing a barrier metal film; A third step of performing a photo / etch process; Depositing a silicon nitride film and an interlayer insulating film; And a fifth step of forming a via contact hole and a trench pattern by performing a photo / etching process and then forming a copper film and then performing a CMP process.

본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면 구리 CMP 공정 후 발생하는 스크래치를 후속 공정에서 제거함으로써 반도체 소자의 특성 및 수율을 향상시킬 수 있는 효과가 있다.According to the method for forming metal wirings of the semiconductor device according to the present invention, the scratches generated after the copper CMP process are removed in a subsequent process, thereby improving the characteristics and yield of the semiconductor device.

이중상감법, CMP(chemicalmechanical polish), 스크래치, 배리어 금속 Double Inlay, Chemical Mechanical Polish (CMP), Scratch, Barrier Metal

Description

Metallization method of semiconductor device {Metallization method of semiconductor device}

도 1a 내지 도 1d는 종래의 금속배선 형성방법에 따른 반도체 기판의 공정별 단면도,1A to 1D are cross-sectional views of processes of a semiconductor substrate according to a conventional metallization method;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법의 공정별 단면도.2A to 2F are cross-sectional views of processes of forming a metal wiring of a semiconductor device according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 구리막 20 : 실리콘질화막10 copper film 20 silicon nitride film

30 : 층간 절연막 40 : 배리어 금속막30 interlayer insulating film 40 barrier metal film

50 : 감광막50: photosensitive film

최근 동작속도가 빠르고 고신뢰성의 반도체 소자를 제조하기 위해 종래의 알루미늄보다 비저항이 낮은 구리를 배선재료로 사용하는 추세이다. 그러나 구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 이중상감법(dual damascene)에 의하여 패터닝되는 것이 일반적이다. Recently, in order to manufacture a semiconductor device having a high operating speed and high reliability, copper having a lower resistivity than conventional aluminum is used as a wiring material. However, copper wiring is generally patterned by a dual damascene because it is difficult to etch by conventional dry etching.

이중상감법은 층간 절연막에 금속배선 및 콘택홀을 위한 패터닝이 함께 진행된 후에 배선을 위한 금속층을 상기 금속배선 및 콘택홀에 매립하고 불필요한 부분의 금속층을 CMP(chemical mechanical polish, 이하 'CMP'라 한다) 공정에 의하여 제거하여 배선을 형성하는 공정을 말한다.In the double damascene method, after the metallization and the contact hole are patterned together in the interlayer insulating film, the metal layer for the wiring is embedded in the metallization and the contact hole, and the metal layer of the unnecessary portion is referred to as chemical mechanical polish (CMP). Refers to the process of removing and forming the wiring by the process.

그러나 상기 CMP 공정은 연마입자가 포함된 슬러리를 주입하면서 연마패드를 사용하여 피가공막을 연마하므로 공정 수행 후 피가공막상에 스크래치(scratch) 등이 발생하기 쉽다. However, since the CMP process grinds the film to be processed using a polishing pad while injecting a slurry containing abrasive particles, scratches and the like easily occur on the film after the process is performed.

이러한 스크래치는 금속막 패턴 형성 등과 같은 후속 공정의 진행시에 레지듀(residue)를 유발하게 되며, 특히 이러한 레지듀는 금속 배선 간의 브리지(bridge) 등이 발생하여 반도체 소자의 불량의 원인이 된다.Such a scratch causes a residue during a subsequent process such as forming a metal film pattern, and in particular, such a residue may cause a bridge between metal wires and a defect of a semiconductor device.

도 1a 내지 도 1d는 종래의 금속배선 형성방법에 따른 반도체 기판의 공정별 단면도이다.1A through 1D are cross-sectional views of processes of a semiconductor substrate according to a conventional metallization method.

첨부된 도 1a에 도시한 바와 같이, 이중상감법에 의하여 비아 컨택홀과 트렌치 패턴이 형성된 반도체 기판에 구리막(10)이 형성된다. 이후 구리 CMP 공정이 수행되어 비아 컨택홀과 트렌치 패턴 내부에 매립된 구리금속을 제외한 부분의 구리금속은 제거됨으로써 구리금속 배선이 형성된다.(도 1b 참조)As shown in FIG. 1A, a copper film 10 is formed on a semiconductor substrate on which a via contact hole and a trench pattern are formed by a double damascene method. Afterwards, a copper CMP process is performed to remove the copper metal except for the copper metal embedded in the via contact hole and the trench pattern, thereby forming a copper metal wiring (see FIG. 1B).

첨부된 도 1c에 도시한 바와 같이, 소정 두께의 실리콘질화막(20)과 층간 절연막(30)이 증착된 후 다시 상부 금속 배선을 위한 비아 컨택홀과 트렌치를 패터닝하고나서 구리막(10)이 형성된다. 이후 구리 CMP 공정이 수행되어 비아 컨택홀과 트렌치 패턴 내부에 매립된 구리금속을 제외한 부분의 구리금속은 제거됨으로써 상부 구리금속 배선이 형성된다.(도 1d 참조)As shown in FIG. 1C, after the silicon nitride film 20 and the interlayer insulating film 30 of a predetermined thickness are deposited, the via contact hole and the trench for the upper metal wiring are patterned, and then the copper film 10 is formed. do. Afterwards, a copper CMP process is performed to remove the copper metal except for the copper metal embedded in the via contact hole and the trench pattern, thereby forming the upper copper metal wiring (see FIG. 1D).

그러나 종래의 금속배선 형성방법은 구리 CMP 공정이 진행된 후 스크래치(도 1b의 'A' 부분)가 발생하고, 이러한 스크래치에 의하여 후속 공정인 상부 금속 배선의 구리 CMP 공정에서 레지듀(도 1d의 'B' 부분)가 유발되고 금속 배선 간의 브리지 등으로 전이되어 반도체 소자의 특성 및 수율을 감소시키는 문제점이 있다.However, in the conventional metal wire forming method, a scratch (the 'A' portion of FIG. 1B) occurs after the copper CMP process is performed, and the resist is used in the copper CMP process of the upper metal wiring, which is a subsequent process by the scratch. B 'portion) is induced and is transferred to the bridge between the metal wiring and the like to reduce the characteristics and yield of the semiconductor device.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 이중상감법을 사용하는 금속배선 형성공정에서 구리 CMP 공정 후 발생하는 스크래치를 제거할 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of removing scratches generated after a copper CMP process in a metal wiring forming process using a double damascene method. There is this.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은 비아 컨택홀과 트렌치 패턴이 형성된 반도체 기판에 구리막을 형성한 후 CMP 공정을 진행하는 제1 단계; 배리어 금속막을 증착하는 제2 단계; 사진/식각 공정을 진행하는 제3 단계; 실리콘질화막과 층간 절연막을 증착하는 제4 단계; 및 사진/식각 공정을 진행하여 비아 컨택홀과 트렌치 패턴을 형성하고나서 구리막을 형성한 후 CMP 공정을 진행하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.The method for forming metal wirings of the semiconductor device of the present invention for achieving the above object is a first step of performing a CMP process after forming a copper film on a semiconductor substrate formed with a via contact hole and a trench pattern; Depositing a barrier metal film; A third step of performing a photo / etch process; Depositing a silicon nitride film and an interlayer insulating film; And a fifth step of forming a via contact hole and a trench pattern by performing a photo / etching process and then forming a copper film and then performing a CMP process.

또한, 상기 제2 단계는 배리어 금속막으로 100 ~ 200Å 두께의 Ta 금속을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.The second step is a metal wiring forming method of a semiconductor device, characterized in that using a Ta metal of 100 ~ 200 100 thickness as a barrier metal film.

또한, 상기 제3 단계는 배리어 금속막을 건식식각으로 제거한 후 금속간 절연막의 과도식각을 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.In the third step, the barrier metal film may be removed by dry etching, and then the etching process of the intermetallic insulating film may be performed.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법의 공정별 단면도이다.2A to 2F are cross-sectional views of processes of forming a metal wiring of a semiconductor device according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다.The method for forming metal wirings of a semiconductor device according to an exemplary embodiment of the present invention includes first to fifth steps.

첨부된 도 2a 를 참조하면, 상기 제1 단계는 비아 컨택홀(via contact hole)과 트렌치(trench) 패턴이 형성된 반도체 기판에 구리막(10)을 형성한 후 CMP 공정을 진행하는 단계이다. 더욱 상세하게 설명하면, 하부 금속배선(도시되지 않음)이 형성된 반도체 기판상에 층간절연막(30)을 증착하고나서 사진/식각 공정을 진행하여 비아 컨택홀과 트렌치 패턴을 형성하는 단계이다.Referring to FIG. 2A, the first step is a CMP process after forming a copper film 10 on a semiconductor substrate on which a via contact hole and a trench pattern are formed. In more detail, after the interlayer insulating layer 30 is deposited on the semiconductor substrate on which the lower metal wiring (not shown) is formed, the photolithography process is performed to form the via contact hole and the trench pattern.

이때 상기 층간절연막(30)은 소정 두께의 제1절연막, 식각정지막, 제2절연막이 순차로 적층된 다중층(도시되지 않음)으로 구성될 수 있다. 여기서 식각정지막은 후술되는 트렌치 패터닝 스텝에서 식각 선택비가 높은 층으로서, 식각 정지 층(etch stop layer)으로서 역할을 수행한다. In this case, the interlayer insulating film 30 may be composed of multiple layers (not shown) in which a first insulating film, an etch stop film, and a second insulating film having a predetermined thickness are sequentially stacked. The etch stop layer is a layer having a high etching selectivity in the trench patterning step to be described later, and serves as an etch stop layer.

상기 사진/식각 공정은 상기 반도체 기판에 비아 콘택홀 및 트렌치 패턴을 형성하는 단계이다. 즉, 비아 사진 공정을 진행하여 상기 층간절연막 상부에 비아 마스크 패턴을 형성하고 비아 식각 공정을 진행하여 비아 콘택홀을 형성하는 비아 패터닝 스텝과, 트렌치 사진 공정을 진행하여 상기 층간절연막 상부에 트렌치 마스크 패턴을 형성하고 트렌치 식각 공정을 진행하여 트렌치를 형성하는 트렌치 패터닝 스텝이 있다. The photo / etch process is a step of forming via contact holes and trench patterns in the semiconductor substrate. In other words, a via patterning process is performed on the interlayer insulating layer by a via photolithography process, a via patterning step of forming a via contact hole by a via etching process, and a trench photolithography process. There is a trench patterning step of forming a trench by forming a trench and performing a trench etching process.

따라서 본발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법은 상기 비아 패터닝 스텝을 트렌치 패터닝 스텝 보다 먼저 수행하는 방법(via first 방식)에 의하여 수행하거나, 상기 트렌치 패터닝 스텝을 비아 패터닝 스텝 보다 먼저 수행하는 방법(trench first 방식)에 의하여 수행될 수 있다.Therefore, the method for forming a metal wiring of a semiconductor device according to an embodiment of the present invention is performed by a method of performing the via patterning step before the trench patterning step (via first method), or the trench patterning step before the via patterning step. It may be performed by a method of performing (trench first).

이후 구리막을 형성하는 스텝과 구리 CMP 스텝이 수행된다. 상기 구리막(10)은 CVD(chemical vapor deposition) 방식으로 형성되거나 전기화학적도금(electro chemical plating, 이하 'ECP'라 한다) 방식으로 형성될 수 있다. 예를 들어 ECP 방식으로 형성하는 경우, 먼저 배리어 금속막(도시되지 않음)을 증착한 후 시드 구리막(도시되지 않음)을 증착한다. Thereafter, a step of forming a copper film and a copper CMP step are performed. The copper layer 10 may be formed by chemical vapor deposition (CVD) or electrochemical plating (hereinafter referred to as 'ECP'). For example, in the case of forming by the ECP method, a barrier metal film (not shown) is first deposited and then a seed copper film (not shown) is deposited.

상기 배리어 금속막은 구리의 확산을 방지하기 위한 것으로서, 주로 Ti, TiN 또는 이들의 적층 구조를 사용한다. 상기 시드 구리막은 ECP 스텝에서 시드(seed) 층으로서 역할을 한다. The barrier metal film is used to prevent diffusion of copper, and mainly uses Ti, TiN, or a stacked structure thereof. The seed copper film serves as a seed layer in the ECP step.

이후 ECP 스텝을 수행함으로써 비아 컨택홀 및 트렌치 패턴 내부에 구리 금속이 매립된다.(도 2a 참조) 그리고나서 상기 구리막이 형성된 반도체 기판을 CMP 공정에 의하여 금속 배선형성부위 이외의 구리막 및 금속 배리어막을 제거함으로써 금속 배선 패턴을 형성한다.Subsequently, the copper metal is embedded in the via contact hole and the trench pattern by performing the ECP step (see FIG. 2A). Then, the copper substrate and the metal barrier layer other than the metal interconnection formation region are formed by the CMP process. By removing, a metal wiring pattern is formed.

첨부된 도 2b를 참조하면, 상기 제2 단계는 배리어 금속막(40)을 증착하는 단계이다. 상기 배리어 금속막(40)은 구리금속 원자의 확산 방지막으로서 역할을 수행할 수 있는 타이타늄(Ti)이나 탄탈륨(Ta) 금속을 사용하는 것이 바람직하다.Referring to FIG. 2B, the second step is to deposit the barrier metal film 40. The barrier metal film 40 preferably uses titanium (Ti) or tantalum (Ta) metal, which may serve as a diffusion preventing film of copper metal atoms.

첨부된 도 2c 또는 도 2d를 참조하면, 상기 제3 단계는 사진/식각 공정을 진행하는 단계이다. 즉 사진/식각 공정을 진행하여 금속 배선의 상부에 감광막(50)을 패터닝하고나서 식각 공정을 진행하는 단계이다.2C or 2D, the third step is a step of performing a photo / etch process. That is, the photolithography process is performed to pattern the photoresist film 50 on the upper portion of the metal wiring, and then the etching process is performed.

상기 식각 공정은 금속 배선의 상부에 감광막(50)을 마스크로 하여 상기 배리어 금속막(40)과 층간절연막(30)을 식각하는 스텝이다. 이러한 식각 공정에 의하여 스크래치가 제거되는 것이다.In the etching process, the barrier metal film 40 and the interlayer insulating film 30 are etched using the photosensitive film 50 as a mask on the metal wiring. Scratch is removed by this etching process.

첨부된 도 2e를 참조하면, 상기 제4 단계는 실리콘질화막(20)과 층간 절연막(30)을 증착하는 단계이다. 상기 실리콘질화막(20)은 구리 금속 원자의 확산 방지막으로서의 역할 및 후술되는 사진/식각 공정에서 식각 방지막으로서의 역할을 수행할 목적으로 증착되는 것이다. 또한 이 단계에서 증착되는 층간 절연막(30)도 전술한 바와 같이 소정 두께의 제1절연막, 식각정지막, 제2절연막이 순차로 적층된 다중층으로 구성될 수 있다. Referring to FIG. 2E, the fourth step is depositing the silicon nitride film 20 and the interlayer insulating film 30. The silicon nitride film 20 is deposited to serve as an anti-diffusion film of copper metal atoms and as an anti-etching film in a photo / etch process to be described later. In addition, as described above, the interlayer insulating film 30 deposited in this step may also be configured as a multilayer in which a first insulating film, an etch stop film, and a second insulating film having a predetermined thickness are sequentially stacked.

첨부된 도 2f를 참조하면, 상기 제5 단계는 사진/식각 공정을 진행하여 비아 컨택홀과 트렌치 패턴을 형성하고나서 구리막(10)을 형성한 후 CMP 공정을 진행하는 단계이다. 따라서 상기 제1 단계에서 설명한 바와 마찬가지로 진행되므로 상세한 설명은 생략하기로 한다.Referring to FIG. 2F, the fifth step is a photo / etch process to form a via contact hole and a trench pattern, and then a copper film 10 to form a CMP process. Therefore, as described above in the first step, the detailed description will be omitted.

따라서 본 발명의 일실시예에 따른 반도체 소자의 금속배선 형성방법은 상기 제3 단계의 배리어 금속막(40)과 층간절연막(30) 식각 스텝에서 스크래치가 제거되어, 스크래치에 의하여 유발되는 배선 간 브릿지를 방지할 수 있는 것이다.Therefore, in the method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention, the scratches are removed in the etching step of the barrier metal film 40 and the interlayer insulating film 30 of the third step, and the inter-wire bridge caused by the scratch is caused. It can prevent.

본 발명의 다른 일실시예에 따른 반도체 소자의 금속배선 형성방법에서, 상기 제2 단계는 배리어 금속막으로 100 ~ 200Å 두께의 Ta 금속을 사용하는 것이 바람직하다.In the method for forming metal wirings of a semiconductor device according to another embodiment of the present invention, the second step is preferably using a Ta metal of 100 ~ 200 100 thickness as a barrier metal film.

본 발명의 또 다른 일실시예에 따른 반도체 소자의 금속배선 형성방법에서, 상기 제3 단계는 배리어 금속막을 건식식각으로 제거한 후 금속간 절연막의 과도식각을 수행하는 것이 바람직하다.In the method of forming a metal interconnection of a semiconductor device according to another embodiment of the present invention, the third step is preferably to perform a dry etching of the intermetallic insulating film after removing the barrier metal film by dry etching.

따라서 상기 배리어 금속막은 CMP 공정에서 발생한 스크래치의 굴곡된 표면을 평탄화하면서 증착되고, 후속되는 식각 공정에서 상기 배리어 금속막을 식각하고나서, 절연막과 동일한 선택비를 갖는 식각 조건에 의하여 스크래치 부위의 배리어 금속막이 과도 식각됨으로써 스크래치의 굴곡이 제거되는 것이다.Therefore, the barrier metal film is deposited while planarizing the curved surface of the scratch generated in the CMP process, and after etching the barrier metal film in a subsequent etching process, the barrier metal film of the scratch region is etched by etching conditions having the same selectivity as the insulating film. By over-etching, the curvature of the scratch is removed.

상기 과도식각 공정에서 배리어 금속막과 절연막의 식각율이 동일하게 하기 위해서는 식각 가스로 아르곤(Ar) 가스를 주로 사용하여 물리적인 스퍼터링 방식으 로 식각하는 것이 바람직하다.In order to make the etching rate of the barrier metal layer and the insulating layer the same in the transient etching process, it is preferable to etch by physical sputtering using argon (Ar) gas as an etching gas.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It will be apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속배선 형성방법에 의하면 구리 CMP 공정 후 발생하는 스크래치를 후속 공정에서 제거함으로써 반도체 소자의 특성 및 수율을 향상시킬 수 있는 효과가 있다.As described in detail above, according to the method for forming metal wirings of the semiconductor device according to the present invention, the scratches generated after the copper CMP process are removed in a subsequent process, thereby improving the characteristics and the yield of the semiconductor device.

Claims

Performing a CMP process after forming a copper film on a semiconductor substrate having via contact holes and trench patterns formed thereon; Depositing a barrier metal film; Performing a photo / etch process to pattern the photoresist film on the upper portion of the metal wiring, and then etching the barrier metal film and a portion of the interlayer insulating film under the barrier metal film using the photoresist as a mask; Depositing a silicon nitride film and an interlayer insulating film; And a fifth step of forming a via contact hole and a trench pattern by performing a photo / etching process, and then forming a copper film and then performing a CMP process.

2. The method of claim 1, wherein the second step uses Ta metal having a thickness of about 100 to about 200 microns as a barrier metal film.

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