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KR100850216B1 - 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 - Google Patents

더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 Download PDF

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KR100850216B1
KR100850216B1 KR1020070065658A KR20070065658A KR100850216B1 KR 100850216 B1 KR100850216 B1 KR 100850216B1 KR 1020070065658 A KR1020070065658 A KR 1020070065658A KR 20070065658 A KR20070065658 A KR 20070065658A KR 100850216 B1 KR100850216 B1 KR 100850216B1
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KR
South Korea
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pattern
mask
capping layer
region
layer
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KR1020070065658A
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Inventor
이두열
곽판석
정성곤
이중현
이석주
고차원
이지영
Original Assignee
삼성전자주식회사
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Abstract

패턴 밀도 및 패턴 폭이 서로 다른 영역에서 동시에 더블 패터닝 공정에 의해 미세 패턴을 형성하는 반도체 소자의 미세 패턴 형성 방법에 관하여 개시한다. 기판의 제1 영역에서는 제1 패턴 밀도를 가지고 제2 영역에서는 제2 패턴 밀도를 가지는 복수의 제1 마스크 패턴을 피식각막 위에 형성한다. 제1 영역에서는 2 개의 제1 마스크 패턴 사이의 스페이스를 채우는 제1 캡핑층 패턴을 형성하고, 제2 영역에서는 2 개의 제1 마스크 패턴 사이의 스페이스 내에서 리세스 영역이 남도록 제1 마스크 패턴의 측벽을 덮는 제2 캡핑층 패턴과, 리세스 영역 내에서 제1 마스크 패턴과 동일 레벨상에 위치되는 복수의 제2 마스크 패턴을 형성한다. 제1 캡핑층 패턴 및 제2 캡핑층 패턴으로 이루어지는 제1 패턴과, 제1 마스크 패턴 및 제2 마스크 패턴으로 이루어지는 제2 패턴 중 선택된 하나의 패턴이 남도록 나머지 하나의 패턴을 제거한다. 선택된 하나의 패턴을 식각 마스크로 이용하여 피식각막을 식각한다.
더블 패터닝, 캡핑층, 과도식각 버퍼층, 배선 라인, 다마신

Description

더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴 형성 방법{Method of forming fine patterns of semiconductor device using double patterning process}
도 1a 내지 도 1k는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 제3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명의 제3 실시예의 변형예인 제 4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판, 112: 제1 식각저지층, 114: 피식각막, 114a: 피식각막 패턴, 114h: 개구, 116: 제2 식각저지층, 122: 하드마스크층, 122a: 하드마스크 패턴, 124: 과도식각 버퍼층, 124a: 과도식각 버퍼층 패턴, 130: 제1 마스크층, 130a: 제1 마스크 패턴, 140: 제1 캡핑층, 140a: 제1 캡핑층 패턴, 142: 제2 캡핑층, 142a: 제2 캡핑층 패턴, 142a-1: 제2 캡핑층 수직 패턴, 142a-2: 제2 캡핑층 저면부, 144: 리세스 영역, 150: 제2 마스크층, 150a: 제2 마스크 패턴, 152: 반사방지막, 154: 포토레지스트 패턴, 210: 배리어막, 212: 금속막, 220: 배선 라인, 342: 제3 캡핑층, 342a: 제3 캡핑층 패턴, 342a-1: 제3 캡핑층 수직 패턴, 342a-2: 제3 캡핑층 저면부, 344: 리세스, 350: 제2 마스크층, 350a: 제2 마스크 패턴, 360: 마스크 패턴, 362: 반사방지막 패턴, 364: 포토레지스트 패턴, 370: 제4 캡핑층, 370a: 제4 캡핑층 패턴.
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 더블 패터닝 (double patterning) 공정에 의해 형성되는 미세 피치의 하드마스크 패턴을 이용하는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여는 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여는 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 최근, 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 반도체 소자 구현에 필요한 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 특히, 기판상에 라인 앤드 스페이스 패턴 (line and space pattern, 이하, "L/S 패턴"이라 함) 형성을 위한 포토리소그래피 공정에 있어서 해상 한계로 인하여 미세 피치를 가지는 원하는 패턴을 형성하는 데 한계가 있다.
상기와 같은 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여, 더블 패터닝 공정을 이용하여 미세 피치를 가지는 하드마스크 패턴을 형성하는 방법들이 제안되었다.
그러나, 반도체 기판상의 셀 어레이 영역에서와 같이 패턴 밀도가 비교적 높은 영역과, 주변회로 영역 또는 코어 영역과 같이 패턴 밀도가 비교적 낮은 영역에 동시에 소정의 패턴을 형성하고자 할 때, 패턴 밀도가 높은 영역에서만 선택적으로 더블 패터닝 공정이 적용될 수 있도록 하기 위하여 형성하고자 하는 패턴을 각 영역별로 서로 다른 피치로 형성할 수 있는 더블 패터닝 공정을 개발할 필요가 있다. 더블 패터닝 공정을 적용하는 데 있어서, 형성하고자 하는 패턴 밀도 또는 패턴의 폭(width)이 서로 다른 각 영역에서 서로 다른 피치의 패턴을 동시에 형성하는 경우에도, 각 영역에서의 패턴 밀도 또는 패턴의 폭 차이로 인해 야기될 수 있는 각 영역에서의 식각율 차이 및 식각 깊이 차이에 따른 문제들을 극복할 수 있는 새로운 더블 패터닝 공정 개발이 요구된다.
또한, 최근 요구되는 초고집적 반도체 소자 제조를 위하여 미세 피치로 반복 형성되는 복수의 배선 라인을 형성할 필요가 있으며, 상기 복수의 배선 라인에서 상호 인접한 배선 라인들 사이의 스페이스 폭은 점차 감소되고 있다. 그리고, 상기 배선 라인의 재료로서 비저항이 낮은 Cu를 이용하는 추세이다. 통상적으로, Cu막 패턴을 형성하고자 하는 경우에는 먼저 절연막에 음각의 배선 라인 패턴이 형성된 절연막 패턴을 형성한 후 상기 음각의 패턴 내에 Cu를 채우는 다마신 공정을 이용하게 된다. 그러나, 초고집적 반도체 소자에 필요한 미세 피치로 반복 형성되는 복수의 Cu막 패턴을 형성하고자 하는 경우, 배선 라인간 스페이스의 폭이 수 내지 수 십 nm 정도로 매우 작아서, 더블 패터닝 공정을 이용하는 경우에 상기 배선 라인간 스페이스에 대응하는 폭을 가지는 절연막 패턴을 구현하는 것은 매우 어렵다. 또한, 예를 들면 셀 어레이 영역에서와 같이 미세 피치로 반복 형성되는 매우 작은 치수의 폭을 가지는 배선 패턴들과 주변회로 영역에서와 같이 다양한 크기를 가지는 회로 패턴들을 절연막에 음각 패턴으로 동시에 구현하기는 더욱 어렵다. 따라서, 종래 기술을 이용하여 음각 패턴을 이용한 Cu막 패턴을 형성하고자 할 때 초고집적화된 반도체 소자에서 필요로 하는 복수의 배선 라인을 형성하는 데 한계가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 포토리소그래피 공정에서의 해상 한계를 극복할 수 있는 미세 피치의 패턴을 구현하기 위한 더블 패터닝 공정을 이용하여 동일한 기판상에 다양한 크기 및 다양한 피치의 패턴을 동시에 형성하는 데 있어서, 패턴 밀도 또는 패턴 폭이 서로 다른 각 영역에서 패턴 밀도 또는 패턴 폭 차이로 인해 야기될 수 있는 문제들을 방지하면서 원하는 패턴을 형성할 수 있고, 양각 패턴 형성 방법에 의해 패턴 형성이 가능한 막을 패터닝할 때 사용되는 양각의 배선 패턴 형성용 레이아웃을 그대로 이용하여 다마신 공정에 의해 미세 피치로 반복 형성되는 복수의 배선 라인을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서는 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성한다. 상기 제1 영역에서는 제1 패턴 밀도를 가지고 상기 제2 영역에서는 제2 패턴 밀도를 가지는 복수의 제1 마스크 패턴을 상기 피식각막 위에 형성한다. 상기 제1 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스를 채우는 제1 캡핑층 패턴을 형성하고, 제2 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에서 소정 폭의 리세스 영역이 남도록 상기 제1 마스크 패턴의 측벽을 덮는 제2 캡핑층 패턴과, 상기 제2 캡핑층 패턴상의 상기 리세스 영역 내에서 상기 제1 마스크 패턴과 동일 레벨상에 위치되는 복수의 제2 마스크 패턴을 형성한다. 상기 제1 캡핑층 패턴 및 제2 캡핑층 패턴으로 이루어지는 제1 패턴과, 상기 제1 마스크 패턴 및 제2 마스크 패턴으로 이루어지는 제2 패턴 중 선택된 하나의 패턴이 남도록 나머지 하나의 패턴을 제거한다. 상기 선택된 하나의 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각한다.
본 발명의 일 예에 따른 반도체 소자의 미세 패턴 형성 방법에서, 상기 제1 캡핑층 패턴, 제2 캡핑층 패턴, 및 제2 마스크 패턴을 형성하기 위하여, 먼저 상기 제1 영역에서만 상기 복수의 제1 마스크 패턴 및 이들 사이의 스페이스를 덮는 제1 캡핑층을 형성한다. 상기 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접 한 2 개의 제1 마스크 패턴 사이의 스페이스 내에 소정 폭의 리세스 영역이 남도록 상기 복수의 제1 마스크 패턴의 상면 및 측벽을 덮는 제2 캡핑층을 형성한다. 상기 리세스 영역이 완전히 채워지도록 상기 제2 영역에서 상기 제2 캡핑층 위에 제2 마스크층을 형성한다. 상기 제1 마스크 패턴이 노출될 때 까지 상기 제2 마스크층, 상기 제2 캡핑층, 및 상기 제1 캡핑층 각각의 일부를 제거하여 상기 제1 캡핑층 패턴과, 상기 제2 마스크 패턴과, 상기 제1 캡핑층 패턴을 형성한다. 여기서, 상기 제2 캡핑층은 상기 제1 영역 및 제2 영역에 각각 형성되고, 상기 제1 영역에서 상기 제2 캡핑층은 상기 제1 캡핑층 위에 형성될 수 있다.
본 발명의 다른 예에 따른 반도체 소자의 미세 패턴 형성 방법에서, 상기 제1 캡핑층 패턴, 제2 캡핑층 패턴, 및 제2 마스크 패턴을 형성하기 위하여, 먼저 상기 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에 소정 폭의 리세스 영역이 남도록 상기 복수의 제1 마스크 패턴의 상면 및 측벽을 덮는 제3 캡핑층을 형성한다. 상기 제1 영역 및 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스를 채우도록 제3 캡핑층 위에 제2 마스크층을 형성한다. 상기 제2 영역에만 상기 제2 마스크층이 남도록 상기 제1 영역에서 상기 제2 마스크층을 제거한다. 상기 제1 영역에서 상기 리세스 영역을 완전히 채우도록 상기 제3 캡핑층 위에 제4 캡핑층을 형성한다. 상기 제1 마스크 패턴이 노출될 때 까지 상기 제4 캡핑층, 상기 제2 마스크층, 및 상기 제3 캡핑층 각각의 일부를 제거하여 상기 제4 캡핑층의 나머지 부분을 포함하는 상기 제1 캡핑층 패턴과, 상기 제2 마스크 패턴과, 상 기 제3 캡핑층의 나머지 부분으로 이루어지는 상기 제2 캡핑층 패턴을 형성한다.
상기 본 발명의 다른 예에 따른 반도체 소자의 미세 패턴 형성 방법에서, 상기 제3 캡핑층은 상기 제2 영역에만 형성될 수 있다. 또는, 상기 제3 캡핑층은 상기 제1 영역 및 제2 영역에 각각 형성될 수도 있다. 이 때, 상기 제1 영역에서 상기 제4 캡핑층은 상기 제3 캡핑층 위에 형성되고, 상기 제1 캡핑층 패턴은 상기 제4 캡핑층의 나머지 부분과 상기 제3 캡핑층의 나머지 부분을 포함한다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서, 상기 제1 마스크 패턴을 형성하기 전에 상기 제1 영역 및 제2 영역에서 상기 피식각막 위에 과도식각 버퍼층을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제1 마스크 패턴은 상기 과도식각 버퍼층 위에 헝성된다. 또한, 상기 제1 마스크 패턴을 형성하는 단계는 상기 제1 영역 및 제2 영역에서 상기 과도식각 버퍼층 위에 제1 마스크층을 형성하는 단계와, 상기 제1 마스크층 및 상기 과도식각 버퍼층을 패터닝하여 상기 제1 영역 및 제2 영역에서 각각 제1 패턴 밀도 및 제2 패턴 밀도를 가지는 복수의 제1 마스크 패턴 및 복수의 과도식각 버퍼층 패턴을 형성하는 단계를 포함한다. 상기 과도식각 버퍼층은 상기 제2 캡핑층 패턴과 동일한 식각 특성을 가지는 물질로 이루어질 수 있다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서, 상기 피식각막을 형성한 후 상기 제1 마스크 패턴을 형성하기 전에 상기 피식각막 위에 하드마스크층을 형성하는 단계와, 상기 피식각막을 식각하기 전에 상기 선택된 하나의 패턴을 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하 는 단계를 포함할 수 있다. 이 때, 상기 피식각막을 식각하기 위하여 상기 선택된 하나의 패턴 및 상기 하드마스크 패턴을 식각 마스크로 이용한다.
상기 피식각막이 절연막인 경우, 상기 피식각막을 식각하기 위하여 상기 제1 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각하여 복수의 개구가 형성된 피식각막 패턴을 형성하는 단계와, 상기 개구 내에 금속막을 형성하는 단계를 포함할 수 있다. 상기 피식각막이 도전막인 경우, 상기 피식각막을 식각하기 위하여 상기 제2 패턴을 식각 마스크로 이용할 수 있다.
본 발명에 의하면, 더블 패터닝 공정을 이용하여 동일한 기판상에 다양한 크기 및 다양한 피치의 패턴을 동시에 형성하는 데 있어서, 패턴 밀도 또는 패턴 폭이 서로 다른 각 영역에서 패턴 밀도 또는 패턴 폭 차이로 인해 야기될 수 있는 문제들을 방지하면서 원하는 패턴을 용이하게 형성할 수 있다. 특히 다마신 공정으로 미세 피치로 반복 형성되는 복수의 배선 라인을 형성하는 경우에도 다마신 공정에서 요구되는 음각 패턴 형성을 위한 별도의 레이아웃을 새로 설계할 필요 없이, 양각 패턴 형성 방법에 의해 패턴 형성이 가능한 막을 패터닝할 때 사용되는 양각의 배선 패턴 형성용 레이아웃을 그대로 이용할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1k는 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 기판(100)상에 제1 식각저지층(112), 피식각막(114) 및 제2 식각저지층(116)을 차례로 형성한다.
상기 기판(100)은 예를 들면 실리콘 기판과 같은 통상의 반도체 기판으로 이루어질 수 있다. 상기 기판(100)에는 예를 들면 트랜지스터와 같은 반도체 소자 형성에 필요한 단위 소자들(도시 생략)이 형성되어 있을 수 있으며, 상기 단위 소자들을 덮고 있는 층간절연막(도시 생략)이 상기 기판(100)의 상면에 형성되어 있을 수 있다. 또한, 상기 기판(100)의 상면에는 상기 층간절연막을 통해 상기 단위 소자들에 전기적으로 연결 가능한 도전 영역들(도시 생략)이 노출되어 있을 수 있다.
상기 기판(100)은 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B)을 포함한다. 상기 저밀도 패턴 영역(A)은 단위 면적당 패턴 밀도가 비교적 낮은 영역으로서, 예를 들면 주변회로 영역 또는 코어 영역일 수 있다. 또는, 상기 저밀도 패턴 영역(A)은 셀 어레이 영역중 형성하고자 하는 패턴의 밀도가 비교적 낮은 영역일 수 있다. 상기 고밀도 패턴 영역(B)은 상기 저밀도 패턴 영역(A)에 비해 단위 면적당 패턴 밀도가 높은 영역으로서, 예를 들면 셀 어레이 영역의 일부일 수 있다.
상기 제1 식각 저지층(112) 및 제2 식각 저지층(116)은 상호 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수 있다. 상기 제1 식각 저지층(112) 및 제2 식각 저지층(116)은 상기 피식각막(114)과는 다른 식각 선택비를 가지는 물질로 이루어진다.
상기 제1 식각저지층(112)은 상기 피식각막(114)이 식각될 때 식각 스토퍼 (etch stopper) 역할을 하도록 형성하는 것이다. 상기 제1 식각저지층(112)은 예를 들면 실리콘 질화막, 실리콘 산화질화막, 또는 실리콘 카바이드막으로 이루어질 수 있으며 약 400 ∼ 500 Å의 두께로 형성될 수 있다.
상기 피식각막(114)은 반도체 소자를 구성하기 위하여 미세 피치로 반복 배치되는 복수의 도전 패턴 또는 도전성 패드(pad)를 형성하기 위한 도전막, 또는 절연막일 수 있다. 상기 피식각막(114)이 도전막인 경우, 상기 피식각막(114)은 금속, 금속 질화물, 또는 반도체로 이루어질 수 있다. 그러나, 이들에 제한되는 것은 아니다. 상기 피식각막(114)이 절연막인 경우, 예를 들면 TEOS (tetraethyl orthosilicate), FSG (fluorine silicate glass), SiOC, SiLK 등과 같이 비교적 낮은 유전상수를 가지는 절연 물질로 이루어질 수 있다.
상기 제2 식각저지층(116)은 후속의 하드마스크 패턴 형성을 위한 식각 공정시 식각 스토퍼 역할을 하도록 형성하는 것이다. 상기 제2 식각저지층(116)은 예를 들면 실리콘 질화막, 실리콘 산화질화막, 실리콘 카바이드막, 또는 폴리실리콘막으로 이루어질 수 있으며 약 400 ∼ 500 Å의 두께로 형성될 수 있다.
경우에 따라, 상기 제1 식각 저지층(112) 및 제2 식각저지층(116)은 생략될 수도 있다.
상기 제2 식각저지층(116) 위에 하드마스크층(122) 및 과도식각 버퍼층(124)을 차례로 형성한다.
상기 하드마스크층(122)은 상기 피식각막(114)의 재료 및 형성하고자 하는 패턴의 용도에 따라 다양한 물질로 이루어질 수 있다. 상기 하드마스크층(122)은 산화물, 질화물, SiON, ACL (amorphous carbon layer) 또는 이들의 조합으로 이루어질 수 있다. 상기 하드마스크층(122)은 상기 피식각막(114) 재료에 따라 식각 선 택비를 제공할 수 있는 물질로 이루어진다. 예를 들면, 상기 하드마스크층(122)은 열산화막, CVD (chemical vapor deposition) 산화막, USG막 (undoped silicate glass film) 및 HDP 산화막 (high density plasma oxide film)으로 이루어지는 군에서 선택되는 적어도 하나의 산화막으로 이루어질 수 있다. 또는, 상기 하드마스크층(122)은 SiON, SiN, SiBN 및 BN으로 이루어지는 군에서 선택되는 적어도 하나의 막으로 이루어질 수 있다. 또는, 상기 하드마스크층(122)은 위에서 예시된 산화막들 중에서 선택되는 적어도 하나의 산화막과 위에서 예시된 질화막들중에서 선택되는 적어도 하나의 질화막으로 구성되는 다중층으로 이루어질 수도 있다.
상기 과도식각 버퍼층(124)은 후속 공정에서 잔류물 제거를 위한 과도식각시 주변 막질들이 손상받는 것을 방지하기 위하여 형성하는 것이다. 상기 과도식각 버퍼층(124)은 후속 공정에서 형성되는 제1 캡핑층(140) (도 1c) 및 제2 캡핑층(142) (도 1e)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어지는 것이 바람직하다. 그 이유는 후술한다 (도 1i 참조). 상기 과도식각 버퍼층(124)은 예를 들면 실리콘 질화막 또는 실리콘 산화막으로 이루어질 수 있다.
상기 과도식각 버퍼층(124) 위에 제1 마스크층(130)을 형성한다. 상기 제1 마스크층(130)은 폴리실리콘막, 또는 SiON, SiN, SiBN, BN 등과 같은 질화막으로 이루어질 수 있다. 또는, 상기 제1 마스크층(130)은 산화막으로 이루어질 수 있다. 상기 하드마스크층(124)이 질화막 또는 ACL로 이루어진 경우, 상기 제1 마스크층(130)은 산화막 또는 폴리실리콘막으로 이루어질 수 있다. 또는, 상기 하드마스크층(124)이 산화막으로 이루어진 경우, 상기 제1 마스크층(130)은 폴리실리콘막으 로 이루어질 수 있다.
도 1b를 참조하면, 통상의 포토리소그래피 공정에 의해 상기 마스크층(130) 및 과도식각 버퍼층(124)을 패터닝하여 복수의 제1 마스크 패턴(130a) 및 과도식각 버퍼층 패턴(124a)을 형성한다.
상기 기판(100)상의 저밀도 패턴 영역(A)에서는 상기 복수의 제1 마스크 패턴(130a)이 상기 피식각막(114)으로부터 최종적으로 형성하고자 하는 패턴의 피치와 동일한 피치(PA)로 반복 형성되는 패턴으로 이루어진다. 그리고, 상기 기판(100)상의 고밀도 패턴 영역(B)에서는 상기 마스크 패턴(130a)이 상기 피식각막(114)에 최종적으로 형성하고자 하는 패턴의 피치(PB) 보다 2배 큰 제1 피치(2PB)를 가지는 패턴으로 이루어진다.
예를 들면, 상기 고밀도 패턴 영역(B)에서 상기 제1 마스크 패턴(130a)의 제1 폭(W1)은 상기 제1 피치(2PB)의 1/4인 값을 가지도록 설계될 수 있다. 상기 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B)에서, 상기 제1 마스크 패턴(130a)은 예를 들면 소정의 방향으로 반복 형성되는 복수의 라인 패턴 또는 평면에서 볼 때 장방형인 패턴으로 이루어질 수 있다. 그러나, 이에 한정되는 것은 아니며, 본 발명의 사상의 범위 내에서 다양한 형상을 가질 수 있다.
도 1c를 참조하면, 상기 제1 마스크 패턴(130a) 및 과도식각 버퍼층 패턴(124a)이 형성된 결과물상에 제1 캡핑층(140)을 형성한다. 상기 제1 캡핑층(140)은 상기 복수의 제1 마스크 패턴(130a) 사이의 스페이스가 완전히 채워지기에 충분 한 두께로 형성된다.
상기 제1 캡핑층(140)은 예를 들면 산화막, 질화막, ACL 또는 실리콘으로 이루어질 수 있다. 바람직하게는, 상기 제1 캡핑층(140)을 식각 마스크로 이용하여 상기 하드마스크층(122)을 식각하게 되는 경우, 상기 제1 캡핑층(140)은 상기 하드마스크층(122)과는 다른 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 하드마스크층(122)이 질화막으로 이루어진 경우, 상기 제1 캡핑층(140)은 산화막으로 이루어질 수 있다. 또는, 상기 하드마스크층(122)이 산화막으로 이루어진 경우, 상기 제1 캡핑층(140)은 질화막으로 이루어질 수 있다.
그러나, 상기 제1 마스크 패턴(130a)을 식각 마스크로 이용하여 상기 하드마스크층(122)을 식각하게 되는 경우, 상기 제1 캡핑층(140)은 상기 하드마스크층(122)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다.
도 1d를 참조하면, 상기 기판(100)상의 저밀도 패턴 영역(A)에서 상기 제1 캡핑층(140) 위에 반사방지막(152) 및 포토레지스트 패턴(154)이 차례로 적층된 마스크 패턴을 형성한다. 상기 반사방지막(152) 및 포토레지스트 패턴(154)을 통해 상기 고밀도 패턴 영역(B)에 제1 캡핑층(140)이 노출된다.
상기 포토레지스트 패턴(154)을 식각 마스크로 이용하여 상기 제1 캡핑층(140)을 식각하여, 고밀도 패턴 영역(B)에서 상기 제1 캡핑층(140)을 완전히 제거한다.
고밀도 패턴 영역(B)에서 상기 제1 캡핑층(140)을 제거하는 데 있어서 고밀도 패턴 영역(B)에서 상기 제1 마스크 패턴(130a)의 측벽 또는 기판(100) 상면의 코너 부분에 상기 제1 캡핑층(140)의 잔류물이 남아 있지 않도록 하기 위하여 과도식각을 행한다. 예를 들면, 고밀도 패턴 영역(B)에서 상기 제1 캡핑층(140)을 제거하기 위하여 RIE (reactive ion etching) 공정을 이용할 수 있다. 이 때, 상기 제1 캡핑층(140)의 저면에는 상기 과도식각 버퍼층(124)이 형성되어 있으므로, 충분한 공정 마진을 확보한 상태에서 상기 제1 캡핑층(140)의 완전한 제거를 위한 과도 식각을 행할 수 있다. 그 결과, 제1 캡핑층(140)의 잔류물이 상기 제1 마스크 패턴(130a)의 측벽 또는 기판(100) 상면의 코너 부분에 남게 될 염려가 없다. 따라서, 잔류물 제거를 위하여 별도의 습식 식각 공정을 추가할 필요가 없고, 그에 따라 습식 식각으로 인한 하부 구조물 또는 주변 막질들의 손상을 방지할 수 있다.
도시하지는 않았으나, 상기 제1 캡핑층(140)은 저밀도 패턴 영역(A)뿐 만 아니라 고밀도 패턴 영역(B) 내에서도 필요에 따라 선택되는 일부 영역에서 상기 복수의 제1 마스크 패턴(130a) 사이의 스페이스를 완전히 채우도록 형성될 수도 있다. 이와 같이 상기 복수의 제1 마스크 패턴(130a) 사이의 스페이스에 상기 제1 캡핑층(140)이 채워지는 부분에서는 상기 제1 캡핑층(140)으로 인해 다른 패턴이 형성될 수 없게 되어 더블 패터닝이 이루어지지 않게 된다.
도 1e를 참조하면, 상기 반사방지막(152) 및 포토레지스트 패턴(154)을 제거한 후, 고밀도 패턴 영역(B)에서 상기 복수의 제1 마스크 패턴(130a) 각각의 양 측벽을 균일한 두께로 덮는 제2 캡핑층(142)을 형성한다.
이를 위하여, 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B) 전면에 상기 제2 캡핑층(142)을 균일한 두께로 형성할 수 있다. 그 결과, 저밀도 패턴 영역(A)에서 는 상기 제2 캡핑층(142)이 상기 제1 캡핑층(140) 위에 형성되고, 고밀도 패턴 영역(B)에서는 상기 복수의 제1 마스크 패턴(130a)중 상호 인접한 2 개의 제1 마스크 패턴(130a) 사이에서 상기 제1 마스크 패턴(130a)의 측벽이 균일한 두께를 가지는 제2 캡핑층(142)으로 덮이게 된다. 상기 상호 인접한 2 개의 제1 마스크 패턴(130a) 사이에는 상기 제2 캡핑층(142) 위에 소정 폭의 리세스 영역(144)이 형성된다.
상기 제2 캡핑층(142)의 상면에 형성되는 상기 리세스 영역(144)의 폭(W2)이 고밀도 패턴 영역(B)에 형성된 상기 제1 마스크 패턴(130a)의 제1 폭(W1)과 동일하게 되도록 상기 제2 캡핑층(142)의 두께를 결정할 수 있다.
상기 제2 캡핑층(142)은 상기 제1 캡핑층(140)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제2 캡핑층(142)은 상기 제1 캡핑층(140) 구성 물질과 동일한 물질로 이루어질 수 있다. 또는, 상기 제2 캡핑층(142)은 상기 제1 캡핑층(140)과 식각 특성은 유사하나 상호 다른 물질로 이루어질 수도 있다. 또한, 상기 제2 캡핑층(142)은 상기 과도식각 버퍼층 패턴(124a)과 동일 또는 유사한 식각 특성을 가지는 물질로 이루어지는 것이 바람직하다. 이에 대한 보다 상세한 내용은 도 1i를 참조하여 보다 상세히 설명한다.
예를 들면, 상기 제2 캡핑층(142)은 ALD (atomic layer deposition) 방법에 의하여 형성된 산화막 또는 질화막으로 이루어질 수 있다.
도 1f를 참조하면, 상기 제2 캡핑층(142) 위에 제2 마스크층(150)을 형성한 다. 상기 제2 마스크층(150)은 상기 리세스(144) 내부를 완전히 채우기에 충분한 두께로 형성된다.
상기 제2 마스크층(150)을 형성함으로써 상기 리세스 영역(144)은 상기 제2 마스크층(150)으로 채워지게 된다. 상기 제2 캡핑층(142) 두께가 상기 제1 피치(2PB)의 1/4인 값을 가지는 경우, 상기 제2 마스크층(150)중 상기 리세스 영역(144) 내에 채워진 부분의 폭은 상기 리세스 영역(144)의 폭과 마찬가지로 상기 제1 피치(2PB)의 1/4인 값, 즉 상기 제1 마스크 패턴(130a)의 폭(W1)과 동일한 값이 될 수 있다.
상기 제2 마스크층(150)은 상기 제1 마스크층(130)과 유사한 식각 특성을 가지는 물질로 이루어질 수 있다. 상기 제2 마스크층(150)은 상기 제1 마스크층(130)과 동일한 물질로 이루어질 수도 있고, 식각 특성은 유사하나 상호 다른 물질로 이루어질 수도 있다. 예를 들면, 상기 제1 마스크층(130) 및 제2 마스크층(150)은 각각 폴리실리콘막으로 이루어질 수 있다. 또는, 상기 제1 마스크층(130)은 질화막으로 이루어지고 상기 제2 마스크층(150)은 폴리실리콘막으로 이루어질 수 있다. 물론, 그 반대의 경우도 가능하다.
도 1g를 참조하면, 상기 제1 마스크 패턴(130a)이 노출될 때까지 CMP (chemical mechanical polishing) 공정에 의해 상기 제2 마스크층(150)이 형성된 결과물을 평탄화시켜 고밀도 패턴 영역(B)에서 복수의 제1 마스크 패턴(130a) 사이에 복수의 제2 마스크 패턴(150a)을 형성한다. 상기 복수의 제2 마스크 패턴(150a) 은 상기 제1 피치(2PB)와 동일한 피치로 반복 형성된다.
상기 복수의 제2 마스크 패턴(150a)이 형성된 후, 저밀도 패턴 영역(A)에서는 복수의 제1 마스크 패턴(130a) 사이의 스페이스를 채우는 제1 캡핑층 패턴(140a)이 남게 된다. 고밀도 패턴 영역(B)에서는 상기 제2 캡핑층(142)중 상기 제1 마스크 패턴(130a) 위에 있던 부분은 제거되고 상기 제1 마스크 패턴(130a) 사이의 스페이스 내에 있던 부분만 남게 되어 상호 분리된 복수의 제2 캡핑층 패턴(142a)이 형성된다. 상기 복수의 제2 마스크 패턴(150a)은 각각 상기 제2 캡핑층 패턴(142a)상의 리세스 영역(144) 내에 위치된다.
고밀도 패턴 영역(B)에서, 상기 제2 캡핑층 패턴(142a)은 상기 제1 마스크 패턴(130a)과 상기 제2 마스크 패턴(150a)과의 사이에서 이들의 측벽에 각각 접해 있는 2 개의 제2 캡핑층 수직 패턴(142a-1)과 이들 사이에서 상기 하드마스크층(122)을 덮고 있는 제2 캡핑층 저면부(142a-2)를 포함한다.
상기 제2 캡핑층(142) 두께가 상기 제1 피치(2PB)의 1/4인 값을 가지는 경우, 상기 제2 캡핑층 수직 패턴(142a-1)의 폭(W3)은 상기 제1 마스크 패턴(130a)의 폭(W1)과 동일하게 될 수 있다.
도 1h를 참조하면, 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 제거한다.
상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 제거하기 위하여 상기 제1 캡핑층 패턴(140a) 및 제2 캡핑층 패턴(142a)을 식각 마스크로 이용하는 통상의 건식 또는 습식 식각 공정을 이용할 수 있다. 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)이 제거된 후, 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B)에서 과도식각 버퍼층 패턴(124a)이 노출된다.
도 1i를 참조하면, 이방성 건식 식각 공정을 이용하여 노출되어 있는 상기 과도식각 버퍼층 패턴(124a)을 제거한다.
상기 과도식각 버퍼층 패턴(124a)을 상기 제2 캡핑층 패턴(142a) 구성 물질과 동일 또는 유사한 식각 특성을 가지는 물질로 형성함으로써 상기 과도식각 버퍼층 패턴(124a)의 제거와 동시에 상기 제2 캡핑층 저면부(142a-2)도 제거되어 상기 하드마스크층(122)의 상면을 노출시킬 수 있다. 그 결과, 도 1i에 도시한 바와 같이, 고밀도 패턴 영역(B)에서는 상기 제1 피치(2PB)의 1/2인 피치(PB)로 반복 배치되는 복수의 제2 캡핑층 수직 패턴(142a-1)이 남아 있게 된다. 그리고, 저밀도 패턴 영역(A)에서는 제1 캡핑층 패턴(140a)만 남게 된다. 상기 과도식각 버퍼층 패턴(124a) 및 상기 제2 캡핑층 저면부(142a-2)이 제거되는 동안 상기 복수의 제2 캡핑층 수직 패턴(142a-1) 및 제1 캡핑층 패턴(140a)도 그 상면으로부터 소정 두께 만큼 소모된다.
도 1j를 참조하면, 상기 복수의 제2 캡핑층 수직 패턴(142a-1) 및 제1 캡핑층 패턴(140a)을 식각 마스크로 하여 이들 사이에서 노출되는 상기 하드마스크층(122)을 이방성 건식 식각하여 하드마스크 패턴(122a)을 형성한다. 이 때, 상기 제2 식각저지층(116)을 식각 스토퍼로 이용한다.
상기 하드마스크 패턴(122a) 형성을 위한 식각 공정이 이루어지는 동안 상기 복수의 제2 캡핑층 수직 패턴(142a-1) 및 제1 캡핑층 패턴(140a)도 일부 소모되어 도 1j에 도시된 바와 같이 그 두께가 낮아질 수 있다.
도 1k를 참조하면, 상기 복수의 제2 캡핑층 수직 패턴(142a-1) 및 제1 캡핑층 패턴(140a)과 상기 하드마스크 패턴(122a)을 식각 마스크로 이용하여 상기 제2 식각저지층(116) 및 피식각막(114)을 이방성 건식 식각하여 복수의 개구(114h)가 형성된 피식각막 패턴(114a)을 형성한다. 이 때, 상기 제1 식각저지층(112)을 식각 스토퍼로 이용한다.
그 후, 상기 피식각막 패턴(114a)의 개구(114h)를 통해 노출되는 제1 식각저지층(112)을 제거하여 상기 기판(100)을 노출시킨다. 그리고, 상기 피식각막 패턴(114a) 위에 남아 있는 제2 식각저지층(116), 하드마스크 패턴(122a), 복수의 제2 캡핑층 수직 패턴(142a-1) 및 제1 캡핑층 패턴(140a)을 제거한다.
고밀도 패턴 영역(B)에서 상기 피식각막 패턴(114a)은 상기 제1 피치(2PB)의 1/2인 피치(PB)로 반복 배치되는 복수의 라인 패턴으로 구성된다.
상기 피식각막 패턴(114a)이 도전층 또는 반도체로 이루어진 경우, 상기 피식각막 패턴(114a)은 반도체 소자에 필요한 배선 라인을 구성할 수 있다.
도 1a 내지 도 1k를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에서는, 도 1g의 결과물에서 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 제거함으로써 도 1i에 도시된 바와 같이 제1 캡핑층 패턴(140a) 및 제2 캡핑층 수직 패턴(142a-1)을 식각 마스크로 이용하여 하지막을 패터닝하는 방법을 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 도시하지는 않았으나, 도 1g의 결과물에서 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 남겨 두고, 이들 사이에서 노출되는 제1 캡핑층 패턴(140a) 및 제2 캡핑층 수직 패턴(142a-1)을 제거함으로써 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 식각 마스크로 이용하여 하지막을 패터닝하는 방법도 본 발명의 범위 내에 포함된다. 이 경우에는 도 1k에 예시된 결과물에 대하여 리버스톤 (reverse tone)의 형상을 가지는 미세 패턴이 얻어지게 된다.
도 1a 내지 도 1k를 참조하여 설명한 본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에서는 동일한 기판상에 다양한 크기 및 다양한 피치의 패턴을 동시에 형성하는 데 있어서, 형성하고자 하는 패턴 밀도 또는 패턴의 폭(width)이 서로 다른 각 영역에서 서로 다른 피치의 패턴을 동시에 형성하는 경우에도, 미리 과도식각 버퍼층(124)을 형성한 후 더블 패터닝 공정에 의해 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 형성한다. 따라서, 패턴 밀도가 서로 다른 각 영역에서 더블 패터닝 공정에 의해 제1 마스크 패턴(130a) 및 제2 마스크 패턴(150a)을 형성할 때 제1 캡핑층(140) 또는 제2 캡핑층(142)의 잔류물이 기판(100)상에 남아 있는 것을 방지하기 위한 과도 식각을 충분히 행할 수 있다. 따라서, 더블 패터닝 공정시 기판(100)상에 불필요한 막질이 잔류하는 것을 효과적으로 방지하면서 패턴 밀도 및 패턴의 폭이 서로 다른 영역들에서 패턴 밀도 또는 패턴의 폭 차이로 인해 야기될 수 있는 각 영역에서의 식각율 차이 및 식각 깊이 차 이에 따른 문제들을 극복할 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 도 1a 내지 도 1k를 참조하여 설명한 바와 같은 일련의 공정에 의해 상기 피식각막 패턴(114a)을 형성한다. 단, 본 예에서는 상기 피식각막 패턴(114a)이 절연막으로 이루어진다.
상기 피식각막 패턴(114a)에 형성된 개구(114h)의 내벽 및 상기 피식각막 패턴(114a)의 표면에 배리어막(210)을 형성한다. 그 후, 상기 배리어막(210) 위에 상기 개구(114h)를 완전히 채우는 금속막(212)을 형성한다.
상기 배리어막(210)은 상기 개구(114h)를 채우는 상기 금속막(212)의 금속 원자가 그 주위의 다른 막으로 확산되는 것을 방지하기 위하여 형성하는 것이다. 상기 배리어막(210)은 상기 개구(114h)의 폭 및 깊이에 따라 수 내지 수 백 Å의 두께를 가지도록 형성될 수 있다. 예를 들면, 상기 배리어막(210)은 약 5 ∼ 150 Å의 두께를 가지도록 형성될 수 있다. 상기 배리어막(210)은 Ta, TaN, TiN, TaSiN, TiSiN, 또는 이들의 조합으로 이루어질 수 있으며, CVD (chemical vapor deposition) 공정 또는 스퍼터링 (sputtering) 공정을 이용하여 형성될 수 있다. 상기 배리어막(210)을 형성하는 것은 본 발명에 있어서 필수적인 공정은 아니며, 경우에 따라 상기 배리어막(210)의 형성 공정은 생략될 수 있다.
상기 금속막(212)은 예를 들면 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속으로 이루어질 수 있다. 바람직하게는, 상기 금속막(212)은 비교 적 작은 비저항을 가지는 Cu로 이루어진다. 상기 금속막(212)을 형성하기 위하여 PVD (physical vapor deposition) 공정 또는 전기도금 공정을 이용할 수 있다.
상기 금속막(212)을 형성하기 위하여 PVD 공정을 이용하는 상기 제1 공정 및 전기도금 공정을 이용하는 제2 공정을 거칠 수 있다. 예를 들면, 상기 금속막(212)을 Cu로 형성하는 경우, 상기 금속막(212) 형성하기 위하여 먼저 상기 배리어막(210) 위에 제1 Cu막을 PVD 공정에 의해 형성한 후, 상기 제1 Cu막을 씨드층(seed layer)으로 하여 Cu 전기도금 공정을 행하여 제2 Cu막을 형성할 수 있다. 이와 같은 공정을 이용하는 경우, 상기 제1 Cu막이 후속의 전기도금 공정에서의 초기 핵생성 자리를 제공하는 역할을 하여, 상기 제1 Cu막 위에 전기도금 공정에 의해 형성되는 제2 Cu막의 균일성이 향상될 수 있다. 상기 제1 Cu막은 예를 들면 약 100 ∼ 500 Å의 두께로 형성될 수 있다. 상기 제2 Cu막은 상기 개구(114h)를 완전히 채우기에 충분한 두께로 형성된다. 예를 들면, 상기 제2 Cu막은 약 1000 ∼ 10000 Å의 두께로 형성될 수 있다.
도 2b를 참조하면, 상기 피식각막 패턴(114a)의 상면이 노출될 때까지 상기 금속막(212)의 일부 및 상기 배리어막(210)의 일부를 제거하여, 상기 피식각막 패턴(114a) 사이의 개구(114h) 내에 금속 배선 라인(220)을 형성한다. 상기 금속 배선 라인(220)은 배리어막(210) 및 금속막(212)으로 이루어진다.
상기 금속 배선 라인(220)은 상기 제1 피치(2PB)의 1/2인 피치(PB)로 배치되는 구조를 가지게 된다.
상기 금속막(212)의 일부 및 상기 배리어막(210)의 일부를 제거하기 위하여 CMP 공정을 이용할 수 있다. 또는, 상기 금속막(212)의 일부 및 상기 배리어막(210)의 일부를 제거하기 위하여 습식 식각 공정을 이용할 수도 있다. 상기 금속막(212)이 Cu막으로 이루어진 경우, 상기 금속막(212)의 일부를 습식 식각 공정으로 제거하기 위하여 예를 들면 HF, H2O2 및 H2O의 혼합물로 이루어지는 식각액을 이용할 수 있다. 이 때, HF, H2O2 및 H2O가 각각 1 ∼ 5, 1 ∼ 5, 및 50 ∼ 300의 부피비로 혼합된 식각액을 이용할 수 있다. 또는, 상기 금속막(212)의 일부를 습식 식각 공정으로 제거하기 위하여 H2SO4 및 H2O2의 혼합물로 이루어지는 식각액을 이용할 수도 있다. 이 때, H2SO4 및 H2O2가 2:1 내지 10:1의 부피비로 혼합된 식각액을 이용할 수 있다. 또한, 상기 배리어막(210)이 Ta, TaN, 또는 이들의 조합으로 이루어진 경우, 상기 배리어막(210)의 일부를 습식 식각 공정으로 제거하기 위하여 예를 들면 NH3, H2O2 및 H2O가 각각 1 ∼ 5, 1 ∼ 5, 및 5 ∼ 30의 부피비로 혼합된 식각액을 이용할 수 있다. 상기 금속막(212)의 일부 및 상기 배리어막(210)의 일부를 제거하기 위한 습식 식각 공정은 각각 상온에서 이루어질 수 있다. 또는, 상기 금속막(212)의 일부 및 상기 배리어막(210)의 일부를 제거하기 위하여 습식 식각 공정 및 건식 식각 공정을 각각 이용할 수 있다. 즉, 상기 금속막(212)의 일부는 상기 설명한 바와 같은 방법으로 습식 식각 공정을 이용하여 제거하고, 그 결과 노출되는 상기 배리어막(210)의 일부를 제거하기 위하여 건식 식각 공정을 이용할 수 있다. 상기 배리어막(210)이 Ta, TaN, 또는 이들의 조합으로 이루어진 경우, 상기 배리어막(210)의 일부를 건식 식각 공정에 의해 제거하기 위하여, 예를 들면 Cl2 및 BCl3를 식각 가스로 사용하여 플라즈마 방식의 건식 식각 공정을 행할 수 있다.
도 2a 및 도 2b를 참조하여 설명한 제2 실시예에 따라 배선 라인(220)을 형성하는 경우, 다마신 공정을 이용하여 미세한 피치로 반복 형성되는 배선 라인(220)을 형성하기 위하여 최종적으로 형성하고자 하는 배선 라인(220)의 레이아웃과 동일한 레이아웃의 음각 패턴을 가지는 절연막 패턴을 더블 패터닝 공정을 이용하여 먼저 형성한다. 따라서, 낮은 비저항 특성을 가지는 Cu막을 이용하여 배선 패턴을 형성하는 경우에도 다마신 공정에서 요구되는 음각 패턴 형성을 위한 별도의 레이아웃을 새로 설계할 필요 없이, 기존의 배선 패턴 형성 공정에서 소정의 도전층을 양각 패턴으로 직접 패터닝하는 데 이용되는 레이아웃을 그대로 사용하여 다마신 공정을 행하여도 원하는 레이아웃의 금속 배선 패턴을 얻을 수 있다. 따라서, 다마신 공정으로 미세 피치의 배선 패턴을 형성하고자 할 때 본 발명에 따른 미세 패턴 형성 방법을 이용함으로써 셀 어레이 영역 및 주변회로 영역에서와 같이 서로 다른 크기 및 피치를 가지는 다양한 패턴들을 보다 용이하게 구현할 수 있다.
도 3a 내지 도 3f는 본 발명의 제3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3f를 참조하여 설명하는 본 발명의 제3 실시예는 제1 실시예와 대체로 동일하다. 단, 제1 실시예에서는 더블 패터닝이 이루어지지 않는 저밀도 패턴 영역(A)에 제1 캡핑층 패턴(140a)을 먼저 형성한 후 고밀도 패턴 영역(B)에서 제2 마스크 패턴(150a)을 형성하기 위한 제2 마스크층(150)을 형성하였으나, 본 예에서는 상기 고밀도 패턴 영역(B)에 제2 마스크 패턴(350a)을 형성하기 위한 제2 마스크층(350)을 먼저 형성한 후 (도 3b 참조), 더블 패터닝이 이루어지지 않는 저밀도 영역(A)에 제4 캡핑층(370)을 형성한다. 이에 대하여 도 3a 내지 도 3f를 참조하여 보다 상세히 설명한다 (도 3e 참조). 도 3a 내지 도 3f에 있어서 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 3a를 참조하면, 도 1a 및 도 1b를 참조하여 설명한 바와 같은 방법으로 기판(100)상에 복수의 제1 마스크 패턴(130a) 및 과도식각 버퍼층 패턴(124a)을 형성하는 공정까지 행한다.
그 후, 상기 복수의 제1 마스크 패턴(130a)의 측벽 및 상면과, 상기 제1 마스크 패턴(130a) 사이에서 노출되는 상기 하드마스크층(122) 위에 제3 캡핑층(342)을 형성한다. 도시하지는 않았으나, 상기 제3 캡핑층(342)중 저밀도 패턴 영역(A)에 있는 부분은 제거될 수도 있다.
상기 제3 캡핑층(342)은 상기 복수의 제1 마스크 패턴(130a) 및 상기 과도식각 버퍼층 패턴(124a)의 측벽과 상기 하드마스크층(122)의 상면을 각각 균일한 두께로 덮도록 형성될 수 있다. 또한, 고밀도 패턴 영역(B)에서 상기 제3 캡핑층(342)의 상면에 형성되는 리세스(344)의 폭(W2)이 상기 제1 마스크 패턴(130a)의 폭(W1)과 동일한 치수를 가지도록 상기 제3 캡핑층(342)의 두께를 결정할 수 있다.
상기 복수의 제1 마스크 패턴(130a) 중 상호 인접한 2개의 제1 마스크 패턴(130a) 사이의 간격(d1)이 고밀도 패턴 영역(B)에서의 간격(d2) 보다 더 작은 경우에는 상기 제3 캡핑층(342)의 상면에 리세스(344)가 형성되지 않을 수도 있다.
상기 제3 캡핑층(342)에 대한 상세한 사항은 도 1e를 참조하여 제2 캡핑층(142)에 대하여 설명한 바와 같다.
도 3b를 참조하면, 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B)에서 상기 제3 캡핑층(342) 위에 제2 마스크층(350)을 형성한다. 이 때, 상기 제3 캡핑층(342)의 상면에 형성되는 리세스(344) 내에 상기 제2 마스크층(350)이 완전히 채워지도록 상기 제2 마스크층(350)을 충분한 두께로 형성한다.
상기 제2 마스크층(350)에 대한 상세한 사항은 도 1f를 참조하여 제2 마스크층(150)에 대하여 설명한 바와 같다.
도 3c를 참조하면, 저밀도 패턴 영역(A) 및 고밀도 패턴 영역(B)에서 더블 패터닝 공정에 의해 상기 복수의 마스크 패턴(130a)의 피치 보다 더 작은 피치의 마스크 패턴을 형성하여야 할 부분을 선택적으로 덮는 마스크 패턴(360)을 형성한다. 도 3c에는 고밀도 패턴 영역(B)을 덮는 마스크 패턴(360)을 형성한 예를 도시하였다. 상기 마스크 패턴(360)은 예를 들면 반사방지막 패턴(362) 및 포토레지스트 패턴(364)이 차례로 적층된 구조로 이루어질 수 있다. 그러나, 이에 한정되는 것은 아니며, 통상의 하드 마스크 패턴 형성 재료로 이루어질 수도 있다.
도 3d를 참조하면, 상기 마스크 패턴(360)을 식각 마스크로 하여 저밀도 패 턴 영역(A)에 있는 상기 제2 마스크층(350)을 식각하여 제거한다. 그 결과, 본 예에서는 저밀도 패턴 영역(A)에서 상기 제2 마스크층(350)이 완전히 제거되고, 고밀도 패턴 영역(B)에만 제2 마스크층(350)이 남게 된다.
도시하지는 않았으나, 저밀도 패턴 영역(A)에 노출되어 있는 상기 제3 캡핑층(342)을 제거할 수도 있다.
도 3e를 참조하면, 상기 마스크 패턴(360)을 제거한 후, 상기 제3 캡핑층(342) 및 제2 마스크층(350) 위에 제4 캡핑층(370)을 형성한다.
저밀도 패턴 영역(A)에서 상기 제3 캡핑층(342)을 제거한 경우 저밀도 패턴 영역(A)에서 상기 제4 캡핑층(370)은 상기 하드마스크층(122) 위에 형성된다.
상기 제4 캡핑층(370)에 대한 상세한 사항은 도 1c를 참조하여 제1 캡핑층(140)에 대하여 설명한 바와 같다.
도 3f를 참조하면, 도 1g를 참조하여 설멍한 바와 같은 방법으로 상기 제1 마스크 패턴(130a)이 노출될 때까지 CMP 공정에 의해 상기 제2 마스크층(350) 및 제4 캡핑층(370)이 형성된 결과물을 평탄화시켜 고밀도 패턴 영역(B)에서 복수의 제1 마스크 패턴(130a) 사이에 복수의 제2 마스크 패턴(350a)을 형성한다. 상기 복수의 제2 마스크 패턴(350a)은 상기 제1 피치(2PB)와 동일한 피치로 반복 형성된다.
고밀도 패턴 영역(B)에 상기 복수의 제2 마스크 패턴(350a)이 형성된 후, 저밀도 패턴 영역(A)에서 복수의 제1 마스크 패턴(130a) 사이의 스페이스 내에는 상기 제3 캡핑층(342)의 잔류 부분인 제3 캡핑층 패턴(342b)과 상기 제4 캡핑층(370) 의 잔류 부분인 제4 캡핑층 패턴(370a)이 남게 된다. 고밀도 패턴 영역(B)에서는 상기 제3 캡핑층(342)중 상기 제1 마스크 패턴(130a) 위에 있던 부분은 제거되고 상기 제1 마스크 패턴(130a) 사이의 스페이스 내에 있던 부분만 남게 되어 상호 분리된 복수의 제3 캡핑층 패턴(342a)이 형성된다. 상기 복수의 제2 마스크 패턴(350a)은 각각 상기 제3 캡핑층 패턴(342a)상의 리세스 영역(344) 내에 위치된다.
도 3a의 공정 또는 도 3d의 공정에서 저밀도 패턴 영역(A)에 있는 상기 제3 캡핑층(342)을 제거한 경우, 도 4에 예시한 바와 같이, 저밀도 패턴 영역(A)에서 복수의 제1 마스크 패턴(130a) 사이의 스페이스 내에는 상기 제4 캡핑층 패턴(370a)만 남게 된다.
고밀도 패턴 영역(B)에서, 상기 제3 캡핑층 패턴(342a)은 상기 제1 마스크 패턴(130a)과 상기 제2 마스크 패턴(350a)과의 사이에서 이들의 측벽에 각각 접해 있는 2 개의 제3 캡핑층 수직 패턴(342a-1)과 이들 사이에서 상기 하드마스크층(122)을 덮고 있는 제3 캡핑층 저면부(342a-2)를 포함한다.
상기 제3 캡핑층(342) 두께가 상기 제1 피치(2PB)의 1/4인 값을 가지는 경우, 상기 제3 캡핑층 수직 패턴(342a-1)의 폭(W3)은 상기 제1 마스크 패턴(130a)의 폭(W1)과 동일하게 될 수 있다. 그 후, 도 1h 내지 도 1k를 참조하여 설명한 일련의 공정, 또는 도 2a 및 도 2b를 참조하여 설명한 일련의 공정에 따라 기판(100)상에 미세 패턴을 형성한다.
도시하지는 않았으나, 도 3a 내지 도 3f를 참조하여 설명한 본 발명의 제3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법에 있어서, 도 3f의 결과물에서 제1 실시예에서와 유사하게 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(350a)을 제거함으로써 제3 캡핑층 수직 패턴(342a-1)과, 제3 캡핑층 패턴(342b) 및 제4 캡핑층 패턴(370a)을 식각 마스크로 이용하여 하지막을 패터닝할 수 있다. 또는, 도 3f의 결과물에서 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(350a)을 기판(100)상에 남겨 두고, 이들 사이에서 노출되는 제3 캡핑층 수직 패턴(342a-1)과, 제3 캡핑층 패턴(342b) 및 제4 캡핑층 패턴(370a)을 제거함으로써 상기 제1 마스크 패턴(130a) 및 제2 마스크 패턴(350a)을 식각 마스크로 이용하여 하지막을 패터닝할 수도 있다.
본 발명에 따른 반도체 소자의 미세 패턴 형성 방법에서는 서로 패턴 밀도가 서로 다른 제1 영역 및 제2 영역에서 피식각막 위에 제1 마스크 패턴을 형성한 후, 상기 제1 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스를 채우는 제1 캡핑층 패턴을 형성한다. 그리고, 제2 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에서 소정 폭의 리세스 영역이 남도록 상기 제1 마스크 패턴의 측벽을 덮는 제2 캡핑층 패턴과, 상기 제2 캡핑층 패턴상의 상기 리세스 영역 내에서 상기 제1 마스크 패턴과 동일 레벨상에 위치되는 복수의 제2 마스크 패턴을 형성한다. 그리고, 상기 제1 캡핑층 패턴 및 제2 캡핑층 패턴으로 이루어지는 제1 패턴 과, 상기 제1 마스크 패턴 및 제2 마스크 패턴으로 이루어지는 제2 패턴 중 선택된 하나의 패턴을 이용하여 하부 막을 패터닝한다.
따라서, 포토리소그래피 공정에서의 해상 한계를 극복하기 위하여 더블 패터닝 공정을 이용하여 미세 피치로 반복 형성되는 복수의 배선 라인을 형성하기 위하여 동일한 기판상에 다양한 크기 및 다양한 피치의 패턴을 동시에 형성하는 데 있어서, 패턴 밀도 또는 패턴 폭이 서로 다른 각 영역에서 패턴 밀도 또는 패턴 폭 차이로 인해 야기될 수 있는 막질 잔류 가능성 및 그에 따른 불량 발생 등의 문제들을 방지하면서 원하는 패턴을 용이하게 형성할 수 있다.
또한, 상기 제1 패턴을 이용하여 하부 막을 패터닝하여 하부 막에 개구를 형성하고 상기 개구 내에 배선 라인을 형성하는 공정을 행함으로써, 낮은 비저항 특성을 가지는 Cu막을 이용하여 배선 라인을 형성하는 경우에도 다마신 공정에서 요구되는 음각 패턴 형성을 위한 별도의 레이아웃을 새로 설계할 필요 없이, 양각 패턴 형성 방법에 의해 패턴 형성이 가능한 막을 패터닝할 때 사용되는 양각의 배선 패턴 형성용 레이아웃을 그대로 이용하여 다마신 공정에 의해 미세 피치로 반복 형성되는 복수의 배선 라인을 형성할 수 있다. 따라서, 다마신 공정으로 미세 피치의 배선 라인을 형성하는 경우에도 본 발명에 따른 방법을 이용함으로써 패턴 밀도 및 패턴 폭이 서로 다른 영역에서 다양한 패턴들을 용이하게 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (22)

  1. 제1 영역 및 제2 영역을 포함하는 기판상에 피식각막을 형성하는 단계와,
    상기 제1 영역에서는 제1 패턴 밀도를 가지고 상기 제2 영역에서는 제2 패턴 밀도를 가지는 복수의 제1 마스크 패턴을 상기 피식각막 위에 형성하는 단계와,
    상기 제1 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스를 채우는 제1 캡핑층 패턴을 형성하고, 제2 영역에서는 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에서 소정 폭의 리세스 영역이 남도록 상기 제1 마스크 패턴의 측벽을 덮는 제2 캡핑층 패턴과, 상기 제2 캡핑층 패턴상의 상기 리세스 영역 내에서 상기 제1 마스크 패턴과 동일 레벨상에 위치되는 복수의 제2 마스크 패턴을 형성하는 단계와,
    상기 제1 캡핑층 패턴 및 제2 캡핑층 패턴으로 이루어지는 제1 패턴과, 상기 제1 마스크 패턴 및 제2 마스크 패턴으로 이루어지는 제2 패턴 중 선택된 하나의 패턴이 남도록 나머지 하나의 패턴을 제거하는 단계와,
    상기 선택된 하나의 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 제1 캡핑층 패턴, 제2 캡핑층 패턴, 및 제2 마스크 패턴을 형성하는 단 계는
    상기 제1 영역에서만 상기 복수의 제1 마스크 패턴 및 이들 사이의 스페이스를 덮는 제1 캡핑층을 형성하는 단계와,
    상기 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에 소정 폭의 리세스 영역이 남도록 상기 복수의 제1 마스크 패턴의 상면 및 측벽을 덮는 제2 캡핑층을 형성하는 단계와,
    상기 리세스 영역이 완전히 채워지도록 상기 제2 영역에서 상기 제2 캡핑층 위에 제2 마스크층을 형성하는 단계와,
    상기 제1 마스크 패턴이 노출될 때 까지 상기 제2 마스크층, 상기 제2 캡핑층, 및 상기 제1 캡핑층 각각의 일부를 제거하여 상기 제1 캡핑층 패턴과, 상기 제2 마스크 패턴과, 상기 제1 캡핑층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  3. 제2항에 있어서,
    상기 제2 마스크층, 제2 캡핑층, 및 상기 제1 캡핑층 각각의 일부를 제거하기 위하여 CMP (chemical mechanical polishing) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제2항에 있어서,
    상기 제2 캡핑층은 상기 제1 영역 및 제2 영역에 각각 형성되고,
    상기 제1 영역에서 상기 제2 캡핑층은 상기 제1 캡핑층 위에 형성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 제1 캡핑층 패턴, 제2 캡핑층 패턴, 및 제2 마스크 패턴을 형성하는 단계는
    상기 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스 내에 소정 폭의 리세스 영역이 남도록 상기 복수의 제1 마스크 패턴의 상면 및 측벽을 덮는 제3 캡핑층을 형성하는 단계와,
    상기 제1 영역 및 제2 영역에서 상기 복수의 제1 마스크 패턴중 상호 인접한 2 개의 제1 마스크 패턴 사이의 스페이스를 채우도록 제3 캡핑층 위에 제2 마스크층을 형성하는 단계와,
    상기 제2 영역에만 상기 제2 마스크층이 남도록 상기 제1 영역에서 상기 제2 마스크층을 제거하는 단계와,
    상기 제1 영역에서 상기 리세스 영역을 완전히 채우도록 상기 제3 캡핑층 위에 제4 캡핑층을 형성하는 단계와,
    상기 제1 마스크 패턴이 노출될 때 까지 상기 제4 캡핑층, 상기 제2 마스크층, 및 상기 제3 캡핑층 각각의 일부를 제거하여 상기 제4 캡핑층의 나머지 부분을 포함하는 상기 제1 캡핑층 패턴과, 상기 제2 마스크 패턴과, 상기 제3 캡핑층의 나머지 부분으로 이루어지는 상기 제2 캡핑층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  6. 제5항에 있어서,
    상기 제4 캡핑층, 상기 제2 마스크층, 및 상기 제3 캡핑층 각각의 일부를 제거하기 위하여 CMP 공정을 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  7. 제5항에 있어서,
    상기 제3 캡핑층은 상기 제2 영역에만 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  8. 제5항에 있어서,
    상기 제3 캡핑층은 상기 제1 영역 및 제2 영역에 각각 형성되고,
    상기 제1 영역에서 상기 제4 캡핑층은 상기 제3 캡핑층 위에 형성되고,
    상기 제1 캡핑층 패턴은 상기 제4 캡핑층의 나머지 부분과 상기 제3 캡핑층의 나머지 부분을 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  9. 제1항에 있어서,
    상기 피식각막은 절연막 또는 도전막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  10. 제1항에 있어서,
    상기 제1 마스크 패턴 및 제2 마스크 패턴은 각각 폴리실리콘막으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  11. 제1항에 있어서,
    상기 제1 캡핑층 패턴 및 제2 캡핑층 패턴은 각각 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제1항에 있어서,
    상기 제1 마스크 패턴을 형성하기 전에 상기 제1 영역 및 제2 영역에서 상기 피식각막 위에 과도식각 버퍼층을 형성하는 단계를 더 포함하고,
    상기 제1 마스크 패턴은 상기 과도식각 버퍼층 위에 헝성되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 제1 마스크 패턴을 형성하는 단계는
    상기 제1 영역 및 제2 영역에서 상기 과도식각 버퍼층 위에 제1 마스크층을 형성하는 단계와,
    상기 제1 마스크층 및 상기 과도식각 버퍼층을 패터닝하여 상기 제1 영역 및 제2 영역에서 각각 제1 패턴 밀도 및 제2 패턴 밀도를 가지는 복수의 제1 마스크 패턴 및 복수의 과도식각 버퍼층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  14. 제12항에 있어서,
    상기 과도식각 버퍼층은 상기 제2 캡핑층 패턴과 동일한 식각 특성을 가지는 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  15. 제12항에 있어서,
    상기 과도식각 버퍼층은 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  16. 제1항에 있어서,
    상기 피식각막을 형성한 후 상기 제1 마스크 패턴을 형성하기 전에 상기 피식각막 위에 하드마스크층을 형성하는 단계와,
    상기 피식각막을 식각하기 전에 상기 선택된 하나의 패턴을 식각 마스크로 이용하여 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계를 포함하고,
    상기 피식각막을 식각하기 위하여 상기 선택된 하나의 패턴 및 상기 하드마 스크 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 하드마스크층은 산화물, 질화물, SiON, ACL (amorphous carbon layer), 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  18. 제1항에 있어서,
    상기 피식각막은 절연막이고,
    상기 피식각막을 식각하기 위하여 상기 제1 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각하여 복수의 개구가 형성된 피식각막 패턴을 형성하는 단계와,
    상기 개구 내에 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  19. 제18항에 있어서,
    상기 금속막은 Cu, W 및 Al로 이루어지는 군에서 선택되는 어느 하나의 금속을 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  20. 제18항에 있어서,
    상기 금속막을 형성하는 단계는
    상기 개구 내벽에 배리어막을 형성하는 단계와,
    상기 배리어막 위에 Cu 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
  21. 제18항에 있어서,
    상기 절연막은 TEOS (tetraethyl orthosilicate), FSG (fluorine silicate glass), SiOC, SiLK 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 반도체 소자의 미세 패턴 제조 방법.
  22. 제1항에 있어서,
    상기 피식각막은 도전막이고,
    상기 피식각막을 식각하기 위하여 상기 제2 패턴을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
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