KR100877079B1 - Universal literal gate using resonant tunneling diode - Google Patents
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본 발명은 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트(universal literal gate)에 관한 것으로, 보다 자세하게는 공명 터널링 다이오드만으로 구성되는 유니버셜 리터럴 게이트에 관한 것이다.The present invention relates to a universal literal gate using a resonance tunneling diode, and more particularly, to a universal literal gate composed of only a resonance tunneling diode.
본 발명의 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트는 신호 입력단의 출력을 출력단의 입력값으로 하여 상기 입력값에 따른 복수 개의 리터럴 윈도우를 갖는 출력값을 결정하는 유니버셜 리터럴 게이트에 있어서, 각각이 상호 직렬연결된 복수 개의 공명 터널링 다이오드에 상호 직렬연결된 저항을 통해 상기 입력값을 결정하는 입력단을 포함한다.In the universal literal gate using the resonance tunneling diode of the present invention, in the universal literal gate for determining an output value having a plurality of literal windows according to the input value by using the output of the signal input terminal as the input value of the output terminal, each of which is connected in series with each other And an input terminal for determining the input value through a resistor interconnected to the two resonance tunneling diodes.
Description
본 발명은 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트(universal literal gate)에 관한 것으로, 보다 자세하게는 공명 터널링 다이오드만으로 구성되는 유니버셜 리터럴 게이트에 관한 것이다.The present invention relates to a universal literal gate using a resonance tunneling diode, and more particularly, to a universal literal gate composed of only a resonance tunneling diode.
리터럴 게이트(literal gate)란 특정 입력구간에 대해서만 High 상태의 출력을 갖는 로직으로서, 이러한 MVL(Multi valued logic)은 기존의 이진 로직(binary logic)에 비해 많은 데이터를 한 번에 처리할 수 있기 때문에 초대규모 집적 회로(ULSI : ultra large scale integration)나 초고밀도 집적 회로(VLSI : very large scale integration)에서 회로의 복잡도를 줄일 수 있고, 점점 심각해지고 있는 와이어링(wiring) 문제를 해결할 수 있는 것이다.A literal gate is a logic that has an output of high state only for a specific input section. This multi-valued logic (MVL) can process a lot of data at a time as compared to conventional binary logic. In ultra large scale integration (ULSI) or very large scale integration (VLSI), the complexity of the circuit can be reduced and the problem of wiring becoming more serious can be solved.
한편, 리터럴 게이트의 High 상태 출력 구간을 리터럴 윈도우(literal window)라 하고, 이러한 리터럴 윈도우의 개수에 따라 그 활용도가 달라질 수 있 다.Meanwhile, the high state output section of the literal gate is called a literal window, and its utilization may vary depending on the number of such literal windows.
일예로, ADC(analog digital convertor)의 활용에 있어, ADC 비트수가 증가할수록 그 증가 정도에 따라 High 상태 출력 구간인 리터럴 윈도우가 더 많이 필요하게 된다. 여기서, 복수의 리터럴 윈도우를 출력하는 리터럴 게이트를 유니버셜 리터럴 게이트(universal literal gate)라 한다.For example, in the use of an analog digital convertor (ADC), as the number of ADC bits increases, more literal windows, which are high state output intervals, are required according to the increase. Here, the literal gate for outputting a plurality of literal windows is called a universal literal gate.
도 1은 1개의 리터럴 윈도우를 갖는 기존의 리터럴 게이트에 관한 회로도이다. 도 1과 같은 기존의 리터럴 게이트는 RTD(resonant tunneling diode : 공명 터널링 다이오드, A, B, X)와 전류 모듈레이션을 위한 트랜지스터(T1, T2)로 구성되어 있다. 따라서, 성능을 최적화하기 위해서는 RTD와 트랜지스터를 동시에 최적화해야 하는 문제점이 있고, 트랜지스터만을 이용한 회로에 비해 공정이 복잡하다는 단점이 있다. 또한, 트랜지스터는 RTD에 비해 큰 면적을 차지하고 기생 커패시턴스 성분이 크기 때문에 RTD의 장점을 상쇄시킨다는 문제점이 있다.1 is a circuit diagram of a conventional literal gate having one literal window. The existing literal gate as shown in FIG. 1 is composed of a RTD (resonant tunneling diode, A, B, X) and transistors T1 and T2 for current modulation. Therefore, there is a problem in that the RTD and the transistor must be optimized at the same time in order to optimize the performance, and the process is complicated compared to the circuit using only the transistor. In addition, since the transistor occupies a larger area than the RTD and has a large parasitic capacitance component, there is a problem in that it cancels out the advantages of the RTD.
도 2는 2개의 리터럴 윈도우를 갖는 기존의 유니버셜 리터럴 게이트에 관한 회로도이다. 도 2와 같은 기존의 유니버셜 리터럴 게이트는 2개의 리터럴 윈도우를 출력하기 위해 2개의 퀀타이저(quantizer, Q1, Q2)와 하나의 엔코더(encoder, E)로 구성된다. 즉, 1개의 퀀타이저가 4개의 RTD로 구성됨으로써 2개의 리터럴 윈도우를 출력하기 위해 리터럴 게이트의 입력단에 적어도 8개의 RTD가 소요된다. 이렇듯 기존의 리터럴 게이트는 리터럴 윈도우를 1개씩 늘릴 때마다 RTD가 4개 더 소요되게 되어 제조비용 및 유니버셜 리터럴 게이트의 효율적 활용 등에 문제점이 있다.2 is a circuit diagram of a conventional universal literal gate having two literal windows. The conventional universal literal gate as shown in FIG. 2 is composed of two quantizers (quantizers Q1 and Q2) and one encoder (E) to output two literal windows. That is, since one quantizer is composed of four RTDs, at least eight RTDs are required at the input terminal of the literal gate to output two literal windows. As such, the existing literal gate requires four more RTDs for each literal window, which causes problems in manufacturing cost and efficient use of the universal literal gate.
본 발명은 RTD의 입출력 특성만을 이용한 유니버셜 리터럴 게이트를 제공함에 목적이 있다.An object of the present invention is to provide a universal literal gate using only the input and output characteristics of the RTD.
또한, 본 발명은 기존의 유니버셜 리터럴 게이트에 비해 적은 수의 능동소자를 갖는 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트를 제공함에 다른 목적이 있다.Another object of the present invention is to provide a universal literal gate using a resonance tunneling diode having a smaller number of active elements than a conventional universal literal gate.
또한, 본 발명은 기존의 유니버셜 리터럴 게이트에 비해 회로크기를 소형화할 수 있는 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트를 제공함에 또 다른 목적이 있다.In addition, another object of the present invention is to provide a universal literal gate using a resonance tunneling diode capable of miniaturizing a circuit size compared to a conventional universal literal gate.
또한, 본 발명은 단일 능동소자만으로 유니버셜 리터럴 게이트를 구현하여 제조공정을 단순화시키고, 수율을 높일 수 있는 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트를 제공함에 또 다른 목적이 있다.In addition, another object of the present invention is to provide a universal literal gate using a resonance tunneling diode that can simplify the manufacturing process and increase the yield by implementing a universal literal gate using only a single active device.
본 발명의 상기 목적은 신호 입력단의 출력을 출력단의 입력값으로 하여 상기 입력값에 따른 복수 개의 리터럴 윈도우를 갖는 출력값을 결정하는 유니버셜 리터럴 게이트에 있어서, 상기 입력단은 저항과 상호 직렬연결된 복수 개의 공명 터널링 다이오드를 통해 상기 입력값을 결정하며, 상기 복수 개의 공명 터널링 다이오드 각각은 상호 직렬연결된 것인 공명 터널링 다이오드를 이용한 유니버셜 리터 럴 게이트에 의해 달성된다.The object of the present invention is a universal literal gate for determining an output value having a plurality of literal windows according to the input value by using the output of the signal input terminal as an input value of the output terminal, wherein the input terminal is a plurality of resonance tunneling interconnected in series with a resistor The input value is determined via a diode, wherein each of the plurality of resonant tunneling diodes is achieved by a universal literal gate using a resonant tunneling diode that is interconnected in series.
본 발명의 공명 터널링 다이오드를 이용한 유니버셜 리터럴 게이트는 RTD의 입출력 특성만을 이용하여 유니버셜 리터럴 게이트를 제공할 수 있다는 장점이 있다.The universal literal gate using the resonance tunneling diode of the present invention has an advantage of providing a universal literal gate using only the input / output characteristics of the RTD.
또한, 본 발명은 기존의 유니버셜 리터럴 게이트에 비해 능동소자의 개수를 줄일 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the number of active devices compared to the conventional universal literal gate.
또한, 본 발명은 RTD만을 사용함으로써 유니버셜 리터럴 게이트의 회로크기를 소형화할 수 있는 효과가 있다.In addition, the present invention has the effect of miniaturizing the circuit size of the universal literal gate by using only the RTD.
또한, 본 발명은 유니버셜 리터럴 게이트의 구성 소자개수를 줄이고, 제조공정을 단순화시킴으로써 제조단가를 낮출 수 있는 효과가 있다.In addition, the present invention has the effect of reducing the manufacturing cost by reducing the number of components of the universal literal gate, and simplify the manufacturing process.
또한, 본 발명은 기존에 비해 적은 개수의 단일 능동소자만을 사용하여 유니버셜 리터럴 게이트를 구현함으로써 유니버셜 리터럴 게이트의 제조 수율을 높일 수 있는 효과가 있다.In addition, the present invention has the effect of increasing the manufacturing yield of the universal literal gate by implementing a universal literal gate using only a small number of single active devices compared to the conventional.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.The terms or words used in this specification and claims are not to be construed as being limited to their ordinary or dictionary meanings, and the inventors may appropriately define the concept of terms in order to best describe their invention. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention based on the principle that the present invention.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Therefore, the embodiments described in the specification and the drawings shown in the drawings are only one of the most preferred embodiments of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 RTD의 I-V 특성곡선을 나타내는 그래프이다. 도 3을 참조하면, RTD는 전압 V가 0<V<VP일 때, 전류가 전압의 증가에 따라 증가하는 특성인 PDR1(Positive Differential Resistance) 특성을 보이고, VP<V<VV 사이에서는 부성 미분저항(NDR : Negative Differential Resistance) 특성을 보인다. 이어 V>VP 구간에서는 다시 전압의 증가에 따라 전류가 증가하는 특성인 PDR2 특성을 보이는 형태를 가진다.3 is a graph showing the IV characteristic curve of the RTD. Referring to FIG. 3, when the voltage V is 0 <V <V P , the RTD exhibits a positive differential resistance (PDR1) characteristic in which current increases with an increase in voltage, and between V P <V <V V. NDR (Negative Differential Resistance) Subsequently, in the V> V P section, the current shows a PDR2 characteristic, which is a characteristic of increasing current as the voltage increases.
이때, 전류값이 증가하다 감소하는 지점의 전류값, 즉, 전압이 VP일 때의 전류값을 피크전류(IP)라 표현한다.At this time, the current value at the point where the current value increases and decreases, that is, the current value when the voltage is V P is expressed as a peak current I P.
도 4는 본 발명의 일실시예에 따른 리터럴 게이트를 나타내는 회로도이다. 도 4를 참조하면, 본 발명의 일실시예에 따른 리터럴 게이트는 크게 입력단(410)과 출력단(420)으로 구분할 수 있다.4 is a circuit diagram illustrating a literal gate according to an embodiment of the present invention. Referring to FIG. 4, a literal gate according to an embodiment of the present invention may be largely divided into an input terminal 410 and an output terminal 420.
입력단(410)은 출력단(420)의 입력값을 결정하기 위한 것으로서, 직렬연결된 저항(R)과 RTD를 포함한다. 즉, 입력전압(VIN) 노드는 입력저항(RIN)의 일측에 연결되고, 입력저항(RIN)의 타측은 RTDC의 일측과 직렬연결된다. 이렇게 구성된 입력단(410)의 출력은 출력단(420)의 입력값으로서 RTDC의 타측으로 출력되어 출력단(420)의 출력전압(VOUT) 노드에 연결된다.The input terminal 410 is for determining the input value of the output terminal 420, and includes a resistor R and an RTD connected in series. That is, the input voltage (V IN) node is connected to one side of the input resistor (R IN), is the other of the input resistor (R IN) side series with one side of RTD C. The output of the input terminal 410 configured as described above is output to the other side of the RTD C as an input value of the output terminal 420 and is connected to the output voltage V OUT node of the output terminal 420.
출력단(420)은 클럭신호(VCLK)를 제어신호로 하여 입력단(410)으로부터 출력되는 입력값을 수신하고, 이에 따른 출력값(VOUT)을 결정하기 위한 것으로서, 직렬연결된 적어도 둘 이상의 RTD를 포함한다. 즉, 클럭신호(VCLK) 노드는 RTDA의 일측에 연결되고, RTDA의 타측, RTDC의 타측 및 RTDB의 일측은 출력전압(VOUT) 노드에 연결된다. 그리고 RTDB의 타측은 GND에 연결된다. 출력전압(VOUT) 노드를 경계로 RTDA와 RTDB는 직렬연결되어 출력단(420)을 구성한다. The output terminal 420 receives an input value output from the input terminal 410 using the clock signal V CLK as a control signal, and determines the output value V OUT according to the output signal. The output terminal 420 includes at least two RTDs connected in series. do. That is, the clock signal (V CLK) node is connected to one side of RTD A, one side of the other side B of the other side and the RTD, the RTD RTD C A is connected to an output voltage (V OUT) node. The other side of RTD B is connected to GND. RTD A and RTD B are connected in series with the output voltage (V OUT ) node to form an output terminal 420.
한편, RTD 소자의 특성을 활용하기 위해서는 RTDA의 피크전류(IAP)가 RTDB의 피크전류(IBP)보다 작도록 회로를 설계함이 바람직하다.On the other hand, in order to utilize the characteristics of the RTD device, it is preferable that the circuit is designed such that the peak current I AP of RTD A is smaller than the peak current I BP of RTD B.
도 5a 및 도 5b는 본 발명의 일실시예에 따른 출력단의 출력 특성곡선을 나타내는 그래프이다. 도 5a는 클럭신호(VCLK)가 Low 상태일 때, 출력단의 I-V 특성곡선이며, 도 5b는 클럭신호(VCLK)가 High 상태일 때, 출력단의 I-V 특성곡선이다.5A and 5B are graphs showing an output characteristic curve of an output terminal according to an embodiment of the present invention. 5A is an IV characteristic curve of the output terminal when the clock signal V CLK is low, and FIG. 5B is an IV characteristic curve of the output terminal when the clock signal V CLK is high.
도 5a 및 도 5b를 참조하면, 클럭신호(VCLK)가 Low 상태일 때에는 RTDA의 특 성곡선과 RTDB의 특성곡선이 만나는 점인 스테이블 포인트(stable point)가 하나 발생하며, 클럭신호(VCLK)가 High 상태일 때에는 RTDA의 특성곡선과 RTDB의 특성곡선이 만나는 점인 스테이블 포인트가 두 개 발생한다.5A and 5B, when the clock signal V CLK is in a low state, a stable point, which is a point where the characteristic curve of RTD A and the characteristic curve of RTD B meet, is generated. When V CLK ) is high, two stable points occur, which are points where the characteristic curve of RTD A and the characteristic curve of RTD B meet.
먼저, 클럭신호(VCLK)가 Low 상태일 때, 두 RTD의 PDR1 영역에서 스테이블 포인트가 발생하며, 이 경우, 스테이블 포인트가 PDR1의 영역에서 발생하므로 두 개의 RTD 소자는 PDR1의 영역에서 동작하고, 출력값(VOUT)은 입력값에 상관없이 Low 상태의 값을 가지게 된다.First, when the clock signal V CLK is low, a stable point occurs in the PDR1 region of two RTDs. In this case, since the stable point occurs in the PDR1 region, two RTD elements operate in the region of PDR1. The output value (V OUT ) has a low state regardless of the input value.
다음으로 클럭신호(VCLK)가 High 상태일 때, 스테이블 포인트는 각 RTD의 PDR2 영역에서 발생하며, 이 경우, 두 RTD 중 상대적으로 낮은 피크전류를 갖는 RTD 소자가 PDR2 영역에서 동작한다. 즉, 피크전류가 상대적으로 낮은 RTD 소자의 PDR2 영역에서 출력값(VOUT)이 결정된다.Next, when the clock signal V CLK is high, a stable point occurs in the PDR2 region of each RTD. In this case, an RTD element having a relatively low peak current among the two RTDs operates in the PDR2 region. That is, the output value V OUT is determined in the PDR2 region of the RTD device having a relatively low peak current.
한편, RTDA의 피크전류(IAP)와 RTDB의 피크전류(IBP)의 차이를 ITH로 표현한다.On the other hand, the difference between the peak current I AP of RTD A and the peak current I BP of RTD B is expressed by I TH .
도 6은 본 발명의 일실시예에 따른 입력단의 출력 특성곡선을 나타내는 그래프이고, 도 7은 본 발명의 일실시예에 따른 리터럴 게이트의 출력값을 나타내는 그래프이다.6 is a graph illustrating an output characteristic curve of an input terminal according to an embodiment of the present invention, and FIG. 7 is a graph illustrating an output value of a literal gate according to an embodiment of the present invention.
도 6 및 도 7을 참조하면, 본 발명의 일실시예에 따른 입력단(410)의 출력은 입력저항(RIN)과 RTDC에 의해 결정된다. 즉, 입력저항(RIN)의 특성곡선과 RTDC의 특성 곡선이 만나는 Q점에서 출력단(420)의 입력전류(IIN)가 결정된다.6 and 7, the output of the input terminal 410 according to the embodiment of the present invention is determined by the input resistance R IN and RTD C. That is, the input current I IN of the output terminal 420 is determined at the Q point where the characteristic curve of the input resistance R IN and the characteristic curve of RTD C meet.
입력저항(RIN)의 특성곡선은 입력전압(VIN)의 값이 커질수록 R1에서 R3로 이동한다. 입력전압(VIN)의 값이 커질수록 VX 노드에서의 출력값이 커지기 때문이다.The characteristic curve of the input resistance R IN moves from R1 to R3 as the value of the input voltage V IN increases. As the value of the input voltage (V IN ) increases, V X This is because the output at the node is large.
여기서, 입력저항(RIN)의 특성곡선과 RTDC의 특성곡선이 만나는 Q점에 의해 결정되는 입력전류(IIN)는 ITH를 기준으로 R1일 경우, ITH보다 작은 입력전류(IIN)가 결정되고, R2일 경우, ITH보다 큰 입력전류(IIN)가 결정되며, R3일 경우, 다시 ITH보다 작은 입력전류(IIN)가 결정된다. 이렇게 결정된 입력전류(IIN)는 출력단(420)의 입력전류값이 된다.Here, if the input resistor (R IN) characteristic curve of the RTD (I IN) input current characteristic curve is determined by the Q point meeting the C of the R1 based on the I TH, a small input current than I TH (I IN ) Is determined, and in the case of R2, an input current I IN greater than I TH is determined, and in the case of R3, an input current I IN smaller than I TH is again determined. The input current I IN determined as described above becomes the input current value of the output terminal 420.
한편, 출력단(420)의 출력전압(VOUT) 노드에 걸리는 전류는 입력전류(IIN)와 RTDA의 전류(IA)의 합으로 결정된다.Meanwhile, the current applied to the output voltage V OUT node of the output terminal 420 is determined by the sum of the input current I IN and the current I A of the RTD A.
즉, 입력전류(IIN)가 ITH보다 작을 때, RTDB의 피크전류(IBP)가 RTDA의 피크전류(IAP)보다 크게 결정된다. 이 경우, 출력값(VOUT)은 피크전류값이 상대적으로 낮은 RTDA의 PDR2 영역에 위치하는 스테이블 포인터에서 결정되고, 이 스테이블 포인트는 출력을 결정하는 두 개의 스테이블 포인트 중 상대적으로 낮은 출력값(VOUT)을 갖는 스테이블 포인트에 해당하므로, 출력값(VOUT)은 결정될 수 있는 두 개의 출력값(VOUT) 중 상대적으로 낮은 Low 상태의 출력값(VOUT)으로 결정된다.That is, when the input current I IN is smaller than I TH , the peak current I BP of the RTD B is determined to be larger than the peak current I AP of the RTD A. In this case, the output value V OUT is determined from a stable pointer located in the PDR2 region of RTD A having a relatively low peak current value, and this stable point is a relatively low output value of the two stable points that determine the output. Since it corresponds to a stable point having V OUT , the output value V OUT is determined as a relatively low output value V OUT of two output values V OUT that can be determined.
또한, 입력전류(IIN)가 ITH보다 클 때, RTDB의 피크전류(IBP)가 RTDA의 피크전류(IAP)보다 작게 결정된다. 이 경우, 출력값(VOUT)은 피크전류값이 상대적으로 낮은 RTDB의 PDR2 영역에 위치하는 스테이블 포인터에서 결정되고, 이 스테이블 포인트는 출력을 결정하는 두 개의 스테이블 포인트 중 상대적으로 높은 출력값(VOUT)을 갖는 스테이블 포인트에 해당하므로, 출력값(VOUT)은 결정될 수 있는 두 개의 출력값(VOUT) 중 상대적으로 높은 High 상태의 출력값(VOUT)으로 결정된다.In addition, when the input current I IN is larger than I TH , the peak current I BP of the RTD B is determined to be smaller than the peak current I AP of the RTD A. In this case, the output value V OUT is determined from a stable pointer located in the PDR2 region of RTD B having a relatively low peak current value, and this stable point is a relatively high output value of the two stable points that determine the output. Since it corresponds to a stable point having V OUT , the output value V OUT is determined as an output value V OUT of a relatively high state among two output values V OUT that can be determined.
따라서, 본 발명의 일실시예에 따른 리터럴 게이트의 출력값(VOUT)은 도 7과 같이 특정 입력구간에서만 High 상태의 출력값을 갖는다.Therefore, the output value V OUT of the literal gate according to the exemplary embodiment of the present invention has an output value of a high state only in a specific input section as shown in FIG. 7.
이는 능동소자인 RTD 소자 3개와 수동소자인 저항 1개로 리터럴 게이트를 구현한 것으로서, 트랜지스터 2개와 RTD 3개의 능동소자를 갖는 도 1과 같은 기존의 리터럴 게이트에 비해 능동소자의 개수를 2개 줄이면서도 리터럴 게이트의 출력 특성을 얻을 수 있는 것이다.This is achieved by implementing a literal gate with three active elements, RTD elements and one passive element, and reducing the number of active elements by two compared to the conventional literal gate shown in FIG. 1 having two transistors and three RTD active elements. You can get the output characteristics of the literal gate.
도 8은 본 발명의 다른 실시예에 따른 리터럴 게이트를 나타내는 회로도이다. 도 8을 참조하면, 본 발명의 다른 실시예에 따른 리터럴 게이트는 복수의 리터럴 윈도우를 출력하는 유니버셜 리터럴 게이트로서 크게 입력단(810)과 출력단(820)으로 구분할 수 있다.8 is a circuit diagram illustrating a literal gate according to another exemplary embodiment of the present invention. Referring to FIG. 8, a literal gate according to another embodiment of the present invention may be divided into an
특히, 본 발명의 유니버셜 리터럴 게이트는 본 발명의 일실시예에 따른 리터럴 게이트의 출력단(420)과 동일한 출력단(820)을 가지나, 입력단에 있어서 큰 차 이점을 갖는다.In particular, the universal literal gate of the present invention has the
즉, 본 발명의 유니버셜 리터럴 게이트 입력단은 출력단에서 복수의 리터럴 윈도우를 출력하기 위해 복수의 RTD를 포함하여야 하며, 포함된 복수의 RTD는 적어도 두 가지 이상의 피크전류값을 가져야 한다.That is, the universal literal gate input terminal of the present invention must include a plurality of RTDs to output a plurality of literal windows at the output terminal, and the plurality of RTDs included must have at least two peak current values.
도 8에 도시된 본 발명의 다른 실시예를 기준으로 다시 살펴보면, 본 발명의 유니버셜 리터럴 게이트의 입력단(810)은 상호 직렬연결된 저항(R)과 2개의 RTD(RTDC, RTDD)를 포함한다. 입력전압(VIN) 노드는 입력저항(RIN)의 일측에 연결되고, 입력저항(RIN)의 타측은 RTDC의 일측과 직렬연결되며, RTDD의 일측은 RTDC의 타측과 직렬연결된다. 이렇게 구성된 입력단(810)의 출력은 출력단(820)의 입력값으로서 RTDD의 타측으로 출력되어 출력단(820)의 출력전압(VOUT) 노드에 연결된다.Referring back to another embodiment of the present invention illustrated in FIG. 8, the
여기서, RTDA, RTDB , RTDC 및 RTDD는 각각 복수 개의 RTD로 구성될 수 있다. 또한, 상기 복수 개의 RTD는 상호 직렬연결됨이 바람직하다.Here, RTD A , RTD B , RTD C and RTD D may be composed of a plurality of RTDs, respectively. In addition, the plurality of RTDs are preferably connected in series with each other.
도 9는 본 발명의 다른 실시예에 따른 입력단의 출력 특성곡선을 나타내는 그래프이고, 도 10은 본 발명의 다른 실시예에 따른 리터럴 게이트의 출력값을 나타내는 그래프이다.9 is a graph showing an output characteristic curve of an input terminal according to another embodiment of the present invention, and FIG. 10 is a graph showing an output value of a literal gate according to another embodiment of the present invention.
도 9 및 도 10을 참조하면, 본 발명의 유니버셜 리터럴 게이트 입력단(810)의 출력은 입력저항(RIN)과 RTDC 및 RTDD에 의해 결정된다. 즉, 입력저항(RIN)의 특성곡선과 RTDC 및 RTDD의 특성곡선이 만나는 Q점에서 출력단(820)의 입력전류(IIN)가 결정된다.9 and 10, the output of the universal literal
한편, RTDC 및 RTDD는 도 5의 특성곡선과 같은 하나의 피크전류값을 갖는 RTDC의 특성곡선에 또 다른 피크전류값을 갖는 RTDD의 특성곡선이 더해진 형태의 특성곡선을 갖는다. 즉, 입력단(810) RTD의 개수에 따라 입력단(810) 출력 특성곡선의 피크전류값 개수가 결정된다. 단, 이 경우 입력단(810) RTD들이 서로 다른 피크전류값을 가져야만 한다.On the other hand, RTD C and RTD D has a characteristic curve in which the characteristic curve of RTD D having another peak current value is added to the characteristic curve of RTD C having one peak current value as shown in FIG. 5. That is, the number of peak current values of the output characteristic curve of the
다시 말해, 입력단(810)의 복수의 RTD들이 서로 다른 피크전류값을 가질 경우, 입력단(810)의 서로 다른 피크전류값의 가지 수만큼 입력단(810) 출력 특성곡선의 피크전류값 개수가 결정된다. 만약, 입력단(810) RTD들의 피크전류값이 모두 동일할 경우에는 하나의 피크전류값을 갖는 출력 특성곡선만을 얻게 된다.In other words, when the plurality of RTDs of the
이렇게 두 가지 이상의 피크전류값을 갖는 특성곡선을 멀티피크값(multi peak value)을 갖는 특성곡선이라 하고, 도 6에서와 같은 원리로 입력저항의 특성곡선이 R1에서 R4로 이동함에 따라, 본 발명의 유니버셜 리터럴 게이트 출력값(VOUT)은 도 10과 같이 두 개의 특정 입력구간에서만 High 상태의 출력값을 갖는다.The characteristic curve having two or more peak current values is called a characteristic curve having a multi peak value, and as the characteristic curve of the input resistance moves from R1 to R4 on the same principle as in FIG. 6, the present invention As shown in FIG. 10, the universal literal gate output value V OUT has a high output value only in two specific input sections.
이상에서 살펴본 바와 같이, 본 발명에 따른 유니버셜 리터럴 게이트는 리터럴 윈도우 1개 추가시 RTD 4개를 포함한 복잡한 구조의 회로를 필요로 하는 도 2와 같은 기존의 유니버셜 리터럴 게이트에 비해 능동소자인 RTD 1개만을 입력단에 추가함으로써 유니버셜 리터럴 게이트의 출력 특성을 얻을 수 있는 것이다.As described above, the universal literal gate according to the present invention has one RTD that is an active device as compared to the conventional universal literal gate shown in FIG. 2 that requires a circuit having a complicated structure including four RTDs when one literal window is added. By adding only bays to the inputs, the output characteristics of the universal literal gate can be obtained.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been shown and described with reference to the preferred embodiments as described above, it is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various modifications and variations are possible without departing from the spirit of the present invention and equivalents of the claims to be described below.
도 1은 1개의 리터럴 윈도우를 갖는 기존의 리터럴 게이트에 관한 회로도,1 is a circuit diagram of an existing literal gate having one literal window;
도 2는 2개의 리터럴 윈도우를 갖는 기존의 유니버셜 리터럴 게이트에 관한 회로도,2 is a circuit diagram of a conventional universal literal gate having two literal windows;
도 3은 RTD의 I-V 특성곡선을 나타내는 그래프,3 is a graph showing an I-V characteristic curve of an RTD;
도 4는 본 발명의 일실시예에 따른 리터럴 게이트를 나타내는 회로도,4 is a circuit diagram illustrating a literal gate according to an embodiment of the present invention;
도 5a 및 도 5b는 본 발명의 일실시예에 따른 출력단의 출력 특성곡선을 나타내는 그래프,5A and 5B are graphs illustrating an output characteristic curve of an output terminal according to an embodiment of the present invention;
도 6은 본 발명의 일실시예에 따른 입력단의 출력 특성곡선을 나타내는 그래프,6 is a graph showing an output characteristic curve of an input terminal according to an embodiment of the present invention;
도 7은 본 발명의 일실시예에 따른 리터럴 게이트의 출력값을 나타내는 그래프,7 is a graph illustrating an output value of a literal gate according to an embodiment of the present invention;
도 8은 본 발명의 다른 실시예에 따른 리터럴 게이트를 나타내는 회로도,8 is a circuit diagram illustrating a literal gate according to another embodiment of the present invention;
도 9는 본 발명의 다른 실시예에 따른 입력단의 출력 특성곡선을 나타내는 그래프,9 is a graph showing an output characteristic curve of an input terminal according to another embodiment of the present invention;
도 10은 본 발명의 다른 실시예에 따른 리터럴 게이트의 출력값을 나타내는 그래프이다.10 is a graph illustrating an output value of a literal gate according to another exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
410, 810 : 입력단410, 810: input terminal
420, 820 : 출력단420, 820: Output stage
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070081013A KR100877079B1 (en) | 2007-08-13 | 2007-08-13 | Universal literal gate using resonant tunneling diode |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070081013A KR100877079B1 (en) | 2007-08-13 | 2007-08-13 | Universal literal gate using resonant tunneling diode |
Publications (1)
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|---|---|
| KR100877079B1 true KR100877079B1 (en) | 2009-01-07 |
Family
ID=40482178
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070081013A Expired - Fee Related KR100877079B1 (en) | 2007-08-13 | 2007-08-13 | Universal literal gate using resonant tunneling diode |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100877079B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714891A (en) | 1996-05-20 | 1998-02-03 | Lin; Hung C. | Multiple-valued literal circuit using resonant tunneling diodes |
| JP2001217881A (en) | 2000-02-02 | 2001-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Digital identification circuit |
| JP2003087111A (en) | 2001-09-07 | 2003-03-20 | Nagoya Industrial Science Research Inst | Logic circuit and combination logic circuit configured by using the same |
-
2007
- 2007-08-13 KR KR1020070081013A patent/KR100877079B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714891A (en) | 1996-05-20 | 1998-02-03 | Lin; Hung C. | Multiple-valued literal circuit using resonant tunneling diodes |
| JP2001217881A (en) | 2000-02-02 | 2001-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Digital identification circuit |
| JP2003087111A (en) | 2001-09-07 | 2003-03-20 | Nagoya Industrial Science Research Inst | Logic circuit and combination logic circuit configured by using the same |
Non-Patent Citations (1)
| Title |
|---|
| Waho, T., et al, 'A literal gate using resonant-tunneling devices', Multiple-Valued Logic, 1996. Proceedings., 26th International Symposium on 29-31 May 1996 Page(s):68 - 73 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20121226 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131219 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| FPAY | Annual fee payment |
Payment date: 20141210 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20151227 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |