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KR100888842B1 - 읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법 - Google Patents

읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및그것의 독출 전압 설정 방법 Download PDF

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KR100888842B1
KR100888842B1 KR1020070064543A KR20070064543A KR100888842B1 KR 100888842 B1 KR100888842 B1 KR 100888842B1 KR 1020070064543 A KR1020070064543 A KR 1020070064543A KR 20070064543 A KR20070064543 A KR 20070064543A KR 100888842 B1 KR100888842 B1 KR 100888842B1
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KR
South Korea
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voltage
read
memory cells
threshold voltage
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강동구
채동혁
이승재
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삼성전자주식회사
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Abstract

본 발명에 따른 제 1 문턱 전압 상태 및 제 2 문턱 전압 상태를 포함하는 복수의 문턱 전압 상태들 중 어느 하나에 대응하는 멀티-비트 데이터를 저장하기 위한 복수의 메모리 셀들을 구비하는 플래시 메모리 장치의 읽기 전압 설정 방법은, 상기 제 1 문턱 전압 상태에 포함되는 제 1 전압과 상기 제 2 문턱 전압 상태에 포함되는 제 2 전압 사이의 전압 범위를 복수의 구간들로 분할하고, 상기 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하는 단계; 및 상기 카운트된 메모리 셀들의 수 중에 최소값에 대응하는 구간을 참조하여 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압을 결정하는 단계를 포함한다.
상술한 방법에 따라 읽기 에러를 최소화하여 에러 정정의 부담을 줄일 수 있는 플래시 메모리 장치 및 시스템을 제공할 수 있다.

Description

읽기 전압을 최적화할 수 있는 플래시 메모리 장치 및 그것의 독출 전압 설정 방법{FLASH MEMORY DEVICE OPTIMIZING READ VOLTAGE AND METHOD FOR OPTIMIZING READ VOLTAGE THEREOF}
도 1은 멀티 비트 플래시 메모리 셀의 문턱 전압 상태를 보여주는 도면;
도 2는 본 발명에 따른 읽기 전압의 최적화 과정을 간략히 보여주는 도면;
도 3은 본 발명의 플래시 메모리 장치를 보여주는 블록도;
도 4는 최적 읽기 전압을 선택하기 위한 검출 방법을 보여주는 도면;
도 5는 본 발명에 따른 최적 읽기 전압을 설정하는 방법을 단계적으로 설명하는 순서도;
도 6a는 상술한 도 5의 전압 구간(ΔV)에 포함되는 셀들의 수를 카운트하는 방법의 일 실시예를 보여주는 순서도;
도 6b는 상술한 도 5의 전압 구간(ΔV)에 포함되는 셀들의 수를 카운트하는 방법의 다른 실시예를 보여주는 순서도;
도 7은 페이지 단위에 대한 상술한 최적 읽기 전압을 설정하기 위한 방법을 보여주는 도면;
도 8은 상술한 각 페이지에 대한 최적 읽기 전압을 설정하기 위한 방법을 설명하는 순서도; 및
도 9는 본 발명에 따른 플래시 메모리 시스템을 간략히 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
110 : 셀 어레이 120 : 페이지 버퍼
130 : Y-게이트 140 : 읽기 전압 조정부
150 : 명령어 레지스터 및 제어 로직
160 : 고전압 발생기 161 : 세트 레지스터
170 : 행 디코더 300 : 메모리 시스템
310 : 플래시 메모리 320 : 메모리 컨트롤러
321 : 에스램 322 : 프로세싱 유닛
323 : 호스트 인터페이스 324 : 에러 정정 코드 블록
325 : 메모리 인터페이스
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 읽기 에러를 최소화할 수 있는 플래시 메모리 장치 및 그것의 읽기 전압 설정 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰 는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
일반적으로 플래시 메모리 장치는 정보를 저장할 수 있으며 원할 때 정보를 독출할 수 있는 집적 회로이다. 플래시 메모리 장치는 재기입이 가능한 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2 개의 문턱 전압 상태들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 상태들 중 어느 하나에 포함되는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.
본 발명의 목적은 읽기 에러를 최소화할 수 있는 멀티-비트 플래시 메모리 장치 및 멀티-비트 플래시 메모리 장치의 읽기 전압 설정 방법을 제공하는 데 있다.
상기의 과제를 이루기 위한 본 발명에 따른 복수의 메모리 셀들을 포함하는 멀티-비트 메모리 장치의 읽기 전압 설정 방법은, 복수의 문턱 전압 상태들 중 제 1 문턱 전압 상태에 포함되는 제 1 전압과 상기 복수의 문턱 전압 상태들 중 제 2 문턱 전압 상태에 포함되는 제 2 전압 사이의 전압 범위를 복수의 구간들로 분할하고, 상기 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하는 단계; 및 상기 카운트된 값들 중 최소값에 대응하는 구간을 참조하여 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압을 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 동일 워드 라인에 연결된다.
이 실시예에 있어서, 상기 제 1 문턱 전압 상태 및 상기 제 2 문턱 전압 상태는 서로 인접한 문턱 전압 상태들이다.
이 실시예에 있어서, 상기 제 1 전압은 상기 제 1 문턱 전압 상태를 규정하는 전압 범위의 상한값에 대응한다.
이 실시예에 있어서, 상기 제 2 전압은 상기 제 2 문턱 전압 상태로 상기 복수의 메모리 셀들을 프로그램하기 위한 검증 전압이다.
이 실시예에 있어서, 상기 메모리 셀들의 수를 카운트하는 단계에서, 상기 전압 범위는 동일한 전압 간격을 갖도록 분할된다.
이 실시예에 있어서, 상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는, (a) 상기 어느 한 구간의 하단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; (b) 상기 어느 한 구간의 상단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; 및 (c) 상기 하단 전압 및 상기 상단 전압 각각에 의해서 독출된 페이지 데이터를 비교하여 토글링되는 비트들의 수를 카운트하는 단계를 통하여 카운트된다.
이 실시예에 있어서, 상기 (c) 단계에서, 상기 토글링되는 비트들은, 상기 하단 전압에 의해서 데이터 '0'로 독출되고 상기 상단 전압에 의해서 데이터 '1'로 독출되는 메모리 셀들에 대응한다.
이 실시예에 있어서, 상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는, (a) 상기 복수의 메모리 셀들 중 상기 어느 한 구간의 하단 전압 보다 높은 문턱 전압을 갖는 메모리 셀들을 선택하는 단계; 및 (b) 상기 선택된 메모리 셀들 중 상기 어느 한 구간의 상단 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 수를 카운트하는 단계를 통하여 카운트된다.
이 실시예에 있어서, 상기 (a) 단계에서, 상기 하단 전압이 상기 워드 라인으로 인가될 때, 상기 복수의 메모리 셀들 중 오프-셀(OFF-cell)들이 선택된다.
이 실시예에 있어서, 상기 (b) 단계에서, 상기 상단 전압이 상기 워드 라인으로 인가될 때, 상기 (a) 단계에서 선택된 메모리 셀들 중 온-셀(ON-cell) 들의 수가 카운트된다.
이 실시예에 있어서, 상기 읽기 전압을 결정하는 단계에서, 상기 카운트된 값들 중 최소값에 대응하는 구간에 포함되는 어느 하나의 전압이 상기 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 읽기 전압을 결정하는 단계에서, 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 중앙값이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 하단 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 상단 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 읽기 전압을 결정하는 단계에서, 상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간에 포함되는 어느 하나의 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간의 중앙값이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 복수의 문턱 전압 상태들은 상기 멀티-비트 데이터 중 적어도 어느 하나의 페이지가 프로그램됨에 따라 형성되는 문턱 전압 분포들에 대응한다.
이 실시예에 있어서, 상기 복수의 문턱 전압 상태들은 상기 멀티-비트 데이터 중 최상위 비트(MSB) 페이지가 프로그램됨에 따라 형성되는 문턱 전압 분포들에 대응한다.
상기 복수의 문턱 전압 상태들을 형성하기 위한 테스트 데이터를 프로그램하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 테스트 데이터는 상기 복수의 문턱 전압 상태들 각각이 형성되도록 설정된다.
상기 선택된 읽기 전압을 생성하도록 상기 플래시 메모리 장치의 고전압 발생기를 설정하는 단계를 더 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 복수의 문턱 전압 상태들 중 어느 하나에 대응하는 문턱 전압으로 프로그램되는 복수의 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치의 읽기 전압 조정 방법은, 상기 복수의 문턱 전압 상태들 중 최하위 상태와 상기 복수의 문턱 전압 상태들 중 최상위 상태 사이의 전압 윈도우 범위를 동일한 전압차를 갖는 복수의 구간들로 분할하고, 상기 분할된 복수의 구간들 각각에 문턱 전압이 포함되는 메모리 셀들의 수를 카운트하는 단계; 및 상기 전압 윈도우 범위에 대비하여 상기 카운트된 값들이 형성하는 분포 곡선에서 극소점(Local minimum point)들에 대응하는 문턱 전압들을 상기 복수의 문턱 전압 상태들을 각각 식별하기 위한 읽기 전압들로 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 동일 워드 라인에 연결된다.
이 실시예에 있어서, 상기 메모리 셀들의 수를 카운트하는 단계에서, 상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는, (a) 상기 어느 한 구간의 하단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; (b) 상기 어느 한 구간의 상단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; 및 (c) 상기 하단 전압 및 상기 상단 전압들 각각에 의해서 독출된 페이지 데이터를 비교하여 토글링되는 비트들의 수를 카운트하는 단계를 통하여 카운트된다.
이 실시예에 있어서, 상기 (c) 단계에서, 상기 토글링되는 비트들은, 상기 하단 전압에 의해서 데이터 '0'로 독출되고 상기 상단 전압에 의해서 데이터 '1'로 독출되는 메모리 셀들에 대응한다.
이 실시예에 있어서, 상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는, (a) 상기 복수의 메모리 셀들 중 상기 어느 한 구간의 하단 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 선택하는 단계; 및 (b) 상기 선택된 메 모리 셀들 중 상기 어느 한 구간의 상단 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 수를 카운트하는 단계를 통하여 카운트된다.
이 실시예에 있어서, 상기 (a) 단계에서, 상기 하단 전압이 상기 워드 라인으로 인가될 때, 상기 복수의 메모리 셀들 중 오프-셀(OFF-cell)들이 선택된다.
이 실시예에 있어서, 상기 (b) 단계에서, 상기 상단 전압이 상기 워드 라인으로 인가될 때, 상기 (a) 단계에서 선택된 메모리 셀들 중 온-셀(ON-cell) 들의 수가 카운트된다.
이 실시예에 있어서, 상기 읽기 전압을 결정하는 단계에서, 상기 카운트된 값들 중 극소값들 각각에 대응하는 구간에 포함되는 전압들이 상기 읽기 전압들로 결정된다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들에 저장된 데이터를 감지 및 래치하는 페이지 버퍼; 상기 셀 어레이로 공급되는 워드 라인 전압을 생성하는 고전압 발생기; 및 복수의 문턱 전압 상태들을 갖도록 상기 복수의 메모리 셀들을 테스트 데이터로 프로그램하도록, 그리고 상기 복수의 메모리 셀들이 형성하는 문턱 전압 분포를 복수의 구간들로 분할하고 상기 분할된 복수의 구간들 각각에 대하여 독출하도록 상기 고전압 발생기 및 상기 페이지 버퍼를 제어하는 읽기 전압 조정부를 포함하되, 상기 읽기 전압 조정부는 상기 독출 결과를 참조하여 상기 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들을 결정한다.
이 실시예에 있어서, 상기 복수의 메모리 셀들은 동일 워드 라인에 연결된다.
이 실시예에 있어서, 상기 테스트 데이터는 상기 복수의 문턱 전압 상태들 각각에 대응하는 메모리 셀들의 수가 균일하도록 설정된다.
이 실시예에 있어서, 상기 복수의 구간들 각각에 대응하는 메모리 셀들의 수는 상기 복수의 구간들 각각의 하단 전압과 상단 전압에 의해 독출되는 각각의 페이지 데이터 중 토글링되는 비트들의 수를 카운트함으로써 카운트된다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 하단 전압에 의해서 독출되는 페이지 데이터를 저장하기 위한 저장 수단을 더 포함한다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 상단 전압에 의해서 독출되는 페이지 데이터를 저장하기 위한 또 다른 저장 수단을 더 포함한다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 하단 전압에 의해서 독출되는 페이지 데이터와 상기 상단 전압에 의해서 독출되는 페이지 데이터를 비교하기 위한 XOR 게이트들을 더 포함한다.
이 실시예에 있어서, 상기 복수의 구간들 각각에 대응하는 메모리 셀들의 수는 상기 복수의 구간들 각각의 하단 전압으로 독출시에는 오프-셀로, 상기 복수의 구간들 각각의 상단 전압으로 독출시에는 온-셀로 판정되는 메모리 셀들의 수를 카운트하여 결정된다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 복수의 구간들 각각에 대응하는 카운트 수 중에서 최소값에 대응하는 구간을 참조하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들로 선택한다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 중앙값을 상기 읽기 전압으로 선택한다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 하단 전압을 상기 읽기 전압으로 선택한다.
이 실시예에 있어서, 상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 상단 전압을 상기 읽기 전압으로 선택한다.
이 실시예에 있어서, 상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간에 포함되는 어느 하나의 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법
이 실시예에 있어서, 상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간 및 상기 2개의 구간 사이에 포함되는 전압들 중 어느 하나를 상기 읽기 전압으로 선택한다.
이 실시예에 있어서, 상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간의 중앙값이 상기 읽기 전압으로 선택된다.
이 실시예에 있어서, 상기 읽기 전압 조정부의 제어에 응답하여 상기 페이지 버퍼에 래치된 데이터 중 선택된 데이터를 선택적으로 출력하는 열 선택 회로를 더 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 메모리 시스템은, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들에 저장된 데이터를 감지 및 래치하는 페이지 버퍼; 상기 셀 어레이로 공급되는 워드 라인 전압을 생성하는 고전압 발생기; 및 복수의 문턱 전압 상태들을 갖도록 상기 복수의 메모리 셀들을 테스트 데이터로 프로그램하도록, 그리고 상기 복수의 메모리 셀들이 형성하는 문턱 전압 분포를 복수의 구간들로 분할하고 상기 분할된 복수의 구간들 각각에 대하여 독출하도록 상기 고전압 발생기 및 상기 페이지 버퍼를 제어하는 읽기 전압 조정부를 포함하되, 상기 읽기 전압 조정부는 상기 독출 결과를 참조하여 상기 복수의 구간들 각각에 문턱 전압이 포함되는 메모리 셀들의 수를 카운트하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들을 결정하는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다.
상기 목적을 달성하기 위한 본 발명에 따른 정보 처리 시스템은 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들에 저장된 데이터를 감지 및 래치하는 페이지 버퍼; 상기 셀 어레이로 공급되는 워드 라인 전압을 생성하는 고전압 발생기; 및 복수의 문턱 전압 상태들을 갖도록 상기 복수의 메모리 셀들을 테스트 데이터로 프로그램하도록, 그리고 상기 복수의 메모리 셀들이 형성하는 문턱 전압 분포를 복수의 구간들로 분할하고 상기 분할된 복수의 구간들 각각에 대하여 독출하도록 상기 고전압 발생기 및 상기 페이지 버퍼를 제어하는 읽기 전압 조정부를 포함하되, 상기 읽기 전압 조정부는 상기 독출 결과를 참조하여 상기 복수의 구간들 각각에 문턱 전압이 포함되는 메모리 셀들의 수를 카운트하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들을 결정하는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템; 및 상기 메모리 시스템을 저장 장치로 장착하는 컴퓨터 시스템을 포함한다.
이상의 구성 및 방법에 따르면, 독출 동작시 읽기 에러를 최소화할 수 있어 에러 정정의 부담을 최소화할 수 있는 플래시 메모리 장치 및 신뢰성 높은 메모리 장치, 메모리 시스템 및 정보 처리 시스템을 제공할 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다.
도 1은 멀티-비트 플래시 메모리 장치에서 4-비트 데이터의 프로그램에 따라 형성되는 이상적인 문턱 전압 상태를 보여주는 도면이다. 도 1을 참조하면, 4-비트의 데이터가 프로그램된 메모리 셀의 문턱 전압은 16개의 문턱 전압 상태들(ST0~ST15) 중 어느 하나에 포함된다. 이상적인 경우, 16개의 문턱 전압 상태들(ST0~ST15) 각각은 인접한 문턱 전압 상태와 읽기 마진(Read margin)을 제공하기 위한 전압 간격을 갖는다. 그리고 16개의 문턱 전압 상태들(ST0~ST15) 각각은 규정된 전압 범위를 차지한다. 이를 위하여 각 문턱 전압 상태들(ST1~ST15)은 프로그램 검증 전압들(Vvfy_1~Vvfy_15) 이상으로 프로그램된다. 그러나 저장되는 비트 수가 증가할수록 문턱 전압 상태들의 수도 증가한다. 충분한 읽기 마진 및 충분한 문턱 전압 상태들의 수를 제공하기 위해서는, 메모리 셀의 문턱 전압이 분포하는 윈도우(Threshold voltage window)가 충분히 확보되어야 한다. 이를 위해 프로그램 동작을 통해서 문턱 전압이 최상위 상태로 이동하기 위한 충분히 높은 프로그램 전압 및 시간이 필요하다. 또한, 메모리 셀의 플로팅 게이트로 주입되는 전하량에는 한계가 있기 때문에 문턱 전압의 상승에도 한계가 존재한다. 결국, 한정된 문턱 전압의 윈도우 범위 이내에서, 읽기 마진 및 문턱 전압 상태가 차지하는 전압 범위를 감소시키는 방법을 통해서 멀티-비트 플래시 메모리 장치를 구현하고 있다. 그리고 읽기 마진 및 각 문턱 전압 상태들이 차지하는 범위의 감소로 말미암는 읽기 에러들은 에러 정정 코드(Error Correction Code : ECC)를 통해서 해결한다.
도 2는 본 발명에 따른 읽기 전압(Vrd) 설정 방법을 간략히 보여주는 도면이다. 도 2를 참조하면, 플래시 메모리 장치의 문턱 전압은 프로그램 동작에 따라 커플링(Coupling)이나 전하 누설(Charge leakage)에 따라 이상적(Ideal)이지 못한 형태(10, 20, 30)들로 형성될 수 있다. 또는, 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티-비트 플래시 메모리 장치에서 정상적인 프로그램 동작에 따라 메모리 셀들의 문턱 전압은 도시한 형태(10, 20, 30)로 형성될 수도 있다. 이상의 경우들에 있어서, 이상적인 형태의 문턱 전압들(11, 21, 31)에 의하여 결정된 읽기 전압들(Vrd_n, Vrd_n+1 ; 미도시됨)에 따라 메모리 셀에 저장된 데이터가 읽혀질 경우, 상대적으로 많은 에러들이 발생할 수 있다. 따라서, 본 발명에 따른 읽기 전압의 설정에 따르면, 이상적인 경우를 가정하여 결정된 플래시 메모리 장치의 읽기 전압들(Vrd_n, Vrd_n+1)이 에러를 최소화할 수 있는 읽기 전압들(Vrd_n', Vrd_n+1')로 조정되도록 설정된다. 좀더 자세한 설명은 다음과 같다.
최적의 읽기 전압을 설정하기 위하여, 워드 라인에 포함되는 메모리 셀들은 멀티-비트 데이터 각각에 대응하는 문턱 전압 상태들을 형성하도록 프로그램된다. 예를 들면, 메모리 셀들은 문턱 전압 상태들에 골고루 분포하도록 테스트 데이터로 프로그램될 수 있다. 즉, 하나의 워드 라인에 연결되는 모든 메모리 셀들은 그 문턱 전압들이 문턱 전압 상태들 각각에 동일한 숫자가 포함되도록 프로그램될 수 있다. 즉, 각각의 문턱 전압들이 상태(11), 상태(21) 및 상태(31)에 포함되는 메모리 셀들의 수가 동일하도록 프로그램되어야 한다. 이러한 테스트 데이터(Test data)의 프로그램을 이하에서는 평준화 프로그램(Equalization program)이라 칭하기로 한다. 상술한 평준화 프로그램에 따라, 메모리 셀들은 16개의 상태들 중 어느 하나에 대응하는 문턱 전압을 갖는다. 여기서, 각각의 문턱 전압 상태에 균일한 메모리 셀들이 속하도록 평준화 프로그램이 수행된다고 예시적으로 설명되었으나, 본 발명은 이에 국한되지 않는다. 즉, 테스트 데이터는 멀티-비트 데이터 각각에 대응하는 문턱 전압 상태들을 형성하도록 설정될 수 있다. 프로그램 동작시, 메모리 셀의 워드 라인으로는 상대적으로 높은 프로그램 전압이 인가된다. 그리고 커플링에 의하여 메모리 셀의 문턱 전압은 상측으로 확장될 수 있다. 또한, 메모리 셀의 플로팅 게이트에 주입된 전자들이 누설되는 현상이 발생할 수 있다. 이러한 경우에, 메모리 셀들의 문턱 전압 분포는 하측으로 확장될 수 있다. 따라서, 멀티-비트 데이터가 프로그램된 메모리 셀들의 문턱 전압 분포는 도시된 문턱 전압 분포들(10, 20, 30) 의 형태를 갖는다.
평준화 프로그램 이후에, 동일 워드 라인에 연결되는 메모리 셀들에 대한 최적 읽기 전압을 선택하기 위한 읽기 동작이 수행된다. 최적 읽기 전압을 선택하기 위한 읽기 동작을 이하에서는 테스트 읽기 동작(Test read operation)이라 칭하기로 한다. 테스트 읽기 동작은 두 문턱 전압 상태들 사이에서 고해상도를 갖는 복수의 읽기 전압들로 수행된다. 테스트 읽기 동작에 따라 메모리 셀들이 최소로 분포하는 문턱 전압(예를 들면, 40 및 50에 대응하는 문턱 전압)이 검출된다. 검출된 읽기 전압은 상술한 바와 같이 최소 읽기 에러를 보장할 수 있는 읽기 전압으로 선택된다. 즉, 각 상태들의 교차점(40, 50)에 대응하는 읽기 전압(Vrd_n′) 및 읽기 전압(Vrd_n+1′)이 선택된다. 상술한 읽기 동작은 후술되는 도면들을 통하여 상세히 설명하기로 한다.
상술한 최소 읽기 에러를 위한 읽기 전압들의 조정에 따라 읽기 동작시 에러 정정의 부담을 최소화할 수 있는 플래시 메모리 장치가 제공될 수 있다.
도 3은 도 2와 같은 읽기 전압의 조정이 가능한 플래시 메모리 장치를 간략히 보여주는 블록도이다. 도 3을 참조하면, 읽기 전압 조정부(140)는 선택된 워드 라인에 연결되는 메모리 셀들을 평준화 프로그램하도록, 그리고 프로그램된 메모리 셀들에 대한 테스트 읽기 동작을 수행하도록 구성들을 제어한다. 테스트 읽기 동작에 따라, 읽기 전압 조정부(140)는 최소 메모리 셀들이 독출되는 문턱 전압을 조정된 최적의 읽기 전압으로 결정한다. 좀 더 자세히 설명하면 다음과 같다.
셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 플래시 메모리 셀들을 포함한다. 일반적으로 낸드형 플래시 메모리의 경우, 메모리 셀들은 하나의 워드 라인에 연결되는 복수의 메모리 셀들을 포함한다. 워드 라인을 공유하는 메모리 셀들은 프로그램 동작시 발생하는 커플링에 의해서 문턱 전압이 상측 또는 하측으로 확장될 수 있다. 멀티-비트 플래시 메모리 장치에서 상술한 셀 어레이(110)는 m-비트 데이터(m은 2 이상의 정수)를 저장할 수 있는 멀티-비트 셀들을 포함한다. 예시적인 실시예의 경우, 셀 어레이(110)는 4-비트 데이터를 저장하는 메모리 셀들을 포함한다. 셀 어레이(110)는 워드 라인 단위들(111, 112, 113)로 구분될 수 있다. 프로그램 동작시, 동시에 프로그램되는 페이지 크기의 데이터는 하나의 워드 라인으로 공급되는 프로그램 전압에 의하여 메모리 셀로 기입된다. 읽기 동작시, 하나의 워드 라인에 연결되는 메모리 셀들에 저장된 페이지 데이터는 워드 라인으로 읽기 전압이 공급되는 동안 페이지 버퍼(120)에 의해서 감지 및 래치된다. 따라서, 읽기 전압의 최소 조정 단위는 워드 라인이다. 즉, 워드 라인별로 최적의 읽기 전압들이 선택될 수 있다. 워드 라인은 또한, 짝수 페이지(Even page) 또는 홀수 페이지(Odd page)로 구분될 수 있으며, 짝수 및 홀수 각각에 대해서 별도의 읽기 전압을 제공할 수도 있다. 더불어, 멀티-비트 메모리 셀의 경우, 하나의 워드 라인에 대응하는 메모리 셀들로는 복수의 페이지 데이터가 프로그램된다. 따라서, 본 발명의 읽기 전압 조정은 멀티-비트 데이터의 각 페이지별로 이루어질 수 있다.
페이지 버퍼(120)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(120)는 셀 어레이(110)에 프로그램될 페이지 데이터를 로드한다. 로드된 페이지 데이터는 비트 라인으로 전달되어 메 모리 셀들에 프로그램된다. 읽기 동작시, 페이지 버퍼(120)는 셀 어레이(110)의 선택된 메모리 셀들에 저장된 데이터를 감지하여 저장한다.
Y-게이트(130)는 읽기 동작시 열 어드레스(Y-Add)에 응답하여 페이지 버퍼(130)에 래치된 데이터를 입출력 버퍼(미도시됨)로 전달한다. 프로그램 동작시, Y-게이트(130)는 입력되는 데이터를 페이지 버퍼(120)로 전달한다. 본 발명에 따른 테스트 읽기 동작시, Y-게이트(130)는 열 어드레스(Y-Add)에 응답하여 선택된 메모리 셀들로부터 읽혀진 데이터를 페이지 버퍼(120)로부터 읽기 전압 조정부(140)로 전달한다. 또한, 평준화 프로그램 동작시, Y-게이트(130)는 읽기 전압 조정부(140)로부터 전달되는 테스트 데이터를 페이지 버퍼(120)로 전달한다.
읽기 전압 조정부(140)는 셀 어레이(110)에 포함되는 워드 라인 또는 페이지 단위에 대응하는 메모리 셀들의 최적 읽기 전압을 설정한다. 테스트 공정에서, 읽기 전압 조정부(140)는 테스트 데이터를 선택된 워드 라인에 대응하는 메모리 셀들로 프로그램하는 평준화 프로그램을 수행하도록 명령어 레지스터 및 제어 로직(150)을 제어한다. 평준화 프로그램시, 테스트 데이터는 4-비트 데이터 중 LSB 페이지만이 프로그램될 수도 있으며, MSB 페이지까지 프로그램될 수 있다. 평준화 프로그램에 따라, 메모리 셀들은 복수의 문턱 전압 상태들 중 어느 하나의 문턱 전압을 갖는다. 그리고 각 문턱 전압 상태에 포함되는 메모리 셀들의 수는 균등하게 설정된다. 평준화 프로그램이 완료되면, 읽기 전압 조정부(140)는 선택된 워드 라인에 대해서 최적 읽기 전압을 선택하기 위한 테스트 읽기 동작을 수행한다. 읽기 전압 조정부(140)는 테스트 읽기 동작에 따라 선택된 워드 라인에 복수의 문턱 전 압 상태들 사이에 위치하게 될 최적의 읽기 전압을 선택한다. 선택된 최적의 읽기 전압은 고전압 발생기(160)의 전압 레벨을 조정하기 위한 정보로 제공된다. 읽기 전압 조정부(140)는 이러한 최적 읽기 전압을 각각의 워드 라인들에 대하여, 그리고 각 워드 라인의 각 페이지에 대하여 선택한다.
명령어 레지스터 및 제어 로직(150)은 읽기 전압 조정부(140)로부터의 플래그 신호에 따라 고전압 발생기(160)를 제어한다. 명령어 레지스터 및 제어 로직(150)은 외부로부터 제공되는 제어 신호 또는 명령어에 응답하여 프로그램, 읽기, 또는 소거 동작을 위한 고전압 발생기(160)의 전압 생성을 제어한다. 특히, 본 발명에 따른 명령어 레지스터 및 제어 로직(150)은 읽기 전압 조정부(140)로부터의 제어 신호에 따라 고해상도의 읽기 전압들을 테스트 읽기 동작 동안 연속적으로 출격하도록 고전압 발생기(160)를 제어한다.
고전압 발생기(160)는 셀 어레이(110)로 제공되는 워드 라인 전압을 생성한다. 고전압 발생기(160)는 각 동작 모드에 따라 다양한 워드 라인 전압들을 생성하여 선택된 워드 라인들로 공급한다. 프로그램 동작시, 고전압 발생기(160)는 프로그램 전압(Vpgm)을 생성하여 선택된 워드 라인으로 제공한다. 그리고 독출 동작시, 고전압 발생기(160)는 선택된 워드 라인으로 선택된 페이지 데이터를 읽기 위한 읽기 전압(Vrd)을 제공한다. 특히, 본 발명의 고전압 발생기(160)는 각 워드 라인별로 조정된 읽기 전압을 생성하여 워드 라인으로 제공할 수 있다. 테스트 읽기 동작의 결과에 따라, 워드 라인별 및 각각의 워드 라인에서 페이지별로 조정된 읽기 전압을 생성하도록 고전압 발생기(160)는 설정된다. 고전압 발생기(160)는 각각의 워 드 라인에 대해서 최적의 읽기 전압을 생성하여 읽기 동작시 공급할 수 있다. 더불어, 고전압 발생기(160)는 하나의 워드 라인에 있어서 멀티-비트 데이터의 페이지들 각각에 대응하는 최적 읽기 전압을 공급할 수 있다.
워드 라인들 각각에 대하여, 그리고 워드 라인의 페이지들 각각에 대하여 최적의 읽기 전압을 제공하기 위하여 고전압 발생기(160)는 세트 레지스터(151)를 포함한다. 세트 레지스터(151)는 각 워드 라인들의 최적 읽기 전압들을 생성하기 위한 설정 데이터가 저장된다. 그리고 세트 레지스터(151)는 워드 라인의 페이지들 각각에 대응하는 최적 읽기 전압들을 생성하기 위한 설정 데이터가 저장된다. 설정 데이터는 상술한 읽기 전압 조정부(140)에 의해서 생성되며, 테스트 읽기 동작의 결과로부터 얻어진다. 상술한 최적 읽기 전압을 설정하기 위한 테스트 읽기 동작 동안, 고전압 발생기(160)는 고해상도의 읽기 전압을 순차적으로 선택된 워드 라인으로 공급한다.
행-디코더(160)는 행 어드레스에 응답하여 워드 라인을 선택한다. 행-디코더(160)는 또한 선택된 워드 라인을 고전압 발생기(160)로부터 생성된 워드 라인 전압을 전달한다.
이상의 구성을 통해, 본 발명의 플래시 메모리 장치(100)는 각각의 워드 라인 및 페이지들 각각에 대응하는 최적의 읽기 전압을 제공할 수 있다. 최적 읽기 전압의 설정에 따라, 본 발명의 플래시 메모리 장치는 읽기 동작시 읽기 에러를 최소화할 수 있다.
도 4는 본 발명의 테스트 읽기 동작을 설명하기 위한 도면이다. 도 4를 참조 하면, 문턱 전압 상태 (STn-1)의 타깃 문턱 전압 상태(200)와 문턱 전압 상태 (STn)의 타깃 문턱 전압 상태(210)는 커플링이나 플로팅 게이트의 전하 누설에 따라 각각 문턱 전압 상태(205) 및 문턱 전압 상태(215)의 산포를 형성한다. 문턱 전압 상태(205) 및 문턱 전압 상태(215)는 산포의 확장에 따라 서로 교차하게 되고 결과적으로 전압 범위 (⑤)에 극소점(220;Local minimum point)을 갖게 된다. 여기서 극소점은 국소적으로 최소인 점을 의미한다. 극소점에 대한 다른 표현으로는 '국소점', 만곡점 등을 예로 들 수 있겠으나, 이하에서는 극소점으로 칭하기로 한다. 본 발명에 따른 읽기 전압 설정 방법에 따르면, 극소점(220)에 대응하는 문턱 전압을 찾기 위한 테스트 읽기 동작이 실시된다. 상술한 극소점(220)에 대응하는 읽기 전압을 결정하기 위해 다양한 테스트 읽기 전압들(V1~V10)이 테스트 읽기 동작 동안 선택된 워드 라인으로 제공된다. 그리고, 상술한 테스트 읽기 전압들에 따라 전압 범위들(①~⑩) 각각에 포함되는 메모리 셀들의 수가 카운트 된다. 카운트된 메모리 셀들의 수가 최소인 전압 범위(예를 들면, ⑤)가 선택되고, 읽기 전압은 전압 범위 ⑤ 이내에서 결정된다. 이하에서는 각 전압 범위에 그 문턱 전압이 존재하는 메모리 셀들을 카운트하는 테스트 읽기 동작을 도 3의 구성들에 의거하여 설명하기로 한다.
테스트 읽기 동작을 위해 셀 어레이(110)의 모든 메모리 셀들은 테스트 데이터로 프로그램된다. 테스트 데이터의 프로그램에 따라, 각각의 문턱 전압 상태들에 대응하는 메모리 셀들의 수는 일정하다. 바람직하게는 동일한 수의 메모리 셀들이 각각의 문턱 전압 상태들에 포함되는 것이 이상적인 테스트 데이터의 프로그램 조 건이다. 테스트 데이터의 프로그램 이후에는 각각의 문턱 전압 상태들 사이에 존재하는 최적의 읽기 전압을 선택하기 위한 테스트 읽기 동작이 시작된다. 일반적으로 하나의 워드 라인에 존재하는 인접하는 문턱 전압 상태들 각각의 사이에서 하나의 읽기 전압을 결정해야 한다. 도면에서는 문턱 전압 상태 (STn-1)에 대응하는 문턱 전압 분포(200)와 문턱 전압 상태 (STn)에 대응하는 문턱 전압 분포(210)들 사이에서 읽기 전압을 결정하기 위한 테스트 읽기 동작을 설명하기로 한다.
테스트 읽기 동작은 전압 범위들(①~⑩) 각각에 대응하는 메모리 셀들의 수를 카운트하기 위한 동작이다. 문턱 전압 상태(STn)에 대한 읽기 전압을 설정하기 위한 테스트 읽기 동작은 전압 범위(①)에 대응하는 메모리 셀들의 수를 카운트하는 과정으로부터 시작된다. 전압 범위(①)에 대응하는 메모리 셀들의 수의 카운트는 테스트 읽기 전압(V0)을 선택된 워드 라인으로 제공하는 것으로부터 시작된다. 최초 테스트 읽기 전압(V0)은 메모리 장치의 스펙(Specification)에서 규정한 문턱 전압 상태(STn-1)의 상한값으로 선택될 수 있다. 그리고 테스트 읽기 동작이 실시되는 전압 범위(⑩)의 상한값에 대응하는 테스트 읽기 전압(V10)은 문턱 전압 상태(STn)에 대한 검증 전압(Vvfy_n)이 선택될 수 있다. 테스트 읽기 전압(V0)이 선택된 워드 라인으로 제공되는 동안 페이지 버퍼(120)에는 대응하는 워드 라인에 연결되는 메모리 셀들의 데이터가 감지 및 래치된다. 그리고 래치된 데이터는 읽기 전압 조정부(140)로 출력되며, 읽기 전압 조정부(140)는 테스트 읽기 전압(V0)에 의해 읽혀진 데이터를 저장한다. 그리고 테스트 읽기 전압(V1)이 선택된 동일 워드 라인으로 제공되면서 페이지 버퍼(120)는 데이터를 감지 및 래치한다. 페이지 버 퍼(120)에 래치된 데이터는 읽기 전압 조정부(140)로 제공되어 저장된다. 읽기 전압 조정부(140)는 테스트 읽기 전압(V0)에 의해서 독출된 페이지 데이터와 테스트 읽기 전압(V1)에 의해서 독출된 페이지 데이터를 비교한다. 비교 결과, 오프 셀(OFF-Cell)로부터 온 셀(ON-Cell)로 변화하는 비트들이 감지될 것이다. 그리고 이들 비트들의 수를 카운트하는 것으로 전압 범위(①)에 대응하는 문턱 전압을 갖는 메모리 셀들의 수가 도출된다. 즉, 테스트 읽기 전압(V0)에 의해서 읽혀진 페이지 데이터가 '10001000'(간략한 설명을 위해 1페이지를 1byte로 축약)이고 테스트 읽기 전압(V1)에 의해서 읽혀진 페이지 데이터가 '10 1 010 1 0'이라 가정하자. 그러면, 오프 셀(OFF-Cell)에 대응하는 데이터 '0'로부터 온 셀(ON-Cell)에 대응하는 데이터 '1'로 전환된 비트는 밑줄 친 2비트에 대응한다. 따라서, 전압 범위(①)에 포함되는 메모리 셀들의 수는 2개로 카운트될 것이다. 상술한 비교 동작은 두 페이지 데이터의 동일 칼럼 데이터들에 대한 XOR(Exclusive OR) 연산에 의해서 구현될 수 있다.
전압 범위들(②~⑩) 각각에 대응하는 메모리 셀들의 수는 이상의 테스트 읽기 동작을 통해서 카운트될 수 있다. 그러나 전압 범위들(①~⑩) 각각에 대응하는 메모리 셀들의 수를 카운트하는 방법은 다양하게 실시될 수 있다.
이어서, 전압 범위 ②에 그 문턱 전압이 존재하는 메모리 셀들의 수를 카운트하기 위해 테스트 읽기 전압(V1) 및 테스트 읽기 전압(V2)이 순차적으로 인가된다. 그리고 읽기 전압 조정부(140)는 독출된 두 페이지 데이터들 중 토글링(Toggling)되는 비트들을 카운트하거나, 데이터 '0'으로부터 데이터 '1'로 독출 되는 비트 수를 카운트하여 저장한다. 이러한 테스트 읽기 동작은 문턱 전압 범위들(①~⑩) 각각에 포함되는 메모리 셀들의 수가 모두 카운트될 때까지 반복적으로 수행된다. 이때, 읽기 전압 조정부(140)는 일정 전압 간격(ΔV)을 가지고 증가하는 테스트 읽기 전압들(V1~V10)이 생성되도록 명령어 레지스터 및 제어 로직(150)을 제어한다. 문턱 전압 범위(⑩)까지의 테스트 읽기 동작에 의한 카운트가 종료되면, 읽기 전압 조정부(140)는 최소의 메모리 셀들이 포함되는 문턱 전압 범위(예를 들면,⑤)를 최적 읽기 전압을 선택하기 위한 구간으로 선택한다. 읽기 전압 조정부(140)는 선택된 문턱 전압 범위에 포함되는 워드 라인 전압을 최종 읽기 전압으로 선택한다. 예를 들면, 문턱 전압 범위 (⑤)의 중간값을 최종 읽기 전압으로 선택할 수 있다. 즉, "Vrd_n'=(V4 + V5)/2"로 선택할 수 있다. 또는 테스트 읽기 전압 (V4) 및 테스트 읽기 전압 (V5) 중 어느 하나를 최종 읽기 전압으로 선택할 수 있다. 그러나 테스트 읽기 전압들 간의 간격(ΔV)이 작아질수록, 즉 테스트 읽기 동작의 해상도가 높아질수록 어느 방식으로 최종 읽기 전압을 선택하든지 정밀도는 높아진다. 읽기 전압 조정부(140)는 선택된 최종 읽기 전압이 대응하는 워드 라인 및 대응하는 페이지의 독출 동작시 공급될 수 있도록 고전압 발생기(160)의 세트 레지스터(161)를 설정한다.
여기서, 전압 범위들(①~⑩) 각각에 포함되는 메모리 셀들의 수를 카운트하는 실시예가 간략히 설명되었으나, 각 전압 범위들에 대응하는 메모리 셀들의 수를 카운트하는 방법은 이에 국한되지 않는다. 그리고 문턱 전압 상태(STn)에 대응하는 읽기 전압을 설정하기 위한 테스트 읽기 동작은 상술한 10개의 전압 범위들(①~⑩) 보다 해상도가 높은 전압 범위들로 수행될 수 있다. 그리고 테스트 읽기 전압들 간의 간격(ΔV)들은 유저의 의도에 따라 동일하지 않은 크기로 설정될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
또한, 테스트 읽기 동작의 시작 전압 (V0)과 종료 전압(V10)은 임의로 선택될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 즉, 테스트 읽기 동작은 문턱 전압 상태들이 분포하는 전체 전압 윈도우에 대해서 수행될 수 있다. 그리고 전체 전압 윈도우에서 검출되는 극소점(Local minimum point)들에 대응하는 전압 범위들이 선택됨으로써 읽기 전압들이 결정될 수 있다.
또한, 테스트 읽기 동작은 선택된 워드 라인에 대해서 MSB 페이지 데이터에 대해서 수행되는 것으로 설명되었으나, 본 발명은 이에 국한되지 않는다. 즉, 4-비트 멀티-비트 플래시 메모리 장치의 경우, MSB 페이지 이전의 제3페이지 데이터의 독출을 위한 최적 읽기 전압을 상술한 방법으로 설정할 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
도 5는 상술한 도 4의 방법에 따라 읽기 전압 조정부(140)가 수행하는 테스트 읽기 동작을 간략히 보여주는 순서도이다. 도 5를 참조하면, 읽기 전압 조정부(140)에 의한 테스트 읽기 동작 및 고전압 발생기(160)의 세트 레지스터(151)의 설정 동작이 간략히 설명되어 있다. 읽기 전압 조정부(140)는 테스트 읽기 동작 및 읽기 전압의 설정을 셀 어레이(110)의 모든 워드 라인들에 대해서 수행할 수 있다. 이하에서는, 읽기 전압 조정부(140)의 테스트 읽기 동작 및 읽기 전압의 설정 동작이 상술한 도면들에 의거하여 설명될 것이다.
테스트 읽기 동작이 시작되면, 문턱 전압 범위 ①에 포함되는 메모리 셀들의 수를 카운트하기 위한 초기화(i=1)가 진행된다(S110). 초기화 이후, 전압 범위 ①에 그 문턱 전압이 포함되는 메모리 셀들의 수를 카운트한다. 여기서, 문턱 전압 범위 ①에 포함되는 메모리 셀들의 수를 카운트하기 위해 검증 전압(Vvfy_n)을 최초 테스트 읽기 전압(V0)으로 설정한다. 그러나 최초 테스트 읽기 전압(V0)은 검증 전압(Vvfy_n)이 아닌 다른 레벨로 설정될 수 있다. 즉, 최초 테스트 읽기 전압(V0)은 임의로 선택될 수 있다. 최초 테스트 읽기 전압(V0)에 따라 독출된 데이터가 읽기 전압 조정부(140)에 저장된 이후, 선택된 메모리 셀들은 다시 테스트 읽기 전압(V1)에 의해서 읽혀진다. 각각의 페이지 데이터 중 토글링(Toggling)되는 비트 수들이 카운트된다. 상술한 방식으로 전압차 (ΔV)를 갖는 테스트 읽기 전압들(V0, V1) 사이에 그 문턱 전압이 존재하는 메모리 셀들의 수는 카운트된다(S120). 이러한 방법으로 카운트된 메모리 셀들의 수는 읽기 전압 조정부(140)의 내부에 구비되는 저장 수단에 저장된다(S130). 상술한 방법으로 각 전압 구간에 대한 메모리 셀들의 수가 카운트되고 최종 전압 구간(예를 들면, 문턱 전압 구간 ⑩)에 이르기까지 지속된다. 최종 전압 구간에 대한 메모리 셀들의 수가 카운트된 이후, 절차는 최적 읽기 전압을 선택하기 위한 단계로 이동한다. 그러나 최종 전압 구간이 아닌 경우, 절차는 다음 전압 구간에 포함되는 메모리 셀들의 수를 카운트하기 위한 단계로 이동한다(S140). 즉, 문턱 전압 범위는 카운트-업(i=i+1)된다(S180).
모든 문턱 전압 범위들에 대한 카운트 동작이 완료되면, 읽기 전압 조정부(140)는 각 문턱 전압 범위에서 카운트된 셀들 수 중에서 최소값을 검출한 다(S150). 그리고 최소값에 대응하는 문턱 전압 범위에 포함되는 전압을 대응하는 상태에 대한 읽기 전압(Vrd′)으로 결정한다. 여기서 결정된 읽기 전압(Vrd′)은 최소 메모리 셀들의 수에 대응하는 문턱 전압 범위의 중앙값으로 결정될 수 있다. 또는, 문턱 전압 범위의 하한값(예를 들면, 도 4의 V4)이나 상한값(도 4의 V5)들 중 어느 하나로 결정될 수 있다. 만일 최소값을 갖는 문턱 전압 범위가 연속적인 2개의 전압 범위로 검출이 된다면, 읽기 전압 조정부(140)는 두 전압 범위의 중앙값을 읽기 전압으로 선택한다. 메모리 셀들이 카운트되는 문턱 전압 범위의 간격(ΔV))이 작을수록 높은 해상도를 가진 읽기 전압의 선택이 가능하다(S160). 읽기 전압의 결정이 완료되면, 결정된 읽기 전압(Vrd′)이 읽기 동작 모드에서 대응하는 워드 라인으로 제공되도록 고전압 발생기(160)를 설정(Setting)한다. 즉, 읽기 전압 조정부(140)는 결정된 읽기 전압(Vrd′)을 생성하도록 고전압 발생기(160)의 세트 레지스터(151)에 설정 데이터를 기입한다(S170). 이러한 동작들을 통해서 하나의 워드 라인에 포함되는 메모리 셀들의 최적 읽기 전압들이 설정은 종료된다.
상술한 읽기 전압의 결정을 위한 단계들은 하나의 워드 라인 내에서, 특히,문턱 전압 상태 (STn-1)과 문턱 전압 상태 (STn) 사이에 존재하는 읽기 전압(Vrd_n′)의 결정에 대한 동작들에 국한하여 설명되었다. 그러나 이러한 읽기 전압(Vrd′)의 결정 동작은 워드 라인에 할당되는 소거 상태를 제외한 모든 문턱 전압 상태들에 대하여 이루어진다. 따라서, 상술한 동작들은 모든 상태들에 대하여 그리고 모든 워드 라인들에 대하여 수행될 것이다.
도 6a 및 도 6b는 도 5의 선택된 전압 범위에 대한 메모리 셀들의 수를 카운 트하는 단계(S120)를 보다 자세히 설명하기 위한 순서도이다. 도 6a는 두 번의 읽기 동작 동안 출력되는 데이터를 비교하여 토글링되는 비트 수를 카운트하는 실시예를 보여준다. 도 6b는 선택된 전압 범위의 하측 전압으로 오프 셀(OFF-Cell)들을 선택하고, 선택된 오프 셀들 중 상측 전압으로 독출 시 온 셀(ON-Cell)로 판정되는 비트 수를 카운트하는 실시예를 보여준다.
도 6a를 참조하면, 최초 선택된 문턱 전압 범위에 대응하는 테스트 읽기 전압(Vi-1)이 워드 라인으로 제공된다. 그리고 페이지 버퍼(120)는 테스트 읽기 전압(Vi-1)이 공급되는 워드 라인에 연결되는 메모리 셀들의 비트 라인을 감지한다. 감지된 메모리 셀들의 데이터는 페이지 버퍼(120)에 구비된 래치에 저장된다(S121). 읽기 전압 조정부(140)는 페이지 버퍼(120)에 래치된 페이지 데이터를 전달받아 내부에 구비된 저장 회로에 저장한다(S122). 이후, 테스트 읽기 전압(Vi-1)보다 전압차(ΔV) 만큼 높은 테스트 읽기 전압 (Vi)이 워드 라인으로 제공된다. 동시에, 페이지 버퍼(120)는 워드 라인에 연결된 메모리 셀들의 비트 라인을 감지하고 감지된 데이터를 래치함으로써 읽기 동작을 수행한다(S123). 이후, 읽기 전압 조정부(140)는 테스트 읽기 전압 (Vi)에 의하여 래치된 페이지 버퍼(120)의 데이터를 저장한다(S124). 읽기 전압 조정부(140)는 테스트 읽기 전압(Vi-1)에 의해서 독출된 페이지 데이터와 테스트 읽기 전압(Vi)에 의해서 독출된 페이지 데이터를 비교한다. 비교 결과, 오프 셀(OFF-Cell)로부터 온 셀(ON-Cell)로 변화하는 비트들이 감지될 것이다. 그리고 이들 비트들의 수를 카운트하는 것으로 선택된 전압 범위에 대응하는 문턱 전압을 갖는 메모리 셀들의 수가 도출된다. 이상의 테스트 읽기 동 작은 모든 전압 범위들에 대해서 반복적으로 수행되며, 각각의 문턱 전압 범위에 대응하는 메모리 셀들의 수가 모두 카운트될 것이다.
도 6b는 각 전압 범위들에 대응하는 메모리 셀들의 수를 카운트하기 위한 다른 실시예를 보여준다. 도 6b를 참조하면, 최초 선택된 문턱 전압 범위에 대응하는 테스트 읽기 전압(Vi-1)이 워드 라인으로 제공된다. 그리고 페이지 버퍼(120)는 테스트 읽기 전압(Vi-1)이 공급되는 워드 라인에 연결되는 메모리 셀들의 비트 라인을 감지한다. 감지된 메모리 셀들의 데이터는 페이지 버퍼(120)에 구비된 래치에 저장된다(S121). 읽기 전압 조정부(140)는 페이지 버퍼(120)에 래치된 데이터를 전달받아 오프-셀(OFF-Cell)들을 선택한다. 여기서, 오프 셀(OFF-Cell)에 대응하는 메모리 셀들은 그 문턱 전압이 테스트 읽기 전압(Vi-1)보다 높은 메모리 셀들이다. 오프-셀(OFF-cell)들의 선택은 페이지 버퍼(120)에 래치된 데이터가 '0'인 셀들을 선별하는 것이다(S122). 이후, 테스트 읽기 전압(Vi-1)보다 전압차(ΔV) 만큼 높은 테스트 읽기 전압 (Vi)이 워드 라인으로 제공된다. 동시에, 페이지 버퍼(120)는 워드 라인에 연결된 메모리 셀들의 비트 라인을 감지하고 감지된 데이터를 래치함으로써 읽기 동작을 수행한다(S123). 이후, 읽기 전압 조정부(140)는 Y-어드레스(Y-Add)를 제공하여 테스트 읽기 전압(Vi-1) 공급시의 오프-셀(OFF-Cell)들에 대응하는 페이지 버퍼(120) 데이터만을 선택적으로 독출한다. 그리고 독출된 메모리 셀들의 데이터 중 온-셀(ON-Cell)에 대응하는 메모리 셀들의 수를 카운트한다. 즉, 선택된 메모리 셀들 중 테스트 읽기 전압(Vi)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수를 카운트한다. 이러한 동작은 선택된 메모리 셀들 중 페이지 버퍼(120)에 래치된 데이터가 '1'인 셀들의 수를 카운트함으로써 가능하다. 즉, 선택된 메모리 셀들의 읽기 데이터 중 '1'의 수를 카운트하는 것으로 구현될 수 있다(S124). 상술한 전압 범위들 각각에 그 문턱 전압이 포함되는 메모리 셀들의 수가 카운트되며, 카운트된 메모리 셀들의 수중에서 최소값이 검출될 수 있다.
이상에서 각 전압 범위들에 그 문턱 전압이 포함되는 메모리 셀들의 수를 카운트하는 실시예들이 설명되었다. 그러나, 고해상도를 갖는 전압 범위들에 대한 테스트 읽기 동작의 실시예들은 다양한 변형이 가능하다.
도 7은 멀티-비트 플래시 메모리 장치의 프로그램 동작 이후에 형성되는 문턱 전압 분포를 간략히 보여주는 도면이다. 도 7을 참조하면, 4-비트 플래시 메모리 장치의 문턱 전압 상태는 프로그램된 페이지에 따라 다른 문턱 전압 상태들을 갖는다. 그리고 프로그램된 페이지에 따라 다른 문턱 전압 윈도우와 읽기 마진을 갖는다. 따라서, 멀티-비트 플래시 메모리 장치는 프로그램된 페이지에 따라 다른 읽기 전압 특성을 가진다.
플래시 메모리 셀은 1-비트 데이터의 프로그램 즉, 제1페이지(1st page:LSB page)의 프로그램 시에는 2개의 문턱 전압 상태들 중 어느 하나를 갖는다. 그러나 2-비트의 프로그램(예를 들면, 2nd page 프로그램) 이후, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나를 갖는다. 그리고 3-비트의 프로그램(예를 들면, 3rd page 프로그램) 이후에는 8개의 문턱 전압 상태들 중 어느 하나를 갖는다. 그리고 MSB에 대응하는 4-비트의 프로그램에 따라, 메모리 셀은 16개의 문턱 전압 상태들 중 어느 하나에 대응하는 문턱 전압을 갖는다. 그러나 어떤 페이지를 프로그램하더 라도, 메모리 셀의 커플링이나 플로팅 게이트의 전하 누설에 의한 문턱 전압 산포의 확장은 필연적이다. 따라서, 상술한 워드 라인별로 최적의 읽기 전압을 선택하는 기술에서 더 나아가 각 페이지별 최적 읽기 전압이 선택될 수 있다. 좀더 자세히 설명하면 다음과 같다.
LSB에 해당하는 제1페이지의 각 문턱 전압 상태들의 읽기 전압은 유저의 필요에 따라 수행될 수 있다. LSB 페이지의 프로그램에 따라 형성되는 문턱 전압 분포의 확장은 상대적으로 그 영향이 미미하다.
제2페이지(2nd page)의 프로그램에 따라 형성되는 문턱 전압 분포는 LSB 페이지의 프로그램시 발생하는 문턱 전압 분포의 확장보다 현저하다. 따라서, 평준화 프로그램을 통해서 제1페이지 데이터 및 제2페이지 데이터가 프로그램되면, 도시된 형태의 문턱 전압들이 형성된다. 이후, 테스트 읽기 동작을 통해서 최적 읽기 전압들(Vrd20', Vrd21', Vrd22')이 결정된다. 그리고 대응하는 워드 라인의 제2페이지 데이터를 독출하는 경우 전압 발생기(120)는 조정된 최적 읽기 전압들(Vrd20', Vrd21', Vrd22')을 공급하게 될 것이다. 워드 라인에 어떤 페이지 데이터가 프로그램되었는지는 이미 잘 알려진 바와 같이, 플래그 셀(Flag cell)의 데이터를 통해서 식별 가능하다.
제3페이지(3rd page)에 대응하는 최적 읽기 전압들(Vrd30', Vrd31', Vrd32', Vrd33', Vrd34', Vrd35', Vrd36')은 3-비트 데이터가 프로그램되는 평준화 프로그램 동작 이후에 수행되는 테스트 읽기 동작을 통해서 선택된다.
제4페이지(4th page:MSB page)에 대응하는 최적 읽기 전압들(Vrd40', Vrd41', Vrd42', Vrd43', Vrd44', Vrd45', Vrd46', Vrd47', Vrd48', Vrd49', Vrd410', Vrd411', Vrd412', Vrd413', Vrd414')은 4-비트 데이터가 프로그램되는 평준화 프로그램 동작 이후에 수행되는 테스트 읽기 동작에 의해서 결정된다.
여기서, 사용자의 요구에 따라 문턱 전압 상태의 확장에 따라 에러 확률이 높은 페이지들에 대해서만 읽기 전압 조정을 수행할 수 있다. 즉, MSB 페이지에 대한 최적 읽기 전압의 조정만을 수행할 수도 있고, MSB 및 제3페이지(3rd page)에 대응하는 읽기 전압들의 조정이 이루어질 수 있다. 또한, 이러한 각 페이지별 읽기 전압의 조정을 위해서는, 고전압 발생기(160)의 세트 레지스터(161)는 보다 큰 데이터 저장 능력을 구비해야 할 것이다. 각 워드 라인들의 페이지별 최적 읽기 전압들을 생성하기 위한 세트 데이터가 저장되기 위한 충분한 용량이 필요하기 때문이다.
도 8은 상술한 각 페이지별 최적 읽기 전압을 결정하고 고전압 발생기(160)를 설정하기 위한 방법을 간략히 보여주는 순서도이다. 도 8을 참조하면, 읽기 전압 조정부(140)에 의한 테스트 데이터의 페이지별 프로그램 및 각 페이지별 최적 읽기 전압의 검출 및 고전압 발생기(160)의 설정 동작이 간략히 설명된다. 여기서, 선택된 하나의 워드 라인에 대해서 상술한 각 페이지별 최적 읽기 전압들이 선택되며, 복수의 워드 라인들 중 어느 하나의 워드 라인을 선택하는 단계는 생략되었음을 밝혀둔다. 이하에서는, 읽기 전압 조정부(140)의 각 페이지별 테스트 데이터의 프로그램, 테스트 읽기 동작 및 읽기 전압의 선택과 설정 동작이 상술한 도면들에 의거하여 설명될 것이다.
읽기 전압 조정부(140)는 읽기 전압을 조정하기 위한 최초 페이지(Pth page)를 선택한다(S200). 여기서, 페이지의 선택은 문턱 전압 상태들 간의 간격이 조밀하여 읽기 에러에 영향을 받는 페이지(예를 들면, 2nd page 또는 3rd page)로부터 시작될 수 있다(S200). 읽기 전압을 설정하기 위한 페이지가 선택되면, 선택된 페이지에 대응하는 테스트 데이터를 프로그램한다. 만일 선택된 페이지가 4-비트 데이터 중 제3페이지(3rd page)인 경우(즉, P=3), 테스트 데이터의 프로그램에 따라 메모리 셀들의 문턱 전압들은 8개의 문턱 전압 상태들에 골고루 분포한다. 선택된 페이지가 MSB 페이지에 대응하는 경우(즉, P=4), 테스트 데이터의 프로그램에 따라 메모리 셀들의 문턱 전압들은 16개의 문턱 전압 상태들 각각에 골고루 위치하게 될 것이다(S205). 선택된 페이지에 대응하는 테스트 데이터의 프로그램이 완료되면, 설정되는 읽기 전압에 의해서 독출될 문턱 전압 상태가 선택된다. 일반적으로 제3페이지(3rd page)의 경우, 문턱 전압 상태는 8개가 존재한다. 따라서, 도 7에서 도시된 바와 같이 읽기 전압(Vrd30') 내지 읽기 전압(Vrd36')까지 7개의 읽기 전압들이 설정되어야 한다. 제4페이지(4th page; 즉 P=4)의 경우, 16개의 문턱 전압 상태들에 대응하는 읽기 전압들이 설정되어야 한다(S210). 문턱 전압 상태가 선택되면, 대응하는 문턱 전압 상태의 테스트 읽기 동작이 시작된다. 우선, 테스트 읽기 동작이 시작되면 문턱 전압 범위 ①에 포함되는 메모리 셀들의 수를 카운트하기 위한 초기화(i = 1)가 진행된다(S215). 초기화 이후, 문턱 전압 범위 ①에 포함되는 메모리 셀들의 수를 카운트한다. 여기서, 최초 테스트 읽기 전압(V0)은 메모리 장치의 스펙(Specification)에서 규정한 문턱 전압 상태(STn-1)의 상한값으로 선택될 수 있다. 그리고 테스트 읽기 동작이 실시되는 전압 범위(⑩)의 상한값에 대응하는 테스트 읽기 전압(V10)은 문턱 전압 상태(STn)에 대한 검증 전압(Vvfy_n)이 선택될 수 있다. 그러나 최초 테스트 읽기 전압(V0)은 검증 전압(Vvfy_n)이 아닌 다른 레벨로 설정될 수 있다. 즉, 최초 테스트 읽기 전압(V0)은 임의로 선택될 수 있다. 이후, 최초 테스트 읽기 전압(V0)에 따라 선택된 메모리 셀들은 다시 테스트 읽기 전압(V1)에 의해서 읽혀진다. 2회의 테스트 읽기 동작을 통해 출력된 데이터를 이용하여 문턱 전압이 테스트 읽기 전압(V0)보다 크고 테스트 읽기 전압(V1)보다 작은 메모리 셀들의 수가 카운트된다. 이상의 방식에 따라 (ΔV)의 전압 차이를 갖는 테스트 읽기 전압들(V0, V1) 사이에 그 문턱 전압이 존재하는 메모리 셀들의 수는 카운트된다(S220). 카운트된 메모리 셀들의 수는 전압 범위 각각에 대하여 기억되어야 한다(S225). 그리고 최후 전압 범위에 도달되었는지 판별한다(S230). 최후 전압 범위에 대한 메모리 셀들의 카운트가 종료되면, 절차는 최적 읽기 전압을 선택하기 위한 단계로 이동한다. 그러나 최종 전압 구간이 아닌 경우, 절차는 다음 전압 구간에 포함되는 메모리 셀들의 수를 카운트하기 위한 단계로 이동한다. 즉, 문턱 전압 범위를 카운트-업(i=i+1)한다(S235).
하나의 문턱 전압 상태에 대응하는 테스트 읽기 동작이 종료되면, 읽기 전압 조정부(140)는 각 문턱 전압 범위들 중 최소의 메모리 셀들과 대응되는 범위를 선택한다. 읽기 전압 조정부(140)는 각 문턱 전압 범위에서 카운트된 셀들 수 중에서 최소값을 검출한다(S240). 그리고 메모리 셀들의 수 중에서 최소값에 대응하는 문턱 전압 범위에 포함되는 전압을 대응하는 문턱 전압 상태에 대한 읽기 전압(Vrd ′)으로 결정한다. 여기서 결정된 읽기 전압(Vrd′)은 최소 메모리 셀들의 수에 대응하는 문턱 전압 범위의 중앙값으로 결정될 수 있다. 또는, 문턱 전압 범위의 하한값(예를 들면, 도 4의 V4)이나 상한값(도 4의 V5)들 중 어느 하나로 결정될 수 있다. 메모리 셀들이 카운트되는 문턱 전압 범위의 간격(ΔV))이 작을수록 높은 해상도를 가진 읽기 전압의 선택이 가능하다(S245). 읽기 전압의 결정이 완료되면, 결정된 읽기 전압(Vrd′)이 대응하는 워드 라인이 선택된 읽기 모드에서 제공되도록 고전압 발생기(160)의 설정이 이루어진다. 즉, 읽기 전압 조정부(140)는 결정된 읽기 전압(Vrd′)을 생성하도록 고전압 발생기(160)의 세트 레지스터(161)에 설정 데이터를 기입한다(S250). 선택된 문턱 전압 상태에 대응하는 최적 읽기 전압의 설정이 완료되면, 선택된 페이지에서의 최종 문턱 전압 상태인지를 판단한다. 최종 문턱 전압 상태가 아니라면, 절차는 다음 문턱 전압 상태에 대한 최적 읽기 전압을 설정하기 위한 카운트 업 단계(S260)로 이동한다. 그러나 현재 설정된 읽기 전압들이 최종 문턱 전압 상태에 대응하는 경우, 대응하는 페이지의 최적 읽기 전압의 설정 동작은 종료되면, 절차는 다음 페이지에 대한 최적 읽기 전압의 설정을 위한 단계(S265)로 이동한다. 만일, 이전 단계에서 설정된 최적 읽기 전압들이 최종 페이지(MSB 페이지)에 대응하는 경우, 읽기 전압 설정을 위한 동작은 종료된다. 그러나 최종 페이지가 아닌 경우, 다음 페이지에 대해서 이전의 테스트 프로그램 및 테스트 읽기 동작을 위한 단계(S275)로 이동한다.
이상의 설명에 따르면, 읽기 전압은 셀 어레이에 포함되는 워드 라인별로 설정될 수 있다. 또한, 더 나아가 각 워드 라인의 페이지별로 최적의 읽기 전압들이 선택될 수 있다. 이러한 읽기 전압의 설정을 통해서, 최소의 읽기 에러를 갖는 플래시 메모리 장치를 제공할 수 있다.
도 9는 본 발명의 플래시 메모리 장치(310)를 구비하는 메모리 카드 또는 반도체 디스크 장치(Solid State Disk:SSD)와 같은 메모리 시스템(300)의 일예를 간략히 도시한 블록도이다. 도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 시스템(300)은 본 발명의 플래시 메모리 장치(310)를 장착한다. 본 발명에 따른 메모리 시스템(300)은 호스트(Host)와 플래시 메모리 장치(310) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함한다. 본 발명의 메모리 시스템(300)은 각 워드 라인 및 각 워드 라인의 페이지들에 대응하는 최적의 읽기 전압을 생성하여 독출 동작을 수행하는 플래시 메모리 장치(310)를 포함한다. 따라서, 플래시 메모리 장치(310)로부터 읽기 전압의 조정에 따른 감소된 에러 확률를 갖는 독출 데이터가 출력된다. 따라서, 높은 신뢰도를 갖는 메모리 시스템을 제공할 수 있다.
SRAM(321)은 프로세싱 유닛(322)의 동작 메모리로써 사용된다. 호스트 인터페이스(323)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(224)은 멀티-비트 플래시 메모리 장치(310)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(325)는 본 발명의 플래시 메모리 장치(310)와 인터페이싱 한다. 프로세싱 유닛(322)은 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상술한 본 발명의 메모리 시스템(300)에 따르면, 최소화된 에러를 갖는 독출 데이터가 플래시 메모리 장치(310)로부터 출력된다. 그리고 메모리 컨트롤러(320)에 포함되는 에러 정정 블록(324)에 의해서 에러가 검출(Detect)되고 정정된다. 본 발명에 따른 플래시 메모리 장치(310)에 따라 최소화된 읽기 에러가 독출 데이터에 포함되고 따라서 에러 정정 블록(324)의 부담이 최소화될 수 있다.
더불어, 상술한 메모리 시스템(300)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 반도체 디스크 장치는 에러 정정(Error correction)의 부담이 획기적으로 감소된다. 따라서 고신뢰도 및 고속의 읽기 동작이 가능하다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(300)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명된 본 발명에 의하면, 워드 라인별 또는 페이지별로 읽기 전압들의 조정이 가능하다. 따라서, 조정된 읽기 전압에 따라 본 발명은 읽기 에러를 최소화할 수 있는 플래시 메모리 장치 및 메모리 시스템을 제공할 수 있다.

Claims (47)

  1. 복수의 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치의 읽기 전압 설정 방법에 있어서:
    복수의 문턱 전압 상태들 중 제 1 문턱 전압 상태에 포함되는 제 1 전압과 상기 복수의 문턱 전압 상태들 중 제 2 문턱 전압 상태에 포함되는 제 2 전압 사이의 전압 범위를 복수의 구간들로 분할하고, 상기 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하는 단계; 및
    상기 카운트된 값들 중 최소값에 대응하는 구간을 참조하여 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압을 결정하는 단계를 포함하는 읽기 전압 설정 방법.
  2. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 동일 워드 라인에 연결되는 읽기 전압 설정 방법.
  3. 제 2 항에 있어서,
    상기 제 1 문턱 전압 상태 및 상기 제 2 문턱 전압 상태는 서로 인접한 문턱 전압 상태들인 것을 특징으로 하는 읽기 전압 설정 방법.
  4. 제 3 항에 있어서,
    상기 제 1 전압은 상기 제 1 문턱 전압 상태를 규정하는 전압 범위의 상한값에 대응하는 읽기 전압 설정 방법.
  5. 제 3 항에 있어서,
    상기 제 2 전압은 상기 제 2 문턱 전압 상태로 상기 복수의 메모리 셀들을 프로그램하기 위한 검증 전압인 것을 특징으로 하는 읽기 전압 설정 방법.
  6. 제 3 항에 있어서,
    상기 메모리 셀들의 수를 카운트하는 단계에서,
    상기 전압 범위는 동일한 전압 간격을 갖도록 분할되는 읽기 전압 설정 방법.
  7. 제 6 항에 있어서,
    상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는,
    (a) 상기 어느 한 구간의 하단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계;
    (b) 상기 어느 한 구간의 상단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; 및
    (c) 상기 하단 전압 및 상기 상단 전압 각각에 의해서 독출된 페이지 데이터 를 비교하여 토글링되는 비트들의 수를 카운트하는 단계를 통하여 카운트되는 것을 특징으로 하는 읽기 전압 설정 방법.
  8. 제 7 항에 있어서,
    상기 (c) 단계에서,
    상기 토글링되는 비트들은,
    상기 하단 전압에 의해서 데이터 '0'로 독출되고 상기 상단 전압에 의해서 데이터 '1'로 독출되는 메모리 셀들에 대응하는 것을 특징으로 하는 읽기 전압 설정 방법.
  9. 제 6 항에 있어서,
    상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는,
    (a) 상기 복수의 메모리 셀들 중 상기 어느 한 구간의 하단 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 선택하는 단계; 및
    (b) 상기 선택된 메모리 셀들 중 상기 어느 한 구간의 상단 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 수를 카운트하는 단계를 통하여 카운트되는 것을 특징으로 하는 읽기 전압 설정 방법.
  10. 제 9 항에 있어서,
    상기 (a) 단계에서,
    상기 하단 전압이 상기 워드 라인으로 인가될 때, 상기 복수의 메모리 셀들 중 오프-셀(OFF-cell)들이 선택되는 읽기 전압 설정 방법.
  11. 제 10 항에 있어서,
    상기 (b) 단계에서,
    상기 상단 전압이 상기 워드 라인으로 인가될 때, 상기 (a) 단계에서 선택된 메모리 셀들 중 온-셀(ON-cell) 들의 수가 카운트되는 읽기 전압 설정 방법.
  12. 제 3 항에 있어서,
    상기 읽기 전압을 결정하는 단계에서,
    상기 카운트된 값들 중 최소값에 대응하는 구간에 포함되는 어느 하나의 전압이 상기 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  13. 제 12 항에 있어서,
    상기 읽기 전압을 결정하는 단계에서,
    상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 전압들 중앙값이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  14. 제 12 항에 있어서,
    상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 하단 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  15. 제 12 항에 있어서,
    상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 상단 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  16. 제 3 항에 있어서,
    상기 읽기 전압을 결정하는 단계에서,
    상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간에 포함되는 어느 하나의 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  17. 제 16 항에 있어서,
    상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간의 중앙값에 대응하는 전압이 상기 제 2 문턱 전압 상태를 식별하기 위한 읽기 전압으로 선택되는 읽기 전압 설정 방법.
  18. 제 1 항에 있어서,
    상기 복수의 문턱 전압 상태들은 멀티-비트 데이터 중 적어도 어느 하나의 페이지가 프로그램됨에 따라 상기 복수의 메모리 셀들이 형성하는 문턱 전압 분포들인 것을 특징으로 하는 읽기 전압 설정 방법.
  19. 제 18 항에 있어서,
    상기 복수의 문턱 전압 상태들은 상기 멀티-비트 데이터 중 최상위 비트(MSB) 페이지가 프로그램됨에 따라 형성되는 문턱 전압 분포들에 대응하는 읽기 전압 설정 방법.
  20. 제 1 항에 있어서,
    상기 복수의 문턱 전압 상태들을 형성하기 위한 테스트 데이터를 프로그램하는 단계를 더 포함하는 읽기 전압 설정 방법.
  21. 제 20 항에 있어서,
    상기 테스트 데이터는 상기 복수의 문턱 전압 상태들 각각을 형성하도록 설정되는 읽기 전압 설정 방법.
  22. 제 1 항에 있어서,
    상기 결정된 읽기 전압을 생성하도록 상기 멀티-비트 플래시 메모리 장치의 고전압 발생기를 설정하는 단계를 더 포함하는 읽기 전압 설정 방법.
  23. 복수의 문턱 전압 상태들 중 어느 하나에 대응하는 문턱 전압으로 프로그램되는 복수의 메모리 셀들을 포함하는 멀티-비트 플래시 메모리 장치의 읽기 전압 조정 방법에 있어서:
    상기 복수의 문턱 전압 상태들 중 최하위 상태와 상기 복수의 문턱 전압 상태들 중 최상위 상태 사이의 전압 윈도우 범위를 복수의 구간들로 분할하고, 상기 분할된 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하는 단계; 및
    상기 전압 윈도우 범위에 대비하여 상기 카운트된 값들이 형성하는 분포 곡선에서 극소점(Local minimum point)들에 대응하는 문턱 전압들을 상기 복수의 문턱 전압 상태들 각각을 식별하기 위한 읽기 전압으로 결정하는 단계를 포함하는 읽기 전압 설정 방법.
  24. 제 23 항에 있어서,
    상기 복수의 메모리 셀들은 동일 워드 라인에 연결되는 읽기 전압 설정 방법.
  25. 제 24 항에 있어서,
    상기 메모리 셀들의 수를 카운트하는 단계에서, 상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는,
    (a) 상기 어느 한 구간의 하단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계;
    (b) 상기 어느 한 구간의 상단 전압에 따라 상기 복수의 메모리 셀들을 독출하는 단계; 및
    (c) 상기 하단 전압 및 상기 상단 전압들 각각에 의해서 독출된 페이지 데이터를 비교하여 토글링되는 비트들의 수를 카운트하는 단계를 통하여 카운트되는 것을 특징으로 하는 읽기 전압 설정 방법.
  26. 제 25 항에 있어서,
    상기 (c) 단계에서,
    상기 토글링되는 비트들은,
    상기 하단 전압에 의해서 데이터 '0'로 독출되고 상기 상단 전압에 의해서 데이터 '1'로 독출되는 메모리 셀들에 대응하는 것을 특징으로 하는 읽기 전압 설정 방법.
  27. 제 24 항에 있어서,
    상기 복수의 구간들 중 어느 한 구간에 대응하는 메모리 셀들의 수는,
    (a) 상기 복수의 메모리 셀들 중 상기 어느 한 구간의 하단 전압보다 높은 문턱 전압을 갖는 메모리 셀들을 선택하는 단계; 및
    (b) 상기 선택된 메모리 셀들 중 상기 어느 한 구간의 상단 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 수를 카운트하는 단계를 통하여 카운트되는 것을 특징으로 하는 읽기 전압 설정 방법.
  28. 제 27 항에 있어서,
    상기 (a) 단계에서,
    상기 하단 전압이 상기 워드 라인으로 인가될 때, 상기 복수의 메모리 셀들 중 오프-셀(OFF-cell)들이 선택되는 읽기 전압 설정 방법.
  29. 제 28 항에 있어서,
    상기 (b) 단계에서,
    상기 상단 전압이 상기 워드 라인으로 인가될 때, 상기 (a) 단계에서 선택된 메모리 셀들 중 온-셀(ON-cell) 들의 수가 카운트되는 읽기 전압 설정 방법.
  30. 제 23 항에 있어서,
    상기 읽기 전압을 결정하는 단계에서,
    상기 카운트된 값들 중 극소값들 각각에 대응하는 구간에 포함되는 전압들이 상기 읽기 전압들로 결정되는 읽기 전압 설정 방법.
  31. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들에 저장된 데이터를 감지 및 래치하는 페이지 버퍼;
    상기 셀 어레이로 공급되는 워드 라인 전압을 생성하는 고전압 발생기; 및
    상기 복수의 메모리 셀들을 테스트 데이터로 프로그램하도록, 그리고 상기 복수의 메모리 셀들이 형성하는 문턱 전압 분포를 복수의 구간들로 분할하고 상기 분할된 복수의 구간 단위로 상기 복수의 메모리 셀들을 독출하도록 상기 고전압 발생기 및 상기 페이지 버퍼를 제어하는 읽기 전압 조정부를 포함하되,
    상기 읽기 전압 조정부는 상기 독출 결과를 참조하여 상기 복수의 구간들 각각에 속하는 메모리 셀들의 수를 카운트하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들로 결정하는 플래시 메모리 장치.
  32. 제 31 항에 있어서,
    상기 복수의 메모리 셀들은 동일 워드 라인에 연결되는 플래시 메모리 장치.
  33. 제 32 항에 있어서,
    상기 테스트 데이터는 상기 복수의 문턱 전압 상태들 각각을 형성하도록 설정되는 플래시 메모리 장치.
  34. 제 33 항에 있어서,
    상기 테스트 데이터는 상기 복수의 문턱 전압 상태들 각각에 대응하는 메모리 셀들의 수가 균일하도록 설정되는 플래시 메모리 장치.
  35. 제 31 항에 있어서,
    상기 복수의 구간들 각각에 대응하는 메모리 셀들의 수는 상기 복수의 구간 들 각각의 하단 전압과 상단 전압에 의해 독출되는 각각의 페이지 데이터 중 토글링되는 비트들의 수를 카운트함으로써 카운트되는 것을 특징으로 하는 플래시 메모리 장치.
  36. 제 35 항에 있어서,
    상기 읽기 전압 조정부는 상기 하단 전압에 의해서 독출되는 페이지 데이터를 저장하기 위한 저장 수단을 더 포함하는 플래시 메모리 장치.
  37. 제 36 항에 있어서,
    상기 읽기 전압 조정부는 상기 상단 전압에 의해서 독출되는 페이지 데이터를 저장하기 위한 또 다른 저장 수단을 더 포함하는 플래시 메모리 장치.
  38. 제 36 항에 있어서,
    상기 읽기 전압 조정부는 상기 하단 전압에 의해서 독출되는 페이지 데이터와 상기 상단 전압에 의해서 독출되는 페이지 데이터를 비교하기 위한 XOR 게이트들을 더 포함하는 플래시 메모리 장치.
  39. 제 31 항에 있어서,
    상기 복수의 구간들 각각에 대응하는 메모리 셀들의 수는 상기 복수의 구간들 각각의 하단 전압으로 독출시에는 오프-셀로, 상기 복수의 구간들 각각의 상단 전압으로 독출시에는 온-셀로 판정되는 메모리 셀들의 수를 카운트하여 결정되는 플래시 메모리 장치.
  40. 제 39 항에 있어서,
    상기 읽기 전압 조정부는 상기 복수의 구간들 각각에 대응하는 카운트 수 중에서 최소값에 대응하는 구간을 참조하여 상기 복수의 문턱 전압 상태들을 식별하기 위한 읽기 전압들로 선택하는 플래시 메모리 장치.
  41. 제 40 항에 있어서,
    상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 중앙값을 상기 읽기 전압으로 선택하는 플래시 메모리 장치.
  42. 제 40 항에 있어서,
    상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 하단 전압을 상기 읽기 전압으로 선택하는 플래시 메모리 장치.
  43. 제 40 항에 있어서,
    상기 읽기 전압 조정부는 상기 복수의 구간들 중 상기 최소값에 대응하는 구간의 상단 전압을 상기 읽기 전압으로 선택하는 플래시 메모리 장치.
  44. 제 40 항에 있어서,
    상기 최소값이 적어도 2개의 구간에서 카운트되는 경우, 상기 2개의 구간 및 상기 2개의 구간 사이에 포함되는 전압들 중 어느 하나를 상기 읽기 전압으로 선택하는 플래시 메모리 장치.
  45. 제 31 항에 있어서,
    상기 읽기 전압 조정부의 제어에 응답하여 상기 페이지 버퍼에 래치된 데이터 중 선택된 데이터를 선택적으로 출력하는 열 선택 회로를 더 포함하는 플래시 메모리 장치.
  46. 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 31에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
  47. 메모리 시스템; 및
    상기 메모리 시스템을 저장 장치로 장착하는 컴퓨터 시스템을 포함하되, 상기 메모리 시스템은 청구항 46에 기재된 메모리 시스템인 것을 특징으로 하는 정보 처리 시스템.
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