KR100883028B1 - Wafer defect detection device through electrochemical copper decoration and defect detection method using same - Google Patents
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Abstract
본 발명은 일면에 산화막이 형성되고 타면에는 오믹 컨택층이 형성된 웨이퍼에 대하여 전기화학적 구리 데코레이션을 수행하여 결함을 검출하는 장치로서, 구리 데코레이션을 위한 전해액이 수용되고, 상기 전해액에 접촉하도록 상기 웨이퍼가 그 일부에 배치되는 용기; 상기 전해액에 잠기도록 상기 용기 내에 배치되고, 구리 데코레이션을 위한 전류 공급을 위해 상기 오믹 컨택층과 함께 전원에 연결되는 상대전극; 및 상기 상대전극과 이격되도록 상기 용기 내에 배치되고, 상기 오믹 컨택층과의 전압 측정을 위한 기준이 되는 기준전극;을 포함하는 것을 특징으로 하는 웨이퍼 결함 검출장치를 개시한다.The present invention provides an apparatus for detecting defects by performing electrochemical copper decoration on a wafer on which an oxide film is formed on one surface and an ohmic contact layer on the other surface, and an electrolyte for copper decoration is received and the wafer is brought into contact with the electrolyte. A container disposed in a portion thereof; A counter electrode disposed in the container to be immersed in the electrolyte and connected to a power source together with the ohmic contact layer for supplying current for copper decoration; And a reference electrode disposed in the container so as to be spaced apart from the counter electrode and serving as a reference for measuring the voltage with the ohmic contact layer.
Description
본 발명은 반도체 웨이퍼의 표면 및 표면 부근의 결함 검출에 관한 것으로서, 더욱 상세하게는 산화막이 형성된 웨이퍼의 표면에 구리(Cu)를 환원 증착시켜 산화막과 그 하부에 존재하는 결함을 검출하는 장치와 이를 이용한 결함 검출방법에 관한 것이다.The present invention relates to the detection of defects on and around the surface of a semiconductor wafer. More particularly, the present invention relates to a device for detecting defects present in an oxide film and a lower portion thereof by reducing and depositing copper (Cu) on a surface of an oxide film. It relates to a defect detection method used.
웨이퍼의 표면 및 표면 부근의 결함이나 파티클, 금속오염 등에 의한 품질 영향성을 나타내기 위해서 널리 사용되는 분석기술로는 항복전압을 이용하는 GOI(Gate Oxide Integrity) 분석법과, 구리 데코레이션(decoration)을 이용하는 DSOD(Direct Surface Oxide Defect) 분석법이 있다.Widely used analytical techniques for showing quality influences of defects, particles, metal contamination, etc. on the wafer surface and near the surface of the wafer include gate oxide integrity (GOI) analysis using breakdown voltage, and DSOD using copper decoration. (Direct Surface Oxide Defect) method.
상기 분석기술들은 모두 웨이퍼 표면에 절연 산화막을 형성한 후, 약 10MV/cm 정도의 강한 전기장을 가하여 그 절연 산화막이 정상적으로 견디지 못하고 부서지는 현상을 통해 결함의 분포 및 형태를 분석하게 된다. 그런데, 이러한 방법들은 산화막이 부서질 때 그 원인으로 추정되는 결함도 함께 손상됨으로써 정확한 원인 결함을 찾는 것이 사실상 불가능한 취약점이 있다.All of the above analysis techniques form an insulating oxide film on the wafer surface, and then apply a strong electric field of about 10 MV / cm to analyze the distribution and shape of the defect through the phenomenon in which the insulating oxide film is not able to withstand normally and breaks. However, these methods also have a weak point that it is virtually impossible to find the exact cause defect, as the defects that are supposed to be the cause of the oxide film are also damaged together.
구체적으로, GOI 분석법에서는 도 1의 (a)에 도시된 바와 같이 실리콘(Si) 웨이퍼(1) 위에 게이트 산화물(Gate Oxide)(2)와 게이트 폴리(Gate Poly)(3)가 형성된 간단한 MOS(Metal Oxide Semiconductor) 구조를 제작하고, 게이트 산화물(2)에 대하여 절연체로서의 완전 무결성 정도를 측정하는 방법을 사용한다. 여기서, 게이트 산화물(2)의 완전 무결성은 웨이퍼 표면의 결함이나 파티클, 금속오염 등의 영향을 받아 절연체로서의 역할을 제대로 하지 못하고 전류가 흐르게 된다. 이때 강한 전기장의 영향으로 원자 격자들이 파괴되면서 도 1의 (b)에 나타난 페일 모드(fail mode) 그래프(A,B,C)와 같이 급격히 전류가 증가하게 된다. 도 1의 (b)에서 그래프 D는 정상적인 I-V 특성을 나타낸다.Specifically, in the GOI analysis method, as illustrated in FIG. 1A, a simple MOS (Gate Oxide) 2 and a
DSOD 분석법에서는 도 2에 도시된 바와 같이 전원의 양극(+)에는 구리판(10)을, 음극(-)에는 산화막(11)이 입혀진 실리콘 웨이퍼(12)의 하부 오믹 컨택층(13)을 연결한 상태에서, 약 30V의 전압을 가했을 때 구리판(10)으로부터 산화된 구리이온이 흘러나와 실리콘 웨이퍼(12)의 결함부위에 환원 증착되는 원리를 이용한다. 증착이 계속 진행됨에 따라 전류는 결함이 있는 지점으로 집중되고, 어느 순간 원자 격자가 파괴되면서 급격히 전류가 흐르게 된다. 이후 결함이 있는 지점과 그 부근은 육안으로도 관찰될 수 있는 크기의 결함으로 성장하게 되므로 결함의 영역, 밀도 등을 용이하게 분석할 수 있다. 이와 관련된 공개특허로는 예컨대, 국내 공개특허공보 제1998-67611호에 개시된 웨이퍼의 결함 분석방법을 들 수 있다.In the DSOD method, as shown in FIG. 2, a lower
종래의 GOI와 DSOD 분석법은 모두 강한 전자기장과 전압을 가해줌으로써 결 함이나 오염 등이 존재하는 불안전한 부분에서 전류가 급격히 흐르게 하여 결함 지점을 나타내는데, 이때 결함이 있는 부위의 격자가 파괴되므로 누설전류의 직접적인 원인이 되는 결함의 형상을 밝혀내는 것이 불가능한 문제가 있다. 이와 관련하여 도 3과 도 4에는 각각 GOI와 DSOD 분석 후에 전자현미경(Transmission electron microscopy; TEM)을 이용하여 페일(fail) 지점(F)과 구리(Cu) 석출 부위의 단면을 관찰한 예가 나타나 있는데, 두 경우 모두 절연막인 산화막과 그 아래의 실리콘 서브에서의 결함이 파괴된 상태를 확인할 수 있다.In the conventional GOI and DSOD methods, both currents flow rapidly in unsafe areas where defects or contamination exist by applying strong electromagnetic fields and voltages, indicating defect points. There is a problem that it is impossible to identify the shape of the defect that is directly causing. In this regard, FIGS. 3 and 4 show cross-sectional views of fail spots (F) and copper (Cu) precipitation sites using transmission electron microscopy (TEM) after GOI and DSOD analysis, respectively. In both cases, it is possible to confirm a state in which an oxide film, which is an insulating film, and a defect in the silicon sub below it are destroyed.
결론적으로, GOI와 DSOD 분석법은 결함부위를 크게 드러냄으로써 결함의 위치와 분포를 파악하는 데는 탁월하나, 결함의 원인을 밝혀내는 것은 불가능하다고 할 수 있다.In conclusion, GOI and DSOD methods are excellent at identifying the location and distribution of defects by revealing defects, but it is impossible to identify the cause of defects.
한편, GOI 분석법의 경우에는 MOS 샘플을 제작하여 측정하는 과정을 거치는데, 이를 위해 게이트 산화(Gate oxidation), 폴리 디포지션(Poly deposition), 포토 레지스트(Photo resist), 노광(Exposure), 식각(Etching) 등의 공정을 수행해야 하므로 많은 시간과 비용, 설비가 소요되는 단점이 있다.In the case of the GOI method, a MOS sample is manufactured and measured, and for this, gate oxidation, poly deposition, photo resist, exposure, and etching ( Etching) and so on has a disadvantage of requiring a lot of time, cost, and equipment.
또한, DSOD 분석법의 경우에는 양극과 음극 간의 전압차만을 조절하는 특성상 실제 반응이 일어나는 표면에서의 전압 및 전류는 조절이 불가능한 취약점이 있다. 따라서, 양극 구리판으로부터 떨어져 나오는 구리이온의 농도에 따라 전류의 크기가 달라지게 되며, 전류가 증가함에 따라 전압강하(IR-Drop)에 의해 과전압은 더욱 커지게 되고, 동일 전압하에서는 과전압이 커짐으로 인해 전류는 적게 흐르게 되어 측정시마다 발생하는 측정오차를 증가시키는 문제가 발생하게 된다.In addition, in the case of the DSOD method, there is a weakness that the voltage and current on the surface where the actual reaction occurs cannot be controlled due to the nature of controlling only the voltage difference between the anode and the cathode. Therefore, the magnitude of the current varies according to the concentration of copper ions falling away from the anode copper plate, and as the current increases, the overvoltage becomes larger due to the voltage drop (IR-Drop), and under the same voltage, the overvoltage increases. As the current flows less, the problem of increasing the measurement error that occurs every measurement occurs.
본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 웨이퍼에 형성된 산화막의 손상을 방지하면서도 구리 데코레이션을 통해 산화막 아래의 결함을 검출할 수 있도록 전압 조절이 가능한 구조를 가진 웨이퍼 결함 검출장치 및 그 결함 검출방법을 제공하는 데 목적이 있다.The present invention has been made to solve the above problems, a wafer defect detection device having a structure capable of voltage regulation to detect a defect under the oxide film through copper decoration while preventing damage to the oxide film formed on the wafer and its It is an object to provide a defect detection method.
본 발명의 다른 목적은 웨이퍼 상에 구리가 쉽게 환원될 수 있게 전해액의 구리 농도 조절이 가능한 웨이퍼 결함 검출장치 및 그 검출방법을 제공하는 데 있다.It is another object of the present invention to provide a wafer defect detection apparatus and a method for detecting the same, wherein the copper concentration of the electrolyte can be adjusted so that copper can be easily reduced on the wafer.
상기와 같은 목적을 달성하기 위해 본 발명에서는 전류 흐름을 위한 상대전극과, 전압 측정을 위한 기준전극을 사용하여 전기화학적 구리 데코레이션 수행함으로써 웨이퍼의 결함을 검출한다.In order to achieve the above object, the present invention detects a defect in a wafer by performing electrochemical copper decoration using a counter electrode for current flow and a reference electrode for voltage measurement.
즉, 본 발명은 일면에 산화막이 형성되고 타면에는 오믹 컨택층이 형성된 웨이퍼에 대하여 전기화학적 구리 데코레이션을 수행하여 결함을 검출하는 장치에 있어서, 구리 데코레이션을 위한 전해액이 수용되고, 상기 전해액에 접촉하도록 상기 웨이퍼가 그 일부에 배치되는 용기; 상기 전해액에 잠기도록 상기 용기 내에 배치되고, 구리 데코레이션을 위한 전류 공급을 위해 상기 오믹 컨택층과 함께 전원에 연결되는 상대전극; 및 상기 상대전극과 이격되도록 상기 용기 내에 배치되고, 상기 오믹 컨택층과의 전압 측정을 위한 기준이 되는 기준전극;을 포함하는 것을 특징으로 하는 웨이퍼 결함 검출장치를 개시한다.That is, according to the present invention, an electrochemical copper decoration is performed on a wafer on which an oxide film is formed on one surface and an ohmic contact layer is formed on the other surface to detect a defect. A container in which the wafer is disposed in a portion thereof; A counter electrode disposed in the container to be immersed in the electrolyte and connected to a power source together with the ohmic contact layer for supplying current for copper decoration; And a reference electrode disposed in the container so as to be spaced apart from the counter electrode and serving as a reference for measuring the voltage with the ohmic contact layer.
상기 전해액에는 구리이온이 함유되는 것이 바람직하다. 이때 전해액 내 구 리이온의 농도는 1 ~ 50ppm인 것이 바람직하다.It is preferable that copper ion contains in the said electrolyte solution. At this time, the concentration of copper ions in the electrolyte is preferably 1 ~ 50ppm.
상기 상대전극은 구리전극이며, 상기 기준전극은 Ag/AgCl 전극인 것이 바람직하다.Preferably, the counter electrode is a copper electrode, and the reference electrode is an Ag / AgCl electrode.
상기 전해액의 용매로는 메탄올, 에탄올, 초순수 또는 이소프로필 알코올이 사용될 수 있다.Methanol, ethanol, ultrapure water or isopropyl alcohol may be used as the solvent of the electrolyte solution.
상기 기준전극과 오믹 컨택층 사이의 전압은 ±5V 이내인 것이 바람직하다. 이때 전압은 계단식 프로파일을 갖는 것이 바람직하다.The voltage between the reference electrode and the ohmic contact layer is preferably within ± 5V. The voltage preferably has a stepped profile.
본 발명의 다른 측면에 따르면, 일면에 산화막이 형성되고 타면에는 오믹 컨택층이 형성된 웨이퍼에 대하여 전기화학적 구리 데코레이션을 수행하여 결함을 검출하는 방법에 있어서, 상기 산화막이 전해액에 접촉하도록 상기 웨이퍼를 배치하는 단계; 상기 전해액에 접촉하도록 상대전극과 기준전극을 배치하는 단계; 상기 오믹 컨택층과 상대전극 사이에 전류를 공급하여 상기 산화막 위에 구리를 데코레이션하는 단계; 및 상기 오믹 컨택층과 기준전극 사이의 전압을 측정하여 전압 피드백 제어를 수행하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 결함 검출방법이 제공된다.According to another aspect of the present invention, in the method of detecting defects by performing electrochemical copper decoration on a wafer having an oxide film formed on one surface and an ohmic contact layer formed on the other surface, the wafer is disposed so that the oxide film contacts the electrolyte. Doing; Disposing a counter electrode and a reference electrode to contact the electrolyte solution; Decorating copper on the oxide film by supplying a current between the ohmic contact layer and a counter electrode; And performing a voltage feedback control by measuring a voltage between the ohmic contact layer and the reference electrode.
본 발명에 따르면 상대전극 외에 기준전극을 구비하여 정밀한 전압 피드백을 수행할 수 있고, 구리농도 조절 등을 통해 ±5V 이내의 약한 전압을 이용해 웨이퍼의 결함을 검출할 수 있으므로 산화막의 손상을 방지할 수 있고, 페일의 원인이 되는 산화막 아래의 결함을 규명할 수 있는 장점이 있다.According to the present invention, it is possible to perform a precise voltage feedback by providing a reference electrode in addition to the counter electrode, and to detect the defect of the wafer using a weak voltage within ± 5V through the copper concentration control, thereby preventing damage to the oxide film. In addition, there is an advantage that it is possible to identify the defect under the oxide film that causes the failure.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Prior to this, terms or words used in the specification and claims should not be construed as having a conventional or dictionary meaning, and the inventors should properly explain the concept of terms in order to best explain their own invention. Based on the principle that can be defined, it should be interpreted as meaning and concept corresponding to the technical idea of the present invention. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, various modifications that can be replaced at the time of the present application It should be understood that there may be equivalents and variations.
도 5에는 본 발명의 바람직한 실시예에 따른 웨이퍼 결함 검출장치의 주요 구성이 도시되어 있다.5 shows a main configuration of a wafer defect detection apparatus according to a preferred embodiment of the present invention.
도 5를 참조하면, 본 발명의 바람직한 실시예에 따른 웨이퍼 결함 검출장치는 전기화학적 구리 데코레이션을 수행하는 장치로서, 소정의 용기(104) 내에 채워져서 웨이퍼(100)의 산화막(101)에 접촉되는 전해액(103)과, 상호 이격되게 전해액(103)에 담궈지는 상대전극(105) 및 기준전극(106)을 포함한다.Referring to FIG. 5, a wafer defect detecting apparatus according to a preferred embodiment of the present invention is an apparatus for performing electrochemical copper decoration, and is filled in a predetermined
결함 검출대상이 되는 웨이퍼(100)는 일면에 산화막(101)이 형성되고 타면에는 오믹 컨택층(102)이 형성 구조를 갖는다. 바람직한 예로서, 웨이퍼(100)로는 실리콘(Si) 웨이퍼(100)가 사용되고, 산화막(101)은 SiOx 박막으로 이루어지며, 오믹 컨택층(102)은 금(Au)으로 조성된 박막으로 구성된다.In the
전해액(103)이 수용되는 소정 용기(104)는 전해액(103)과 접촉하는 웨이퍼(100)의 산화막(101) 면적을 일정하게 고정하기 위한 것으로서, 그 형태는 다양하게 변형 가능하다.The predetermined
전해액(103)을 이루는 용매로는 웨이퍼(100) 표면에 구리가 너무 쉽게 흡착되는 것을 방지하기 위해 메탄올이 채용되는 것이 바람직하며, 그밖에 사용되는 전압의 크기에 따라 에탄올, 초순수 또는 이소프로필 알코올이 채용될 수도 있다.As a solvent constituting the
바람직하게, 전해액(103)에는 Cu(NO3)2가 주입됨으로써 구리이온이 함유된다. 여기서, 구리의 농도는 1 ~ 50ppm의 조성을 갖는 것이 바람직하다. 상기 수치범위의 하한을 벗어나면 웨이퍼(100) 표면에 구리가 제대로 흡착되지 않으며, 상한을 벗어나면 지나치게 많은 구리가 흡착되는 문제가 발생하게 된다.Preferably, Cu (NO 3 ) 2 is injected into the electrolyte solution to contain copper ions. Here, the concentration of copper preferably has a composition of 1 to 50 ppm. Outside the lower limit of the numerical range, copper is not properly adsorbed on the surface of the
상대전극(105)은 전해액(103)에 접촉되는 한편, 오믹 컨택층(102)과 함께 직류 전원에 연결되어 구리 데코레이션을 위한 전류 흐름에 관여하는 전극을 제공한다. 상대전극(105)으로는 구리전극이 채용되어 웨이퍼(100) 표면에 대하여 구리 데코레이션이 진행됨에 따라 전해액(103)의 구리농도가 줄어드는 것을 보정하는 것이 바람직하다.The
기준전극(106)은 전해액(103)에 접촉되는 한편, 오믹 컨택층(102)과의 전압차 측정을 위한 기준이 된다. 바람직하게, 기준전극(106)으로는 표준 수소 전극 (Standard Hydrogen Electrode : SHE)에 대하여 0.197V의 전압차를 나타내는 Ag/AgCl 전극이 사용된다.The
이하에서는 상기 웨이퍼 결함 검출장치를 이용하여 산화막(101)이 형성된 웨이퍼(100)에 대하여 구리 데코레이션을 수행하고, 이 웨이퍼(100)를 절단하여 분석함으로써 결함을 관찰하고 결함의 원인을 파악하는 과정을 설명하기로 한다.Hereinafter, a process of performing copper decoration on the
먼저 웨이퍼(100)의 전면에 SiO2 절연 산화막(101)을 성장시키고, 웨이퍼(100)의 배면은 HF 증기로 산화막(101)을 제거한 후 금(Au)을 500Å의 두께로 입혀서 오믹 컨택층(102)을 형성한다.SiO 2 on the front of the
이후 웨이퍼(100)를 용기(104)의 하부에 배치한 후 웨이퍼(100) 위에 구리이온이 함유된 메탄올 전해액(103)을 붓고, 전해액(103)에 잠기도록 상대전극(105)과 기준전극(106)을 설치하고, 기준전극(106)과 오믹 컨택층(102) 간에 전압을 측정하면서 상대전극(105)과 오믹 컨택층(102) 간에 전류를 흘려주면 아래의 반응식 1 및 2에 따라 구리 데코레이션이 수행된다. 여기서, 반응식 1은 웨이퍼(100)의 SiO2 표면에 구리가 환원, 흡착되는 반응을 나타내며, 반응식 2는 상대전극(105)에서 구리가 산화되는 반응을 나타낸다.Subsequently, after placing the
기준전극(106)과 오믹 컨택층(102) 간의 전압변화에 따른 전류밀도 특성, 즉 I-V 특성은 도 6에 도시된 바와 같이 산화막(101)의 두께에 따라 민감하게 변화하게 된다. 도 6을 참조하면, 산화막(101)의 두께가 80Å에서 150Å으로 두꺼워짐에 따라 전류밀도가 감소하며, 피크 포텐셜(Peak potential)의 위치도 오른쪽으로 이동하게 됨을 확인할 수 있다. 이것은 산화막(101)이 두꺼워짐에 따라 전류의 흐름이 방해되고, 그로 인해 상대전극(105)의 구리 산화가 방해되기 때문인 것으로 분석된다.As shown in FIG. 6, the current density characteristic, that is, the I-V characteristic according to the voltage change between the
산화막(101)의 두께가 300Å이 되면 완전한 절연막이 되어 전류의 흐름은 차단된다. 이러한 점을 감안할 때 산화막(101)의 두께는 200Å 이내의 값을 갖는 것이 바람직하다. 이때 기준전극(106)과 오믹 컨택층(102) 간의 측정 전압은 ±5V 이내, 바람직하게는 ±2V 정도를 유지한다. 이 정도의 전압에서는 산화막(101)에 구리가 환원, 흡착되기에는 충분하지만 산화막(101)이나 실리콘 격자를 손상시키지 않을 정도의 충분히 작은 양이므로 산화막(101) 아래의 결함의 측정이 가능하다.When the thickness of the
도 7의 (a)와 (b)는 -2V에서 +2V까지 단계적으로 전압을 증가시키는 계단식 프로파일에 따른 포텐셜 스위프(Sweep) 후에 웨이퍼(100)의 표면에 흡착된 구리의 모습과 각 지점의 조성을 측정한 결과를 나타낸다. SEM 사진에서, 직경 약 50㎛ 크기의 검은 원형 부분은 구리가 흡착된 부분을 나타내며, 그 중 특히 밝게 보이는 부분은 구리가 고농도로 석출된 지점을 나타내는데, 이는 오른쪽의 EDS 분석 그래프로부터 확인될 수 있다.7 (a) and 7 (b) show the shape of copper adsorbed on the surface of the
웨이퍼(100)의 표면 중에 구리이온이 환원, 흡착되는 시작점은 결함이 위치한 지점이 된다. 따라서 일정 전압 및 시간 동안 웨이퍼(100) 상에 구리를 성장시 킨 후, 구리 성장의 시작점을 찾아 도 8과 같이 세로방향으로 절단하여 TEM을 이용해 관찰하면 결함을 확인할 수 있고, 결함의 원인을 찾아낼 수 있다. 도 8을 참조하면, 확대된 부분(왼쪽 사진 참조)이 구리 석출이 시작된 지점으로서, SiO2 산화막(101) 위로 구리가 석출되었으며 아래로는 실리콘 벌크 내에 존재하는 결함을 발견할 수 있다. 이 결함은 지그재그(Zig-Zag) 형태의 줄무늬 결함으로, 전류가 이 지점으로 집중되어 구리 석출이 시작되었음을 알 수 있다.The starting point at which copper ions are reduced and adsorbed on the surface of the
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.Although the present invention has been described above by means of limited embodiments and drawings, the present invention is not limited thereto and will be described below by the person skilled in the art to which the present invention pertains. Of course, various modifications and variations are possible within the scope of the claims.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 상술한 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.The following drawings, which are attached to this specification, illustrate preferred embodiments of the present invention, and together with the detailed description of the present invention serve to further understand the technical spirit of the present invention, the present invention includes matters described in such drawings. It should not be construed as limited to.
도 1은 종래기술에 따른 GOI 분석법을 개략적으로 도시한 구성도와 I-V 측정 그래프이다.Figure 1 is a schematic diagram showing a GOI analysis method according to the prior art and I-V measurement graph.
도 2는 종래기술에 따른 DSOD 분석법을 개략적으로 도시한 구성도이다.Figure 2 is a schematic diagram showing a DSOD analysis method according to the prior art.
도 3은 GOI 분석 후 페일 지점을 나타내는 TEM 사진이다.3 is a TEM photograph showing a fail point after GOI analysis.
도 4는 DSOD 분석 후 구리석출 부위의 단면을 나타내는 TEM 사진이다.4 is a TEM photograph showing a cross section of a copper precipitation site after DSOD analysis.
도 5는 본 발명의 바람직한 실시예에 따른 웨이퍼 결함 검출장치의 구성도이다.5 is a block diagram of a wafer defect detection apparatus according to a preferred embodiment of the present invention.
도 6은 산화막의 두께변화에 따른 I-V 측정 그래프이다.6 is an I-V measurement graph according to the thickness change of the oxide film.
도 7은 웨이퍼의 표면에 구리가 흡착된 모습을 나타내는 SEM 사진과 각 지점의 조성을 나타내는 EDS 분석 그래프이다.7 is a SEM photograph showing the appearance of copper adsorbed on the wafer surface and an EDS analysis graph showing the composition of each point.
도 8은 구리가 흡착된 부분의 웨이퍼 단면을 부분 확대하여 나타낸 TEM 사진이다.8 is a TEM photograph showing a partially enlarged wafer cross section of a portion where copper is adsorbed.
<도면의 주요 참조부호에 대한 설명><Description of main reference numerals in the drawings>
100: 웨이퍼 101: 산화막100: wafer 101: oxide film
102: 오믹 컨택층 103: 전해액102: ohmic contact layer 103: electrolyte
105: 상대전극 106: 기준전극105: counter electrode 106: reference electrode
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