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KR100896862B1 - Manufacturing method of semiconductor device - Google Patents

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KR100896862B1
KR100896862B1 KR1020070048564A KR20070048564A KR100896862B1 KR 100896862 B1 KR100896862 B1 KR 100896862B1 KR 1020070048564 A KR1020070048564 A KR 1020070048564A KR 20070048564 A KR20070048564 A KR 20070048564A KR 100896862 B1 KR100896862 B1 KR 100896862B1
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상의 게이트 절연막에 순차적으로 적층되는 게이트 메탈과 실리사이드화된 캡핑 실리콘층으로 이루어지는 게이트 전극과, 게이트 전극 양측의 반도체 기판에 형성되는 LDD 영역과, 게이트 전극의 양측면에 형성되는 게이트 스페이서와, 게이트 전극 양측의 반도체 기판에 LDD 영역과 연결되도록 형성되며, 실리사이드화된 소오스/드레인 영역을 포함한다. 따라서, 본 발명은 얇은 메탈 게이트와 실리사이드화된 폴리 실리콘을 게이트 전극으로 적용함으로써 기존의 폴리 실리콘 게이트의 적용 소자에서 발생하는 폴리 디프리션(poly depletion) 현상을 억제할 수 있을 뿐만 아니라 반도체 소자의 EOT를 효과적으로 감소시켜서 반도체 소자의 성능을 향상시키고, 소오스/드레인 영역을 실리사이드화시킴으로써 소오스/드레인 영역의 저항을 효과적으로 감소시켜서 반도체 소자의 성능을 한층 향상시킬 수 있으며, 이로 인해 하이 스피드를 요구하는 고성능의 반도체 소자에 적합하게 적용할 수 있는 효과를 가지고 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, comprising: a gate electrode composed of a gate metal sequentially stacked on a gate insulating film on a semiconductor substrate and a silicided capping silicon layer, an LDD region formed on semiconductor substrates on both sides of the gate electrode, A gate spacer is formed on both sides of the gate electrode, and the semiconductor substrate on both sides of the gate electrode is connected to the LDD region, and includes a silicided source / drain region. Accordingly, the present invention not only suppresses the poly depletion phenomenon occurring in the application device of the conventional polysilicon gate by applying a thin metal gate and silicided polysilicon as the gate electrode, By effectively reducing the EOT, the performance of the semiconductor device is improved, and the source / drain regions are silicided to effectively reduce the resistance of the source / drain regions, thereby further improving the performance of the semiconductor device, thereby requiring high speed. It has an effect that can be suitably applied to a semiconductor device.

게이트 메탈, 캡핑 실리콘층, 실리사이드화, 소오스/드레인 영역 Gate metal, capping silicon layer, silicided, source / drain regions

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조방법을 순서적으로 나타낸 단면도이다. 1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 반도체 기판 12 : 소자 분리막11 semiconductor substrate 12 device isolation film

13,13a : 게이트 절연막 14,14a : 게이트 메탈13,13a: gate insulating film 14,14a: gate metal

15,15a : 캡핑 실리콘층 15b : 실리사이드화된 캡핑 실리콘층15,15a: capping silicon layer 15b: silicided capping silicon layer

16 : 게이트 전극 17 : LDD 영역16 gate electrode 17 LDD region

18 : 게이트 스페이서 19 : 소오스/드레인 영역18: gate spacer 19: source / drain region

19a : 실리사이드화된 소오스/드레인 영역19a: silicided source / drain regions

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 얇은 메탈 게이트와 실리사이드화된 폴리 실리콘을 게이트 전극으로 적용함으로써 기존의 폴리 실리콘 게이트의 적용 소자에서 발생하는 폴리 디프리션(poly depletion) 현상을 억제할 수 있을 뿐만 아니라 실리사이드화된 소오스/드레인 영역을 가짐으로써 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, poly depletion generated in an application device of a conventional poly silicon gate by applying a thin metal gate and silicided poly silicon as a gate electrode. The present invention relates to a method for manufacturing a semiconductor device capable of suppressing the phenomenon and improving the performance of the semiconductor device by having a silicided source / drain region.

일반적으로, MOSFET(Metal-Oxide Semiconductor Field Effect Transistor) 소자는 폴리 실리콘 게이트(poly Si gate)와 SiO2 계열의 게이트 옥사이드(gate oxide)를 적용하고 있다. In general, a metal-oxide semiconductor field effect transistor (MOSFET) device employs a poly Si gate and a SiO 2 -based gate oxide.

그러나, 반도체 소자의 크기가 점점 작아짐에 따라 폴리 실리콘 게이트를 적용한 반도체 소자에서 폴리 디프리션(Poly depletion) 현상이 심하게 발생하고 있다. 이로 인해서 반도체 소자의 EOT(Equivalent Oxide Thickness)가 증가함으로써 반도체 소자의 성능을 나쁘게 하는 원인이 되었다.However, as the size of a semiconductor device decreases, poly depletion phenomenon occurs in a semiconductor device using a polysilicon gate. As a result, the equivalent oxide thickness (EOT) of the semiconductor device increases, which causes the performance of the semiconductor device to deteriorate.

이와 같은, 폴리 실리콘 게이트를 적용한 반도체 소자의 단점을 극복하기 위하여 MOSFET 소자는 폴리 실리콘 게이트를 대신하여 메탈 게이트(metal gate)를 적용하고 있다. In order to overcome the disadvantages of the semiconductor device using the polysilicon gate, the MOSFET device uses a metal gate in place of the polysilicon gate.

그러나, 반도체 소자에 메탈 게이트를 적용할 경우 메탈의 에칭 공정시에 발생하는 플라즈마에 의한 손상(plasma damage)과 메탈의 잔류물(metal residue) 등으로 공정이 복잡해질 뿐만 아니라 결함을 유발시키는 문제점을 가지고 있었다.However, when the metal gate is applied to the semiconductor device, not only is the process complicated by plasma damage and metal residue, etc. generated during the etching process of the metal, but also a problem that causes defects. I had.

이러한 공정의 복잡함과 결함 유발 가능성을 극복하기 위해서 다마신 공정(damascene process)과 리플레이스먼트 공정(replacement process)을 적용하고 있으나, 이 역시 상기한 문제의 해결에 근본적인 해결책이 아니며, 반도체 소자의 크기가 점점 작아지면서 소오스/드레인 영역의 저항이 증가하게 되어 반도체 소자 의 성능을 저하시키는 단점을 가진다.In order to overcome the complexity of the process and the possibility of causing defects, the damascene process and the replacement process are applied. However, this is not a fundamental solution to the above-mentioned problem, but the size of the semiconductor device As the size decreases, the resistance of the source / drain regions increases, which lowers the performance of the semiconductor device.

그러므로, 반도체 소자에 메탈 게이트를 적용한 공정의 단점을 극복하고, 소오스/드레인 영역의 저항을 감소시킴으로써 반도체 소자의 성능 향상을 가져올 수 있는 반도체 소자 및 이를 제조하는 공정의 개발이 필요하게 되었다.Therefore, there is a need to develop a semiconductor device capable of improving the performance of the semiconductor device and a process for manufacturing the same by overcoming a disadvantage of the process of applying the metal gate to the semiconductor device and reducing the resistance of the source / drain regions.

본 발명은 상술한 종래의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 메탈 게이트를 적용하는 공정을 단순화함과 아울러 결함의 유발을 최소화하며, 반도체 소자의 소오스/드레인 영역의 높은 저항으로 인한 반도체 소자의 성능 감소를 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to simplify the process of applying a metal gate and to minimize the occurrence of defects, and to provide a semiconductor due to the high resistance of the source / drain regions of the semiconductor device. It is to provide a method for manufacturing a semiconductor device that can prevent a decrease in the performance of the device.

본 발명은, 반도체 소자에 있어서, 반도체 기판상의 게이트 절연막에 순차적으로 적층되는 게이트 메탈과 실리사이드화된 캡핑 실리콘층으로 이루어지는 게이트 전극과, 게이트 전극 양측의 반도체 기판에 형성되는 LDD 영역과, 게이트 전극의 양측면에 형성되는 게이트 스페이서와, 게이트 전극 양측의 반도체 기판에 LDD 영역과 연결되도록 형성되며, 실리사이드화된 소오스/드레인 영역을 포함한다.The present invention relates to a semiconductor device comprising: a gate electrode composed of a gate metal sequentially stacked on a gate insulating film on a semiconductor substrate and a silicided capping silicon layer; an LDD region formed on semiconductor substrates on both sides of the gate electrode; Gate spacers formed on both sides and semiconductor substrates on both sides of the gate electrode are connected to the LDD region, and include silicided source / drain regions.

또한, 본 발명은, 반도체 소자의 제조방법에 있어서, 반도체 기판상의 게이트 절연막에 순차적으로 적층되는 게이트 메탈과 캡핑 실리콘층으로 이루어지는 게이트 전극을 형성시키는 단계와, 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성시키는 단계와, 게이트 전극의 양측면에 게이트 스페이서를 형성시키는 단계와, 게이트 전극 양측의 반도체 기판에 LDD 영역과 연결되는 소오스/드레인 영역을 형 성시키는 단계와, 캡핑 실리콘층과 소오스/드레인 영역을 실리사이드화시키는 단계를 포함한다.In addition, the present invention provides a method of manufacturing a semiconductor device, comprising the steps of forming a gate electrode comprising a gate metal and a capping silicon layer sequentially stacked on a gate insulating film on a semiconductor substrate, and forming LDD regions on semiconductor substrates on both sides of the gate electrode. Forming a gate spacer on both sides of the gate electrode, forming a source / drain region connected to the LDD region on the semiconductor substrate on both sides of the gate electrode, and forming a capping silicon layer and a source / drain region. Silicidation.

이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

본 발명에 따른 반도체 소자(10)는 도 1d에 도시된 바와 같이, 반도체 기판(11)상의 게이트 절연막(13a)에 적층 형성되는 게이트 메탈(gate metal; 14a)과 실리사이드화된 캡핑 실리콘(caping Si)층(15b)으로 이루어지는 게이트 전극(gate electrode; 16)과, 게이트 전극(16) 양측의 반도체 기판(11)에 형성되는 LDD(Lightly Doped Drain) 영역(17)과, 게이트 전극(16)의 양측면에 형성되는 게이트 스페이서(gate spacer; 18)와, 게이트 전극(16) 양측의 반도체 기판(11)에 LDD 영역(17)과 연결되도록 형성됨과 아울러 실리사이드화된 소오스/드레인(source/drain) 영역(19a)을 포함한다. As shown in FIG. 1D, the semiconductor device 10 according to the present invention has a gate metal 14a stacked on a gate insulating film 13a on the semiconductor substrate 11, and silicided capping silicon. Of the gate electrode 16 formed of the layer 15b, the lightly doped drain (LDD) region 17 formed on the semiconductor substrate 11 on both sides of the gate electrode 16, and the gate electrode 16. Gate spacers 18 formed on both sides and the semiconductor substrate 11 on both sides of the gate electrode 16 are formed so as to be connected to the LDD regions 17 and are suicided source / drain regions. (19a).

반도체 기판(11)상에 증착으로 형성되는 게이트 절연막(13a)은 SiO2, SiON 등의 SixOy 계열, HfO2 등의 HfxOy 계열, Al2O3 등의 AlxOy 계열의 물질, 또는 그 화합물 중 어느 하나로 이루어진다. The gate insulating film 13a formed by evaporation on the semiconductor substrate 11 is made of any one of SixOy series such as SiO2 and SiON, HfxOy series such as HfO2, AlxOy series such as Al2O3, or a compound thereof.

게이트 메탈(14a)은 TiN, TaN, HfN, LaN, Sc 중 어느 하나로 이루어져서 게이트 절연막(13a)을 사이에 두고 반도체 기판(11)상에 형성되고, 상측에 적층되어 실리사이드화된 캡핑 실리콘층(15b)과 함께 게이트 전극(16)을 형성한다. 이 때, 게이트 메탈(14a)은 그 두께가 5nm ∼ 40nm, 실리사이드화된 캡핑 실리콘층(15b)은 그 두께가 40nm ∼ 150nm임이 바람직하다. The gate metal 14a is formed of any one of TiN, TaN, HfN, LaN, and Sc, formed on the semiconductor substrate 11 with the gate insulating film 13a therebetween, and stacked and silicided on top. ) And the gate electrode 16 is formed. At this time, the gate metal 14a preferably has a thickness of 5 nm to 40 nm, and the silicided capping silicon layer 15b has a thickness of 40 nm to 150 nm.

본 발명에 따른 반도체 소자(10)의 제조 과정 및 작용을 본 발명의 제조방법과 함께 상세히 설명하면 다음과 같다.The manufacturing process and operation of the semiconductor device 10 according to the present invention will be described in detail together with the manufacturing method of the present invention.

도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 구조를 가지는 소자 분리막(12)을 형성한다. 여기서, 소자 분리막(12)은 반도체 기판(11)에 소정 깊이를 가지는 트렌치를 형성한 후, 트렌치 내부에 갭 필(gap-fill) 물질을 매립하여 CMP(Chemical-Mechanical Polishing) 공정과 같은 평탄화 과정을 거쳐서 형성한다.As shown in FIG. 1A, an isolation layer 12 having a shallow trench isolation (STI) structure is formed in a predetermined region of the semiconductor substrate 11. Here, the device isolation layer 12 may form a trench having a predetermined depth in the semiconductor substrate 11, and then fill a gap-fill material in the trench to planarize a process such as a chemical-mechanical polishing (CMP) process. Form through.

반도체 기판(11)상에 소자 분리막(12)이 형성되면, 반도체 기판(11)의 전면에게이트 절연막(13), 게이트 메탈(14), 그리고, 캡핑 실리콘층(15)을 순차적으로 적층시킨다.When the device isolation layer 12 is formed on the semiconductor substrate 11, the gate insulating layer 13, the gate metal 14, and the capping silicon layer 15 are sequentially stacked on the entire surface of the semiconductor substrate 11.

게이트 절연막(13)은 SiO2, SiON 등과 같은 SixOy 계열의 물질이나 그 화합물을 적용하거나, 반도체 소자의 성능을 보다 향상시키기 위하여 HfO2 등과 같은 HfxOy 계열, Al2O3 등과 같은 AlxOy 계열의 고유전 물질이나 화합물을 적용할 수 있으며, ALD(Atomic Layer Deposition) 공정을 이용하여 반도체 기판(11)상에 형성된다.The gate insulating layer 13 may be formed by applying a material or a compound of SixOy series such as SiO2 or SiON, or by applying a high dielectric material or compound of AlxOy series such as HfO2 or Al2O3 to further improve the performance of a semiconductor device. The semiconductor layer 11 may be formed on the semiconductor substrate 11 using an atomic layer deposition (ALD) process.

게이트 메탈(14)은 TiN, TaN, HfN, LaN, Sc 중 어느 하나 또는 그 화합물로 이루어짐이 바람직하며, 이 때, NMOS와 PMOS의 메탈이 다르게 적용될 수 있다. 또한, 게이트 메탈(14)의 증착 두께는 5nm ∼ 40nm 정도로 충분히 얇게 형성하는데, 이는 게이트 메탈으로서의 역할을 충분히 하면서도 에칭 공정시 게이트 절연막(13) 이 플라즈마 데미지(damage)를 입는 것을 최소화하기 위함이다. The gate metal 14 is preferably made of any one of TiN, TaN, HfN, LaN, Sc, or a compound thereof. At this time, the metal of the NMOS and the PMOS may be differently applied. In addition, the deposition thickness of the gate metal 14 is formed to be thin enough, such as 5nm to 40nm, so as to minimize the damage to the plasma insulating film 13 during the etching process while fully serving as the gate metal.

캡핑 실리콘층(15)은 poly-Si 또는 Amorphous Si을 사용하여 CVD 공정에 의해 게이트 메탈(14)상에 증착되고, 이 때 증착시 온도는 600℃ ~ 850℃임이 바람직하며, 후술하게 될 소오스/드레인 영역(19)이 딥 실리사이드(deep silicide)화 됨과 동시에 풀리 실리사이드(fully silicide)화 됨으로써 하부의 게이트 메탈(14)과 함께 게이드 전극(16)의 역할을 하게 된다.The capping silicon layer 15 is deposited on the gate metal 14 by a CVD process using poly-Si or Amorphous Si, wherein the deposition temperature is preferably 600 ° C. to 850 ° C., which will be described later. As the drain region 19 becomes deep silicide and becomes fully silicide, the drain region 19 serves as the gate electrode 16 together with the lower gate metal 14.

캡핑 실리콘층(15)은 증착되는 두께가 40nm ∼ 150nm이며, 이는 후속공정인 소오스/드레인 영역(19)의 형성을 위한 딥 소오스/드레인 주입(deep source/drain implant) 공정 및 딥 실리사이드(deep silicede) 공정까지 고려되어야 한다.The capping silicon layer 15 has a thickness of 40 nm to 150 nm deposited, which is a deep source / drain implant process and a deep silicede for forming a source / drain region 19 which is a subsequent process. The process must be taken into account.

반도체 기판(11)상에 게이트 절연막(13), 게이트 메탈(14), 그리고 캡핑 실리콘층(15)이 순차적으로 형성되면, 포토리소그래피 공정 및 에칭 공정을 실시하여 선택적으로 패터닝함으로써 소자 분리막(12)사이의 반도체 기판(11)상에 게이트 전극(16; 도 1b에 도시)을 형성한다. 즉, 반도체 기판(11) 전면에 포토레지스트(photo resist)를 코팅한 다음, 노광, 현상 등의 포토리소그래피 공정을 실시하여 게이트 전극(16)을 정의한 포토레지스트 패턴(미도시)을 형성하고, 이러한 포토레지스트 패턴을 마스크(mask)로 하여 에칭 공정에 의해 캡핑 실리콘층(15), 게이트 메탈(14), 게이트 절연막(13)을 순차적으로 에칭하여 도 1b에 도시된 바와 같이, 반도체 기판(11)상에 게이트 절연막(13a)을 사이에 두고 게이트 메탈(14a) 및 캡핑 실리콘층(15a)으로 이루어지는 게이트 전극(16)을 형성한다.When the gate insulating layer 13, the gate metal 14, and the capping silicon layer 15 are sequentially formed on the semiconductor substrate 11, the device isolation layer 12 may be selectively patterned by performing a photolithography process and an etching process. A gate electrode 16 (shown in FIG. 1B) is formed on the semiconductor substrate 11 between. That is, a photoresist is coated on the entire surface of the semiconductor substrate 11 and then a photolithography process such as exposure and development is performed to form a photoresist pattern (not shown) defining the gate electrode 16. Using the photoresist pattern as a mask, the capping silicon layer 15, the gate metal 14, and the gate insulating layer 13 are sequentially etched by an etching process, and as shown in FIG. 1B, the semiconductor substrate 11 is etched. A gate electrode 16 made of the gate metal 14a and the capping silicon layer 15a is formed on the gate insulating film 13a.

도 1c에 도시된 바와 같이, 반도체 기판(11)상에 게이트 전극(16)이 형성되 면, 게이트 전극(16) 양측에 LDD(Lightly Doped Drain) 영역(17)을 형성한다. 이를 위해 게이트 전극(16)을 마스크로 이용하여 반도체 기판(11) 전면에 저농도 불순물 이온을 주입하여 게이트 전극(16) 양측의 반도체 기판(11) 표면 내에 LDD 영역(17)을 형성한다. 그런 다음, 게이트 전극(16)을 포함한 반도체 기판(11) 전면에 실리콘 산화막 또는 실리콘 질화막을 사용하여 절연막을 형성하고, 절연막의 전면에 에치백(etch back) 공정을 실시하여 게이트 전극(16)의 양측면에 게이트 스페이서(18)를 형성한다.As illustrated in FIG. 1C, when the gate electrode 16 is formed on the semiconductor substrate 11, lightly doped drain (LDD) regions 17 are formed on both sides of the gate electrode 16. To this end, low concentration impurity ions are implanted into the entire surface of the semiconductor substrate 11 using the gate electrode 16 as a mask to form the LDD region 17 in the surface of the semiconductor substrate 11 on both sides of the gate electrode 16. Then, an insulating film is formed on the entire surface of the semiconductor substrate 11 including the gate electrode 16 by using a silicon oxide film or a silicon nitride film, and an etch back process is performed on the entire surface of the insulating film to form the gate electrode 16. Gate spacers 18 are formed on both sides.

게이트 스페이서(18)를 형성하면, 게이트 스페이서(18) 및 게이트 전극(16)을 마스크로 이용하여 반도체 기판(11)의 전면에 소소스/드레인용 불순물을 주입하여 게이트 전극(16) 양측의 반도체 기판(11) 표면내에 LDD 영역(17)과 연결되는 소오스/드레인 영역(19)을 형성한다.When the gate spacers 18 are formed, a source / drain impurity is implanted into the entire surface of the semiconductor substrate 11 using the gate spacers 18 and the gate electrodes 16 as masks to form semiconductors on both sides of the gate electrodes 16. A source / drain region 19 is formed in the surface of the substrate 11 to be connected to the LDD region 17.

도 1d에 도시된 바와 같이, 게이트 전극(16) 양측에 소오스/드레인 영역(19; 도 1c에 도시)이 형성되면, 소오스/드레인 영역(19; 도 1c에 도시)의 저항을 줄이고, 반도체 소자의 성능을 향상시키기 위해 딥 실리사이드화(deep silicidation) 공정을 실시함으로써 캡핑 실리콘층(15a; 도 1c에 도시)과 소오스/드레인 영역(19; 도 1c에 도시)이 실리사이드화된 캡핑 실리콘층(15b) 및 소오스/드레인 영역(19a)을 형성하도록 한다. 이 때, 실리사이드 공정을 위해 반도체 기판(11) 전면에 스퍼터링에 의해 Co 또는 Ni 등과 같은 실리사이드화를 위한 금속을 증착한 다음, 열처리 공정을 통해서 소오스/드레인 영역(19; 도 1c에 도시) 뿐만 아니라 캡핑 실리콘층(15a)도 풀리 실리사이드화(fully silicidation) 되도록 한다. 이 때, 반도체 기 판(11) 전면에 증착되는 실리사이드화 금속의 증착 두께는 10 nm ∼ 30 nm임이 바람직하다. As shown in FIG. 1D, when the source / drain regions 19 (shown in FIG. 1C) are formed on both sides of the gate electrode 16, the resistance of the source / drain regions 19 (shown in FIG. 1C) is reduced, and the semiconductor device is reduced. The capping silicon layer 15b in which the capping silicon layer 15a (shown in FIG. 1C) and the source / drain region 19 (shown in FIG. 1C) is silicided by performing a deep silicidation process to improve the performance of the ) And source / drain regions 19a. In this case, a metal for silicidation such as Co or Ni is deposited by sputtering on the entire surface of the semiconductor substrate 11 for the silicide process, and then, as well as the source / drain regions 19 (shown in FIG. 1C) through a heat treatment process. The capping silicon layer 15a is also allowed to be fully silicidated. At this time, the deposition thickness of the silicided metal deposited on the entire surface of the semiconductor substrate 11 is preferably 10 nm to 30 nm.

실리사이드화된 캡핑 실리콘층(15b)과 소오스/드레인 영역(19a)이 형성되면, 일반적인 CMOSFET 소자의 배선공정을 따르게 되며, 이 때의 배선은 Al이나 Cu 등을 적용하게 된다.When the silicided capping silicon layer 15b and the source / drain regions 19a are formed, a wiring process of a general CMOSFET device is followed. In this case, Al, Cu, or the like is applied.

이상과 같이 본 발명의 바람직한 실시예에 따르면, 게이트 전극(16)을 얇은 게이트 메탈(14a)을 적용하고, 게이트 메탈(14a) 위에 캡핑 실리콘층(15a)을 적용하는 게이트 퍼스트 메탈 게이트(Gate First Metal Gate) 공정을 적용한다. 따라서, 게이트 에칭 공정에서 발생하는 데미지(damage) 및 메탈 잔류물(metal residue)을 효과적으로 줄이고, 기존의 CMOSFET(Complementary MOSFET) 소자의 제작 공정을 적용할 수 있다는 장점을 가진다.According to a preferred embodiment of the present invention as described above, the gate first metal gate (Gate First) applying the thin gate metal 14a to the gate electrode 16 and the capping silicon layer 15a on the gate metal 14a Metal Gate) process is applied. Therefore, it is possible to effectively reduce the damage (damage) and metal residue (metal residue) generated in the gate etching process, it is possible to apply the conventional manufacturing process of the CMOSFET (Complementary MOSFET) device.

또한, 소오스/드레인 영역(19)의 저항을 낮추기 위해서 딥 실리사이드화 된 소오스/드레인 영역(19a)을 형성하며, 이 때, 게이트 메탈(14a) 위에 캡핑 실리콘층(15a)을 풀리 실리사이드화(fully silicidation)시킨다. 따라서, 기존의 반도체 소자에서 문제되는 소오스/드레인 영역의 높은 저항을 효과적으로 낮출 수 있으며, 기존의 CMOSFET 소자의 제조 공정을 크게 바꾸지 않고, 폴리 디프리션(poly depletion) 현상을 억제할 수 있다. In addition, in order to lower the resistance of the source / drain regions 19, a deep silicided source / drain region 19a is formed, and at this time, the capping silicon layer 15a is pulled silicided on the gate metal 14a (fully). silicidation). Therefore, it is possible to effectively lower the high resistance of the source / drain region which is a problem in the conventional semiconductor device, and to suppress the poly depletion phenomenon without significantly changing the manufacturing process of the conventional CMOSFET device.

그러므로, 종래의 메탈 게이트(metal gate) 적용시 발생하는 문제점들을 효과적으로 극복하고, 소오스/드레인 영역(19a)의 저항을 낮춤으로써 하이 스피드(high speed)를 요구하는 고성능 반도체 소자에 적합하게 적용될 수 있으며, 기 존의 반도체 소자보다 높은 성능을 가질 수 있다.Therefore, it can effectively be applied to high performance semiconductor devices requiring high speed by effectively overcoming the problems caused by the conventional metal gate application and lowering the resistance of the source / drain regions 19a. As a result, the semiconductor device may have higher performance than existing semiconductor devices.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 얇은 메탈 게이트와 실리사이드화된 폴리 실리콘을 게이트 전극으로 적용함으로써 기존의 폴리 실리콘 게이트의 적용 소자에서 발생하는 폴리 디프리션(poly depletion) 현상을 억제할 수 있을 뿐만 아니라 반도체 소자의 EOT를 효과적으로 감소시켜서 반도체 소자의 성능을 향상시키고, 소오스/드레인 영역을 실리사이드화시킴으로써 소오스/드레인 영역의 저항을 효과적으로 감소시켜서 반도체 소자의 성능을 한층 향상시킬 수 있으며, 이로 인해 하이 스피드를 요구하는 고성능의 반도체 소자에 적합하게 적용할 수 있는 효과를 가지고 있다. As described above, in the method of manufacturing a semiconductor device according to the present invention, a poly depletion phenomenon occurs in an application device of a conventional polysilicon gate by applying a thin metal gate and silicided polysilicon as a gate electrode. In addition, the performance of the semiconductor device may be improved by effectively reducing the EOT of the semiconductor device, and the resistance of the source / drain area may be effectively reduced by silicifying the source / drain regions, thereby further improving the performance of the semiconductor device. As a result, the present invention can be suitably applied to high performance semiconductor devices requiring high speed.

이상에서 설명한 것은 본 발명에 따른 반도체 소자의 제조방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the method of manufacturing a semiconductor device according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims of the present invention Without departing from the gist of the present invention, one of ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.

Claims (12)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 반도체 소자의 제조방법에 있어서,In the manufacturing method of a semiconductor device, 반도체 기판상의 게이트 절연막에 순차적으로 적층되는 게이트 메탈과 캡핑 실리콘층으로 이루어지는 게이트 전극을 형성시키는 단계와,Forming a gate electrode comprising a gate metal and a capping silicon layer sequentially stacked on the gate insulating film on the semiconductor substrate; 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성시키는 단계와,Forming LDD regions on semiconductor substrates on both sides of the gate electrode; 상기 게이트 전극의 양측면에 게이트 스페이서를 형성시키는 단계와,Forming gate spacers on both sides of the gate electrode; 상기 게이트 전극 양측의 반도체 기판에 상기 LDD 영역과 연결되는 소오스/드레인 영역을 형성시키는 단계와,Forming a source / drain region on the semiconductor substrate at both sides of the gate electrode, the source / drain region being connected to the LDD region; 상기 캡핑 실리콘층과 상기 소오스/드레인 영역을 풀리 실리사이드(fully silicide)화시키는 단계를 포함하고,Fully silicideing the capping silicon layer and the source / drain regions, 상기 게이트 전극을 형성시키는 단계는 상기 게이트 메탈을 5nm ∼ 40nm의 두께로 형성하며,Forming the gate electrode to form the gate metal to a thickness of 5nm to 40nm, 상기 게이트 전극을 형성시키는 단계는 상기 캡핑 실리콘층을 40nm ∼ 150nm의 두께로 형성하는 것Forming the gate electrode is to form the capping silicon layer to a thickness of 40nm ~ 150nm 을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that. 제 6 항에 있어서,The method of claim 6, 상기 게이트 전극을 형성시키는 단계는,Forming the gate electrode, 상기 게이트 절연막이 SixOy 계열, HfxOy 계열, AlxOy 계열의 물질 또는 그 화합물 중 어느 하나로 이루어지는 것Wherein the gate insulating film is made of any one of SixOy-based, HfxOy-based, AlxOy-based material or a compound thereof 을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that. 제 6 항에 있어서,The method of claim 6, 상기 게이트 전극을 형성시키는 단계는,Forming the gate electrode, 상기 게이트 메탈이 TiN, TaN, HfN, LaN, Sc 중 어느 하나로 이루어지는 것Wherein the gate metal is made of any one of TiN, TaN, HfN, LaN, Sc 을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that. 삭제delete 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 실리사이드화시키는 단계는,The silicidation step, 실리사이드화를 위해 증착시키는 금속이 Ni 또는 Co인 것The metal to be deposited for suicide is Ni or Co 을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that. 제 6 항 또는 제 11 항에 있어서,The method according to claim 6 or 11, wherein 상기 실리사이드화시키는 단계는,The silicidation step, 상기 반도체 기판 전면에 증착되는 실리사이드화 금속의 증착 두께가 10 nm ∼ 30 nm인 것The deposition thickness of the silicided metal deposited on the entire surface of the semiconductor substrate is 10 nm to 30 nm 을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device, characterized in that.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625217A (en) * 1992-12-11 1997-04-29 Intel Corporation MOS transistor having a composite gate electrode and method of fabrication
US6222240B1 (en) 1998-07-22 2001-04-24 Advanced Micro Devices, Inc. Salicide and gate dielectric formed from a single layer of refractory metal
KR20020041626A (en) * 2000-11-28 2002-06-03 박종섭 Manufacturing method for mos transister
KR20070029799A (en) * 2004-07-06 2007-03-14 인터내셔널 비지네스 머신즈 코포레이션 Method of forming a fully suicided metal gate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625217A (en) * 1992-12-11 1997-04-29 Intel Corporation MOS transistor having a composite gate electrode and method of fabrication
US6222240B1 (en) 1998-07-22 2001-04-24 Advanced Micro Devices, Inc. Salicide and gate dielectric formed from a single layer of refractory metal
KR20020041626A (en) * 2000-11-28 2002-06-03 박종섭 Manufacturing method for mos transister
KR20070029799A (en) * 2004-07-06 2007-03-14 인터내셔널 비지네스 머신즈 코포레이션 Method of forming a fully suicided metal gate

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