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KR100915823B1 - Phase change memory device manufacturing method - Google Patents

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KR100915823B1
KR100915823B1 KR1020070133401A KR20070133401A KR100915823B1 KR 100915823 B1 KR100915823 B1 KR 100915823B1 KR 1020070133401 A KR1020070133401 A KR 1020070133401A KR 20070133401 A KR20070133401 A KR 20070133401A KR 100915823 B1 KR100915823 B1 KR 100915823B1
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change material
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박창헌
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주식회사 하이닉스반도체
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Abstract

하부전극 콘택과 상변화 물질층과의 접촉면적을 최소화하면서, 접촉 특성을 개선할 수 있는 상변화 메모리 소자 제조 방법을 제시한다.A method of manufacturing a phase change memory device capable of improving contact characteristics while minimizing a contact area between a lower electrode contact and a phase change material layer is provided.

본 발명의 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 라인 타입 금속층을 형성하는 단계, 반도체 기판 상에 상변화 물질층을 형성하는 단계, 라인 타입 금속층과 교차하도록 상변화 물질층 패턴을 형성하는 단계 및 상변화 물질층 패턴과 자기정렬 방식으로 라인 타입 금속층을 패터닝하여, 하부전극 콘택을 형성하는 단계를 포함하여, 하부전극 콘택과 상변화 물질층을 정확하게 정렬하므로써, 소자 동작시 리셋 전류가 변동되지 않아 소자의 신뢰성을 향상시킬 수 있다.The method of manufacturing a phase change memory device of the present invention includes forming a line type metal layer on a semiconductor substrate on which a substructure is formed, forming a phase change material layer on a semiconductor substrate, and patterning the phase change material layer to intersect the line type metal layer. And forming the bottom electrode contact by patterning the line type metal layer in a self-aligned manner with the phase change material layer pattern, thereby precisely aligning the bottom electrode contact and the phase change material layer, thereby resetting during operation of the device. The current does not fluctuate to improve the reliability of the device.

PRAM, 자기정렬 PRAM, self-aligned

Description

상변화 메모리 소자 제조 방법{Fabrication Method of Phase-Change Memory Device}Fabrication Method of Phase-Change Memory Device

본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 하부전극 콘택과 상변화 물질층과의 접촉면적을 최소화하면서, 접촉 특성을 개선할 수 있는 상변화 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a phase change memory device, and more particularly, to a method of manufacturing a phase change memory device capable of improving contact characteristics while minimizing a contact area between a lower electrode contact and a phase change material layer.

상변화 메모리 소자(Phase-change Random Access Memory; PRAM)는 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.Phase-change random access memory (PRAM) is a memory device that records and reads information by a phase change of a phase change material having a high resistance in an amorphous state and a low resistance in a crystalline state. Compared to the above, there is an advantage of having a high operation speed and high integration.

이러한 PRAM에서 상변화 물질이 결정질 상태인 경우와 비정질 상태인 경우의 저항은 100배 이상 차이가 나고, 이러한 저항 차이에 따라서 독출 전류(reading current)가 달라져, 이러한 차이에 의해 0과 1을 구분할 수 있게 된다.In the PRAM, when the phase change material is in the crystalline state and the amorphous state, the resistance is more than 100 times different, and the reading current varies according to the resistance difference, so that 0 and 1 can be distinguished by this difference. Will be.

반도체 소자는 그 집적도가 증가할수록 구동 전류를 감소시키는 것이 반드시 필요하며, 이는 소모 전력의 감소를 위해서도 필요하다. 마찬가지로 PRAM의 경우에도 소자의 집적도를 향상시키고, 이를 상용화하기 위하여, 상변화 물질을 결정질 에서 비정질로 바꾸는 리셋 전류를 감소시켜 구동 전력을 감소시킬 필요가 있다.As the degree of integration of semiconductor devices increases, it is necessary to reduce the driving current, which is also necessary for the reduction of power consumption. Similarly, in the case of PRAM, in order to improve the integration of the device and to commercialize it, it is necessary to reduce the driving power by reducing the reset current which changes the phase change material from crystalline to amorphous.

리셋 전류를 감소시키기 위한 하나의 방법으로, 상변화 물질층과 접촉되는 하부전극 콘택의 면적을 감소시키는 방안이 있다. 그런데, 현재는 하부전극 콘택을 정의하기 위한 포토리소그라피 공정시 불화 아르곤(ArF) 및 포토레지스트를 이용하고 있어, 식각 마진을 확보하기 어렵다.One way to reduce the reset current is to reduce the area of the bottom electrode contact in contact with the phase change material layer. However, at present, argon fluoride (ArF) and photoresist are used in the photolithography process for defining the bottom electrode contact, so it is difficult to secure an etching margin.

또한, 하부전극 콘택의 면적을 최소화할 수 있더라도, 그 상부에 형성되는 상변화 물질과의 결합력이 감소되거나 오정렬되어, 리셋 전류가 변동되고, 소자를 고집적화할 수 없는 등의 문제가 있다.In addition, even if the area of the lower electrode contact can be minimized, the bonding force with the phase change material formed thereon is reduced or misaligned, so that the reset current is varied and the device cannot be highly integrated.

본 발명은 상술한 문제점 및 단점을 해결하기 위하여 안출된 것으로서, 상변화 물질층을 패터닝할 때 하부전극 콘택을 자기정렬(Self align) 방식으로 형성함으로써, 하부전극 콘택과 상변화 물질층이 정확하게 정렬될 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 그 기술적 과제가 있다.The present invention has been made to solve the above problems and disadvantages, by forming the lower electrode contact in a self align method when patterning the phase change material layer, the lower electrode contact and the phase change material layer is accurately aligned There is a technical problem to provide a method for manufacturing a phase change memory device that can be.

본 발명의 다른 기술적 과제는 하부전극 콘택과 상변화 물질층을 자기정렬 방식으로 형성한 후, 상부전극 형성시 하부전극 콘택의 측벽을 식각하여, 하부전극 콘택의 면적을 최소화할 수 있는 상변화 메모리 소자 제조 방법을 제공하는 데 있다.According to another aspect of the present invention, a phase change memory capable of minimizing an area of a lower electrode contact by forming a lower electrode contact and a phase change material layer by a self-aligning method and then etching sidewalls of the lower electrode contact when the upper electrode is formed It is to provide a device manufacturing method.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 라인 타입 금속층을 형성하는 단계; 상기 반도체 기판 상에 상변화 물질층을 형성하는 단계; 상기 라인 타입 금속층과 교차하도록 상변화 물질층 패턴을 형성하는 단계; 및 상기 상변화 물질층 패턴과 자기정렬 방식으로 상기 라인 타입 금속층을 패터닝하여, 하부전극 콘택을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device, the method including: forming a line type metal layer on a semiconductor substrate on which a substructure is formed; Forming a phase change material layer on the semiconductor substrate; Forming a phase change material layer pattern to intersect the line type metal layer; And patterning the line type metal layer in a self-aligned manner with the phase change material layer pattern to form a lower electrode contact.

본 발명에 의하면, 하부전극 콘택과 상변화 물질층을 정확하게 정렬하므로써, 소자 동작시 리셋 전류가 변동되지 않아 소자의 신뢰성을 향상시킬 수 있다.According to the present invention, by accurately aligning the bottom electrode contact and the phase change material layer, the reset current does not change during device operation, thereby improving device reliability.

또한, 상부전극 형성을 위한 식각 공정시 하부전극 콘택의 측벽을 과도식각함에 따라, 하부전극 콘택과 상변화 물질층 간의 접촉 면적을 최소화할 수 있고, 이로 인하여 PRAM 소자 동작에 필요한 리셋 전류를 최소화할 수 있다.In addition, as the sidewalls of the lower electrode contacts are excessively etched during the etching process for forming the upper electrode, the contact area between the lower electrode contact and the phase change material layer may be minimized, thereby minimizing the reset current required for the operation of the PRAM device. Can be.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 3은 본 발명의 일 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명하기 위한 도면으로, 도 1a 내지 1f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 평면도, 도 2a 내지 2d는 도 1에 도시한 상변화 메모리 소자의 X1-X2 방향에 대한 단면도, 도 3a 및 3b는 도 1에 도시한 상변화 메모리 소자의 Y1-Y2 방향에 대한 단면도이다.1 to 3 are views for explaining a method of manufacturing a phase change memory device according to an embodiment of the present invention, Figure 1a to 1f is a view for explaining a method for manufacturing a phase change memory device according to an embodiment of the present invention 2A to 2D are cross-sectional views of the phase change memory device shown in FIG. 1 in the X1-X2 direction, and FIGS. 3A and 3B are cross-sectional views of the phase change memory device shown in FIG. 1 in the Y1-Y2 direction.

먼저, 도 1a 및 도 2a에 도시한 것과 같이, 하부구조가 형성된 반도체 기판(101) 상부에 층간 절연막(103)을 형성하고, 하부전극 콘택(Bottom Electrode Contact; BEC) 형성 예정 영역의 층간 절연막(103)을 패터닝하여 하부전극 콘택 홀(105)을 형성한다. 여기에서, 하부전극 콘택 홀(105)은 라인 타입으로 형성한다.First, as shown in FIGS. 1A and 2A, an interlayer insulating layer 103 is formed on a semiconductor substrate 101 on which a lower structure is formed, and an interlayer insulating layer of a region in which a bottom electrode contact (BEC) is to be formed is formed. The lower electrode contact hole 105 is formed by patterning 103. Here, the lower electrode contact holes 105 are formed in a line type.

이어서, 전체 구조 상에 금속층을 형성하고 평탄화하여, 도 1b 및 도 2b에 도시한 것과 같이, 하부전극 콘택 홀(105)을 금속층(107)으로 매립한다. 이때, 하부전극 콘택 홀(105)이 라인 타입이므로, 금속층(107) 또한 라인 타입으로 형성됨은 물론이다. 아울러, 금속층(107)은 질화 티타늄(TiN), 질화 텅스텐(WN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐화 티타늄(TiW) 중 어느 하나를 이용하여 형성할 수 있다.Subsequently, a metal layer is formed and planarized over the entire structure to fill the lower electrode contact hole 105 with the metal layer 107 as shown in FIGS. 1B and 2B. In this case, since the lower electrode contact hole 105 is a line type, the metal layer 107 may also be formed in a line type. In addition, the metal layer 107 may be formed using any one of titanium nitride (TiN), tungsten nitride (WN), titanium aluminum nitride (TiAlN), and titanium tungsten (TiW).

다음에, 도 1c에 도시한 것과 같이 전체 구조 상에 상변화 물질층(109)을 형성한다. 그리고, 라인 타입 금속층(107)과 교차하도록 마스크(도시하지 않음)를 도포한 후 노출된 상변화 물질층(109)을 제거한다. 이때 노출된 상변화 물질층(109)과 함께 그 하부의 금속층(107) 또한 제거되어, 상변화 물질층 패턴(109a) 하부에만 금속층(107)이 남아 있게 되고, 이것이 결국 하부전극 콘택(107a)이 된다.Next, as shown in FIG. 1C, a phase change material layer 109 is formed over the entire structure. Then, a mask (not shown) is applied to intersect the line type metal layer 107, and the exposed phase change material layer 109 is removed. At this time, the metal layer 107 below the phase change material layer 109 is also removed, so that the metal layer 107 remains only under the phase change material layer pattern 109a, which eventually results in the lower electrode contact 107a. Becomes

즉, 도 1d 및 2c에 도시한 것과 같이, 상변화 물질층 패턴(109a) 형성시 자기 정렬 방식에 의해 하부전극 콘택(107a)이 형성되는 것이다.That is, as shown in FIGS. 1D and 2C, when forming the phase change material layer pattern 109a, the lower electrode contact 107a is formed by a self alignment method.

이후, 도 1e에 도시한 것과 같이 전체 구조 상에 상부전극 물질층(111)을 형성하며, 마스크(도시하지 않음)를 이용한 사진 및 식각 공정으로 상부전극 물질층(111)을 패터닝하여, 도 2f 및 1d에 도시한 것과 같이 상부전극 패턴(111a)을 형성한다.Thereafter, the upper electrode material layer 111 is formed on the entire structure as shown in FIG. 1E, and the upper electrode material layer 111 is patterned by a photolithography and etching process using a mask (not shown). And the upper electrode pattern 111a as shown in 1d.

이와 같이, 본 발명에서는 하부전극 콘택 홀을 라인 타입으로 형성하고 이를 금속 물질로 매립한 후, 상변화 물질층 패터닝시 금속층을 함께 패터닝하는 자기 정렬 방식을 적용함에 의해, 하부전극 콘택과 상변화 물질층이 오정렬되는 것을 방지할 수 있다.As described above, in the present invention, the lower electrode contact hole is formed in a line type, and is embedded with a metal material, and then the lower electrode contact and the phase change material are applied by applying a self-aligning method of patterning the metal layer together during patterning of the phase change material layer. The layer can be prevented from misalignment.

한편, 도 1e에서 상부전극 물질층(111)을 패터닝하기 위한 식각 공정시 사이드 식각 공정을 수행함으로써, 하부전극 콘택의 단면적을 줄일 수 있으며, 이에 대 하여 도 3을 참조하여 설명하면 다음과 같다.Meanwhile, in the etching process for patterning the upper electrode material layer 111 in FIG. 1E, the cross-sectional area of the lower electrode contact may be reduced, which will be described below with reference to FIG. 3.

도 3a 는 도 1e에 도시한 평면도의 Y1-Y2 방향에서의 단면도로서, 하부전극 콘택(107a) 및 상변화 물질층 패턴(109a)이 형성된 전체 구조 상에 상부전극 물질층(111)을 형성한 상태를 나타낸다.3A is a cross-sectional view in the Y1-Y2 direction of the plan view of FIG. 1E, in which the upper electrode material layer 111 is formed on the entire structure in which the lower electrode contact 107a and the phase change material layer pattern 109a are formed. Indicates the state.

이와 같은 상태에서 상부전극 물질층(111)을 패터닝할 때 하부전극 콘택(107a)을 사이드 식각하게 되면, 도 3b에 도시한 것과 같이, 하부전극 콘택(107a)의 면적을 감소시킬 수 있다. 이에 따라 하부전극 콘택(107a)과 상변화 물질층(109a)의 접촉 면적이 감소되어 리셋 전류를 최소화할 수 있게 된다.In this state, when the lower electrode contact 107a is side etched when the upper electrode material layer 111 is patterned, as shown in FIG. 3B, the area of the lower electrode contact 107a may be reduced. Accordingly, the contact area between the lower electrode contact 107a and the phase change material layer 109a is reduced to minimize the reset current.

아울러, 상변화 물질층 패턴(109a)을 형성하기 위한 식각 공정시에도 사이드 식각을 실시하게 되면 하부전극 콘택(107a)의 면적을 줄일 수 있으며, 상변화 물질층 패턴(109a) 형성 공정 및 상부전극 물질층 패턴(111a) 형성 공정에서 각각 사이드 식각을 실시하게 되면 하부전극 콘택(107a)의 면적은 더욱 감소되게 된다.In addition, when the side etching is performed during the etching process for forming the phase change material layer pattern 109a, the area of the lower electrode contact 107a may be reduced, and the process of forming the phase change material layer pattern 109a and the upper electrode may be performed. When side etching is performed in the material layer pattern 111a forming process, the area of the lower electrode contact 107a is further reduced.

그리고, 상변화 물질층 패턴(109a)을 형성하기 위한 사이드 식각 공정을 수행하기 전, 상변화 물질층 패턴(109a)의 측벽에 절연막 스페이서를 형성할 수 있으며, 이 경우 사이드 식각시 상변화 물질층 패턴(109a)에 가해지는 영향을 최소화할 수 있다. 여기에서, 스페이서는 예를 들어 질화막 스페이서로 형성할 수 있다.In addition, before performing the side etching process for forming the phase change material layer pattern 109a, an insulating layer spacer may be formed on the sidewall of the phase change material layer pattern 109a, and in this case, the phase change material layer during side etching. The influence on the pattern 109a can be minimized. Here, the spacer may be formed of, for example, a nitride film spacer.

한편, 본 발명의 다른 실시예에서, 상변화 물질층 패턴(109a)을 형성한 후, 상부전극 물질층(111)을 형성하기 전, 전체 구조 상에 접착층(glue layer)를 형성하는 단계를 더 수행할 수 있다. 접착층으로는 산화 알루미늄(Al2O3), 산화 탄탈 륨(Ta2O5) 등을 사용할 수 있으며, 접착층을 적용하는 경우 상부전극 물질층 패터닝시 상변화 물질층 패턴(109a)의 벗겨짐 현상(Peeling)을 방지할 수 있다.Meanwhile, in another embodiment of the present invention, after forming the phase change material layer pattern 109a, and before forming the upper electrode material layer 111, forming a glue layer on the entire structure. Can be done. As the adhesive layer, aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 5 ), or the like may be used, and in the case of applying the adhesive layer, peeling of the phase change material layer pattern 109a during patterning of the upper electrode material layer ( Peeling can be prevented.

이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art to which the present invention described above belongs will understand that the present invention can be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명은 상변화 물질층과 자기 정렬 방식으로 하부전극 콘택을 형성하기 때문에, 하부전극 콘택의 면적이 작아지는 경우에도 상변화 물질층과의 정확한 접촉성을 보장할 수 있다.Since the lower electrode contact is formed in a self-aligned manner with the phase change material layer, the present invention can ensure accurate contact with the phase change material layer even when the area of the lower electrode contact is reduced.

이에 따라, 반도체 소자를 고집적화하면서도 동작 특성을 보장할 수 있어, 휴대용 컴퓨터, 휴대용 통신 기기 등과 같은 소형 전자기기에 상변화 메모리 소자를 적용할 수 있게 된다.Accordingly, it is possible to ensure the operation characteristics while high integration of the semiconductor device, it is possible to apply a phase change memory device to small electronic devices such as portable computers, portable communication devices and the like.

도 1a 내지 1f는 도 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 설명하기 위한 평면도,1A to 1F are plan views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention;

도 2a 내지 1d는 도 1에 도시한 상변화 메모리 소자의 X1-X2 방향에 대한 다면도,2A to 1D are side views of the X1-X2 direction of the phase change memory device shown in FIG.

도 3a 및 3b는 도 1에 도시한 상변화 메모리 소자의 Y1-Y2 방향에 대한 단면도이다.3A and 3B are sectional views taken along the Y1-Y2 direction of the phase change memory device shown in FIG.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

101 : 반도체 기판 103 : 층간 절연막101 semiconductor substrate 103 interlayer insulating film

105 : 하부전극 콘택 홀 107 : 금속층105: lower electrode contact hole 107: metal layer

107a : 하부전극 콘택 109 : 상변화 물질층107a: bottom electrode contact 109: phase change material layer

109a : 상변화 물질층 패턴 111 : 상부전극 물질층109a: phase change material layer pattern 111: upper electrode material layer

111a : 상부전극 패턴111a: upper electrode pattern

Claims (8)

하부구조가 형성된 반도체 기판 상에 라인 타입 금속층을 형성하는 단계;Forming a line type metal layer on the semiconductor substrate on which the substructure is formed; 상기 반도체 기판 상에 상변화 물질층을 형성하는 단계;Forming a phase change material layer on the semiconductor substrate; 상기 라인 타입 금속층과 교차하도록 상변화 물질층 패턴을 형성하는 단계; 및Forming a phase change material layer pattern to intersect the line type metal layer; And 상기 상변화 물질층 패턴과 자기정렬 방식으로 상기 라인 타입 금속층을 패터닝하여, 하부전극 콘택을 형성하는 단계;Patterning the line type metal layer in a self-aligned manner with the phase change material layer pattern to form a lower electrode contact; 를 포함하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 상변화 물질층 패턴은 사이드 식각 공정에 의해 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The phase change material layer pattern is formed by a side etching process. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 콘택을 형성하기 전, 상기 상변화 물질층 패턴 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And forming an insulating layer spacer on sidewalls of the phase change material layer pattern before forming the lower electrode contact. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 하부전극 콘택을 형성한 후, 상기 상변화 물질층 패턴 상에 상부전극 물질층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And forming an upper electrode material layer pattern on the phase change material layer pattern after forming the lower electrode contact. 제 4 항에 있어서,The method of claim 4, wherein 상기 상부전극 물질층 패턴을 형성하는 단계는, 상기 상변화 물질층 패턴이 형성된 반도체 기판 상에 상부전극 물질층을 형성하는 단계; 및The forming of the upper electrode material layer pattern may include forming an upper electrode material layer on a semiconductor substrate on which the phase change material layer pattern is formed; And 상기 상부전극 물질층을 패터닝하는 단계;Patterning the upper electrode material layer; 를 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.Phase change memory device manufacturing method comprising a. 제 5 항에 있어서,The method of claim 5, wherein 상기 상부전극 물질층 패턴은 사이드 식각 공정에 의해 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The upper electrode material layer pattern is formed by a side etching process. 제 5 항에 있어서,The method of claim 5, wherein 상기 상부전극 물질층을 형성하기 전, 상기 상변화 물질층 패턴 상에 접착층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.And forming an adhesive layer on the phase change material layer pattern before forming the upper electrode material layer. 제 7 항에 있어서,The method of claim 7, wherein 상기 접착층은 산화 알루미늄(Al2O3), 산화 탄탈륨(Ta2O5) 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.The adhesive layer may be formed of any one of aluminum oxide (Al 2 O 3 ) and tantalum oxide (Ta 2 O 5 ).
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070006451A (en) * 2005-07-08 2007-01-11 삼성전자주식회사 Phase change memory device and manufacturing method
KR20070076360A (en) * 2006-01-17 2007-07-24 삼성전자주식회사 Phase change structure formation method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070006451A (en) * 2005-07-08 2007-01-11 삼성전자주식회사 Phase change memory device and manufacturing method
KR20070076360A (en) * 2006-01-17 2007-07-24 삼성전자주식회사 Phase change structure formation method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9520556B2 (en) 2014-08-21 2016-12-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
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