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KR100913171B1 - Manufacturing method of stack package - Google Patents

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KR100913171B1
KR100913171B1 KR1020090036635A KR20090036635A KR100913171B1 KR 100913171 B1 KR100913171 B1 KR 100913171B1 KR 1020090036635 A KR1020090036635 A KR 1020090036635A KR 20090036635 A KR20090036635 A KR 20090036635A KR 100913171 B1 KR100913171 B1 KR 100913171B1
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mold
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Abstract

본 발명은 상부 반도체 패키지가 스택되는 부분에 리드 프레임 인터포저(Lead Frame interposer)를 형성하여 하부 반도체 패키지 전체를 몰드(mold)시킴으로써, 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩 간의 휨(warpage) 현상을 제거하기 위한 스택 패키지 구조 및 그 제조방법을 제공하기 위한 것으로서, 상부 반도체 패키지와 하부 반도체 패키지가 상부 및 하부로 배치되어 구성되는 스택 패키지에 있어서, 상기 하부 반도체 패키지는 인쇄회로기판(Printed Circuit Board : PCB)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상기 상부 반도체 패키지가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임을 포함하여 구성되는데 있다.According to the present invention, a lead frame interposer is formed at a portion where an upper semiconductor package is stacked to mold the entire lower semiconductor package, thereby forming a gap between a substrate of the lower semiconductor package PK1 and a chip attached to an upper surface of the lower semiconductor package. In order to provide a stack package structure and a method of manufacturing the same to eliminate warpage (warpage) phenomenon, the upper semiconductor package and the lower semiconductor package in a stack package consisting of the upper and lower, the lower semiconductor package is a printed circuit A semiconductor device frame including a semiconductor device on a printed circuit board (PCB) and a side surface of the semiconductor device frame on which the upper semiconductor package is stacked are formed to be in contact with each other to mold the entire lower semiconductor package. It is configured to include a lead frame.

Description

스택 패키지의 제조방법{the fabrication method of stack Package}The fabrication method of stack Package

본 발명은 반도체 패키지(package)에 관한 것으로, 특히 상부(top) 패키지가 스택(stack)되는 부분을 별개의 LF(Lead Frame) 삽입기로 대체함으로써, 하부(bottom) 패키지 전체가 몰드(mold)로 형성되는 스택 패키지 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and in particular, by replacing a portion where the top package is stacked with a separate lead frame inserter, the entire bottom package is replaced with a mold. It relates to a stack package structure formed and a method of manufacturing the same.

최근, 개인용 컴퓨터를 포함한 전자제품군이 소형화의 추세로 나아감에 따라 반도체 패키징 분야에서는 소형화, 고용량화 및 다기능화된 반도체 패키지에 대한 요구가 증가하고 있다. 이러한 요구에 부흥하여 반도체 패키지는 쓰루 홀(Through Hole) 타입에서 표면실장(Surface Mount) 타입으로 변화되고 있다. In recent years, as electronic product groups including personal computers have progressed in miniaturization, there is an increasing demand for miniaturization, high capacity, and multifunctional semiconductor packages in the semiconductor packaging field. In response to these demands, semiconductor packages are changing from a through hole type to a surface mount type.

상기 표면실장 타입은 대표적으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 등이 있으며, 이들은 패키지의 크기를 줄이면서 실장밀도를 높이기 위해 '스택 기술'과 접목되어 멀티 칩 패키지(Multi-Chip Package)의 형태로 발전하고 있다.The surface mount types typically include ball grid arrays (BGAs), fine ball grid arrays (FBGAs), quad flat pakage (QFP), and quad flad no-lead (QFN). It is being developed as a multi-chip package by combining with 'stack technology' in order to increase the cost.

여기서, 멀티 칩 패키지는 적어도 둘 이상의 반도체 패키지를 적층한 구조를 갖는 스택 패키지와 단일 패키지 내에 적어도 둘 이상의 반도체 칩을 적층한 스택 칩으로 나누어진다.Here, the multi-chip package is divided into a stack package having a structure in which at least two semiconductor packages are stacked and a stack chip in which at least two semiconductor chips are stacked in a single package.

도 1 은 종래의 스택 패키지를 도시한 단면도이다.1 is a cross-sectional view showing a conventional stack package.

도 1과 같이, 종래의 스택 패키지는 적어도 두 개 이상의 반도체 패키지(PK1)(PK2)가 하부(bottom) 및 상부(top)로 배치되어 구성된다. As shown in FIG. 1, a conventional stack package includes at least two semiconductor packages PK1 and PK2 arranged in a bottom and a top.

이때, 상부 반도체 패키지(PK2)를 하부 반도체 패키지(PK1)와 이격되어 적층되도록 형성하기 위해 하부 반도체 패키지(PK1)에 전도성 페이스트(conductive paste)(10)를 형성하고, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 전도성 페이스트(10) 사이에 솔더 볼(solder ball)(20)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성한다. In this case, a conductive paste 10 is formed on the lower semiconductor package PK1 to form the upper semiconductor package PK2 so as to be stacked apart from the lower semiconductor package PK1, and the upper semiconductor package PK2. Solder ball 20 is disposed between the bottom surface of the semiconductor substrate and the conductive paste 10 of the lower semiconductor package PK1 to electrically connect the upper semiconductor package PK2 and the lower semiconductor package PK1 to each other. do.

그러나 이와 같이 구성되는 종래의 스택 패키지는 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩(혹은 몰드(mold)된 칩) 간의 휨(warpage) 정도가 틀리므로 도 1에서 도시된 것과 같이 휨의 정도가 더 큰 아래쪽으로 휘게 된다. 이러한 현상 때문에 상부 반도체 패키지(PK2)를 하부 반도체 패키지(PK1)에 전기적으로 연결하기 위해 가장 바깥쪽에 위치한 솔더 볼(20)들의 단락이 일어나게 된다.However, the conventional stack package configured as described above has a warpage degree between the substrate of the lower semiconductor package PK1 and the chip (or the mold chip) attached to the upper surface thereof, and thus, as shown in FIG. 1. The degree of warpage will bend downward with a greater degree. Due to this phenomenon, a short circuit occurs in the outermost solder balls 20 to electrically connect the upper semiconductor package PK2 to the lower semiconductor package PK1.

이처럼 휨 현상을 방지하기 위해서 가장 바깥쪽에 형성된 솔더 볼(20)을 더 큰 사이즈로 형성하거나 솔더 볼(20) 아래 위치하는 전도성 페이스트(10)의 높이를 더 높게 형성하여 휨에 따른 단락을 해결할 수도 있다. 하지만, 이러한 방법은 각 패키지마다 휨의 정도가 항상 동일하지 않기 때문에 여전히 휨에 대한 단락의 위험 성이 존재하고, 보다 큰 사이즈의 솔더 볼을 사용할 경우는 이웃되어 형성된 다른 솔더 볼과 맞닿게 되어 단락(short)이 일어날 수 있는 위험성 또한 존재한다. 그리고 무엇보다 솔더 볼의 크기가 커지면서 부착할 수 있는 총 솔더 볼의 수가 줄어들게 되어 스택되는 상부 반도체 패키지(PK2)의 I/O(Input/Output) 수가 제한되게 된다.In order to prevent the warpage phenomenon, the outermost solder balls 20 may be formed in a larger size or a higher height of the conductive paste 10 positioned below the solder balls 20 may be solved to short-circuit due to the warpage. have. However, this method still has a risk of short circuit due to the fact that the degree of warpage is not always the same in each package, and when a larger size solder ball is used, it is brought into contact with other adjacent solder balls. There is also a risk that a short may occur. As the size of the solder balls increases, the total number of solder balls that can be attached is reduced, thereby limiting the number of input / output (I / O) of the upper semiconductor package PK2 to be stacked.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 상부 반도체 패키지가 스택되는 부분에 리드 프레임 인터포저(Lead Frame interposer)를 형성하여 하부 반도체 패키지 전체를 몰드(mold)시킴으로써, 하부 반도체 패키지(PK1)의 기판과 이의 상면에 부착된 칩 간의 휨(warpage) 현상을 제거하기 위한 스택 패키지 구조 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, by forming a lead frame interposer in a portion where the upper semiconductor package is stacked to mold the entire lower semiconductor package, It is an object of the present invention to provide a stack package structure for removing warpage between a substrate of PK1 and a chip attached to an upper surface thereof and a method of manufacturing the same.

본 발명의 다른 목적은 솔더 볼 대신 전도성 기둥이 형성된 리드 프레임 인터포저를 통해 상부 반도체 패키지와의 연결시킴으로써, 기존 솔더 볼을 사용함에 따라 발생되는 솔더 볼 사이의 단락(short)과, 큰 사이즈의 솔더 볼을 사용함에 따라 발생되는 I/O(Input/Output) 수의 제한 등을 해결할 수 있는 스택 패키지 구조 및 그 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to connect the upper semiconductor package through a lead frame interposer having conductive pillars instead of solder balls, thereby shorting between the solder balls generated by using the conventional solder balls and a large size of solder. It is an object of the present invention to provide a stack package structure and a method of manufacturing the same, which can solve the limitation of the number of input / output (I / O) generated by using a ball.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 스택 패키지 구조의 특징은 상부 반도체 패키지와 하부 반도체 패키지가 상부 및 하부로 배치되어 구성되는 스택 패키지에 있어서, 상기 하부 반도체 패키지는 인쇄회로기판(Printed Circuit Board : PCB)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상기 상부 반도체 패키지가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임을 포함하여 구성되는데 있다.A feature of the stack package structure according to the present invention for achieving the above object is a stack package consisting of an upper semiconductor package and a lower semiconductor package disposed on top and bottom, the lower semiconductor package is a printed circuit board (Printed Circuit) Board: a semiconductor device frame including a semiconductor device on a PCB) and a lead frame formed to contact the side of the semiconductor device frame on which the upper semiconductor package is stacked, the lead frame for molding the entire lower semiconductor package It is composed.

바람직하게 상기 리드 프레임은 상부 반도체 패키지가 스택되는 위치에 상기 반도체 소자 프레임의 PCB의 측면과 평행하게 형성되는 리드 프레임 인터포저(Lead Frame interposer)와, 상기 리드 프레임 인터포저와 반도체 소자 프레임을 전기적으로 연결하는 제 2 금속와이어와, 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 봉지하는 몰드 컴파운드를 포함하여 구성되는 것을 특징으로 한다.Preferably, the lead frame includes a lead frame interposer formed in parallel with a side surface of the PCB of the semiconductor device frame at a position where the upper semiconductor package is stacked, and electrically connects the lead frame interposer and the semiconductor device frame. And a mold compound encapsulating the entire structure except for the second metal wire to be connected and the upper surface of the semiconductor element frame to be exposed.

바람직하게 상기 리드 프레임 인터포저는 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드 상부면으로 노출되는 적어도 하나 이상의 전도성 기둥이 형성된 구조를 갖는 것을 특징으로 한다.Preferably, the lead frame interposer has a structure in which at least one conductive pillar is exposed to the mold compound upper surface to electrically connect with the stacked upper semiconductor package.

바람직하게 상기 리드 프레임은 상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드 상부면이 노출되도록 구성되는 적어도 하나 이상의 제 3 솔더 볼을 더 포함하는 것을 특징으로 한다.Preferably, the lead frame further comprises at least one third solder ball configured to expose the mold compound upper surface to electrically connect with the upper semiconductor package stacked with the lead frame interposer.

바람직하게 상기 반도체 소자 프레임은 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 중 적어도 하나의 표면실장 타입으로 구성되는 것을 특징으로 한다.Preferably, the semiconductor device frame is configured of at least one surface mount type of a ball grid array (BGA), a fine ball grid array (FBGA), a quad flat pakage (QFP), and a quad flad no-lead (QFN). do.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 스택 패키지 제조방법의 특징은 (A) 인쇄회로기판 상에 반도체 칩을 배치하고, 상기 반도체 칩과 PCB이 제 1 금속와이어를 통해 전기적으로 연결한 후, 상기 반도체 칩을 포함한 PCB 상면이 봉지제로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성하는 단계와, (B) 커버 테이프의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)를 부착하고, 상기 완성된 반도체 소자 프레임을 상기 커버 테이프의 중앙에 부착하는 단계와, (C) 상기 리드 프레임 인터포저와 반도체 소자 프레임을 제 2 금속와이어를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 단계와, (D) 저면에 부착된 커버 테이프를 분리한 후, 상기 PCB 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼이 부착하여 하부 반도체 패키지를 완성하는 단계와, (E) 상부 반도체 패키지의 저면과 하부 반도체 패키지의 상부면에 제 2 솔더 볼(solder ball)을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는데 있다.A feature of the stack package manufacturing method according to the present invention for achieving the above object is (A) placing a semiconductor chip on a printed circuit board, after the semiconductor chip and the PCB is electrically connected through a first metal wire Comprising, the upper surface of the PCB including the semiconductor chip is sealed with an encapsulant to mold, thereby completing a semiconductor device frame, (B) attaching a lead frame interposer to the upper side of the cover tape, Attaching the completed semiconductor device frame to the center of the cover tape; (C) electrically connecting the lead frame interposer and the semiconductor device frame to each other using a second metal wire, and then forming an upper portion of the semiconductor device frame. Encapsulating the entire structure with a mold compound so that the surface is exposed, and (D) removing the cover tape attached to the bottom surface. Thereafter, a plurality of first solder balls are attached to a ball land connected to a copper wiring on the bottom surface of the PCB to complete the lower semiconductor package, and (E) a second solder on the bottom surface of the upper semiconductor package and the upper surface of the lower semiconductor package. And positioning a ball to electrically connect the upper semiconductor package and the lower semiconductor package to each other.

바람직하게 상기 리드 프레임 인터포저에 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 하나 이상의 전도성 기둥이 포함되는 것을 특징으로 한다.Preferably, at least one conductive pillar is included to electrically connect with the upper semiconductor package stacked on the lead frame interposer.

바람직하게 상기 (C) 단계는 상기 반도체 소자 프레임의 상부면과 함께 상기 리드 프레임 인터포저의 전도성 기둥이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 한다.Preferably, the step (C) is characterized by encapsulating the entire structure of the lead structure interposer with a mold compound so that the conductive pillar of the lead frame interposer is exposed together with the upper surface of the semiconductor device frame.

바람직하게 상기 (E) 단계는 상부 반도체 패키지의 저면과 상기 몰드 컴파운 드 상부면에 노출된 리드 프레임 인터포저 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.Preferably, in the step (E), the second solder ball is positioned between the bottom surface of the upper semiconductor package and the lead frame interposer exposed on the upper surface of the mold compound to electrically connect the upper semiconductor package and the lower semiconductor package to each other. Characterized in that it comprises a step to make.

바람직하게 상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지를 전기적으로 연결하기 위해 그 사이에 제 3 솔더 볼을 형성하는 것을 특징으로 한다.Preferably, a third solder ball is formed therebetween to electrically connect the lead frame interposer and the stacked upper semiconductor package.

바람직하게 상기 (C) 단계는 상기 반도체 소자 프레임의 상부면과 함께 상기 제 3 솔더 볼이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 한다.Preferably, the step (C) is characterized in that the entire structure except for this so that the third solder ball is exposed together with the upper surface of the semiconductor element frame is sealed by molding with a mold compound.

바람직하게 상기 (E) 단계는 상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 제 3 솔더 볼 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되는 것을 특징으로 한다.Preferably, in the step (E), the second solder balls are positioned between the bottom surface of the upper semiconductor package and the third solder balls exposed on the upper surface of the mold compound to electrically connect the upper semiconductor package and the lower semiconductor package to each other. It features.

바람직하게 상기 하부 반도체 패키지 상단에 인쇄회로기판(PCB) 인터포저를 삽입하는 단계와, 상기 인쇄회로기판 인터포저 상단에 전기적 구성요소(electrical component)들을 추가로 실장시하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, the method may further include inserting a printed circuit board (PCB) interposer on the top of the lower semiconductor package, and additionally mounting electrical components on the top of the printed circuit board interposer. It is done.

이상에서 설명한 바와 같은 본 발명에 따른 스택 패키지 구조 및 그 제조방법은 다음과 같은 효과가 있다.The stack package structure and the method of manufacturing the same according to the present invention as described above have the following effects.

첫째, 기판과 칩의 몰드(mold)를 통해 기판과 이의 상면에 부착된 칩 간의 휨의 정도를 줄여 종래 칩 적층으로 인한 상부 반도체 패키지와 하부 반도체 패키지의 단락(short)의 문제를 해결할 수 있다.First, it is possible to solve the problem of shorting between the upper semiconductor package and the lower semiconductor package due to the conventional chip stacking by reducing the degree of warpage between the substrate and the chip attached to the upper surface thereof through a mold of the substrate and the chip.

둘째, 기판과 이의 상면에 부착된 칩 간의 휨의 정도를 줄여 상부 반도체 패키지와 하부 반도체 패키지의 단락을 막기 위해 사용되는 솔더 볼의 사이즈를 줄일 수 있어 스택되는 상부 반도체 패키지(PK2)의 I/O(Input/Output) 수를 증가시킬 수 있다.Second, I / O of the stacked upper semiconductor package PK2 can be reduced by reducing the size of warpage between the substrate and the chip attached to the upper surface thereof, thereby reducing the size of solder balls used to prevent short circuit between the upper semiconductor package and the lower semiconductor package. You can increase the number of (Input / Output).

셋째, 상부 반도체 패키지와 하부 반도체 패키지의 안정적인 전기적 연결을 통해 반도체 패키지의 사이즈를 경박 단소화시킬 수 있으며, 또한 스택 패키지의 전기적 연결은 물론 적층을 통한 메모리 용량의 확장에서도 신뢰성을 높일 수 있다.Third, the size of the semiconductor package can be reduced in size and thickness through stable electrical connection between the upper semiconductor package and the lower semiconductor package. In addition, reliability can be increased in electrical connection of the stack package and expansion of memory capacity through stacking.

넷째, 기판과 칩을 몰드(mold)시킨 하부 반도체 패키지의 상단에 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 하부 반도체 패키지 상단에 보다 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있어, 현재 반도체 시장의 다양한 스택 패키지 요구에 쉽게 부응할 수 있다.Fourth, by inserting a printed circuit board (PCB) interposer on the top of the lower semiconductor package in which the substrate and the chip is molded, more various electrical components can be mounted on the top of the lower semiconductor package. This makes it easy to meet the various stack package needs of the current semiconductor market.

본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments with reference to the accompanying drawings.

본 발명에 따른 스택 패키지 구조 및 그 제조방법의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기 재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.A preferred embodiment of a stack package structure and a method of manufacturing the same according to the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, only the embodiments to complete the disclosure of the present invention and complete the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the embodiments described in the specification and the drawings shown in the drawings are only the most preferred embodiment of the present invention and do not represent all of the technical idea of the present invention, which can be replaced at the time of the present application It should be understood that there may be various equivalents and variations.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 스택 패키지 구조를 나타낸 도면으로, 도 2a는 스택 패키지 구조의 단면도이고, 도 2b는 스택 패키지 구조의 평면도이다.2A and 2B illustrate a stack package structure according to an embodiment of the present invention. FIG. 2A is a cross-sectional view of the stack package structure, and FIG. 2B is a plan view of the stack package structure.

도 2a와 같이, 스택 패키지는 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)가 상부(top) 및 하부(bottom)로 배치되어 구성된다. As shown in FIG. 2A, the stack package includes an upper semiconductor package PK2 and a lower semiconductor package PK1 disposed on top and bottom thereof.

이때, 하부 반도체 패키지(PK1)는 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 반도체 소자를 포함하여 형성된 반도체 소자 프레임과, 상부 반도체 패키지(PK2)가 스택되는 상기 반도체 소자 프레임의 측면에 접촉되도록 형성되어, 하부 반도체 패키지 전체를 몰드(mold)시키는 리드 프레임으로 구성된다. In this case, the lower semiconductor package PK1 may include a semiconductor device frame including a semiconductor device on a printed circuit board 100 and a side surface of the semiconductor device frame on which the upper semiconductor package PK2 is stacked. The lead frame is formed to be in contact with the lower semiconductor package and molds the entire lower semiconductor package.

상기 리드 프레임은 상부 반도체 패키지(PK2)가 스택되는 위치에 상기 반도체 소자 프레임의 PCB(100)의 측면과 평행하게 형성되는 리드 프레임 인터포저(Lead Frame interposer)(170)와, 상기 리드 프레임 인터포저(170)와 반도체 소자 프레임을 전기적으로 연결하는 제 2 금속와이어(130b)와, 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 봉지하는 몰드 컴파운드(180)로 구성된다.The lead frame includes a lead frame interposer 170 formed in parallel with a side surface of the PCB 100 of the semiconductor device frame at a position where the upper semiconductor package PK2 is stacked, and the lead frame interposer. The second metal wire 130b electrically connecting the 170 to the semiconductor device frame, and the mold compound 180 to seal the entire structure except for the exposed upper surface of the semiconductor device frame.

이때, 상기 리드 프레임 인터포저(170)는 스택되는 상부 반도체 패키지와 전 기적으로 연결하기 위해 상기 몰드 컴파운드(180) 상부면으로 노출되는 적어도 하나 이상의 전도성 기둥이 형성된 구조로 구성된다. 또는 도 3과 같이, 상기 리드 프레임 인터포저(170)와 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 상기 몰드 컴파운드(180) 상부면이 노출되는 적어도 하나 이상의 제 3 솔더 볼(160c)을 추가로 구성할 수도 있다. In this case, the lead frame interposer 170 has a structure in which at least one conductive pillar is exposed to the upper surface of the mold compound 180 to electrically connect with the stacked upper semiconductor package. Alternatively, as shown in FIG. 3, at least one third solder ball 160c having an upper surface of the mold compound 180 is further exposed to electrically connect to the upper semiconductor package stacked with the lead frame interposer 170. It can also be configured.

그리고 상기 반도체 소자 프레임은 표면실장 타입으로 BGA(Ball Grid Array), FBGA(Fine Ball Grid Array), QFP(Quad Flat Pakage), QFN(Quad Flad No-lead) 중 적어도 하나로 구성된다. 본 명세서에서는 실시예의 구체적인 기술을 위해 상기 표면실장 타입 중 FBGA(Fine Ball Grid Array)로 한정하여 설명한다. 그러나 설명된 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. The semiconductor device frame is a surface mount type and includes at least one of a ball grid array (BGA), a fine ball grid array (FBGA), a quad flat pakage (QFP), and a quad flad no-lead (QFN). In the present specification, for the detailed description of the embodiments, the surface mount type will be described as limited to a fine ball grid array (FBGA). However, it should be noted that the described embodiments are for the purpose of illustration and not of limitation.

즉, 상기 반도체 소자 프레임은 다수의 회로패턴을 구비한 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 접착제(110)를 매개로 배치되는 반도체 칩(120)과, 상기 반도체 칩(120)과 PCB(100)를 전기적으로 연결하는 제 1 금속와이어(130a)와, 상기 반도체 칩(120)을 포함한 PCB(100) 상면을 밀봉하여 몰드시키는 봉지제(140)로 구성된다. 또한 상기 PCB(100) 저면에 구리배선과 연결된 다수의 볼 랜드(150)와, 상기 볼 랜드(150)에 부착되어 외부와 전기적으로 연결하기 위한 다수의 제 1 솔더 볼(160a)로 구성된다. That is, the semiconductor device frame may include a semiconductor chip 120 disposed on a printed circuit board 100 having a plurality of circuit patterns through an adhesive 110, and the semiconductor chip 120. ) And a first metal wire 130a electrically connecting the PCB 100 and an encapsulant 140 sealing and molding an upper surface of the PCB 100 including the semiconductor chip 120. In addition, a plurality of ball lands 150 connected to copper wires on the bottom surface of the PCB 100 and a plurality of first solder balls 160a attached to the ball lands 150 to electrically connect with the outside.

그리고 상기 스택 패키지는 도 2a와 같이, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 리드 프레임 인터포저(Lead Frame interposer)(170) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성하거나, 또는 상기 스택 패키지는 도 3과 같이, 상기 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 제 3 솔더 볼(160c) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 구성한다. 2A, a lead frame interposer 170 exposed on a bottom surface of the upper semiconductor package PK2 and an upper surface of the mold compound 180 of the lower semiconductor package PK1 may be exposed. The second solder ball 160b is disposed between the upper semiconductor package PK2 and the lower semiconductor package PK1 to be electrically connected to each other, or the stack package is as shown in FIG. 3. A second solder ball 160b is positioned between the bottom surface of the upper semiconductor package PK2 and the third solder ball 160c exposed on the upper surface of the mold compound 180 of the lower semiconductor package PK1. The upper semiconductor package PK2 and the lower semiconductor package PK1 are configured to be electrically connected to each other.

이와 같이 구성된 본 발명에 따른 스택 패키지 구조의 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다. 도 1 내지 도 3과 동일한 참조부호는 동일한 기능을 수행하는 동일한 부재를 지칭한다. Referring to the accompanying drawings, a method for manufacturing a stack package structure according to the present invention configured as described above in detail as follows. The same reference numerals as FIGS. 1 to 3 refer to the same members performing the same functions.

도 4a 내지 도 4e 는 본 발명의 실시예에 따른 스택 패키지 구조의 제조방법을 나타낸 공정도이다.4A to 4E are flowcharts illustrating a method of manufacturing a stack package structure according to an exemplary embodiment of the present invention.

도면을 참조하여 설명하면, 먼저 도 4a와 같이 다수의 회로패턴을 구비한 인쇄회로기판(Printed Circuit Board : PCB)(100)상에 접착제(110)를 매개로 반도체 칩(120)이 배치되고, 상기 반도체 칩(120)과 PCB(100)이 제 1 금속와이어(130a)를 통해 전기적으로 연결된다. Referring to the drawings, first, the semiconductor chip 120 is disposed on the printed circuit board (PCB) 100 having a plurality of circuit patterns as shown in FIG. 4A through the adhesive 110. The semiconductor chip 120 and the PCB 100 are electrically connected to each other through the first metal wire 130a.

이어, 도 4b와 같이 상기 반도체 칩(120)을 포함한 PCB(100) 상면이 봉지제(140)로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성한다.Subsequently, as illustrated in FIG. 4B, the upper surface of the PCB 100 including the semiconductor chip 120 is sealed with an encapsulant 140 to mold, thereby completing a semiconductor device frame.

다음으로 도 4c와 같이, 커버 테이프(190)의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)(170)를 부착하고, 상기 완성된 반도체 소자 프레임 을 상기 커버 테이프(190)의 중앙에 부착한다. 참고로, 상기 리드 프레임 인터포저(170)가 부착되고 남는 커버 테이프(190)의 중앙 크기가 상기 반도체 소자 프레임의 크기보다 커야 한다. 또한 상기 리드 프레임 인터포저(170)는 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 적어도 하나 이상의 전도성 기둥이 형성한다. 이때, 상기 전도성 기둥을 형성하지 않을 수도 있는데, 이런 경우는 도 3과 같이 제 3 솔더 볼(160c)을 상기 리드 프레임 인터포저(170) 상부에 추가로 구성하여 상기 전도성 기둥의 역할을 대신 수행되도록 한다. Next, as shown in FIG. 4C, a lead frame interposer 170 is attached to an upper side of the cover tape 190, and the completed semiconductor device frame is attached to the center of the cover tape 190. . For reference, the center size of the cover tape 190 remaining after the lead frame interposer 170 is attached should be larger than the size of the semiconductor device frame. In addition, the lead frame interposer 170 is formed with at least one conductive pillar to electrically connect with the stacked upper semiconductor package. In this case, the conductive pillar may not be formed. In this case, a third solder ball 160c may be additionally formed on the lead frame interposer 170 to perform the role of the conductive pillar as shown in FIG. 3. do.

이어 도 4d와 같이, 상기 리드 프레임 인터포저(170)와 반도체 소자 프레임을 제 2 금속와이어(130b)를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면 및 전도성 기둥을 갖는 리드 프레임 인터포저(170)의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드(180)로 봉지하여 몰드(180) 시킨다. 이때, 상기 리드 프레임 인터포저(170)가 도 3과 같이 전도성 기둥의 구조로 구성되지 않고 제 3 솔더 볼(160c)을 추가로 구성한 경우는 상기 몰드 컴파운드(180)로 봉지할 때 상기 제 3 솔더 볼(160c)의 상부가 노출되도록 봉지하여 몰드(180)하여야 한다.Subsequently, as shown in FIG. 4D, the lead frame interposer 170 and the semiconductor device frame are electrically connected using the second metal wire 130b, and then the lead frame inter having the top surface and the conductive pillar of the semiconductor device frame. The entire structure except for this is sealed with the mold compound 180 to expose the upper surface of the poser 170 to mold 180. In this case, when the lead frame interposer 170 is not configured as a conductive pillar structure as shown in FIG. 3 and additionally constitutes the third solder ball 160c, the third solder ball when the lead compound interposer is sealed with the mold compound 180 is described. The mold 180 may be sealed by encapsulating the upper portion of the ball 160c.

그리고 도 4e와 같이, 저면에 부착된 커버 테이프(190)를 분리한 후, 상기 PCB(100) 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼(160a)이 부착하여 하부 반도체 패키지(PK1)를 완성한다. 4E, after removing the cover tape 190 attached to the bottom surface, a plurality of first solder balls 160a are attached to the ball lands connected to the copper wires on the bottom surface of the PCB 100 to attach the lower semiconductor package ( PK1) is completed.

그리고 마지막으로 상부 반도체 패키지(PK2)의 저면과 하부 반도체 패키지(PK1)의 상기 몰드 컴파운드(180) 상부면에 노출된 리드 프레임 인터포저(Lead Frame interposer)(170) 또는 제 3 솔더 볼(160c) 사이에 제 2 솔더 볼(solder ball)(160b)을 위치시켜 상기 상부 반도체 패키지(PK2)와 하부 반도체 패키지(PK1)를 서로 전기적으로 연결되도록 하여 둘 이상의 반도체 패키지를 적층한 구조를 갖는 스택 패키지를 완성한다.Finally, the lead frame interposer 170 or the third solder ball 160c exposed on the bottom surface of the upper semiconductor package PK2 and the upper surface of the mold compound 180 of the lower semiconductor package PK1. A stack package having a structure in which two or more semiconductor packages are stacked by placing a second solder ball 160b therebetween to electrically connect the upper semiconductor package PK2 and the lower semiconductor package PK1 to each other. Complete

이때, 도 5a 내지 도 5d와 같이, 다른 실시예로서 스택 패키지 구조는 전도성 기둥을 갖는 리드 프레임 인터포저(170)를 갖는 경우에 하부 반도체 패키지(PK1) 상단에 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있도록 하기 위해 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 다양한 스택 패키지 요구에 부응시킬 수 있다.In this case, as shown in FIGS. 5A to 5D, the stack package structure according to another embodiment may include various electrical components on top of the lower semiconductor package PK1 when the lead frame interposer 170 has a conductive pillar. To enable mounting, a printed circuit board (PCB) interposer can be inserted to meet various stack package needs.

아울러, 도 6a 내지 도 6b와 같이, 다른 실시예로서 스택 패키지 구조는 리드 프레임 인터포저(170)가 전도성 기둥이 없이 상부에 제 3 솔더 볼(160)을 추가로 구성한 경우에 하부 반도체 패키지(PK1) 상단에 다양한 전기적 구성요소(electrical component)들을 실장시킬 수 있도록 하기 위해 인쇄회로기판(Printed Circuit Board : PCB) 인터포저를 삽입하여 다양한 스택 패키지 요구에 부응시킬 수 있다.6A to 6B, the stack package structure according to another embodiment may include the lower semiconductor package PK1 when the lead frame interposer 170 additionally configures a third solder ball 160 thereon without a conductive pillar. Printed Circuit Board (PCB) interposers can be inserted to meet various stack package needs to allow mounting of various electrical components on top.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예를 통해 구체적으로 기술되었으나, 상기한 실시예는 본 발명의 이해를 돕기 위한 것이며 그 기술적 범위를 이에 한정하고자 하는 것은 아니다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. The technical spirit of the present invention described above has been described in detail through the preferred embodiments, but the above-described embodiments are provided to assist the understanding of the present invention and are not intended to limit the technical scope thereof. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1 은 종래의 스택 패키지를 도시한 단면도1 is a cross-sectional view showing a conventional stack package.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 스택 패키지 구조를 나타낸 도면2A and 2B illustrate a stack package structure according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 스택 패키지 다른 구조를 나타낸 도면3 is a view showing another structure of a stack package according to an embodiment of the present invention

도 4a 내지 도 4e 는 본 발명의 실시예에 따른 스택 패키지 구조의 제조방법을 나타낸 공정도4A through 4E are process diagrams illustrating a method of manufacturing a stack package structure according to an exemplary embodiment of the present invention.

도 5a 내지 도 5d는 리드 프레임 인터포저가 도 2a의 스택 패키지 구조를 갖는 경우의 다른 실시예를 나타낸 도면5A-5D illustrate another embodiment when the lead frame interposer has the stack package structure of FIG. 2A.

도 6a 내지 도 6b는 리드 프레임 인터포저가 도 3의 스택 패키지 구조를 갖는 경우의 다른 실시예를 나타낸 도면 6A-6B illustrate another embodiment when the lead frame interposer has the stack package structure of FIG. 3.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 인쇄회로기판(PCB) 110 : 접착제100: printed circuit board (PCB) 110: adhesive

120 : 반도체 칩 130a, 130b : 금속와이어120: semiconductor chip 130a, 130b: metal wire

140 : 봉지제 150 : 볼 랜드140: sealing agent 150: ball land

160a, 160b, 160c : 솔더 볼 170 : 리드 프레임 인터포저160a, 160b, 160c: solder ball 170: lead frame interposer

180 : 몰드 컴파운드 190 : 커버 테이프180: mold compound 190: cover tape

200 : PCB 인터포저200: PCB interposer

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete (A) 인쇄회로기판 상에 반도체 칩을 배치하고, 상기 반도체 칩과 PCB이 제 1 금속와이어를 통해 전기적으로 연결한 후, 상기 반도체 칩을 포함한 PCB 상면이 봉지제로 밀봉하여 몰드(mold)시켜, 반도체 소자 프레임을 완성하는 단계와,(A) Placing a semiconductor chip on a printed circuit board, and electrically connecting the semiconductor chip and the PCB through the first metal wire, the upper surface of the PCB including the semiconductor chip is sealed with an encapsulant to mold (mold), Completing the semiconductor device frame; (B) 커버 테이프의 상단 측면으로 리드 프레임 인터포저(Lead Frame interposer)를 부착하고, 상기 완성된 반도체 소자 프레임을 상기 커버 테이프의 중앙에 부착하는 단계와,(B) attaching a lead frame interposer to the top side of the cover tape and attaching the finished semiconductor element frame to the center of the cover tape; (C) 상기 리드 프레임 인터포저와 반도체 소자 프레임을 제 2 금속와이어를 이용하여 전기적으로 연결한 후, 상기 반도체 소자 프레임의 상부면이 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 단계와,(C) electrically connecting the lead frame interposer and the semiconductor element frame using a second metal wire, and then encapsulating the entire structure except for this so as to expose the upper surface of the semiconductor element frame with a mold compound to mold the mold. Wow, (D) 저면에 부착된 커버 테이프를 분리한 후, 상기 PCB 저면에 구리배선과 연결된 볼 랜드에 다수의 제 1 솔더 볼이 부착하여 하부 반도체 패키지를 완성하는 단계와, (D) removing the cover tape attached to the bottom surface, and attaching a plurality of first solder balls to the ball lands connected to the copper wiring on the bottom surface of the PCB to complete the lower semiconductor package; (E) 상부 반도체 패키지의 저면과 하부 반도체 패키지의 상부면에 제 2 솔더 볼(solder ball)을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스택 패키지 제조방법.(E) placing a second solder ball on the bottom surface of the upper semiconductor package and the upper surface of the lower semiconductor package to electrically connect the upper semiconductor package and the lower semiconductor package to each other. Stack package manufacturing method. 제 7 항에 있어서, The method of claim 7, wherein 상기 리드 프레임 인터포저에 스택되는 상부 반도체 패키지와 전기적으로 연결하기 위해 하나 이상의 전도성 기둥이 포함되는 것을 특징으로 하는 스택 패키지 제조방법.And at least one conductive pillar is electrically connected to the upper semiconductor package stacked on the lead frame interposer. 제 8 항에 있어서, 상기 (C) 단계는The method of claim 8, wherein step (C) 상기 반도체 소자 프레임의 상부면과 함께 상기 리드 프레임 인터포저의 전도성 기둥이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 하는 스택 패키지 제조방법.And stacking the entire structure of the lead frame interposer with a mold compound so that the conductive pillars of the lead frame interposer are exposed together with the upper surface of the semiconductor device frame. 제 9 항에 있어서, 상기 (E) 단계는 The method of claim 9, wherein step (E) 상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 리드 프레임 인터포저 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스택 패키지 제조방법.And placing a second solder ball between the bottom surface of the upper semiconductor package and the lead frame interposer exposed on the mold compound upper surface to electrically connect the upper semiconductor package and the lower semiconductor package to each other. Stack package manufacturing method. 제 7 항에 있어서, The method of claim 7, wherein 상기 리드 프레임 인터포저와 스택되는 상부 반도체 패키지를 전기적으로 연결하기 위해 그 사이에 제 3 솔더 볼을 형성하는 것을 특징으로 스택 패키지 제조 방법.Forming a third solder ball therebetween to electrically connect the lead frame interposer and the stacked upper semiconductor package. 제 10 항에 있어서, 상기 (C) 단계는The method of claim 10, wherein step (C) 상기 반도체 소자 프레임의 상부면과 함께 상기 제 3 솔더 볼이 함께 노출되도록 이를 제외한 나머지 전체 구조를 몰드 컴파운드로 봉지하여 몰드하는 것을 특징으로 하는 스택 패키지 제조방법.And stacking the entire structure except for the third solder ball together with the upper surface of the semiconductor device frame so as to expose the third solder ball together with a mold compound. 제 12 항에 있어서, 상기 (E) 단계는 The method of claim 12, wherein step (E) 상부 반도체 패키지의 저면과 상기 몰드 컴파운드 상부면에 노출된 제 3 솔더 볼 사이에 제 2 솔더 볼을 위치시켜 상기 상부 반도체 패키지와 하부 반도체 패키지를 서로 전기적으로 연결되도록 하는 것을 특징으로 하는 스택 패키지 제조방법.A method of manufacturing a stack package comprising placing a second solder ball between a bottom surface of an upper semiconductor package and a third solder ball exposed on an upper surface of the mold compound to electrically connect the upper semiconductor package and the lower semiconductor package to each other. . 제 7 항에 있어서, The method of claim 7, wherein 상기 (E) 단계이후, 상기 하부 반도체 패키지 상단에 인쇄회로기판(PCB) 인터포저를 삽입하는 단계와,Inserting a printed circuit board (PCB) interposer on the lower semiconductor package after the step (E); 상기 인쇄회로기판 인터포저 상단에 전기적 구성요소(electrical component)들을 추가로 실장시하는 단계를 더 포함하는 것을 특징으로 하는 스택 패키지 제조방법.And mounting additional electrical components on top of the printed circuit board interposer.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184155B2 (en) 2013-06-03 2015-11-10 SK Hynix Inc. Semiconductor package
CN109712955A (en) * 2018-11-23 2019-05-03 华为技术有限公司 A kind of package module and preparation method thereof going out pin based on PCB ontology
CN110277364A (en) * 2018-03-13 2019-09-24 钰桥半导体股份有限公司 Circuit board integrating components and lead frame and its manufacturing method
CN114975304A (en) * 2022-06-20 2022-08-30 西安微电子技术研究所 Stack packaging structure and preparation method thereof
US11516917B2 (en) 2020-02-10 2022-11-29 Samsung Electronics Co., Ltd. Electronic device using interposer in printed circuit board

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004339A (en) * 1998-06-30 2000-01-25 김영환 Package of stack type
JP2002170906A (en) * 2000-12-04 2002-06-14 Fujitsu Ltd Semiconductor device and method of manufacturing semiconductor device
KR100437821B1 (en) 1999-12-31 2004-06-26 앰코 테크놀로지 코리아 주식회사 semiconductor package and metod for fabricating the same
KR100587041B1 (en) * 1999-12-17 2006-06-07 주식회사 하이닉스반도체 Chip Scale Stack Package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004339A (en) * 1998-06-30 2000-01-25 김영환 Package of stack type
KR100587041B1 (en) * 1999-12-17 2006-06-07 주식회사 하이닉스반도체 Chip Scale Stack Package
KR100437821B1 (en) 1999-12-31 2004-06-26 앰코 테크놀로지 코리아 주식회사 semiconductor package and metod for fabricating the same
JP2002170906A (en) * 2000-12-04 2002-06-14 Fujitsu Ltd Semiconductor device and method of manufacturing semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9184155B2 (en) 2013-06-03 2015-11-10 SK Hynix Inc. Semiconductor package
CN110277364A (en) * 2018-03-13 2019-09-24 钰桥半导体股份有限公司 Circuit board integrating components and lead frame and its manufacturing method
CN109712955A (en) * 2018-11-23 2019-05-03 华为技术有限公司 A kind of package module and preparation method thereof going out pin based on PCB ontology
US11641072B2 (en) 2018-11-23 2023-05-02 Huawei Technologies Co., Ltd. PCB-pinout based packaged module and method for preparing PCB-pinout based packaged module
US11516917B2 (en) 2020-02-10 2022-11-29 Samsung Electronics Co., Ltd. Electronic device using interposer in printed circuit board
CN114975304A (en) * 2022-06-20 2022-08-30 西安微电子技术研究所 Stack packaging structure and preparation method thereof

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