KR100913527B1

KR100913527B1 - Reverse charge pump with adjustable output voltage

Info

Publication number: KR100913527B1
Application number: KR1020070108628A
Authority: KR
Inventors: 노정진; 김인석; 한대근; 오형석
Original assignee: 주식회사 실리콘웍스; 한양대학교 산학협력단
Priority date: 2007-10-29
Filing date: 2007-10-29
Publication date: 2009-08-21
Anticipated expiration: 2027-10-29
Also published as: KR20090043021A

Abstract

본 발명은 반도체 메모리 소자의 동작에 필요한 네가티브 전압을 생성하는 반전전하펌프에 관한 것으로, 더 상세하게는 반전전하펌프에 전압조정기를 추가하여 출력전압을 용이하게 조절할 수 있는 반전전하펌프에 관한 것이다. The present invention relates to a reverse charge pump for generating a negative voltage required for the operation of a semiconductor memory device, and more particularly to a reverse charge pump that can easily adjust the output voltage by adding a voltage regulator to the reverse charge pump.

본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프(inverting charge pump)에 의하면 반전전하펌프에 전압조정기를 추가하여 시스템에 공급되는 전압을 변경하지 않고 전압조정기의 출력전압을 조정함으로써 최종 출력전압인 네거티브 전압을 용이하게 조정할 수 있는 효과가 있다.According to the inverting charge pump which can adjust the output voltage according to the present invention, by adding a voltage regulator to the inverting charge pump to adjust the output voltage of the voltage regulator without changing the voltage supplied to the system, There is an effect that the negative voltage can be easily adjusted.

네거티브 전압, 반전전하펌프, 전압조정기 Negative Voltage, Reverse Charge Pump, Voltage Regulator

Description

Inverting charge pump circuit in able to control the output voltage}

일반적인 다이내믹 메모리 장치는 각각의 메모리 셀 내부의 셀 트랜지스터를 이용하여 메모리 셀에 데이터를 저장, 독출 및 리프레쉬(Refresh)한다. 이때 메모리 셀의 리프레쉬 시간은 메모리 셀에 포함된 데이터 저장용 커패시터에 저장된 전하들의 누설 시간에 의해 결정된다. 즉 셀 트랜지스터를 통하여 상기 데이터 저장용 커패시터에 충전된 전하들의 누설이 많으면 많을수록 리프레쉬를 자주 수행해야 한다. 이러한 누설전류의 감소를 막고 리프레쉬 성능을 향상시키기 위해, 프리차지(Precharge) 시 셀 트랜지스터의 게이트 전압인 워드라인 전압을 네거티브 전압으로 인가하는 네거티브 워드라인 구동 구조를 사용한다. A general dynamic memory device uses cell transistors inside each memory cell to store, read, and refresh data in a memory cell. In this case, the refresh time of the memory cell is determined by the leakage time of charges stored in the data storage capacitor included in the memory cell. That is, the more leakage of charges charged in the data storage capacitor through the cell transistor, the more frequent the refresh should be. In order to prevent the leakage current and to improve the refresh performance, a negative word line driving structure that applies a word line voltage, which is a gate voltage of the cell transistor, as a negative voltage during precharge is used.

또한 EEPROM(Electrically Erasable Programmable ROM)과 같은 비휘발성(Non-volatile) 메모리는 각 메모리 셀에 플로팅 게이트(Floating Gate) 구조를 갖추고 데이터를 저장하며, 이 플로팅 게이트에 전자를 주입함으로써 데이터를 기록(write)한다. 이때 플로팅 게이트는 얇은 산화(oxide)막으로 둘러싸여 있어서 주입된 전자, 즉 데이터 기록(write) 동작을 통해 프로그램 된 데이터가 강제로 제거하지 않는 한 자연적으로는 소멸되지 않는다. 데이터를 삭제(erase)하기 위해서는 상기 플로팅 게이트에 주입된 전자들을 제거한다. Non-volatile memories, such as electrically erasable programmable ROM (EEPROM), also have a floating gate structure in each memory cell to store data, and write data by injecting electrons into the floating gate. )do. At this time, the floating gate is surrounded by a thin oxide film, so that the electrons that are injected, that is, data programmed through the data write operation are not forcibly removed unless they are forcibly removed. In order to erase data, electrons injected into the floating gate are removed.

상기 산화막을 통하여 플로팅 게이트에 전자를 주입하거나 플로팅 게이트에 주입된 전자들을 유출시키기 위해서는, 상기 산화막과 상기 플로팅 게이트 사이에 상기 산화막을 관통하기에 충분한 터널링(tunneling) 전압을 인가한다. 이 때 사용하는 터널링 전압으로 네가티브 전압이 사용된다. In order to inject electrons into the floating gate through the oxide film or to discharge electrons injected into the floating gate, a tunneling voltage sufficient to penetrate the oxide film is applied between the oxide film and the floating gate. The negative voltage is used as the tunneling voltage used at this time.

상기의 메모리 회로 외에 DDI(Display Drive IC)를 설계할 때에도 네거티브 전압은 반드시 필요하며 이러한 네거티브 전압을 생성하기 위해 반전 전하 펌프가 사용된다.In addition to the memory circuit described above, a negative voltage is necessary when designing a display drive IC (DDI), and an inverted charge pump is used to generate such a negative voltage.

도 1은 종래의 반전전하펌프의 회로도이다.1 is a circuit diagram of a conventional inverting charge pump.

도 1을 참고하면 반전전하펌프의 입력에 기준전압(VGH)을 인가했을 때 출력전압이 -VGH가 되는 것을 보여준다. Referring to FIG. 1, the output voltage becomes -VGH when the reference voltage VGH is applied to the input of the inverting charge pump.

상술한 종래의 반전전하펌프의 동작원리는 다음과 같다.The operation principle of the conventional inverted charge pump described above is as follows.

먼저, 제1스위치소자(S1)와 제3스위치소자(S3)가 제1클럭신호(Q1)에 의해 온(on)이 되고 제2스위치소자(S2)와 제4스위치소자(S4)가 제2클럭신호(Q2)에 의해 오프(off)되면 제1 커패시터(C1)의 일 단자는 기준전압(VGH)에 연결되고 다른 일 단자는 접지전압(GND)에 연결된다. 접지전압(GND)은 0V(Volt)이므로 제1커패시 터(C1)의 양 단자에는 기준전압(VGH)에 대응하는 전하들이 축적된다. 즉 제1커패시터(C1)의 일 단자의 전압은 다른 일 단자에 비해 기준전압(VGH) 만큼 전압이 높다. First, the first switch element S1 and the third switch element S3 are turned on by the first clock signal Q1, and the second switch element S2 and the fourth switch element S4 When turned off by the 2 clock signal Q2, one terminal of the first capacitor C1 is connected to the reference voltage VGH and the other terminal is connected to the ground voltage GND. Since the ground voltage GND is 0V (Volt), charges corresponding to the reference voltage VGH are accumulated at both terminals of the first capacitor C1. That is, the voltage of one terminal of the first capacitor C1 is higher in voltage than the other terminal by the reference voltage VGH.

이후 제1스위치소자(S1)와 제3스위치소자(S3)가 제1클럭신호(Q1)에 의해 오프(off)가 되고 난 후, 제2스위치소자(S2)와 제4스위치소자(S4)가 제2클럭신호(Q2)에 의해 온(on)이 된다. 제1스위치소자(S1) 및 제3스위치소자(S3)가 오프 되면 제1커패시터(C1)의 양 단자에 축적된 전하들이 보전된다. 이 후 제2스위치소자(S2) 및 제4스위치소자(S4)가 턴 온 되면, 기준전압(VGH)에 연결된 제1커패시터(C1)의 일 단자는 접지전압(GND)에 연결되고 접지전압(GND)에 연결된 제1커패시터(C1)의 다른 일 단자는 제2커패시터(C2)의 일 단자에 연결된다. 제2커패시터(C2)의 다른 일 단자는 접지전압(GND)에 연결된다. Thereafter, after the first switch element S1 and the third switch element S3 are turned off by the first clock signal Q1, the second switch element S2 and the fourth switch element S4 are turned off. Is turned on by the second clock signal Q2. When the first switch element S1 and the third switch element S3 are turned off, the charges accumulated at both terminals of the first capacitor C1 are preserved. After that, when the second switch device S2 and the fourth switch device S4 are turned on, one terminal of the first capacitor C1 connected to the reference voltage VGH is connected to the ground voltage GND and the ground voltage ( The other terminal of the first capacitor C1 connected to GND is connected to one terminal of the second capacitor C2. The other terminal of the second capacitor C2 is connected to the ground voltage GND.

제1커패시터(C1)의 다른 일 단자에 축적된 전하들은 제2커패시터(C2)의 일 단자에 전하 분배의 법칙에 따라 분배된다. 제2스위치소자(S2) 및 제4스위치소자(S4)가 턴 온 됨으로서 제1커패시터(C1)의 일 단자가 접지전압(GND)에 연결되는데, 제1커패시터(C1)의 다른 일 단자가 상기 제1커패시터(C1)의 일 단자에 비해 기준전압(VGH) 만큼 낮은 전압을 가졌으므로, 상기 제1커패시터(C1)의 다른 일 단자 및 제2커패시터(C2)의 공통단자는 음의 기준전압(VGH)을 가지게 된다. Charges accumulated at the other terminal of the first capacitor C1 are distributed to one terminal of the second capacitor C2 according to the law of charge distribution. As the second switch element S2 and the fourth switch element S4 are turned on, one terminal of the first capacitor C1 is connected to the ground voltage GND, and the other terminal of the first capacitor C1 is connected to the ground terminal GND. Since the terminal has a voltage lower than that of one terminal of the first capacitor C1 by the reference voltage VGH, the common terminal of the other terminal of the first capacitor C1 and the second capacitor C2 has a negative reference voltage ( VGH).

도시하지는 않았지만, 도 1에 도시된 반전전하펌프로부터 생성된 전압을 이용하여 상기 기준전압(VGH)을 정수배만큼 승압시킨 전압을 생성시킬 수 있다. Although not illustrated, a voltage obtained by boosting the reference voltage VGH by an integral multiple may be generated using the voltage generated from the inverting charge pump illustrated in FIG. 1.

상술한 바와 같이 종래의 반전전하펌프(inverting charge pump)의 경우, 출력전압(Vo)이 -VGH, -2VGH ... -NVGH(N은 정수)과 같이 단순히 입력되는 기준전 압(VGH)을 정수배로 반전시킨 전압만을 생성시킬 수 있다. 즉 입력전압이 결정되면 입력전압의 정수배의 전압만을 생성시킬 수 있을 뿐 다른 전압을 생성시킬 수 없는 단점이 있다. 따라서 출력전압을 다양하게 조절하기 위해서는 시스템의 공급전압을 변경하거나 입력전압을 변경하여야 하는 단점이 있다. In the case of the conventional inverting charge pump as described above, the output voltage (Vo) is a reference voltage (VGH) that is simply input, such as -VGH, -2VGH ... -NVGH (N is an integer) Only an inverted voltage can be generated. That is, when the input voltage is determined, only an integer multiple of the input voltage can be generated, but other voltages cannot be generated. Therefore, in order to adjust the output voltage variously, there is a disadvantage in that the supply voltage of the system or the input voltage must be changed.

본 발명이 이루고자 하는 기술적 과제는 칩 내부에 전압조정기를 추가함으로써 시스템의 공급전압을 바꾸지 않고도 네거티브 출력 전압을 용이하게 조정할 수 있도록 하는 반전전하펌프를 제공하는데 있다.The technical problem to be achieved by the present invention is to provide a reverse charge pump that can easily adjust the negative output voltage without changing the supply voltage of the system by adding a voltage regulator inside the chip.

상기 기술적 과제를 해결하기 위한 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프는 기준전압(VGH)을 수신하고 외부 전압원에서 인가되는 제어전압(V1)에 응답하여 조정전압(Vreg)을 출력하는 전압조정기(220) 및 상기 조정전압(Vreg)을 입력으로 하여 네거티브 전압을 출력하는 전하펌프부(230)를 구비하는 것을 특징으로 한다.Inverted charge pump that can adjust the output voltage according to the present invention for solving the above technical problem is to receive the reference voltage (VGH) and output the adjustment voltage (Vreg) in response to the control voltage (V1) applied from an external voltage source It is characterized in that it comprises a voltage regulator 220 and the charge pump unit 230 for outputting a negative voltage by inputting the adjustment voltage (Vreg).

본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프에 의하면 반전전하펌프에 전압조정기를 추가하여 시스템에 공급되는 전압을 변경하지 않고 전압조정기의 출력전압을 조정함으로써 최종 출력전압인 네거티브 전압을 용이하게 조정할 수 있는 효과가 있다. According to the inverting charge pump that can adjust the output voltage according to the present invention by adding a voltage regulator to the inversion charge pump to adjust the output voltage of the voltage regulator without changing the voltage supplied to the system to easily adjust the negative voltage of the final output voltage There is an adjustable effect.

이하 첨부된 도면을 참고하여 본 발명 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 구성을 개략적으로 나타내는 블록도이다.Figure 2 is a block diagram schematically showing the configuration of an inverting charge pump that can adjust the output voltage according to the present invention.

도 2를 참고하면 배터리 또는 다른 전압원에서 DC-DC컨버터(210)에 입력전압(Vin)으로 전원을 공급하여 주면 입력전압 보다 높은 전압으로 승압되어 기준전압(VGH)이 발생된다.Referring to FIG. 2, when a power is supplied to the DC-DC converter 210 with an input voltage Vin from a battery or another voltage source, the voltage is boosted to a voltage higher than the input voltage to generate the reference voltage VGH.

이렇게 발생된 기준전압(VGH)을 직접 전하펌프부(230)의 입력전압으로 사용하는 대신 전압조정기(220)의 공급전압으로 사용하게 된다.The reference voltage VGH generated as described above is used as a supply voltage of the voltage regulator 220 instead of directly using the input voltage of the charge pump 230.

전압조정기(220)는 별도의 외부 전압원으로부터의 제어전압(V1)과 전압승압용 DC-DC컨버터(210)의 출력인 기준전압(VGH)에 대응하여 조정전압(Vreg)을 출력하여 전하펌프부(230)의 입력단에 공급한다.The voltage regulator 220 outputs the adjustment voltage Vreg corresponding to the control voltage V1 from a separate external voltage source and the reference voltage VGH, which is the output of the voltage boosting DC-DC converter 210, to charge the charge pump unit. Supply to the input terminal of (230).

전하펌프부(230)는 전압조정기(220)의 출력전압인 조정전압(Vreg)을 입력으로하여 후술하는 동작을 통해 -Vreg, -2Vreg...-NVreg(N은 정수)의 네거티브 출력전압(Vout)을 발생시킨다.The charge pump 230 inputs a regulated voltage Vreg, which is an output voltage of the voltage regulator 220, as an input to be described below. The negative output voltages of -Vreg, -2Vreg ...- NVreg (N is an integer) Vout) is generated.

따라서 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프에 의하면 최종출력전압이 기준전압(VGH)의 음의 정수배가 아닌 조정전압(Vreg)의 음의 정수배가 되어 기준전압(VGH)의 변경없이 조정전압(Vreg)을 변경함으로써 그 출력전압을 용이하게 조절할 수 있다. Therefore, according to the inversion charge pump that can adjust the output voltage according to the present invention, the final output voltage is not a negative integer multiple of the reference voltage (VGH), but a negative integer multiple of the adjustment voltage (Vreg) without changing the reference voltage (VGH) The output voltage can be easily adjusted by changing the adjustment voltage Vreg.

도 3은 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 회로도이 다.3 is a circuit diagram of an inverting charge pump capable of adjusting the output voltage according to the present invention.

도 3에 도시된 바와같이 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프는 전압조정기(220)와 전하펌프부(230)를 구비한다. 상기 전하펌프부(230)는 제1 전하펌프회로(230-1) 및 제2 전하펌프회로(230-2)을 구비한다. As shown in FIG. 3, the inverting charge pump that can adjust the output voltage according to the present invention includes a voltage regulator 220 and a charge pump unit 230. The charge pump unit 230 includes a first charge pump circuit 230-1 and a second charge pump circuit 230-2.

전압승압용 DC-DC 컨버터(미도시)의 출력인 기준전압(VGH)이 제어전압(V1)과 함께 전압조정기(220)에 인가된다.The reference voltage VGH, which is the output of the voltage boosting DC-DC converter (not shown), is applied to the voltage regulator 220 together with the control voltage V1.

전압조정기(220)에 입력되는 제어전압(V1)은 별도의 전압원으로부터 인가되고 출력되는 조정전압(Vreg)은 제어전압(V1)과 저항 R1, R2의 저항비의 곱으로 표현할 수 있다. 이것을 수식으로 표현하면 다음과 같다.The control voltage V1 input to the voltage regulator 220 may be applied from a separate voltage source, and the control voltage Vreg output may be expressed as a product of the control voltage V1 and the resistance ratios of the resistors R1 and R2. If this is expressed as an expression, it is as follows.

이때 연산증폭기의 제2단자에 입력되는 귀환전압(V_feed)은 연산증폭기의 제1단자에 입력되는 제어전압(V1)과 같은 것으로 보면 조정전압(Vreg)은 다음과 같이 나타낼 수 있다. In this case, when the feedback voltage V _feed input to the second terminal of the operational amplifier is the same as the control voltage V1 input to the first terminal of the operational amplifier, the adjustment voltage Vreg may be expressed as follows.

위 수식에서 알수 있듯이 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프에 있어서 상기 제1 전하펌프회로(230-1)에 입력되는 조정전압(Vreg)은 제어전압(V1) 과 저항 R1, R2에 의해 조정이 가능하게 된다. As can be seen from the above equation, in the inverting charge pump that can adjust the output voltage according to the present invention, the adjustment voltage Vreg input to the first charge pump circuit 230-1 is the control voltage V1 and the resistors R1 and R2. It becomes possible to adjust by.

도 3의 동작원리를 살펴보면 다음과 같다.The operation principle of FIG. 3 is as follows.

전압조정기(220)의 출력인 조정전압(Vreg)은 반전전하펌프부의 제1 전하펌프회로(230-1)의 입력에 인가된다. 제1 전하펌프회로(230-1)는 커패시터 C1의 충전모드와 제1출력전압(Vo1)의 출력모드로 동작한다.The adjustment voltage Vreg, which is the output of the voltage regulator 220, is applied to the input of the first charge pump circuit 230-1 of the inverting charge pump unit. The first charge pump circuit 230-1 operates in the charging mode of the capacitor C1 and the output mode of the first output voltage Vo1.

커패시터 C1의 충전모드시에는 제1스위치소자(S1)와 제3스위치소자(S3)가 제1클럭신호(clock Q1)에 의해서 온(on)이 되고 그 때 제2스위치소자(S2)와 제4스위치소자(S4)는 제2클럭신호(clock Q2)에 의해서 오프(off)된다. In the charging mode of the capacitor C1, the first switch element S1 and the third switch element S3 are turned on by the first clock signal clock Q1, and then the second switch element S2 and the second switch element S2 are turned on. The four switch element S4 is turned off by the second clock signal clock Q2.

이때 제1 커패시터(C1)의 일 단자는 조정전압(Vreg)에 연결되고 다른 일 단자는 접지전압(GND)에 연결된다. 접지전압(GND)은 0V(Volt)이므로 제1커패시터(C1)의 양 단자에는 조정전압(Vreg)에 대응하는 전하들이 축적된다. 즉 제1커패시터(C1)의 일 단자의 전압은 다른 일 단자에 비해 조정전압(Vreg) 만큼 전압이 높다. At this time, one terminal of the first capacitor C1 is connected to the adjustment voltage Vreg and the other terminal is connected to the ground voltage GND. Since the ground voltage GND is 0V (Volt), charges corresponding to the adjustment voltage Vreg are accumulated at both terminals of the first capacitor C1. That is, the voltage of one terminal of the first capacitor C1 is higher in voltage than the other terminal by the adjustment voltage Vreg.

이때 제1클럭신호(clock Q1)와 제2클럭신호(clock Q2)는 위상이 중첩되지 않투페이스(two phase) 신호이다. At this time, the first clock signal clock Q1 and the second clock signal clock Q2 are two-phase signals in which phases do not overlap.

이후 제1출력전압(Vo1)의 출력모드시에는 제1스위치소자(S1)와 제3스위치소자(S3)가 제1클럭신호(clock Q1)에 의해 오프(off)되고 난 후, 제2스위치소자(S2)와 제4스위치소자(S4)가 제2클럭신호(clock Q2)에 의해 온(on)이 된다. Subsequently, in the output mode of the first output voltage Vo1, the first switch element S1 and the third switch element S3 are turned off by the first clock signal clock Q1 and then the second switch. The element S2 and the fourth switch element S4 are turned on by the second clock signal clock Q2.

제1스위치소자(S1) 및 제3스위치소자(S3)가 오프 되면 제1커패시터(C1)의 양 단자에 축적된 전하들이 보전된다. 이 후 제2스위치소자(S2) 및 제4스위치소자(S4)가 턴 온 되면, 조정전압(Vreg)에 연결되었던 제1커패시터(C1)의 일 단자는 접지전압(GND)에 연결되고 접지전압(GND)에 연결되었던 제1커패시터(C1)의 다른 일 단자는 제2커패시터(C2)의 일 단자에 연결된다. 제2커패시터(C2)의 다른 일 단자는 접지전압(GND)에 연결된다. When the first switch element S1 and the third switch element S3 are turned off, the charges accumulated at both terminals of the first capacitor C1 are preserved. After that, when the second switch device S2 and the fourth switch device S4 are turned on, one terminal of the first capacitor C1 connected to the adjustment voltage Vreg is connected to the ground voltage GND and the ground voltage. The other terminal of the first capacitor C1, which was connected to the GND, is connected to one terminal of the second capacitor C2. The other terminal of the second capacitor C2 is connected to the ground voltage GND.

제1커패시터(C1)의 다른 일 단자에 축적된 전하들은 제2커패시터(C2)의 일 단자에 전하 분배의 법칙에 따라 분배된다. 제2스위치소자(S2) 및 제4스위치소자(S4)가 턴 온 됨으로서 제1커패시터(C1)의 일 단자가 접지전압(GND)에 연결되는데, 제1커패시터(C1)의 다른 일 단자가 상기 제1커패시터(C1)의 일 단자에 비해 조정전압(Vreg) 만큼 낮은 전압을 가졌으므로, 상기 제1커패시터(C1)의 다른 일 단자 및 제2커패시터(C2)의 공통단자는 음의 조정전압(Vreg)을 가지게 된다. 따라서 제1출력전압(Vo1)은 -Vreg가 된다. Charges accumulated at the other terminal of the first capacitor C1 are distributed to one terminal of the second capacitor C2 according to the law of charge distribution. As the second switch element S2 and the fourth switch element S4 are turned on, one terminal of the first capacitor C1 is connected to the ground voltage GND, and the other terminal of the first capacitor C1 is connected to the ground terminal GND. Since the terminal has a voltage lower than the one terminal of the first capacitor C1 by the adjustment voltage Vreg, the common terminal of the other terminal and the second capacitor C2 of the first capacitor C1 has a negative adjustment voltage ( Vreg). Therefore, the first output voltage Vo1 becomes -Vreg.

상기 제1 전하펌프회로(230-1)에서 발생된 제1출력전압(Vo1)인 -Vreg은 제2 전하펌프회로(230-2)에 인가되고 제2 전하펌프회로(230-2)는 제1 전하펌프회로(230-1)와 마찬가지로 커패시터 C3의 충전모드와 제2출력전압(Vo2)의 출력모드로 동작한다.-Vreg, which is the first output voltage Vo1 generated in the first charge pump circuit 230-1, is applied to the second charge pump circuit 230-2, and the second charge pump circuit 230-2 is formed in the first charge pump circuit 230-2. Like the first charge pump circuit 230-1, the capacitor C3 operates in the charging mode of the capacitor C3 and the output mode of the second output voltage Vo2.

커패시터 C3의 충전모드시에는 제5스위치소자(S5)와 제7스위치소자(S7)가 제1클럭신호(clock Q1)에 의해 온(on)되고 제6스위치소자(S6)와 제8스위치소자(S8)가 제2클럭신호(clock Q2)에 의해 오프(off)된다. In the charging mode of the capacitor C3, the fifth switch element S5 and the seventh switch element S7 are turned on by the first clock signal clock Q1, and the sixth switch element S6 and the eighth switch element. (S8) is turned off by the second clock signal clock Q2.

이때 제3 커패시터(C3)의 일 단자는 접지전압(GND)에 연결되고 다른 일 단자는 음의 조정전압(-Vreg)에 연결된다. 접지전압(GND)은 0V(Volt)이므로 제3커패시터(C3)의 양 단자에는 조정전압(Vreg)에 대응하는 전하들이 축적된다. 즉 제3커패시터(C3)의 일 단자의 전압은 다른 일 단자에 비해 조정전압(Vreg) 만큼 전압이 높다. At this time, one terminal of the third capacitor C3 is connected to the ground voltage GND and the other terminal is connected to the negative adjustment voltage -Vreg. Since the ground voltage GND is 0V (Volt), charges corresponding to the adjustment voltage Vreg are accumulated at both terminals of the third capacitor C3. That is, the voltage of one terminal of the third capacitor C3 is higher in voltage than the other terminal by the adjustment voltage Vreg.

이후 제2출력전압(Vo2)의 출력모드시에는 제5스위치소자(S5)와 제7스위치소자(S7)가 제1클럭신호(clock Q1)에 의해 오프(off) 되고 난 후, 제6스위치소자(S6)와 제8스위치소자(S8)가 제2클럭신호(clock Q2)에 의해 온(on)된다.Subsequently, in the output mode of the second output voltage Vo2, the fifth switch element S5 and the seventh switch element S7 are turned off by the first clock signal clock Q1, and then the sixth switch. The element S6 and the eighth switch element S8 are turned on by the second clock signal clock Q2.

제5스위치소자(S5) 및 제7스위치소자(S7)가 오프 되면 제3커패시터(C3)의 양 단자에 축적된 전하들이 보전된다. 이 후 제6스위치소자(S6) 및 제8스위치소자(S8)가 온이 되면, 접지전압(GND)에 연결되었던 제3커패시터(C3)의 일 단자는 음의 조정전압(-Vreg)에 연결되고 음의 조정전압(-Vreg)에 연결되었던 제3커패시터(C3)의 다른 일 단자는 제4커패시터(C4)의 일 단자에 연결된다. 제4커패시터(C4)의 다른 일 단자는 음의 조정전압(-Vreg)에 연결된다.When the fifth switch element S5 and the seventh switch element S7 are turned off, charges accumulated at both terminals of the third capacitor C3 are preserved. After that, when the sixth switch element S6 and the eighth switch element S8 are turned on, one terminal of the third capacitor C3 connected to the ground voltage GND is connected to a negative adjustment voltage (-Vreg). The other terminal of the third capacitor C3, which has been connected to the negative adjustment voltage -Vreg, is connected to one terminal of the fourth capacitor C4. The other terminal of the fourth capacitor C4 is connected to the negative adjustment voltage -Vreg.

제3커패시터(C3)의 다른 일 단자에 축적된 전하들은 제4커패시터(C4)의 일 단자에 전하 분배의 법칙에 따라 분배된다. 제6스위치소자(S6) 및 제8스위치소자(S8)가 턴 온 됨으로서 제3커패시터(C3)의 일 단자가 음의 조정전압(-Vreg)에 연결되는데, 제3커패시터(C3)의 다른 일 단자가 상기 제3커패시터(C3)의 일 단자에 비해 조정전압(Vreg) 만큼 낮은 전압을 가졌으므로, 상기 제3커패시터(C3)의 다른 일 단자 및 제4커패시터(C4)의 공통단자는 -2배의 조정전압(Vreg)을 가지게 된다. 따라서 제2출력전압(Vo2)은 -2Vreg가 된다.Charges accumulated at the other terminal of the third capacitor C3 are distributed to one terminal of the fourth capacitor C4 according to the law of charge distribution. As the sixth switch element S6 and the eighth switch element S8 are turned on, one terminal of the third capacitor C3 is connected to the negative adjustment voltage (-Vreg), the other of the third capacitor C3. Since the terminal has a voltage lower than the one terminal of the third capacitor C3 by the adjustment voltage Vreg, the common terminal of the other terminal of the third capacitor C3 and the fourth capacitor C4 is -2. It has a double regulating voltage (Vreg). Therefore, the second output voltage Vo2 becomes -2Vreg.

즉, 전압조정기(220)의 출력인 조정전압(Vreg)을 조정하여 최종 출력 전압을 원하는 네거티브 전압으로 쉽게 발생 시킬 수 있으며, 전체 시스템의 공급전압이나 DC-DC 컨버터의 출력인 VGH의 전압을 바꾸지 않더라도 원하는 네거티브 출력 전압을 얻을 수 있다. That is, it is possible to easily generate the final output voltage to the desired negative voltage by adjusting the adjustment voltage Vreg, which is the output of the voltage regulator 220, and do not change the supply voltage of the entire system or the voltage of VGH, which is the output of the DC-DC converter. If not, the desired negative output voltage can be achieved.

도 4는 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 일실시예의 회로도이다.Figure 4 is a circuit diagram of one embodiment of an inverting charge pump that can adjust the output voltage according to the present invention.

도 4는 출력전압을 조절할 수 있는 반전전하펌프 회로의 스위치소자를 모스트랜지스터로 구현한 회로도이다. 회로의 공급전압인 기준전압(VGH)은 10V이고 제어전압(V1)은 3V이며 R1과 R2는 각각 100KΩ 저항을 사용하는 것으로 하여 설명하기로 한다.FIG. 4 is a circuit diagram of a switching device of an inverting charge pump circuit capable of adjusting an output voltage using a MOS transistor. The reference voltage VGH, which is the supply voltage of the circuit, is 10V, the control voltage V1 is 3V, and R1 and R2 use 100 KΩ resistors, respectively.

이 회로에서 가장 낮은 전압은 제2 출력전압(Vo2)이기 때문에 스위치소자로 사용한 모스트랜지스터의 body는 제2 출력전압(Vo2)의 노드에 연결하였다. In this circuit, since the lowest voltage is the second output voltage Vo2, the body of the MOS transistor used as the switch element is connected to the node of the second output voltage Vo2.

도 4의 제1 전하펌프회로(230-1)에서 제3모스트랜지스터(M3)와 제4모스트랜지스터(M4)의 두개의 모스트랜지스터를 사용한 이유는 반전전하펌프의 동작 초기에 제1 출력전압(Vo1)이 네거티브 전압으로 떨어지지 않았을 때 제3모스트랜지스터(M3)가 스위치로서 동작을 못하기 때문에 그러한 현상을 방지하기 위하여 제4모스트랜지스터(M4)를 추가하였으며, 제2 전하펌프회로(230-2)에서 제8모스트랜지스터(M8)와 제9모스트랜지스터(M9)의 두개의 모스트랜지스터를 사용한 것도 마찬가지 이유이다.The reason why two MOS transistors of the third MOS transistor M3 and the fourth MOS transistor M4 are used in the first charge pump circuit 230-1 of FIG. 4 is that the first output voltage ( Since the third MOS transistor M3 cannot operate as a switch when Vo1 does not fall to the negative voltage, a fourth MOS transistor M4 is added to prevent such a phenomenon, and the second charge pump circuit 230-2 This is the same reason why two MOS transistors of the eighth MOS transistor M8 and the ninth MOS transistor M9 are used.

상기의 이유로 제3모스트랜지스터(M3) 및 제4모스트랜지스터(M4)와 같은 트랜스미션 게이트를 사용하는 경우에는 제3모스트랜지스터(M3)에 인가되는 클럭신호(Q1)와 제4모스트랜지스터(M4)에 인가되는 클럭신호(Q1)는 위상이 반대인 신호를 사용하게 된다. For the above reason, when the transmission gates such as the third MOS transistor M3 and the fourth MOS transistor M4 are used, the clock signal Q1 and the fourth MOS transistor M4 applied to the third MOS transistor M3 are used. The clock signal Q1 to be applied to uses a signal of opposite phase.

조정전압(Vreg)은 수학식 1에 따라 입력전압인 V1과 저항 R1, R2에 의해 6V가 된다. The adjustment voltage Vreg becomes 6V by the input voltage V1 and the resistors R1 and R2 according to Equation (1).

상기 조정전압(Vreg)은 제1 전하펌프회로(230-1)에 인가되고 제1 전하펌프회로(230-1)는 제1 커패시터(C1)의 충전모드와 제1출력전압의 출력모드의 2가지 상태로 동작한다.The adjustment voltage Vreg is applied to the first charge pump circuit 230-1, and the first charge pump circuit 230-1 is divided into two modes of the charging mode of the first capacitor C1 and the output mode of the first output voltage. It operates in three different states.

제1 커패시터(C1)의 충전모드시에는 제1모스트랜지스터(M1)와 제3모스트랜지스터(M3)는 제1클럭신호(clock Q1)에 의해 턴온되고 제4모스트랜지스터(M4)는 제1클럭신호의 반전된 신호(clock Q1)에 의해 턴온되며 제2모스트랜지스터(M2)는 제2클럭신호(clock Q2)에 의해 턴오프되고 제5모스트랜지스터(M5)는 제1클럭신호(clock Q1)에 의해 턴오프된다. In the charging mode of the first capacitor C1, the first MOS transistor M1 and the third MOS transistor M3 are turned on by the first clock signal clock Q1, and the fourth MOS transistor M4 is turned on by the first clock. The signal is turned on by the inverted signal clock Q1 , the second MOS transistor M2 is turned off by the second clock signal clock Q2, and the fifth MOS transistor M5 is turned on by the first clock signal clock Q1. Is turned off by

이때 제1 커패시터(C1)의 양단에 해당되는 Va 노드는 조정전압(Vreg)에 연결되고 Vb 노드는 접지전압(GND)에 연결된다. 접지전압(GND)은 0V(Volt)이므로 제1커패시터(C1)의 양 단자에는 조정전압(Vreg)인 6V에 대응하는 전하들이 축적된다. 즉 제1커패시터(C1)의 Va 노드 전압은 Vb 노드에 비해 조정전압(Vreg)인 6V 만큼 전압이 높다. At this time, the Va node corresponding to both ends of the first capacitor C1 is connected to the adjustment voltage Vreg and the Vb node is connected to the ground voltage GND. Since the ground voltage GND is 0V (Volt), charges corresponding to 6V, which is the adjustment voltage Vreg, are stored at both terminals of the first capacitor C1. That is, the voltage of the Va node of the first capacitor C1 is higher by 6V, which is the adjustment voltage Vreg, than the voltage of the Vb node.

이후 제1출력전압의 출력모드시에는 제1모스트랜지스터(M1)와 제3모스트랜지 스터(M3)가 제1클럭신호(clock Q1)에 의해 턴오프되고 제4모스트랜지스터(M4)가 제1클럭신호의 반전된 신호(clock Q1)에 의해 턴오프되고 난 후에, 제2모스트랜지스터(M2)가 제2클럭신호(clock Q2)에 의해 턴온되고 제5모스트랜지스터(M5)가 제1클럭신호(clock Q1)에 의해 턴온된다. Thereafter, in the output mode of the first output voltage, the first MOS transistor M1 and the third MOS transistor M3 are turned off by the first clock signal clock Q1 and the fourth MOS transistor M4 is turned off. After being turned off by the inverted signal clock Q1 of the clock signal, the second MOS transistor M2 is turned on by the second clock signal clock Q2 and the fifth MOS transistor M5 is turned on by the first clock signal. It is turned on by (clock Q1).

제1모스트랜지스터(M1)와 제3모스트랜지스터(M3) 및 제4모스트랜지스터(M4)가 오프 되면 제1커패시터(C1)의 양 단자에 축적된 전하들이 보전된다. 이 후 제2모스트랜지스터(M2) 및 제5모스트랜지스터(M5)가 턴 온 되면, 조정전압(Vreg)에 연결되었던 제1커패시터(C1)의 Va 노드는 접지전압(GND)에 연결되어 0V가 되고 접지전압(GND)에 연결되었던 제1커패시터(C1)의 Vb 노드는 제2커패시터(C2)의 일 단자에 연결된다. 제2커패시터(C2)의 다른 일 단자는 접지전압(GND)에 연결된다. When the first MOS transistor M1, the third MOS transistor M3, and the fourth MOS transistor M4 are turned off, charges accumulated at both terminals of the first capacitor C1 are preserved. Afterwards, when the second MOS transistor M2 and the fifth MOS transistor M5 are turned on, the Va node of the first capacitor C1 that is connected to the adjustment voltage Vreg is connected to the ground voltage GND so that 0V is applied. And the Vb node of the first capacitor C1, which was connected to the ground voltage GND, is connected to one terminal of the second capacitor C2. The other terminal of the second capacitor C2 is connected to the ground voltage GND.

제1커패시터(C1)의 다른 일단자인 Vb 노드에 축적된 전하들은 제2커패시터(C2)의 일 단자에 전하 분배의 법칙에 따라 분배된다. 제2모스트랜지스터(M2) 및 제5모스트랜지스터(M5)가 턴 온 됨으로서 제1커패시터(C1)의 일 단자인 Va 노드가 접지전압(GND)에 연결되는데, 제1커패시터(C1)의 다른 일 단자인 Vb 노드가 상기 제1커패시터(C1)의 일 단자인 Va 노드에 비해 조정전압(Vreg) 만큼 낮은 전압을 가졌으므로, 상기 제1커패시터(C1)의 다른 일 단자 및 제2커패시터(C2)의 공통단자는 음의 조정전압(Vreg)을 가지게 된다. 따라서 제1출력전압(Vo1)은 -Vreg, 즉 -6V가 된다. Charges accumulated in the Vb node, which is the other terminal of the first capacitor C1, are distributed to one terminal of the second capacitor C2 according to the law of charge distribution. As the second MOS transistor M2 and the fifth MOS transistor M5 are turned on, the Va node, which is one terminal of the first capacitor C1, is connected to the ground voltage GND, and the other of the first capacitor C1 is turned on. Since the Vb node, which is a terminal, has a voltage lower than the Va node, which is one terminal of the first capacitor C1, by a voltage adjusted by Vreg, the other terminal and the second capacitor C2 of the first capacitor C1. The common terminal of has a negative adjustment voltage (Vreg). Therefore, the first output voltage Vo1 becomes -Vreg, that is, -6V.

상기 제1출력전압(Vo1)은 제2 전하펌프회로(230-2)에 인가되고 제2 전하펌프회로(230-2)는 제3 커패시터(C3)의 충전모드와 제2출력전압의 출력모드의 2가지 상 태로 동작한다.The first output voltage Vo1 is applied to the second charge pump circuit 230-2, and the second charge pump circuit 230-2 is in the charging mode of the third capacitor C3 and the output mode of the second output voltage. It operates in two states.

제3 커패시터(C3)의 충전모드시에 제6모스트랜지스터(M6)와 제8모스트랜지스터(M8)는 제1클럭신호(clock Q1)에 의해 턴온되고, 제9모스트랜지스터(M9)는 제1클럭신호의 반전된 신호(clock Q1)에 의해 턴온되며 제7모스트랜지스터(M7)는 제2클럭신호(clock Q2)에 의해 턴오프되고 제10모스트랜지스터(M10)는 제1클럭신호(clock Q1)에 의해 턴오프된다. In the charging mode of the third capacitor C3, the sixth MOS transistor M6 and the eighth MOS transistor M8 are turned on by the first clock signal clock Q1, and the ninth MOS transistor M9 is turned on in the first mode. The inverted signal clock Q1 of the clock signal is turned on and the seventh MOS transistor M7 is turned off by the second clock signal clock Q2 and the tenth MOS transistor M10 is turned on by the first clock signal clock Q1. Is turned off.

이때 제3 커패시터(C3)의 양단에 해당되는 Vc 노드는 접지전압(GND)에 연결되고 Vd 노드는 음의조정전압(-Vreg)에 연결된다. 접지전압(GND)은 0V(Volt)이므로 제3커패시터(C3)의 양 단자에는 조정전압(Vreg)인 6V에 대응하는 전하들이 축적된다. 즉 제3커패시터(C3)의 Vc 노드 전압은 Vd 노드에 비해 조정전압(Vreg)인 6V 만큼 전압이 높다. At this time, the node Vc corresponding to both ends of the third capacitor C3 is connected to the ground voltage GND, and the node Vd is connected to the negative adjustment voltage -Vreg. Since the ground voltage GND is 0V (Volt), charges corresponding to 6V, which is the adjustment voltage Vreg, are accumulated at both terminals of the third capacitor C3. That is, the voltage of the Vc node of the third capacitor C3 is higher by 6V, which is the adjustment voltage Vreg, than the Vd node.

이후 제2출력전압의 출력모드시에는 제6모스트랜지스터(M6)와 제8모스트랜지스터(M8)가 제1클럭신호(clock Q1)에 의해 턴오프되고, 제9모스트랜지스터(M9)가 제1클럭신호의 반전된 신호(clock Q1)에 의해 턴오프되고 난후, 제7모스트랜지스터(M7)가 제2클럭신호(clock Q2)에 의해 턴온되고 제10모스트랜지스터(M10)가 제1클럭신호(clock Q1)에 의해 턴온된다. Subsequently, in the output mode of the second output voltage, the sixth MOS transistor M6 and the eighth MOS transistor M8 are turned off by the first clock signal clock Q1, and the ninth MOS transistor M9 is turned off. After being turned off by the inverted signal clock Q1 of the clock signal, the seventh MOS transistor M7 is turned on by the second clock signal clock Q2 and the tenth MOS transistor M10 is turned on by the first clock signal ( It is turned on by clock Q1).

제6모스트랜지스터(M6)와 제8모스트랜지스터(M8) 및 제9모스트랜지스터(M9)가 오프 되면 제3커패시터(C3)의 양 단자에 축적된 전하들이 보전된다. 이 후 제7모스트랜지스터(M7) 및 제10모스트랜지스터(M10)가 턴 온 되면, 접지전압(GND)에 연결되었던 제3커패시터(C3)의 Vc 노드는 음의 조정전압(-Vreg)에 연결되어 -6V가 되고 음의 조정전압(-Vreg)에 연결되었던 제3커패시터(C3)의 Vd 노드는 제4커패시터(C4)의 일 단자에 연결된다. 제4커패시터(C4)의 다른 일 단자는 음의 조정전압(-Vreg)에 연결된다. When the sixth MOS transistor M6, the eighth MOS transistor M8, and the ninth MOS transistor M9 are turned off, charges accumulated at both terminals of the third capacitor C3 are preserved. Thereafter, when the seventh and tenth MOS transistors M7 and M10 are turned on, the Vc node of the third capacitor C3 connected to the ground voltage GND is connected to the negative adjustment voltage (-Vreg). The Vd node of the third capacitor C3, which is -6V and is connected to the negative adjustment voltage -Vreg, is connected to one terminal of the fourth capacitor C4. The other terminal of the fourth capacitor C4 is connected to the negative adjustment voltage -Vreg.

제3커패시터(C3)의 Vd 노드에 축적된 전하들은 제4커패시터(C4)의 일 단자에 전하 분배의 법칙에 따라 분배된다. 제6모스트랜지스터(M7) 및 제10모스트랜지스터(M10)가 턴 온 됨으로서 제3커패시터(C3)의 Vc 노드가 음의 조정전압(-Vreg)에 연결되는데, 제3커패시터(C3)의 Vd 노드가 상기 제3커패시터(C3)의 Vc 노드에 비해 조정전압(Vreg) 만큼 낮은 전압을 가졌으므로, 상기 제3커패시터(C3)의 Vd 노드 및 제4커패시터(C4)의 공통단자는 -2배의 조정전압(Vreg)을 가지게 된다. 따라서 제2출력전압(Vo2)은 -2Vreg, 즉 -12V가 된다. Charges accumulated in the Vd node of the third capacitor C3 are distributed to one terminal of the fourth capacitor C4 according to the law of charge distribution. As the sixth MOS transistor M7 and the tenth MOS transistor M10 are turned on, the Vc node of the third capacitor C3 is connected to the negative adjustment voltage (-Vreg), and the Vd node of the third capacitor C3 is connected. Has a voltage lower than the Vc node of the third capacitor C3 by the adjustment voltage Vreg, so that the common terminal of the Vd node and the fourth capacitor C4 of the third capacitor C3 is -2 times higher. It has a regulating voltage (Vreg). Therefore, the second output voltage Vo2 becomes -2Vreg, that is, -12V.

이후 상기 -2배의 조정전압(-2Vreg)은 필요에 따라 제N 전하펌프회로(미도시)에 인가되고 제N 전하펌프회로는 상술한 과정을 거쳐 -N배의 조정전압(-NVreg)인 제N 출력전압을 출력하게 된다. 즉 공급전압 또는 기준 전압의 변화없이 조정전압을 변화시킴으로써 출력전압을 용이하게 조절할 수 있다.Thereafter, the -2 times adjustment voltage (-2Vreg) is applied to the Nth charge pump circuit (not shown) as needed, and the Nth charge pump circuit is -N times the adjustment voltage (-NVreg) as described above. The Nth output voltage is output. That is, the output voltage can be easily adjusted by changing the adjustment voltage without changing the supply voltage or the reference voltage.

도 5는 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 시뮬레이션에서 사용되는 클럭의 파형도이다.5 is a waveform diagram of a clock used in the simulation of the inversion charge pump capable of adjusting the output voltage according to the present invention.

도 5를 참고하면 제1클럭신호(clock Q1)와 제2클럭신호(clock Q2)는 중첩되지 않는 투페이스(two phase) 신호임을 알수 있다.Referring to FIG. 5, it can be seen that the first clock signal clock Q1 and the second clock signal clock Q2 are two phase signals that do not overlap.

도 6은 도 4에 도시된 각 노드(Va, Vb, Vc, Vd)에서의 전압의 변화를 나타내는 파형도이고, 도 7은 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 출력전압의 파형도이다.FIG. 6 is a waveform diagram illustrating a change in voltage at each node Va, Vb, Vc, and Vd shown in FIG. 4, and FIG. 7 is a diagram illustrating an output voltage of an inverting charge pump capable of adjusting an output voltage according to the present invention. It is a waveform diagram.

전압조정기의 출력인 조정전압(Vreg)에서 보이는 글리치(glitch)는 클럭(clock)의 영향으로 스위치 동작시 발생을 하는데 전체 시스템에는 크게 영향을 주지 않으므로 무시할 수 있으며, D-플립플롭이나 수십 피코패럿(pF)정도의 컨덴서를 달아줌으로서 간단하게 해결할 수도 있다. The glitch seen at the regulated voltage (Vreg), the output of the voltage regulator, is generated when the switch is operated due to the clock, but it can be ignored because it does not affect the entire system.It can be ignored. This can be solved simply by attaching a capacitor (pF).

도 7을 참고하면 제1 출력전압(Vo1)은 대략 -6V(-Vreg)가 출력되었고, 제2 출력전압(Vo2)은 대략 -12V(-2Vreg)가 출력되었음을 알 수 있다. Referring to FIG. 7, it can be seen that the first output voltage Vo1 is approximately -6V (-Vreg) and the second output voltage Vo2 is approximately -12V (-2Vreg).

종래의 반전전하펌프(Inverting charge pump) 회로에 의하면 VGH가 10V 일때 네거티브 출력 전압은 -10V 또는 -20V 등 정수배로 발생시킬 수 있지만, 본 발명에 따른 전압조정기(voltage regulator)를 구비한 반전전하펌프(inverting charge pump)의 출력은 기준전압(VGH)의 정수배와는 관계없이 전압조정기의 출력인 조정전압(Vreg)의 음의 정수배(-6V, -12V ...-NVreg 등)로 되며 제어전압(V1)과 저항 R1, R2를 조정함으로써 다양한 네거티브 출력 전압을 발생시킬 수 있다. According to the conventional inverting charge pump circuit, when the VGH is 10V, the negative output voltage can be generated by an integral multiple such as -10V or -20V, but the inverting charge pump having the voltage regulator according to the present invention. The output of the inverting charge pump is a negative integer multiple (-6V, -12V ... -NVreg, etc.) of the regulated voltage Vreg, which is the output of the voltage regulator, regardless of the integer multiple of the reference voltage VGH. Various negative output voltages can be generated by adjusting (V1) and resistors R1, R2.

이상으로, 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, the present invention has been described with reference to the embodiments illustrated in the drawings, which are merely exemplary, and it should be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. will be. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 2는 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 구성을 개략적으로 나타내는 블록도이다. Figure 2 is a block diagram schematically showing the configuration of an inverting charge pump that can adjust the output voltage according to the present invention.

도 3은 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 회로도이다.3 is a circuit diagram of a reverse charge pump capable of adjusting the output voltage according to the present invention.

도 6은 도 5에 도시된 각 노드에서의 전압의 변화를 나타내는 파형도이다.FIG. 6 is a waveform diagram illustrating a change in voltage at each node illustrated in FIG. 5.

도 7은 본 발명에 따른 출력전압을 조절할 수 있는 반전전하펌프의 입력전압과 출력전압의 파형도이다. 7 is a waveform diagram of an input voltage and an output voltage of an inverting charge pump capable of adjusting the output voltage according to the present invention.

Claims

A voltage regulator configured to generate an adjustment voltage Vreg from the reference voltage VGH in response to the control voltage V1; And

A charge pump unit configured to output a negative voltage of an integer multiple of the adjustment voltage Vreg,

The voltage regulator,

An operational amplifier operating between the reference voltage VGH and a ground voltage and applying the control voltage V1 to a first input terminal;

A MOS transistor (M0) having a first terminal connected to the reference voltage (VGH) and an output terminal of the operational amplifier connected to a gate;

A first resistor R1 having a first terminal connected to a second terminal of the MOS transistor M0; And

The first terminal is connected to the second terminal of the first resistor and the second terminal has a second resistor (R2) connected to the ground voltage

The common terminal of the first resistor R1 and the second resistor R2 is connected to the second terminal of the operational amplifier,

And a control voltage (Vreg) is output from a common terminal of the MOS transistor (M0) and the first resistor.

delete

The method of claim 1, wherein the charge pump unit,

A first charge pump circuit for generating a first output voltage Vo1 inverting the adjustment voltage Vreg; And

And a second charge pump circuit for generating a second output voltage Vo2 obtained by multiplying the first output voltage Vo1 by an integer multiple of the output voltage Vo1.

The method of claim 3, wherein the first charge pump circuit,

A first switch element S1 to which the adjustment voltage Vreg is applied to a first terminal;

A second switch element S2 having a first terminal connected to a second terminal of the first switch element S1 and having a second terminal grounded;

A first capacitor C1 having a first terminal commonly connected to a second terminal of the first switch element S1 and a first terminal of the second switch element S2;

A third switch element S3 having a first terminal connected to a second terminal of the first capacitor C1 and a second terminal grounded;

A fourth switch element S4 having a first terminal connected to a second terminal of the first capacitor C1 and a second terminal connected to a first output voltage node for outputting the first output voltage Vo1; And

A first capacitor having a second capacitor C2 connected to the second terminal of the fourth switch element S4 and the first output voltage node in common, and having the second terminal grounded;

The first switch element and the third switch element operate in response to a first clock signal, the second switch element and the fourth switch element operate in response to a second clock signal, and the first clock signal and The second clock signal is a two-phase (two phase) signal inverted charge pump that can adjust the output voltage, characterized in that.

The method of claim 4, wherein the first charge pump circuit,

The first switch device and the third switch device are turned on in the charging mode of the first capacitor C1, and the second switch device and the fourth switch device are turned off. Reverse charge pump.

The method of claim 4, wherein the first charge pump circuit,

Inverting to adjust the output voltage, characterized in that the first switch element and the third switch element is turned off and the second switch element and the fourth switch element is turned on in the output mode of the first output voltage Charge pump.

The method of claim 3, wherein the second charge pump circuit,

A fifth switch element S5 having a first terminal grounded;

A sixth switch element S6 having a first terminal connected to a second terminal of the fifth switch element and having the first output voltage applied to a second terminal;

A third capacitor (C3) having a first terminal commonly connected to a second terminal of the fifth switch element and a first terminal of the sixth switch element;

A seventh switch element S7 having a first terminal connected to a second terminal of the third capacitor and the first output voltage applied to a second terminal;

An eighth switch element S8 having a first terminal connected to a second terminal of the third capacitor and a second terminal connected to a second output voltage node for outputting the second output voltage Vo2; And

A fourth capacitor C4 having a first terminal connected in common to the second terminal and the second output voltage node of the eighth switch element and to which the first output voltage Vo1 is applied to the second terminal;

The fifth switch element and the seventh switch element operate in response to a first clock signal, and the sixth switch element and the eighth switch element operate in response to a second clock signal, and the first clock signal and The second clock signal is a two-phase (two phase) signal inverted charge pump that can adjust the output voltage, characterized in that.

The method of claim 7, wherein the second charge pump circuit,

In the charging mode of the third capacitor, the fifth switch device and the seventh switch device are turned on, and the sixth switch device and the eighth switch device are turned off. Charge pump.

The method of claim 7, wherein the second charge pump circuit,

In the output mode of the second output voltage, the fifth switch element and the seventh switch element are turned off, and the sixth switch element and the eighth switch element are turned on. Reverse charge pump.

The method of claim 3, wherein the first charge pump circuit,

A first MOS transistor (M1) having a first terminal connected to the adjustment voltage and a first clock signal applied to a gate;

A second MOS transistor M2 having a first terminal connected to a second terminal of the first MOS transistor, a second terminal grounded, and a second clock signal applied to a gate;

A first capacitor C1 having a first terminal commonly connected to a second terminal of the first MOS transistor and a first terminal of the second MOS transistor;

A third MOS transistor (M3) having a first terminal connected to a second terminal of the first capacitor, a second terminal being grounded, and the first clock signal applied to a gate;

A fourth terminal in which a first terminal is commonly connected to the first terminal of the third MOS transistor and the second terminal of the first capacitor, the second terminal is grounded, and an inverted signal of the first clock signal is applied to a gate; Morph transistor M4;

A fifth MOS transistor having a first terminal connected to a second terminal of the first capacitor, a second terminal connected to a first output voltage node for outputting the first output voltage, and a first clock signal applied to a gate; M5); And

A first capacitor having a second capacitor C2 connected to the second terminal of the fifth MOS transistor and the first output voltage node in common, and having the second terminal grounded;

And the first clock signal and the second clock signal are two phase signals.

The method of claim 10, wherein the first charge pump circuit

The first MOS transistor, the third MOS transistor and the fourth MOS transistor are turned on in the charging mode of the first capacitor, and the second MOS transistor and the fifth MOS transistor are turned off. Reverse charge pump that can be adjusted.

The method of claim 10, wherein the first charge pump circuit

The first MOS transistor, the third MOS transistor and the fourth MOS transistor are turned off and the second MOS transistor and the fifth MOS transistor are turned on in the output mode of the first output voltage. Reverse charge pump with adjustable voltage.

The method of claim 3, wherein the second charge pump circuit,

A sixth MOS transistor M6 having a first terminal grounded and a first clock signal applied to a gate thereof;

A seventh MOS transistor M7 having a first terminal connected to a second terminal of the sixth MOS transistor, a second terminal connected to a first output voltage, and a second clock signal applied to a gate;

A third capacitor (C3) having a first terminal commonly connected to a second terminal of the sixth MOS transistor and a first terminal of the seventh MOS transistor;

An eighth MOS transistor (M8) having a first terminal connected to a second terminal of the third capacitor, a second terminal connected to a first output voltage, and the first clock signal applied to a gate;

A first terminal is commonly connected to the first terminal of the eighth MOS transistor and the second terminal of the third capacitor, and the second terminal is connected to the first output voltage and the gate is inverted of the first clock signal. A ninth MOS transistor M9 to which a signal is applied;

A tenth MOS transistor (M10) having a first terminal connected to a second terminal of the third capacitor, a second terminal connected to a second output voltage node, and the first clock signal applied to a gate; and

A first capacitor having a fourth capacitor C4 connected to the second terminal of the tenth MOS transistor and the second output voltage node in common, and the second terminal connected to the first output voltage;

And the first clock signal and the second clock signal are two phase signals.

The method of claim 13, wherein the second charge pump circuit

The sixth MOS transistor, the eighth MOS transistor, and the ninth MOS transistor are turned on in the charging mode of the third capacitor, and the seventh and tenth MOS transistors are turned off. Adjustable reverse charge pump.

The method of claim 13, wherein the second charge pump circuit

The sixth MOS transistor, the eighth MOS transistor and the ninth MOS transistor are turned off in the output mode of the second output voltage, and the seventh and tenth MOS transistors are turned on. Reverse charge pump with adjustable voltage.

The method of claim 1,

And a voltage boosting DC-DC converter for generating the reference voltage VGH.

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