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KR100926390B1 - 초 미세 접합부 형성 방법 - Google Patents

초 미세 접합부 형성 방법 Download PDF

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Abstract

반도체 웨이퍼에서 미세 접합을 형성하는 방법은 약 13nm 내지 약 50nm의 범위에 있는 원하는 접합 깊이 보다 더 작은 EOR(end-of-range)의 깊이를 얻도록 웨이퍼를 비결정질화하는 단계, 원하는 접합 깊이를 제조하도록 선택된 선량 및 에너지로 웨이퍼에 도펀트 재료를 주입하는 단계, 및 미세 접합을 형성하도록 저온 고상 에피택시(SPE) 어닐링에 대응하는 선택된 시간 동안 선택된 온도로 반도체 웨이퍼의 열적 프로세싱에 의해 도펀트 재료를 활성화하는 단계를 포함할 수 있다. 접합 깊이 보다 적은 비결정질화 단계 이전의 주입을 통한 EOR 깊이의 제어는 낮은 누출 접합을 제공하고 저온 SPE 어닐링은 도펀트의 확산이 원하는 접합 깊이를 넘는 것을 방지한다.

Description

초 미세 접합부 형성 방법{METHOD OF FORMING ULTRA SHALLOW JUNCTIONS}
본 발명의 방법 및 장치는 이온 주입에 의해 반도체 웨이퍼에 미세 접합부(shallow junctions)를 형성하기 위한 것으로, 더욱 상세하게는 미세 접합부의 저온 어닐링을 위한 방법에 관한 것이다.
이온 주입은 반도체 웨이퍼로 전도율 변경 도펀트 재료(conductivity-altering dopant materials)를 도입하기 위한 표준 기술이다. 종래의 이온 주입 시스템에서, 원하는 도펀트 재료가 이온원에서 이온화되고, 이온은 가속화되어 규정된 에너지의 이온 비임을 형성하고, 이온 비임은 웨이퍼의 표면으로 향한다. 비임의 에너지를 가진 이온은 반도체 재료 더미로 통과하여 반도체 재료의 결정성 격자(crystalline lattice)에 매립된다. 이온 주입에 후속하여, 반도체 웨이퍼는 어닐링되어 도펀트 재료가 활성화되고 손상이 회복된다. 어닐링은 규정된 시간 동안 규정된 온도로 반도체 웨이퍼를 가열하는 단계를 포함한다.
반도체 산업에서의 공지된 추세는 더 작고, 더 빠른 속도 장치이다. 특히, 반도체의 피쳐(features)의 측방향 치수 및 깊이가 감소하고 있다. 본 기술분야의 반도체 장치의 상태는 300 옹스트롬 보다 작은 접합 깊이를 요구하고 결국 100 옹 스트롬 이하 정도의 접합 깊이가 요구될 수 있다.
도펀트 재료의 주입 깊이는 반도체 웨이퍼로 주입되는 이온의 에너지에 의해 결정된다. 미세 접합부는 낮은 주입 에너지로 얻어진다. 그러나, 주입된 도펀트 재료의 활성화 및 손상 회복을 위해 사용되는 어닐링 프로세스는 도펀트 재료를 반도체 웨이퍼의 주입 영역으로부터 확산되게 한다. 고온(900℃ 내지 1200℃)에서 열 확산이 발생하지만 소정의 상태하에서 증속된 열 확산 메카니즘도 산소 증속 확산(OED), 붕소 증속 확산(BED), 과도 증속 확산(TED), 등을 포함하여 발생된다. 이 같은 확산의 결과로서, 접합 깊이는 어닐링에 의해 50Å 내지 500Å로 증가된다. 부가적으로, 고온 어닐링은 미세 접합 목적을 달성하기 위해 요구될 수 있는 가장 높은 k 게이트 유전체(most high-k dielectrics)와 양립할 수 없다.
어닐링에 의해 제조된 접합 깊이의 증가를 억제하기 위해, 주입 에너지가 증가될 수 있어, 어닐링 후 원하는 접합 깊이를 얻는다. 이러한 접근은 매우 미세한 접합의 경우를 제외하고 만족스런 결과를 제공한다. 어닐링 동안 발생되는 도펀트 재료의 확산 때문에, 주입 에너지를 감소시킴으로써 얻을 수 있는 접합 깊이에 대해 한계에 도달한다. 게다가, 이온 주입기는 통상적으로 매우 낮은 주입 에너지에서 비효율적으로 작동한다.
또 다른 접근은 확산을 감소시키기 위해 저온 고상 에피택시(solid phase epitaxy; SPE) 어닐링을 이용한다. 그러나, 실행하는 저온 SPE와의 두 개의 주요한 관계는 접합 누출 및 도펀트 활성화이다. 확산은 SPE 이용이 감소되므로, 접합은 EOR 결함(end-of-range defects)이 장치의 공간 전하 영역에 있어 접합 누출에 상당히 기여하는 것을 방지하도록 충분히 깊게 형성되지 않을 수 있다.
본 기술분야에 사용되는 이 접근은 특히 요구되는 접합 깊이가 주입 에너지를 감소시킴으로써 간단히 얻을 수 있는 위치에서의 선택된 접합 깊이 및 시트 저항의 미세 접합부를 제조하기 위한 만족스런 프로세스를 제공하지 않는다. 따라서, 반도체 웨이퍼에서 미세 접합부를 제조하기 위한 개선된 방법이 요구되었다.
요약
본 명세서에서 설명된 방법에 따라, 낮은 저항 미세 접합부를 제공하는 방법의 일 실시예는 반도체 재료의 영역을 제 1 깊이로 비결정질화하는 단계, 제 1 깊이 보다 더 큰 접합 깊이를 얻도록 영역을 도핑하는 단계, 및 접합을 활성화하도록 재료의 고상 에피택시(SPE) 재성장과 일치하는 온도로 재료를 어닐링하는 단계를 포함할 수 있다.
일 실시예에서, 약 12.0 keV 보다 작은 주입 에너지로 실리콘, 게르마늄, 안티몬, 인듐 또는 다른 이온 종을 이용한 비결정질화단계 이전의 주입(preamorphizing implant; PAI)이 영역을 비결정질화한다. 일 실시예는 약 16nm 내지 26nm의 접합 깊이를 제공하도록 1 내지 2keV의 범위에 있는 주입 에너지로 B11 또는 BF2 이온으로 비임-라인 주입(beam-line implantation)을 이용한다. 일 실시예는 미세 접합을 얻기 위한 도핑(doping)을 위해 BF3 또는 B2H6으로 도핑된 플라즈마를 이용한다. 일 실시예에서, 어닐링 온도는 약 550℃ 내지 약 700℃의 범위에 있다.
아래의 도면에는 동일한 도면 부호가 동일한 요소를 지칭하는 소정의 예시적인 실시예들이 도시되어 있다. 이러한 도시된 실시예들은 예로서 이해되어야 하고 어떠한 방식으로든 본 발명을 제한하는 것으로 이해되어서는 안된다.
도 1은 비결정질 층 깊이 대 주입 에너지의 플로트이며,
도 2는 낮은 저항을 가지는 미세 접합을 제공하기 위한 프로세스의 흐름도이며,
도 3은 15 분 동안 580℃에서 SPE 어닐링이 후속되는 플라즈마 도핑 에너지 레벨의 범위에 대해 도 1의 프로세스를 이용하여 얻어질 수 있는 2차 이온 질량 분석법(SIMS)를 보여주며,
도 4는 접합 깊이 대 비결정질화 단계 이전의 주입 에너지의 플로트이며,
도 5는 도 2의 프로세스를 이용하여 얻어질 수 있는 접합부 누설의 플로트이다.
반도체 장치 치수가 증가할 때 미세 접합에 대한 요구가 증가된다. 반도체에 대한 국제 기술 로드맵(International Technology Roadmap)의 발간된 가이드라인(2001)은 2010년까지 50nm 테크놀러지 노드(Technology Node; TN) 제조 장치가 25nm 보다 작은 트랜지스터 게이트 길이 및 7nm 내지 12nm 사이의 미세 접합 깊이(Xj)를 가질 수 있다. 부가적으로, 830 ohms/sq의 범위의 시트 저항(sheet resistance)이 요구될 수 있다. 표 1에 도시된 바와 같이 반도체 가이드 라인에 대한 국제 기술 로드맵(ITRS)은 아래의 타깃을 제공한다.
Figure 112004020487773-pct00001
통상적으로 더 미세한 접합부는 주입 에너지를 감소시킴으로써 얻어질 수 있다. 그러나, 어닐링 동안 발생할 수 있는 도펀트 재료의 확산에 의해, 감소하는 주입 에너지에 의해 얻어질 수 있는 접합 길이에 대해 한계에 도달할 수 있다. 부가적으로, 현재의 주입 장비는 낮은 에너지에서 효율적이지 않을 수 있다. 하나의 접근이 저온 550℃ 내지 700℃ 고상 에피택시(SPE) 어닐링을 이용함으로써 도펀트 재료의 확산을 감소시킬 수 있다. SPE 재결정율(recrystallization)은 온도,예를 들면 500℃, 600℃ 및 700℃,와 함께 증가할 수 있으며, 각각의 비율은 약 0.1Å/sec, 10.0Å/sec 및 350Å/sec이다. 따라서, 더 높은 온도는 더 빠른 재결정율을 제공한다.
SPE 어닐링되고 주입된 도펀트 원자의 도펀트 확산/운동이 일어나지 않은 상태에서, 비임-라인 주입은 50 nm 이하 (sub-50 nm) TN 그리고 플라즈마 주입은 25nm 이하 TN 아래로 연장할 수 있다. 그렇지 않으면, 비임 라인은 오직 100 nm TN으로 연장할 수 있으며 고온 도펀트 확산 때문에 70 nm TN에서 교체될 수 있다. 고온 어닐링 및 저온 어닐링 각각에 대해 표 2 및 표 3은 원하는 ITRS Xj 주입 접합 깊이를 달성하도록 요구된 주입 에너지를 도시할 수 있다.
Figure 112004020487773-pct00002
Figure 112004020487773-pct00003
표 2에 있는 데이터는 5 내지 50 nm로 변할 수 있는, 고온 어닐링 및 TED(과도 증속 확산)에 의한 상술된 주입 접합 길이에서의 8.0 nm 확산을 가정한다. 표 3은 저온 어닐링에 의해 확산이 없다는 것을 가정한다. 표 3에서, 선량 범위(dose ranges)는 실험 데이터가 이용가능한 경우에 대해 제시되어 있다. 플라즈마 도핑(PLAD) 및 고온 어닐링으로, 700 nm 노드 미세 접합이 이루어지며, 반면 저온 어닐링으로, 35nm 이하 TN이 실현될 수 있다. 그러나, SPE가 이용될 수 있는 경우, 오염되지 않은 에너지 비임 라인(energy-contamination-free beam-line; B11) 주입 에너지는 130 nm 노드에 대해 1.7keV로 증가될 수 있으며, 매우 낮은 주입 에너지, 즉 250eV 이하는 50 nm TN 까지 필요하지 않을 수 있다.
저온 SPE 어닐링의 이용은 부가적으로 자극을 줄 수 있으며, 더 높은 k 게이트 유전체가 70 nm 내지 100 nm TN에서 요구될 수 있다. 높은 k 비결정질 증착 게이트 유전체 재료는 750℃ 이상의 온도에서 결정화될 수 있으며 따라서, 유전체 재료 특성을 저하시킨다. 따라서, 저온 SPE 어닐링은 높은 k 게이트 재료 온도 적합성에 대해 바람직할 수 있다.
실리콘이 이온 주입 동안 비결정질화되는 경우, 비결정질화 단계 이전의 주입 EOR 결함이 형성될 수 있다. EOR 결함이 접합부의 공간 전하 영역에 존재하는 경우, EOR 결함은 높은 누출 흐름(high leakage currents)을 발생시킬 수 있다. 따라서, 접합내에 EOR 결함을 유지하기에 충분한 깊은 접합을 형성하는 것이 필요할 수 있다. 현 방법은 누출 흐름를 제한하기에 충분한 깊은 접합을 형성하도록 높은 온도 어닐링으로부터 초래된 열 확산 및 TED, OED 및 BED에 의해 증속된 확산에 의존한다. 현 방법은 또한 주입 유도된 결함을 어닐링하기 위해 고온에 의존한다. 그러나, 전술한 바와 같이, 다양한 열 증속 확산 방법은 ITRS 가이드라인 접합 깊이를 얻기 위해 매우 낮은 에너지의 이용이 요구될 수 있다.
본 발명의 방법에서, 비결정질화 단계 이전의 주입(PAI)이 원하는 접합 깊이에 적합한 원하는 깊이에서 EOR 결함이 배치 및/또는 위치선정될 수 있다. PAI 프로세스는 갑작스럽고 미세한 접합을 위한 주입 채널링을 최소화하도록 본 기술분야에 잘 알려져 있어 확산을 감소시킬 수 있다. PAI는 또한 실리콘에서의 도펀트 용해도 제한 위에서의 도펀트 활성화를 증속할 수 있다. 반면, PAI는 통상적으로 더 높은 keV 주입 에너지에 대해 급속 열적 어닐링(RTA)와 조합될 수 있으며, 약 1.0 keV 아래의 주입 에너지에 대해 장점을 찾아 볼 수 없다. 도 1은 주입 에너지의 범위 및 실리콘(Si) 및 게르마늄(Ge) PAI에 대한 대응하는 EOR 깊이를 제공한다. 도 1로부터 알 수 있는 바와 같이, EOR 깊이는 ITRS 50 nm 노드 테크놀러지에 대해 요구되는 접합 깊이의 범위내에 있을 수 있다. 표 3을 다시 참조하면, PAI 및 SPE가 이용되는 경우 다양한 ITRS 미세 접합을 형성하기 위한 주입 에너지가 증가될 수 있다. PAI 없이, SPE는 높은 시트 저항(Rs)을 초래할 수 있다. 낮은 Rs 및 유용한 도펀트 활성화를 이루기 위해, PAI가 필요할 수 있다.
도 2를 참조하면, 낮은 저항을 가진 미세 저항을 제공하기 위해 사용된 방법(100)의 흐름도가 도시되어 있다. 크조치랄스키(Czochralski; Cz), 성장 실리콘 웨이퍼가 제공될 수 있고(102) PAI가 웨이퍼상에서 수행될 수 있다(104). 다른 웨이퍼 타입, 예를 들면 플로트 존(flost zone; FZ), 에피택셜 실리콘(epitaxial silicon: EPI) 및 실린콘-온-인슐레이터(silicon-on-insulator; SOI)가 또한 제공될 수 있다. PAI는 표 3에 제시된 에너지 범위 및 선량의 Si, Ge 또는 인듐(In), 안티몬(Sb) 등과 같은 다른 종류의 PAI 일 수 있지만, 더 높은 원자 질량은 더 높은 주입 에너지를 요구할 수 있다는 것에 주의하여야 한다. Ge PAI는 주어진 평균 EOR 깊이에 대한 적은 누출을 초래할 수 있는, 더 부드러운 비결정질/결정 경계면을 제공할 수 있다.
그리고나서 웨이퍼는 비임 라인 주입을 이용하여 붕소(B11 또는 BF2)로, 또는 표 3에 제시된 에너지 범위 및 선량내에서 PLAD(106)를 이용하여 붕소(BF3 또는 B2H6)로 도핑될 수 있다. 주입의 활성화는 저온 SPE 어닐링(108)을 이용하여 달성될 수 있다. 약 550℃ 내지 약 625℃의 온도 범위는 만족스런 결과로 시도될 수 있다. 저온 SPE 어닐링이 후속되는, 표 3에 제시된 선량 및 주입 에너지 범위내의 PLAD 및/또는 비임-라인 주입과, 도 1에 도시된 바와 같은, PAI의 조합은 표 1에 제시된 낮은 시트 저항 및 미세 접합 깊이를 초래할 수 있다.
SPE를 위해 필요한 비결정질 층은 또한 비결정질화 도펀트 주입만을 이용하여 제조될 수 있다. 일 예로서, BF3에 대해 B는 11의 질량을 가지며 F는 19의 질량을 가져 F가 실리콘 격자를 비결정질화할 수 있고 F의 주입 범위는 B 보다 작고 따라서 B의 전기 도펀트 접합 깊이는 F 보다 더 깊다. As(비소-75의 질량) 또는 Sb(안티몬-122의 질량)와 같은 다른 도펀트를 고려하면, 실리콘 격자내에서의 도펀트 농도는 미드(mid)-E18/cm3를 초과하며, 비결정질화는 발생할 수 있으며 따라서 낮은 농도에서 더 깊은 도펀트 원자가 더 깊은 전기 접합을 형성하게 된다.
도 3은 15분 동안 580℃에서 SPE 어닐링이 후속되는 PLAD 에너지 레벨의 범위에 대한 이온 질량 분광 프로파일을 제공한다. 도 3에 있는 데이터에 대한 PAI는 30 keV Ge, 1E15/cm2이다. 이 같은 프로파일에 대해 알 수 있는 바와 같이, 도 3은 주입 에너지가 증가하면서 접합 깊이(Xj)가 증가하는 것을 보여준다. 도 3은 또한 다양한 Si PAI 에너지 레벨에 대한 EOR 깊이가 도시되어 있다. 일 예로서 2.0keV, 5E15 PLAD 주입을 선택하면, 1E+19/cm3에서 측정된 Xj=18nm를 볼 수 있다. PAI EOR은 이전에 상술된, 낮은 누출 접합을 제공하도록 Xj 보다 작을 수 있다. 선택된 예를 들면, 도 3은 21 nm의 EOR을 제공하는 10keV Si PAI 및 약 10 nm의 EOR 깊이를 제공하는 5keV Si PAI를 보여준다. 시트 저항(Rs)는 460 ohm/sq. 이다.
도 4 및 도 5는 도 2의 프로세스가 각각 접합 깊이 및 누출 상에서 가질 수 있는 충격이 도시되어 있다. 도 4는 4개의 상이한 PLAD 주입 에너지/선량에 대한 접합 깊이(XJ) 대 PAI 에너지 레벨의 플로트이다. 주입 에너지/선량에서의 플로트는 PAI 에너지 증가에 따른 Xj의 감소를 보여준다. 또한, 소정의 주어진 PAI 에너지 레벨에 대해, Xj는 주입 에너지/선량 증가에 따라 증가한다.
도 5에서, 수직 축선과 PAI 엔드의 범위 손상(Xj-EOR)과 접합 깊이 사이의 차이는 다이오드 누출 흐름(A/cm2)이다. 플로트된 포인트는 도 4에 있는 포인트에 유사하게 라벨이 붙어 있다. 유용한 누출이 5keV/2E16/cm2의 주입 에너지/선량 및 10 keV의 Si PAI를 얻을 수 있으며 누출 값 모두 고성능(<2E-1 A/cm2) 및 저 동력(<2E-2 A/cm2) 로직 장치 둘다에 대해 요구된 수용가능한 레벨내에 있다는 것을 알 수 있다. 도 4로부터 대응하는 접합 깊이는 약 680 옹스트롬이다. 따라서, 높은 품질, 낮은 저항, 초 미세 접합이 현재의 효과적인 주입 기술과 일치하는 주입 에너지 레벨에서 본 명세서에서 설명된 방법을 이용하여 형성될 수 있다.
상기 방법 및 시스템은 제시되고 상세하게 설명된 바람직한 실시예와 관련하여 공개되지만, 상기 실시예들의 다양한 변형 및 개선이 본 기술분야의 기술자에게 매우 용이할 것이다. 예를 들면, 비임-라인 주입 및 PLAD는 본 명세서에서 설명된 p-타입 도핑에 부가하여 n-타입 도핑을 포함할 수 있다. PLAD를 이용하는 n-타입 도핑에 대해, 웨이퍼는 AsH3 또는 PH3 로 도핑될 수 있다. 비임 라인 주입을 이용하여, 웨이퍼는 As+, P+, 또는 Sb로 도핑될 수 있다. 따라서, 본 방법 및 시스템의 사상 및 범주는 다음의 청구범위에 의해서만 제한되어야 한다.

Claims (17)

  1. 반도체 재료에 접합부를 형성하는 방법으로서,
    상기 재료의 영역을 제 1 깊이까지 비결정질화하는 단계,
    상기 제 1 깊이 보다 더 깊은 접합 영역을 얻도록 상기 영역을 도핑하는 단계, 및
    상기 접합을 활성화하도록 상기 재료의 고상 에피택시(SPE) 재성장과 일치(consistent)하는 온도로 상기 재료를 어닐링하는 단계를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 비결정질화 단계는 비결정질화 단계 이전의 주입(PAI)을 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 PAI가 실리콘, 게르마늄, 인듐 및 안티몬을 포함하는 이온 종 중 하나인,
    반도체 재료에 접합부를 형성하는 방법.
  4. 제 2 항에 있어서,
    상기 PAI 에너지는 12.0keV 보다 작은,
    반도체 재료에 접합부를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 어닐링 온도는 550℃ 내지 750℃의 범위에 있는,
    반도체 재료에 접합부를 형성하는 방법.
  6. 제 2 항에 있어서,
    상기 어닐링 온도는 550℃ 내지 750℃의 범위에 있는,
    반도체 재료에 접합부를 형성하는 방법.
  7. 제 1 항에 있어서,
    상기 도핑 단계는 비임 라인 주입과 플라즈마 도핑(PLAD) 중 하나를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  8. 제 7 항에 있어서,
    BF3, B2H6, AsH3 및 PH3 중 하나로 구성된 플라즈마로부터 이온이 추출되는,
    반도체 재료에 접합부를 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 PLAD는 200eV 내지 2.0keV의 범위에 있는 에너지로 주입하는 단계를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  10. 제 7 항에 있어서,
    상기 비임 라인 주입은 B11 이온, BF2 이온, As+이온, P+ 이온 및 Sb 이온 중 하나를 주입하는 단계를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 비임 라인 주입은 200eV 내지 2.0keV의 범위에 있는 에너지로 주입하는 단계를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  12. 제 7 항에 있어서,
    상기 비결정질화 단계는 비결정질화 단계 이전의 주입(PAI)을 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  13. 제 12 항에 있어서,
    상기 PAI는 실리콘, 게르마늄, 인듐 및 안티몬을 포함하는 이온 종 중 하나인,
    반도체 재료에 접합부를 형성하는 방법.
  14. 제 12 항에 있어서,
    상기 PAI 에너지는 12.0keV 보다 작은,
    반도체 재료에 접합부를 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 플라즈마 도핑 단계는 BF3, B2H6, AsH3 및 PH3 중 하나로 구성된 플라즈마로부터 이온을 추출하는 단계를 포함하고,
    비임 라인 주입은 B11 이온, BF2 이온, As+이온, P+이온 및 Sb 이온 중 하나를 200eV 내지 2.0keV의 범위에 있는 에너지로 주입하는 단계를 포함하는,
    반도체 재료에 접합부를 형성하는 방법.
  16. 제 15 항에 있어서,
    상기 어닐링 온도는 550℃ 내지 750℃의 범위에 있는,
    반도체 재료에 접합부를 형성하는 방법.
  17. 제 1 항에 있어서,
    상기 어닐링 온도는 550℃ 내지 750℃의 범위에 있는,
    반도체 재료에 접합부를 형성하는 방법.
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3746246B2 (ja) * 2002-04-16 2006-02-15 株式会社東芝 半導体装置の製造方法
US7163867B2 (en) * 2003-07-28 2007-01-16 International Business Machines Corporation Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom
DE10339991A1 (de) * 2003-08-29 2005-03-31 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Technik zum Einstellen einer Eindringtiefe während der Implantation von Ionen in ein Halbleitergebiet
DE60330965D1 (de) * 2003-10-17 2010-03-04 Imec Verfahren zur Herstellung eines Halbleitersubstrats mit einer Schichtstruktur von aktivierten Dotierungsstoffen
US7071069B2 (en) * 2003-12-22 2006-07-04 Chartered Semiconductor Manufacturing, Ltd Shallow amorphizing implant for gettering of deep secondary end of range defects
US7501332B2 (en) * 2004-04-05 2009-03-10 Kabushiki Kaisha Toshiba Doping method and manufacturing method for a semiconductor device
US7163903B2 (en) * 2004-04-30 2007-01-16 Freescale Semiconductor, Inc. Method for making a semiconductor structure using silicon germanium
WO2006033041A1 (en) * 2004-09-22 2006-03-30 Koninklijke Philips Electronics N.V. Integrated circuit fabrication using solid phase epitaxy and silicon on insulator technology
US7432543B2 (en) * 2004-12-03 2008-10-07 Omnivision Technologies, Inc. Image sensor pixel having photodiode with indium pinning layer
US7172954B2 (en) * 2005-05-05 2007-02-06 Infineon Technologies Ag Implantation process in semiconductor fabrication
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
FR2898430B1 (fr) * 2006-03-13 2008-06-06 Soitec Silicon On Insulator Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede
WO2007126807A1 (en) * 2006-04-28 2007-11-08 Advanced Micro Devices, Inc. An soi transistor having a reduced body potential and a method of forming the same
DE102006019935B4 (de) * 2006-04-28 2011-01-13 Advanced Micro Devices, Inc., Sunnyvale SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung
JP2008098640A (ja) * 2007-10-09 2008-04-24 Toshiba Corp 半導体装置の製造方法
US20100084583A1 (en) * 2008-10-06 2010-04-08 Hatem Christopher R Reduced implant voltage during ion implantation
KR101716311B1 (ko) * 2009-12-24 2017-03-14 닛산 가가쿠 고교 가부시키 가이샤 이종원소 간 결합을 포함하는 화합물의 제조방법
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
KR101302588B1 (ko) 2012-01-03 2013-09-03 주식회사 엘지실트론 웨이퍼의 처리 방법
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures
US10276384B2 (en) * 2017-01-30 2019-04-30 International Business Machines Corporation Plasma shallow doping and wet removal of depth control cap
US10115728B1 (en) 2017-04-27 2018-10-30 International Business Machines Corporation Laser spike annealing for solid phase epitaxy and low contact resistance in an SRAM with a shared PFET and NFET trench

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043139A (en) 1994-12-01 2000-03-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer
US6090648A (en) 1993-07-12 2000-07-18 Peregrine Semiconductor Corp. Method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US6362063B1 (en) 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436749B1 (en) * 2000-09-08 2002-08-20 International Business Machines Corporation Method for forming mixed high voltage (HV/LV) transistors for CMOS devices using controlled gate depletion
US6465847B1 (en) * 2001-06-11 2002-10-15 Advanced Micro Devices, Inc. Semiconductor-on-insulator (SOI) device with hyperabrupt source/drain junctions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090648A (en) 1993-07-12 2000-07-18 Peregrine Semiconductor Corp. Method of making a self-aligned integrated resistor load on ultrathin silicon on sapphire
US6043139A (en) 1994-12-01 2000-03-28 Lucent Technologies Inc. Process for controlling dopant diffusion in a semiconductor layer
US6362063B1 (en) 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices

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