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KR100935197B1 - Contact formation method of semiconductor device - Google Patents

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KR100935197B1
KR100935197B1 KR1020080008623A KR20080008623A KR100935197B1 KR 100935197 B1 KR100935197 B1 KR 100935197B1 KR 1020080008623 A KR1020080008623 A KR 1020080008623A KR 20080008623 A KR20080008623 A KR 20080008623A KR 100935197 B1 KR100935197 B1 KR 100935197B1
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gate
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이영방
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 콘택 형성방법 형성방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계와, 상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계와, 상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계와, 상기 스페이서용 제2절연막을 제거하는 단계와, 상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계와, 상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계와, 상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계 및 상기 콘택홀 내에 도전막을 매립하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a method for forming a contact forming method of a semiconductor device. The disclosed method includes forming a groove in the active region of a semiconductor substrate having a device isolation film defining an active region, forming a conductive pattern on the semiconductor substrate on which the groove is formed, and forming the conductive pattern. Sequentially forming a first insulating film for spacers and a second insulating film for spacers on the surface of the semiconductor substrate, removing the second insulating film for spacers, and removing the second insulating film for spacers. Etching the first insulating layer for the spacer so that the first insulating layer for the spacer remains on both sidewalls of the conductive pattern, and etching the device isolation layer portion and the semiconductor substrate portion between the conductive patterns to a predetermined depth; A spacer on an upper surface of the semiconductor substrate including the spacer-type first insulating layer and an etched device isolation layer; Forming a third insulating film for the spacer; forming an interlayer insulating film on the third insulating film for the spacer; forming a contact hole by etching the interlayer insulating film; and filling a conductive film in the contact hole. Characterized in that.

Description

반도체 소자의 콘택 형성방법{Method for forming of semiconductor device}Method for forming a semiconductor device

본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 콘택의 공정 마진을 확보할 수 있는 반도체 소자의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact of a semiconductor device, and more particularly, to a method for forming a contact in a semiconductor device capable of securing a process margin of a contact.

고집적화된 반도체 소자를 구현함에 있어서 패턴의 임계 치수를 낮추는 것도 중요하지만, 상·하 패턴들 간의 안정적인 콘택을 확보하는 것도 필수적이다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴 간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.While it is important to lower the critical dimension of the pattern in implementing a highly integrated semiconductor device, it is also essential to ensure stable contact between the upper and lower patterns. This is because even if the miniaturization of the pattern is achieved, if a stable contact between the lower pattern and the upper pattern is not made, or if the contact resistance therebetween is increased, the reliability and high-speed driving of the device are not obtained.

이에, 반도체 제조 공정에서는 하부 패턴과 상부 패턴 간의 안정적인 콘택을 확보하기 위하여 자기정렬콘택(Self Aligned Contact; 이하, SAC) 공정을 통해 랜딩플러그콘택(landing plug contact)를 형성하고 있다.Accordingly, in the semiconductor manufacturing process, a landing plug contact is formed through a self aligned contact (SAC) process in order to secure a stable contact between the lower pattern and the upper pattern.

이하에서는, 도 1a 내지 도 1d를 참조하여 종래의 SAC 공정에 따른 반도체 소자의 랜딩플러그콘택 형성방법을 간략하게 설명하도록 한다.Hereinafter, a method of forming a landing plug contact of a semiconductor device according to a conventional SAC process will be briefly described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 소자분리막(110)이 형성된 반도체기판(100) 상부에 게이트(120)를 형성한다.Referring to FIG. 1A, the gate 120 is formed on the semiconductor substrate 100 on which the device isolation layer 110 is formed.

그런다음, 상기 게이트(120)를 포함한 반도체기판 상에 게이트 스페이서용 질화막(130) 및 게이트 스페이서 산화막(140)을 순차적으로 형성한다.Thereafter, the gate spacer nitride layer 130 and the gate spacer oxide layer 140 are sequentially formed on the semiconductor substrate including the gate 120.

도 1b를 참조하면, 상기 반도체기판의 주변 지역(미도시)에만 상기 게이트 스페이서 산화막(140)이 존재하도록 셀(cell) 지역(101)에 형성된 게이트 스페이서 산화막을 선택적으로 제거한다.Referring to FIG. 1B, the gate spacer oxide layer formed in the cell region 101 is selectively removed so that the gate spacer oxide layer 140 exists only in the peripheral region (not shown) of the semiconductor substrate.

도 1c를 참조하면, 상기 게이트 스페이서 산화막이 제거된 반도체기판의 셀 지역에 셀 스페이서 질화막(150)을 증착한다. 그런다음, 상기 셀 스페이서 질화막 상에 상기 게이트를 덮도록 층간절연막(160)을 증착한다.Referring to FIG. 1C, a cell spacer nitride layer 150 is deposited in a cell region of a semiconductor substrate from which the gate spacer oxide layer is removed. Then, an interlayer insulating film 160 is deposited on the cell spacer nitride film to cover the gate.

도 1d를 참조하면, 상기 셀 지역(101)의 상기 층간절연막(160)과 셀 스페이서 질화막(150)을 식각하여 셀 지역에 콘택홀을 형성한다.Referring to FIG. 1D, the interlayer insulating layer 160 and the cell spacer nitride layer 150 of the cell region 101 are etched to form contact holes in the cell region.

이후, 도시하지는 않았으나, 상기 콘택홀 내에 도전막을 매립하여 종래 기술에 따른 랜딩플러그콘택을 형성한다. Thereafter, although not shown, a landing plug contact according to the prior art is formed by filling a conductive film in the contact hole.

그런데, 반도체 소자의 고집적화가 진행됨에 따라, 게이트 간의 간격이 점점 작아지게 되면서 게이트 양측벽에 형성되는 스페이서들의 두께가 점점 증가하고 있다.However, as the integration of semiconductor devices increases, the thickness of spacers formed on both sidewalls of gates increases gradually as the gap between gates decreases.

이러한 현상은, 상기 자기정렬콘택 공정을 통한 랜딩플러그콘택 형성시 공정의 마진 확보를 어렵게 하고 있다.This phenomenon makes it difficult to secure the margin of the process when forming the landing plug contact through the self-aligned contact process.

구체적으로, 스페이서들로 인하여 게이트들 간의 간격이 감소된 상태에서 랜딩플러그콘택 형성 공정을 진행하게 되면 콘택의 면적 부족 현상이 발생하게 되면서, 이로 인해, 콘택이 완전하게 오픈(open) 되지 않는 현상인, 낫-오픈 현상이 나 타나게 되고, 그래서, 소자의 수율 저하 및 특성 저하로 이어질 수 있다.Specifically, when the landing plug contact forming process is performed while the spacing between gates is reduced due to the spacers, an area shortage of the contact may occur. As a result, the contact may not be completely opened. , Sickle-opening phenomenon may occur, and thus may lead to lowering of the yield and characteristics of the device.

한편, 상기 층간절연막의 식각 공정시, 도 1d에 도시된 바와 같이, 상기 소자분리막(110) 내에 형성된 게이트의 측면 부분에 소자분리막이 노출하는 현상(170)이 나타나고 있는데, 이처럼 노출된 소자분리막(170) 부분은 후속의 세정 공정에 의해 조금씩 소실하게 되면서, 게이트들 간의 쇼트 발생을 유발시킨다.Meanwhile, in the etching process of the interlayer insulating layer, as shown in FIG. 1D, a phenomenon 170 in which the device isolation layer is exposed on the side portion of the gate formed in the device isolation layer 110 is shown. The portion 170 is gradually lost by the subsequent cleaning process, causing short generation between the gates.

본 발명은 콘택의 면적을 증가시킬 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 목적이 있다.An object of the present invention is to provide a method for forming a contact of a semiconductor device that can increase the area of the contact.

또한, 본 발명은 소자분리막의 소실을 방지할 수 있는 반도체 소자의 콘택 형성방법을 제공함에 그 다른 목적이 있다.Another object of the present invention is to provide a method for forming a contact of a semiconductor device capable of preventing the loss of the device isolation film.

본 발명은 활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계; 상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계; 상기 스페이서용 제2절연막을 제거하는 단계; 상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계; 상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계; 상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.The present invention provides a method for forming a semiconductor device, comprising: forming a groove in the active region of a semiconductor substrate having an isolation layer defining an active region; Forming a conductive pattern on the semiconductor substrate on which the groove is formed; Sequentially forming a first insulating layer for spacers and a second insulating layer for spacers on the surface of the semiconductor substrate including the conductive pattern; Removing the second insulating layer for the spacer; The first insulating layer for the spacer is etched so that the exposed first insulating layer for spacers remains on both sidewalls of the conductive pattern in the form of a spacer, and the device isolation layer and the semiconductor portion between the conductive patterns are etched. Etching the substrate portion to a predetermined depth; Forming a third insulating layer for a spacer on an upper surface of the semiconductor substrate including the spacer-type first insulating layer and an etched device isolation layer; Forming an interlayer insulating film on the third insulating film for the spacer; Etching the interlayer insulating layer to form a contact hole; And filling a conductive film in the contact hole.

여기서, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 포함하는 것을 특징으로 한다.Here, the step of forming the groove is characterized in that it comprises a recess for the device isolation film portion.

상기 도전 패턴은 게이트로 형성하는 것을 특징으로 한다.The conductive pattern is formed by a gate.

상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 한다.The spacer first insulating film may be formed of a nitride film.

상기 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 한다.The spacer second insulating film is formed of an oxide film.

상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되는 것을 특징으로 한다.The etching of the first insulating layer for the spacer and etching the device isolation layer portion and the semiconductor substrate portion between the conductive patterns at a predetermined depth may include etching the device isolation layer portion deeper than the semiconductor substrate portion.

상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.After etching the first insulating layer for the spacer and etching the device isolation layer portion and the semiconductor substrate portion between the conductive patterns to a predetermined depth, before the forming the third insulating layer for the spacer, the etched device isolation layer is removed. And performing a wet etching on the semiconductor substrate.

상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 한다.The spacer third insulating film is formed of a nitride film.

또한, 본 발명은, 셀 지역 및 주변 지역으로 구획되며, 상기 각 지역에 활성 영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 셀 지역의 활성영역 내에 홈을 형성하는 단계; 상기 홈을 포함하여 상기 반도체기판 상부에 게이트를 형성하 는 단계; 상기 게이트가 형성된 반도체기판의 표면 상부에 게이트 스페이서용 제1절연막과 게이트 스페이서용 제2절연막을 순차적으로 형성하는 단계; 상기 셀 지역의 게이트 스페이서용 제2절연막을 제거하는 단계; 상기 셀 지역의 게이트 스페이서용 제2절연막 제거시 노출된 게이트 스페이서용 제1절연막이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 셀 지역 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계; 상기 스페이서 형태의 게이트 스페이서용 제1절연막 및 식각된 소자분리막 부분을 포함한 셀 지역의 반도체기판 표면 상부에 셀 스페이서용 절연막을 형성하는 단계; 상기 셀 스페이서용 절연막을 포함하여 상기 주변 지역의 게이트 스페이서용 제2절연막 상부에 층간절연막을 형성하는 단계; 상기 셀 지역의 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 도전막을 매립하는 단계;를 포함하는 반도체 소자의 콘택 형성방법을 제공한다.The present invention also provides a method comprising: forming a groove in an active region of a cell region of a semiconductor substrate, the semiconductor substrate being divided into a cell region and a peripheral region and having an isolation layer defining an active region in each region; Forming a gate on the semiconductor substrate including the groove; Sequentially forming a first insulating film for a gate spacer and a second insulating film for a gate spacer on an upper surface of the semiconductor substrate on which the gate is formed; Removing the second insulating layer for the gate spacer in the cell region; When the second insulating layer for the gate spacer of the cell region is removed, the first insulating layer for the gate spacer of the cell region is etched so that the exposed first insulating layer for the gate spacer remains on both side walls of the gate in the form of a spacer. Etching the device isolation layer portion and the semiconductor substrate portion between the gates to a predetermined depth; Forming an insulating film for the cell spacer on the surface of the semiconductor substrate in the cell region including the spacer-type first insulating film for the gate spacer and an etched device isolation layer; Forming an interlayer insulating film on the gate insulating second insulating film including the cell spacer insulating film; Etching the interlayer dielectric layer of the cell region to form a contact hole; And filling a conductive film in the contact hole.

여기서, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 한다.The method may further include recessing the device isolation layer at the step of forming the groove.

상기 게이트 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 한다.The first insulating film for the gate spacer may be formed of a nitride film.

상기 게이트 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 한다.The second insulating film for the gate spacer may be formed of an oxide film.

상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리 막 부분이 반도체기판 부분 보다 더 깊게 식각되도록 수행하는 것을 특징으로 한다.The etching of the first insulating layer for the gate spacer and the etching of the device isolation layer portion and the semiconductor substrate portion between the gates at a predetermined depth may include performing the etching of the device isolation layer portion deeper than the semiconductor substrate portion. It is done.

상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 한다.After etching the first insulating layer for the gate spacer and etching the device isolation layer portion and the semiconductor substrate portion between the gates to a predetermined depth, before forming the third insulating layer for the spacer, the etched device isolation layer is formed. And performing a wet etching on the semiconductor substrate.

상기 셀 스페이서용 절연막은 질화막으로 형성하는 것을 특징으로 한다.The cell spacer insulating film is formed of a nitride film.

본 발명은 게이트 스페이서 질화막을 스페이서 형태로 잔류시키기 위한 식각 공정을 진행함으로써, 게이트 양측벽에 잔류되는 상기 게이트 스페이서 질화막의 두께를 감소시킬 수 있다According to the present invention, the thickness of the gate spacer nitride layer remaining on both sidewalls of the gate may be reduced by performing an etching process for leaving the gate spacer nitride layer in the form of a spacer.

따라서, 본 발명은 게이트 스페이서 질화막의 두께 감소로 인하여 콘택홀의 면적을 증가시킬 수 있고, 그래서, 콘택홀의 낫-오픈 현상을 억제할 수 있다.Therefore, the present invention can increase the area of the contact hole due to the reduction in the thickness of the gate spacer nitride film, so that the sickle-open phenomenon of the contact hole can be suppressed.

또한, 본 발명은 소자분리영역에 형성된 게이트의 측면 부분에 셀 스페이서 질화막이 형성되기 때문에 후속의 세정 공정시 게이트의 측면과 접하는 소자분리막 부분이 소실되는 것을 방지할 수 있다.In addition, since the cell spacer nitride film is formed on the side portion of the gate formed in the device isolation region, it is possible to prevent the device isolation layer portion in contact with the side surface of the gate during the subsequent cleaning process.

따라서, 본 발명은 게이트와의 쇼트 현상을 방지할 수 있다. Therefore, the present invention can prevent a short phenomenon with the gate.

본 발명은, 도전 패턴인 게이트를 포함하여 반도체기판 상에 이중막으로 형성된 스페이서용 절연막 중에서 상기 도전 패턴 양측벽에 스페이서 형태로 잔류시 키기 위하여 스페이서용 제1절연막인 게이트 스페이서 질화막을 식각하는 공정시, 도전 패턴들 사이의 소자분리막 부분과 반도체기판 부분을 일정 깊이 식각한다. In the process of etching the gate spacer nitride film, which is the first insulating film for spacers, to remain in the form of a spacer on both sidewalls of the conductive pattern among the spacer insulating films formed of a double film on the semiconductor substrate including the gate, which is a conductive pattern, The device isolation layer and the semiconductor substrate portion between the conductive patterns are etched to a predetermined depth.

이 상태에서, 스페이서용 제3절연막인 셀 스페이서 질화막과 층간절연막을 증착한 후, 상기 층간절연막을 식각하여 콘택홀을 형성한다.In this state, after the cell spacer nitride film and the interlayer insulating film, which are the third insulating film for spacers, are deposited, the interlayer insulating film is etched to form a contact hole.

이렇게 하면, 상기 층간절연막의 식각 공정시 소자분리영역 상에 형성된 게이트의 측면 부분과 접하는 소자분리막 부분이 셀 스페이서 질화막이 남겨지게 된다.In this case, the cell spacer nitride film is left in the portion of the isolation layer in contact with the side portion of the gate formed on the isolation region during the etching process of the interlayer insulating layer.

이처럼, 본 발명은 상기 소자분리영역에 형성된 게이트의 측면 부분에 셀 스페이서 질화막이 남겨지게 되면서 후속의 세정 공정시 상기 소자분리영역 상에 형성된 게이트의 측면 부분과 접하는 소자분리막 부분이 소실되는 현상을 방지할 수 있게 된다.As such, the present invention prevents the cell spacer nitride film from being left in the side portion of the gate formed in the device isolation region, and the device isolation layer portion in contact with the side portion of the gate formed on the device isolation region is lost during the subsequent cleaning process. You can do it.

따라서, 본 발명은 게이트들 간의 쇼트 현상을 방지할 수 있다.Therefore, the present invention can prevent a short phenomenon between the gates.

또한, 본 발명은 게이트 양측벽에 스페이서 형태로 잔류시키기 위한 스페이서용 제1절연막인 게이트 스페이서 질화막의 식각 공정으로 상기 게이트 양측벽에 형성된 게이트 스페이서 질화막의 두께가 감소시킬 수 있다.In addition, the thickness of the gate spacer nitride layer formed on both sidewalls of the gate may be reduced by an etching process of the gate spacer nitride layer, which is a first insulating layer for spacers, to remain on the gate sidewalls.

이처럼, 본 발명은 게이트 스페이서 질화막의 두께 감소로 인하여 콘택홀의 면적을 증가시킬 수 있고, 그래서, 콘택홀의 낫-오픈 현상을 방지할 수 있다.As such, the present invention can increase the area of the contact hole due to the decrease in the thickness of the gate spacer nitride film, and thus can prevent the sickle-open phenomenon of the contact hole.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.In detail, FIGS. 2A to 2F are cross-sectional views for each process for describing a method for forming a contact of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 셀 지역(201) 및 주변 지역(202)으로 구획되며, 상기 각 지역에 소자분리영역 및 활성영역을 갖는 반도체기판의 소자분리영역 내에 공지된 공정에 따라 소자분리막(210)을 형성한다.Referring to FIG. 2A, a device isolation film 210 is partitioned into a cell region 201 and a peripheral region 202, and according to a known process in a device isolation region of a semiconductor substrate having device isolation regions and active regions in each region. To form.

그런다음, 상기 셀 지역(201)의 활성영역 부분을 식각하여 홈을 형성한다. A portion of the active region of the cell region 201 is then etched to form a groove.

여기서, 상기 소자분리막을 리세스(recess)하는 공정을 진행하여 상기 홈을 돌기형 형태로 형성할 수 있다. Here, the recess may be recessed to form the grooves in the shape of protrusions.

다음으로, 상기 홈을 포함하여 반도체기판 상에 도전 패턴(220)을 형성한다.Next, the conductive pattern 220 is formed on the semiconductor substrate including the groove.

바람직하게는, 상기 홈을 포함한 반도체기판(200) 상부에 게이트 절연막(221)과 폴리실리콘막(222) 및 게이트 금속막(223), 게이트 하드마스크막(224)의 적층막으로 이루어진 게이트(220)를 형성한다.Preferably, the gate 220 formed of a stacked layer of a gate insulating film 221, a polysilicon film 222, a gate metal film 223, and a gate hard mask film 224 on the semiconductor substrate 200 including the groove. ).

도 2b를 참조하면, 상기 게이트(220)를 포함한 반도체기판(200)의 표면 상부에 게이트 스페이서용 제1절연막(230)과 게이트 스페이서용 제2절연막(240)을 순차적으로 형성한다.Referring to FIG. 2B, the first insulating film 230 for the gate spacer and the second insulating film 240 for the gate spacer are sequentially formed on the surface of the semiconductor substrate 200 including the gate 220.

상기 게이트 스페이서용 제1절연막(230)은 질화막으로 형성하고, 상기 게이트 스페이서용 제2절연막(240)은 산화막으로 형성한다.The first insulating film 230 for the gate spacer is formed of a nitride film, and the second insulating film 240 for the gate spacer is formed of an oxide film.

상기 산화막으로 이루어진 게이트 스페이서용 제2절연막(240)은 상기 주변 지역(202)의 스페이서 역할을 하게 되며, 상기 질화막으로 이루어진 게이트 스페이서용 제1절연막(230)은 상기 셀 지역(201)에 형성된 게이트 스페이서용 제2절연 막(240)을 식각하는 공정시 소자분리막 부분이 소실되는 것을 방지하는 역할을 한다.The second insulating film 240 for the gate spacer made of the oxide film serves as a spacer of the peripheral region 202, and the first insulating film 230 for the gate spacer made of the nitride film is a gate formed in the cell region 201. In the process of etching the spacer second insulating film 240, the device isolation film portion is prevented from being lost.

도 2c를 참조하면, 상기 게이트 스페이서용 제2절연막(240) 상에 상기 셀 지역(202)을 노출시키는 마스크 패턴(M)을 형성한 후, 상기 마스크 패턴(M)에 의해 노출된 상기 셀 지역(201)의 게이트 스페이서용 제2절연막을 제거한다.Referring to FIG. 2C, after forming a mask pattern M exposing the cell region 202 on the second insulating layer 240 for the gate spacer, the cell region exposed by the mask pattern M is formed. The second insulating film for the gate spacer of 201 is removed.

도 2d를 참조하면, 상기 셀 지역의 스페이서용 제2절연막 제거시 노출된 셀 지역(201)의 게이트 스페이서용 제1절연막(230)이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 스페이서용 제1절연막(230)을 식각함과 아울러 상기 게이트들 사이의 소자분리막(210) 부분 및 반도체기판(200) 부분을 일정 깊이 식각한다.Referring to FIG. 2D, when the second insulating layer for the cell region is removed, the gate insulating first insulating layer 230 of the cell region 201 remains as spacers on both sidewalls of the gate. The first insulating layer 230 for the spacer is etched and the portion of the device isolation layer 210 and the semiconductor substrate 200 between the gates are etched to a predetermined depth.

상기 게이트 스페이서용 제1절연막(230)의 식각시 게이트(220) 양측벽에 형성된 게이트 스페이서용 제1절연막 부분도 일부 식각되어진다.When the first insulating layer 230 for gate spacers is etched, portions of the first insulating layer for gate spacers formed on both side walls of the gate 220 are also etched.

상기 소자분리막(210)과 반도체기판(200) 부분을 식각할 때, 상기 소자분리막 (210)부분이 반도체기판(200) 보다 더 깊게 식각되도록 진행한다.When the device isolation layer 210 and the semiconductor substrate 200 are etched, the device isolation layer 210 may be etched deeper than the semiconductor substrate 200.

그런다음, 상기 식각된 소자분리막 부분이 더 식각되어 지도록 상기 식각된 소자분리막(210) 및 반도체기판에(200) 대해 습식 식각 공정을 수행한다.Thereafter, a wet etching process is performed on the etched device isolation layer 210 and the semiconductor substrate 200 to further etch the etched device isolation layer.

도 2e를 참조하면, 상기 스페이서 형태의 게이트 스페이서용 제1절연막(230) 및 식각된 소자분리막(210) 부분을 포함하여 셀 지역(201)의 반도체기판 상에 질화막의 셀 스페이서용 절연막(250)을 형성한다.Referring to FIG. 2E, an insulating film 250 for a cell spacer of a nitride film on a semiconductor substrate of a cell region 201 including the spacer-type first insulating film 230 for a gate spacer and an etched device isolation film 210. To form.

바람직하게, 상기 소자분리막(210)의 식각에 의해 노출된 게이트 폴리실리콘 막의 측면 부분(222a)을 포함하여 상기 식각된 소자분리막(210) 부분 및 상기 게이트의 전면에 셀 스페이서용 절연막(250)을 형성한다.Preferably, the insulating layer 250 for the cell spacer is formed on the etched device isolation layer 210 and the entire surface of the gate including the side portion 222a of the gate polysilicon layer exposed by the etching of the device isolation layer 210. Form.

그런다음, 상기 마스크 패턴을 제거한 상태에서 상기 셀 스페이서용 절연막(250)을 포함하여 상기 주변 지역(202)의 게이트 스페이서용 제2절연막(240) 상에 층간절연막(260)을 형성한다.Then, the interlayer insulating film 260 is formed on the second insulating film 240 for the gate spacer in the peripheral region 202 including the cell spacer insulating film 250 in a state where the mask pattern is removed.

도 2f를 참조하면, 상기 셀 지역(201)의 층간절연막(260)을 식각하여 콘택 영역을 한정하는 콘택홀을 형성한다. 이때, 상기 셀 스페이서용 절연막(250) 부분도 같이 식각되어져 콘택홀의 저면 부분을 완전히 노출시킨다.Referring to FIG. 2F, the interlayer insulating layer 260 of the cell region 201 is etched to form a contact hole defining a contact region. At this time, the cell spacer insulating layer 250 is also etched to expose the bottom portion of the contact hole completely.

그리고, 상기 셀 스페이서용 절연막(250)은 상기 소자분리막의 식각 공정에 의해 노출된 게이트 폴리실리콘막의 측면(222a) 부분을 포함하여 상기 게이트 스페이서용 제1절연막(230) 상에 스페이서 형태로 잔류하게 된다.The cell spacer insulating layer 250 may include a portion of the side surface 222a of the gate polysilicon layer exposed by the etching process of the device isolation layer to remain on the first insulating layer 230 for the gate spacer in the form of a spacer. do.

그런다음, 상기 콘택홀을 형성하기 위한 식각 공정시 발생된 잔류물을 제거하기 위한 세정 공정을 수행한다.Then, a cleaning process is performed to remove residues generated during the etching process for forming the contact hole.

종래의 기술에서는 상기 세정 공정시 폴리실리콘막의 측면(222a) 부분과 접하는 소자분리막 부분이 소실되는 현상이 나타났는데, 본 발명에서는 상기 폴리실리콘막의 측면(222a)에 질화막의 셀 스페이서용 절연막(250)이 보호하고 있으므로, 이로 인해, 상기 소자분리막이 소실되는 현상은 나타나지 않는다.In the related art, a phenomenon in which the device isolation layer portion in contact with the side surface 222a of the polysilicon film is lost during the cleaning process has been lost. Because of this protection, the phenomenon in which the device isolation film disappears does not appear.

다음으로, 상기 셀 지역의 콘택홀을 포함하여 상기 게이트(120)를 덮도록 콘택용 도전막을 증착한 후, 상기 도전막을 식각하여 상기 셀 지역의 콘택홀 내에 본 발명의 실시예에 따른 콘택(280)을 형성한다.Next, after the contact conductive film is deposited to cover the gate 120 including the contact hole of the cell region, the conductive layer is etched to etch the contact 280 according to an embodiment of the present invention into the contact hole of the cell region. ).

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 랜딩플러그콘택 형성방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for forming a landing plug contact of a semiconductor device according to the related art.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 형성방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views of processes for describing a method of forming a contact in a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200: 반도체기판 210: 소자분리막200: semiconductor substrate 210: device isolation film

220: 게이트 230: 게이트 스페이서용 제1절연막220: gate 230: first insulating film for the gate spacer

240: 게이트 스페이서용 제2절연막 250: 셀 스페이서용 절연막240: second insulating film for gate spacer 250: insulating film for cell spacer

260: 층간절연막 290: 콘택260: interlayer insulating film 290: contact

Claims (15)

활성영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 활성영역 내에 홈을 형성하는 단계;Forming a groove in the active region of the semiconductor substrate having an isolation layer defining an active region; 상기 홈이 형성된 반도체기판 상부에 도전 패턴을 형성하는 단계;Forming a conductive pattern on the semiconductor substrate on which the groove is formed; 상기 도전 패턴을 포함하여 반도체기판의 표면 상부에 스페이서용 제1절연막과 스페이서용 제2절연막을 순차적으로 형성하는 단계;Sequentially forming a first insulating layer for spacers and a second insulating layer for spacers on the surface of the semiconductor substrate including the conductive pattern; 상기 스페이서용 제2절연막을 제거하는 단계;Removing the second insulating layer for the spacer; 상기 스페이서용 제2절연막 제거시 노출된 스페이서용 제1절연막이 상기 도전 패턴의 양측벽에 스페이서 형태로 잔류하도록 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계;The first insulating layer for the spacer is etched so that the exposed first insulating layer for spacers remains on both sidewalls of the conductive pattern in the form of a spacer, and the device isolation layer and the semiconductor portion between the conductive patterns are etched. Etching the substrate portion to a predetermined depth; 상기 스페이서 형태의 제1절연막 및 식각된 소자분리막 부분을 포함한 반도체기판의 표면 상부에 스페이서용 제3절연막을 형성하는 단계;Forming a third insulating layer for a spacer on an upper surface of the semiconductor substrate including the spacer-type first insulating layer and an etched device isolation layer; 상기 스페이서용 제3절연막 상부에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the third insulating film for the spacer; 상기 층간절연막 및 상기 스페이서용 제3절연막을 식각하여 콘택홀을 형성하는 단계; 및Etching the interlayer insulating layer and the third insulating layer for spacers to form contact holes; And 상기 콘택홀 내에 도전막을 매립하는 단계;Filling a conductive film in the contact hole; 를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.Method for forming a contact of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법. And forming a recess in the device isolation layer in the forming of the groove. 제 1 항에 있어서,The method of claim 1, 상기 도전 패턴은 게이트로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the conductive pattern is formed of a gate. 제 1 항에 있어서,The method of claim 1, 상기 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the first insulating film for spacers is formed of a nitride film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the second insulating film for spacers is formed of an oxide film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, 상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.The etching of the first insulating layer for the spacer and etching the device isolation layer portion and the semiconductor substrate portion between the conductive patterns at a predetermined depth may include etching the device isolation layer portion deeper than the semiconductor substrate portion. Method for forming a contact of the device. 제 1 항에 있어서,The method of claim 1, 상기 스페이서용 제1절연막을 식각함과 아울러 상기 도전 패턴들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 스페이서용 제3절연막을 형성하는 단계 전,After etching the first insulating layer for the spacer and etching the device isolation layer and the semiconductor substrate portion between the conductive patterns to a predetermined depth, before forming the third insulating layer for the spacer, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And performing wet etching on a semiconductor substrate including the etched device isolation layer. 제 1 항에 있어서,The method of claim 1, 상기 스페이서용 제3절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the third insulating film for spacers is formed of a nitride film. 셀 지역 및 주변 지역으로 구획되며, 상기 각 지역에 활성 영역을 한정하는 소자분리막이 구비된 반도체기판의 상기 셀 지역의 활성영역 내에 홈을 형성하는 단계;Forming a groove in an active region of the cell region of the semiconductor substrate, the semiconductor substrate being divided into a cell region and a peripheral region and having an isolation layer defining an active region in each region; 상기 홈을 포함하여 상기 반도체기판 상부에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate including the groove; 상기 게이트가 형성된 반도체기판의 표면 상부에 게이트 스페이서용 제1절연막과 게이트 스페이서용 제2절연막을 순차적으로 형성하는 단계;Sequentially forming a first insulating film for a gate spacer and a second insulating film for a gate spacer on an upper surface of the semiconductor substrate on which the gate is formed; 상기 셀 지역의 게이트 스페이서용 제2절연막을 제거하는 단계;Removing the second insulating layer for the gate spacer in the cell region; 상기 셀 지역의 게이트 스페이서용 제2절연막 제거시 노출된 게이트 스페이서용 제1절연막이 상기 게이트의 양측벽에 스페이서 형태로 잔류하도록 상기 셀 지역의 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 셀 지역 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계;When the second insulating layer for the gate spacer of the cell region is removed, the first insulating layer for the gate spacer of the cell region is etched so that the exposed first insulating layer for the gate spacer remains on both side walls of the gate in the form of a spacer. Etching the device isolation layer portion and the semiconductor substrate portion between the gates to a predetermined depth; 상기 스페이서 형태의 게이트 스페이서용 제1절연막 및 식각된 소자분리막 부분을 포함한 셀 지역의 반도체기판 표면 상부에 셀 스페이서용 절연막을 형성하는 단계;Forming an insulating film for the cell spacer on the surface of the semiconductor substrate in the cell region including the spacer-type first insulating film for the gate spacer and an etched device isolation layer; 상기 셀 스페이서용 절연막을 포함하여 상기 주변 지역의 게이트 스페이서용 제2절연막 상부에 층간절연막을 형성하는 단계; Forming an interlayer insulating film on the gate insulating second insulating film including the cell spacer insulating film; 상기 셀 지역의 층간절연막 및 상기 셀 스페이서용 절연막을 식각하여 콘택홀을 형성하는 단계; 및Forming a contact hole by etching the interlayer insulating film and the cell spacer insulating film in the cell region; And 상기 콘택홀 내에 도전막을 매립하는 단계;Filling a conductive film in the contact hole; 를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.Method for forming a contact of a semiconductor device comprising a. 제 9 항에 있어서,The method of claim 9, 상기 홈을 형성하는 단계에서 상기 소자분리막 부분을 리세스하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법. And forming a recess in the device isolation layer in the forming of the groove. 제 9 항에 있어서,The method of claim 9, 상기 게이트 스페이서용 제1절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the first insulating film for the gate spacer is formed of a nitride film. 제 9 항에 있어서,The method of claim 9, 상기 게이트 스페이서용 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the second insulating film for the gate spacer is formed of an oxide film. 제 9 항에 있어서,The method of claim 9, 상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계는, Etching the first insulating layer for the gate spacer and etching the device isolation layer portion and the semiconductor substrate portion between the gates to a predetermined depth may include: 상기 소자분리막 부분이 반도체기판 부분 보다 더 깊게 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And forming the device isolation film portion to be etched deeper than the semiconductor substrate portion. 제 9 항에 있어서,The method of claim 9, 상기 게이트 스페이서용 제1절연막을 식각함과 아울러 상기 게이트들 사이의 소자분리막 부분 및 반도체기판 부분을 일정 깊이 식각하는 단계 후, 상기 셀 스페이서용 절연막을 형성하는 단계 전,After etching the first insulating film for the gate spacer and etching the device isolation film portion and the semiconductor substrate portion between the gates to a predetermined depth, before forming the insulating film for the cell spacer, 상기 식각된 소자분리막을 포함하여 반도체기판에 습식 식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And performing wet etching on a semiconductor substrate including the etched device isolation layer. 제 9 항에 있어서,The method of claim 9, 상기 셀 스페이서용 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.And the insulating film for cell spacers is formed of a nitride film.
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