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KR100941861B1 - Patterning method of semiconductor device - Google Patents

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KR100941861B1
KR100941861B1 KR1020080029589A KR20080029589A KR100941861B1 KR 100941861 B1 KR100941861 B1 KR 100941861B1 KR 1020080029589 A KR1020080029589 A KR 1020080029589A KR 20080029589 A KR20080029589 A KR 20080029589A KR 100941861 B1 KR100941861 B1 KR 100941861B1
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Abstract

본 발명은 반도체 기판 상에 하드 마스크막을 형성하는 단계, 하드 마스크막의 상부에 파티션막을 형성하는 단계, 파티션막을 패터닝하여 파티션 패턴을 형성하는 단계, 파티션 패턴의 측벽에 스페이서 패턴을 형성하는 단계, 파티션 패턴을 제거하는 단계, 스페이서 패턴들 사이의 영역들 중 하나 이상의 영역에 보조 패턴을 형성하는 단계, 스페이서 패턴 및 보조 패턴에 따라 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.The present invention provides a method of forming a hard mask film on a semiconductor substrate, forming a partition film on top of the hard mask film, patterning a partition film to form a partition pattern, forming a spacer pattern on sidewalls of the partition pattern, and partition pattern. Removing the step of forming the auxiliary pattern in at least one of the regions between the spacer patterns, and patterning the hard mask layer according to the spacer pattern and the auxiliary pattern.

SPT, 파티션, 스페이서, 포토레지스트막, 노광 SPT, partition, spacer, photoresist film, exposure

Description

반도체 소자의 패터닝 방법{Patterning method of semiconductor device}Patterning method of semiconductor device

본 발명은 반도체 소자의 패터닝 방법에 관한 것으로, 특히 스페이서를 이용하여 폭이 서로 다른 라인의 패턴들을 형성하는 공정 시 정렬 오차를 감소시킬 수 있는 반도체 소자의 패터닝 방법에 관한 것이다.The present invention relates to a method of patterning a semiconductor device, and more particularly, to a patterning method of a semiconductor device capable of reducing alignment errors in a process of forming patterns of lines having different widths using spacers.

반도체 소자는 다수개의 패턴들을 포함한다. 구체적으로, 반도체 소자는 다수개의 게이트 라인들 또는 금속배선들을 포함한다. 이러한 다수개의 패턴들은 반도체 소자의 집적도가 증가할수록 폭 및 간격을 좁게 형성해야 한다. 하지만, 포토레지스트막에 노광영역을 형성하기 위한 노광 공정 시, 광원의 해상도 한계로 인하여 좁은 폭의 노광영역을 형성하는 데에 한계가 있다. 이를 해결하기 위하여, 파티션(partition) 패턴들을 형성한 후, 파티션 패턴들의 측벽에 스페이서를 형성하고 스페이서 패턴에 따라 하드 마스크막을 패터닝하는 SPT(spacer patterning technology) 공정 기술이 개발되고 있다.The semiconductor device includes a plurality of patterns. In detail, the semiconductor device includes a plurality of gate lines or metal lines. Such a plurality of patterns should have a narrower width and spacing as the degree of integration of semiconductor devices increases. However, in the exposure process for forming the exposure area in the photoresist film, there is a limit in forming a narrow exposure area due to the resolution limitation of the light source. In order to solve this problem, a spacer patterning technology (SPT) process technology for forming a partition pattern, forming a spacer on sidewalls of the partition patterns, and patterning a hard mask layer according to the spacer pattern has been developed.

SPT 공정을 적용하여 플래시 소자를 형성하는 경우를 예를 들어 설명하면 다 음과 같다. 플래시 소자는 다수개의 워드라인(word line)들 및 셀렉트 라인(select line)들을 포함한다. 일반적으로 셀렉트 라인은 워드라인에 인가되는 전압보다 높은 전압을 사용하기 때문에 더 넓은 폭으로 형성한다. 이를 위하여, 워드라인의 패터닝 용도로 스페이서 패턴을 형성하고, 셀렉트 라인의 패터닝 용도로 포토레지스트 패턴을 형성할 수 있다. 그리고, 스페이서 패턴 및 포토레지스트 패턴에 따라 식각 공정을 실시하여 하드 마스크 패턴을 형성할 수 있다. 하지만, 포토레지스트 패턴만으로 셀렉트 라인용 마스크 패턴을 형성할 경우, 식각 공정 시 스페이서 패턴과 포토레지스트 패턴 간의 식각 선택비 차이로 인하여 포토레지스트 패턴의 일부가 식각 되어 패턴이 불균일하게 형성될 수 있다.For example, the flash device is formed by applying the SPT process. The flash device includes a plurality of word lines and select lines. In general, the select line is formed to have a wider width because the select line uses a voltage higher than that applied to the word line. To this end, a spacer pattern may be formed for patterning a word line, and a photoresist pattern may be formed for patterning a select line. The hard mask pattern may be formed by performing an etching process according to the spacer pattern and the photoresist pattern. However, when the mask pattern for the select line is formed using only the photoresist pattern, a portion of the photoresist pattern may be etched due to the difference in the etching selectivity between the spacer pattern and the photoresist pattern during the etching process, thereby forming a non-uniform pattern.

본 발명이 해결하고자 하는 과제는, 스페이서 패턴의 사이에 포토레지스트 패턴을 채워 스페이서 패턴과 포토레지스트 패턴을 하나의 마스크 패턴으로 사용함으로써 형성하고자 하는 패턴의 정렬 오차를 감소시킬 수 있다. An object of the present invention is to fill the photoresist pattern between the spacer pattern to reduce the alignment error of the pattern to be formed by using the spacer pattern and the photoresist pattern as a mask pattern.

본 발명의 제1 실시 예에 따른 반도체 소자의 패터닝 방법은, 반도체 기판 상에 하드 마스크막을 형성한다. 하드 마스크막의 상부에 파티션막을 형성한다. 파티션막을 패터닝하여 파티션 패턴을 형성한다. 파티션 패턴의 측벽에 스페이서 패턴을 형성한다. 파티션 패턴을 제거한다. 스페이서 패턴들 사이의 영역들 중 하나 이상의 영역에 보조 패턴을 형성한다. 스페이서 패턴 및 보조 패턴에 따라 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.In the method for patterning a semiconductor device according to the first embodiment of the present invention, a hard mask film is formed on a semiconductor substrate. A partition film is formed on the hard mask film. The partition film is patterned to form a partition pattern. A spacer pattern is formed on sidewalls of the partition pattern. Remove the partition pattern. An auxiliary pattern is formed in at least one of the regions between the spacer patterns. The semiconductor device is patterned by a method of patterning a hard mask film according to a spacer pattern and an auxiliary pattern.

보조 패턴은 포토레지스트막으로 형성하며, 하드 마스크막과 파티션막의 사이에 식각 정지막을 형성하는 단계를 더 포함한다. The auxiliary pattern is formed of a photoresist film, and further includes forming an etch stop film between the hard mask film and the partition film.

파티션 패턴은 실리콘 산화막으로 형성하며, 스페이서막은 폴리실리콘막으로 형성한다. The partition pattern is formed of a silicon oxide film, and the spacer film is formed of a polysilicon film.

본 발명의 제2 실시 예에 따른 반도체 소자의 패터닝 방법은, 반도체 기판 상에 하드 마스크막을 형성한다. 하드 마스크막의 제1 영역 상에 제1 파티션 패턴을 형성하고, 제2 영역 상에 제2 파티션 패턴을 형성한다. 제1 및 제2 파티션 패턴 의 측벽에 스페이서 패턴을 형성한다. 제1 및 제2 파티션 패턴을 제거한다. 제2 영역 중 제2 파티션 패턴이 제거된 영역에 보조 패턴을 형성한다. 스페이서 패턴 및 보조 패턴에 따라 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.In the method for patterning a semiconductor device according to the second embodiment of the present invention, a hard mask film is formed on a semiconductor substrate. A first partition pattern is formed on the first region of the hard mask film, and a second partition pattern is formed on the second region. Spacer patterns are formed on sidewalls of the first and second partition patterns. Remove the first and second partition patterns. An auxiliary pattern is formed in a region from which the second partition pattern is removed from the second region. The semiconductor device is patterned by a method of patterning a hard mask film according to a spacer pattern and an auxiliary pattern.

제2 파티션 패턴의 폭은 제1 파티션 패턴의 폭보다 넓으며, 제1 파티션 패턴 및 제2 파티션 패턴을 형성하는 단계 이전에, 하드 마스크막의 상부에 식각 정지막을 형성하는 단계를 더 포함한다. 식각 정지막은 실리콘 질화막으로 형성한다.The width of the second partition pattern is wider than the width of the first partition pattern, and before forming the first partition pattern and the second partition pattern, the method further includes forming an etch stop layer on the hard mask layer. The etch stop film is formed of a silicon nitride film.

보조 패턴을 형성하는 단계는, 스페이서 패턴 및 하드 마스크막의 상부에 보조막을 형성한다. 제2 파티션 패턴이 제거된 영역의 내부에만 보조막이 잔류하도록 패터닝 하는 단계를 포함한다. 보조막은 포토레지스트막으로 형성한다.In the forming of the auxiliary pattern, an auxiliary layer is formed on the spacer pattern and the hard mask layer. And patterning the auxiliary layer to remain only inside the region from which the second partition pattern is removed. The auxiliary film is formed of a photoresist film.

하드 마스크막은 실리콘 산화막 및 폴리실리콘막을 순차적으로 적층하여 형성한다.The hard mask film is formed by sequentially stacking a silicon oxide film and a polysilicon film.

하드 마스크막을 패터닝하는 단계는, 스페이서 패턴 및 보조 패턴에 따라 폴리실리콘막을 패터닝한다. 패터닝된 폴리실리콘막의 양 끝단을 각각 격리시킨다. 패터닝된 폴리실리콘막의 패턴에 따라 실리콘 산화막을 패터닝하는 단계를 포함한다. In the patterning of the hard mask layer, the polysilicon layer is patterned according to the spacer pattern and the auxiliary pattern. Both ends of the patterned polysilicon film are respectively isolated. Patterning the silicon oxide film according to the pattern of the patterned polysilicon film.

스페이서 패턴을 형성하는 단계는, 제1 및 제2 파티션 패턴과 하드 마스크막의 표면을 따라 스페이서막을 형성한다. 제1 및 제2 파티션 패턴의 측벽에 스페이서막이 잔류하도록 식각 공정을 실시하는 단계를 포함한다. 이때, 식각 공정은 전면식각 공정으로 실시하며, 제1 및 제2 파티션 패턴을 제거하는 단계는 습식 식각 공정으로 실시한다. In the forming of the spacer pattern, a spacer layer is formed along the surfaces of the first and second partition patterns and the hard mask layer. And etching the spacer film on the sidewalls of the first and second partition patterns. In this case, the etching process is performed by the front etching process, and the step of removing the first and second partition patterns is performed by the wet etching process.

본 발명의 제3 실시 예에 따른 반도체 소자의 패터닝 방법은, 반도체 기판 상에 하드 마스크막을 형성한다. 하드 마스크막의 상부에 파티션막을 형성한다. 파티션막을 패터닝하여 파티션 패턴을 형성한다. 파티션 패턴의 측벽에 스페이서 패턴을 형성한다. 파티션 패턴을 제거하되, 하나 이상의 파티션 패턴은 잔류시킨다. 스페이서 패턴 및 잔류된 파티션 패턴에 따라 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다.In the method for patterning a semiconductor device according to the third exemplary embodiment of the present invention, a hard mask film is formed on a semiconductor substrate. A partition film is formed on the hard mask film. The partition film is patterned to form a partition pattern. A spacer pattern is formed on sidewalls of the partition pattern. Remove the partition pattern, but leave at least one partition pattern. Patterning the hard mask film according to the spacer pattern and the remaining partition pattern.

하나 이상의 파티션 패턴은 잔류시키는 단계는, 파티션 패턴, 스페이서 패턴 및 하드 마스크막의 상부에 포토레지스트막을 형성한다. 포토레지스트막을 패터닝 하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 노출된 파티션 패턴을 제거하는 단계를 포함한다. In one or more of the partition patterns, the photoresist layer is formed on the partition pattern, the spacer pattern, and the hard mask layer. The photoresist film is patterned to form a photoresist pattern. Removing the exposed partition pattern according to the photoresist pattern.

본 발명의 제4 실시 예에 따른 반도체 소자의 패터닝 방법은, 반도체 기판 상에 하드 마스크막을 형성한다. 하드 마스크막의 제1 영역 상에 제1 파티션 패턴을 형성하고, 제2 영역 상에 제2 파티션 패턴을 형성한다. 제1 및 제2 파티션 패턴의 측벽에 스페이서 패턴을 형성한다. 제1 파티션 패턴은 제거하고 제2 파티션 패턴은 잔류시킨다. 스페이서 패턴 및 제2 파티션 패턴에 따라 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법으로 이루어진다. In the method for patterning a semiconductor device according to the fourth embodiment of the present invention, a hard mask film is formed on a semiconductor substrate. A first partition pattern is formed on the first region of the hard mask film, and a second partition pattern is formed on the second region. Spacer patterns are formed on sidewalls of the first and second partition patterns. The first partition pattern is removed and the second partition pattern remains. The patterning method of the semiconductor device comprises the step of patterning the hard mask film according to the spacer pattern and the second partition pattern.

제2 파티션 패턴의 폭은 제1 파티션 패턴의 폭보다 넓으며, 제1 파티션 패턴은 제거하고 상기 제2 파티션 패턴은 잔류시키는 단계는, 제1 파티션 패턴, 제2 파티션 패턴, 스페이서 패턴 및 하드 마스크막의 상부에 포토레지스트막을 형성한다. 제2 파티션 패턴이 노출되지 않도록 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 제1 파티션 패턴을 제거하는 단계를 포함한다.The width of the second partition pattern is wider than the width of the first partition pattern, and removing the first partition pattern and leaving the second partition pattern includes: a first partition pattern, a second partition pattern, a spacer pattern, and a hard mask. A photoresist film is formed on top of the film. A photoresist pattern is formed by patterning the photoresist film so that the second partition pattern is not exposed. Removing the first partition pattern according to the photoresist pattern.

본 발명은, 스페이서 패턴의 사이에 포토레지스트 패턴을 채워 스페이서 패턴과 포토레지스트 패턴을 하나의 마스크 패턴으로 사용함으로써 형성하고자 하는 패턴의 정렬 오차를 감소시킬 수 있다. 이에 따라, 반도체 소자의 패턴 간의 브릿지(bridge) 현상을 감소시킬 수 있으며, 신뢰도를 개선할 수 있다.The present invention can reduce the alignment error of the pattern to be formed by filling the photoresist pattern between the spacer pattern and using the spacer pattern and the photoresist pattern as one mask pattern. Accordingly, the bridge phenomenon between the patterns of the semiconductor device can be reduced, and the reliability can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1j는 본 발명의 일 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이고, 도 2a 내지 도 2j는 본 발명의 일 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 평면도이다.1A to 1J are cross-sectional views illustrating a method of patterning a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2J are plan views illustrating a method of patterning a semiconductor device according to an embodiment of the present invention. to be.

도 1a 및 도 2a를 참조하면, 식각 대상막(102)이 형성된 반도체 기판(100)이 제공된다. 식각 대상막(102)은 예를 들면 적층된 게이트막이거나, 절연막 또는 도전막 일 수도 있다. 이어서, 식각 대상막(102)의 상부에 하드 마스크막(HM), 식각 정지막(108) 및 파티션(partition)막(PT)을 형성한다. 하드 마스크막(HM)은 식각 대상막(102)의 두께에 따라 단일막 또는 적층막으로 형성할 수 있다. 예를 들면, 하드 마스크막(HM)은 제1 하드 마스크막(104) 및 제2 하드 마스크막(106)을 적층하여 형성할 수 있다. 제1 하드 마스크막(104)은 실리콘 산화막(silicon oxide layer)으로 형성할 수 있다. 제2 하드 마스크막(106)은 폴리실리콘(poly-silicon)막으로 형성할 수 있다. 식각 정지막(108)은 실리콘 질화막(silicon nitride layer)으로 형성할 수 있다. 파티션막(PT)은 제1 파티션막(110) 및 제2 파티션막(112)을 적층하여 형성할 수 있다. 제1 파티션막(110)은 실리콘 산화막으로 형성할 수 있으며, 제2 파티션막(112)은 폴리실리콘막으로 형성할 수 있다. 1A and 2A, a semiconductor substrate 100 on which an etching target layer 102 is formed is provided. The etching target layer 102 may be, for example, a stacked gate layer, an insulating layer, or a conductive layer. Subsequently, a hard mask layer HM, an etch stop layer 108, and a partition layer PT are formed on the etching target layer 102. The hard mask layer HM may be formed as a single layer or a stacked layer according to the thickness of the etching target layer 102. For example, the hard mask film HM may be formed by stacking the first hard mask film 104 and the second hard mask film 106. The first hard mask layer 104 may be formed of a silicon oxide layer. The second hard mask layer 106 may be formed of a polysilicon layer. The etch stop layer 108 may be formed of a silicon nitride layer. The partition film PT may be formed by stacking the first partition film 110 and the second partition film 112. The first partition film 110 may be formed of a silicon oxide film, and the second partition film 112 may be formed of a polysilicon film.

제1 포토레지스트 패턴(114)은 형성하고자 하는 패턴에 따라 서로 다른 폭으로 형성할 수 있다. 예를 들면, 워드라인(word line)이 형성될 영역에는 제1 폭을 갖는 제1 포토레지스트 패턴(114a)을 형성하고, 셀렉트 라인(select line)이 형성될 영역에는 제1 폭보다 넓은 제2 폭을 갖는 제1 포토레지스트 패턴(114b)을 형성한다.The first photoresist pattern 114 may be formed in different widths according to the pattern to be formed. For example, a first photoresist pattern 114a having a first width is formed in a region where a word line is to be formed, and a second wider than the first width in a region where a select line is to be formed. A first photoresist pattern 114b having a width is formed.

도 1b 및 도 2b를 참조하면, 제1 포토레지스트 패턴(도 1a의 114)에 따라 제2 파티션막(도 1a의 112) 및 제1 파티션막(도 1a의 110)을 순차적으로 패터닝한다. 구체적으로 설명하면, 제1 포토레지스트 패턴(114)에 따라 제2 파티션막(112)을 패터닝하고, 제1 포토레지스트 패턴(114)을 제거한다. 이어서, 패터닝된 제2 파티션 막(112)에 따라 제1 파티션막(110)을 패터닝하여 파티션 패턴(110a)을 형성한다. 예를 들면, 최종 형성할 패턴 중 폭이 좁은 패턴을 형성할 영역을 제1 영역이라 하고, 폭이 넓은 패턴을 형성할 영역을 제2 영역이라 할 경우, 제1 영역의 파티션 패턴(110a)은 제2 영역의 파티션 패턴(110a)의 폭보다 좁게 형성하는 것이 바람직하다. 1B and 2B, the second partition film 112 of FIG. 1A and the first partition film 110 of FIG. 1A are sequentially patterned according to the first photoresist pattern 114 of FIG. 1A. In detail, the second partition film 112 is patterned according to the first photoresist pattern 114, and the first photoresist pattern 114 is removed. Subsequently, the first partition layer 110 is patterned according to the patterned second partition layer 112 to form a partition pattern 110a. For example, when the region to form the narrow pattern among the patterns to be finally formed is called the first region, and the region to form the wide pattern is called the second region, the partition pattern 110a of the first region is The width of the partition pattern 110a in the second region is preferably smaller.

도 1c 및 도 2c를 참조하면, 파티션 패턴(116) 및 식각 정지막(108)의 표면을 따라 스페이서막(116)을 형성한다. 스페이서막(116)은 후속 식각 공정시 하드 마스크막으로 사용하기 위하여 폴리실리콘막으로 형성하는 것이 바람직하다. 이때, 스페이서막(116)은 파티션 패턴(110a)의 사이에서 오목한 형태가 되도록 두께를 조절하여 형성한다.1C and 2C, a spacer layer 116 is formed along the surfaces of the partition pattern 116 and the etch stop layer 108. The spacer film 116 is preferably formed of a polysilicon film for use as a hard mask film in a subsequent etching process. In this case, the spacer layer 116 is formed by adjusting the thickness of the spacer layer 116 so as to be concave between the partition patterns 110a.

도 1d 및 도 2d를 참조하면, 파티션 패턴(110a)의 측벽에 스페이서 패턴(116a)이 잔류하도록 전면식각 공정을 실시한다. 구체적으로 설명하면, 전면식각 공정은 이방성의 건식식각 공정으로 실시하는 것이 바람직하다. 이때, 파티션 패턴(110a)이 드러나도록 전면식각 공정을 실시하는데, 두께차이로 인해 파티션 패턴(110a)의 측벽에 스페이서 패턴(116a)이 잔류된다. 1D and 2D, a front surface etching process is performed such that the spacer pattern 116a remains on the sidewall of the partition pattern 110a. Specifically, it is preferable to perform the entire surface etching process by the anisotropic dry etching process. In this case, the entire surface etching process is performed so that the partition pattern 110a is exposed, and the spacer pattern 116a remains on the sidewall of the partition pattern 110a due to the thickness difference.

도 1e 및 도 2e를 참조하면, 파티션 패턴(도 1d의 110a)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 습식식각 공정으로 실시하는 것이 바람직하다. 습식식각 공정은 식각 정지막(108) 및 스페이서 패턴(116a)보다 파티션 패턴(110a)의 식각속도가 더 빠른 식각 조건으로 실시하는 것이 바람직하다. 이에 따라, 식각 정지막(108)의 하부에 형성된 제2 하드 마스크막(106)은 식각 손상을 입지 않으면 서 파티션 패턴(110a)만 선택적으로 제거할 수 있다. 파티션 패턴(110a)이 제거되면 식각 정지막(108)의 상부에는 스페이서 패턴(116a)만 잔류하는데, 각각의 스페이서 패턴(116a)들은 직사각형(또는, 패턴에 따라 다각형)의 형태가 된다. 1E and 2E, an etching process for removing the partition pattern 110a of FIG. 1D is performed. It is preferable to perform an etching process by a wet etching process. The wet etching process may be performed under an etching condition in which the etching rate of the partition pattern 110a is faster than that of the etch stop layer 108 and the spacer pattern 116a. Accordingly, the second hard mask layer 106 formed under the etch stop layer 108 may selectively remove only the partition pattern 110a without being damaged by etching. When the partition pattern 110a is removed, only the spacer pattern 116a remains on the etch stop layer 108. Each of the spacer patterns 116a is in the form of a rectangle (or a polygon according to the pattern).

도 1f 및 도 2f를 참조하면, 스페이서 패턴(116a) 중에서 폭이 넓은 게이트 라인을 형성할 영역의 스페이서 패턴(116a)의 내부에 보조 패턴(118)을 형성한다. 보조 패턴(118)은 포토레지스트막으로 형성할 수 있다. 예를 들면, 셀렉트 라인(select line)이 형성될 영역의 스페이서 패턴(116a)의 내부에 포토레지스트막을 형성한다. 구체적으로 설명하면 다음과 같다.1F and 2F, an auxiliary pattern 118 is formed inside the spacer pattern 116a in a region where a wide gate line is to be formed among the spacer patterns 116a. The auxiliary pattern 118 may be formed of a photoresist film. For example, a photoresist film is formed in the spacer pattern 116a in the region where the select line is to be formed. Specifically, it is as follows.

스페이서 패턴(116a) 및 식각 정지막(108)의 상부에 포토레지스트막을 형성한다. 포토레지스트막의 두께는 스페이서 패턴(116a)의 수직 두께보다 낮거나 높게 형성할 수 있지만, 바람직하게는 동일한 두께로 형성한다. 이어서, 노광(exposure) 및 현상(develop) 공정을 실시하여 셀렉트 라인이 형성될 영역의 스페이서 패턴(116a) 내부에 포토레지스트막의 일부를 잔류시킨다. 특히, 포토레지스트 패턴을 형성하는 노광 공정 시, 스페이서 패턴(116a)에 의하여 폭(width)에 대한 마진(margin)을 확보할 수 있다. 즉, 보조 패턴(118)은 스페이서 패턴(116a)의 내부 폭과 외부 폭의 범위 내에서 형성할 수 있다.A photoresist layer is formed on the spacer pattern 116a and the etch stop layer 108. Although the thickness of the photoresist film may be lower or higher than the vertical thickness of the spacer pattern 116a, the thickness of the photoresist film is preferably the same. Subsequently, an exposure and a development process are performed to leave a part of the photoresist film inside the spacer pattern 116a in the region where the select line is to be formed. In particular, in the exposure process of forming the photoresist pattern, a margin with respect to the width may be secured by the spacer pattern 116a. That is, the auxiliary pattern 118 may be formed within a range of an inner width and an outer width of the spacer pattern 116a.

도 1g 및 도 2g를 참조하면, 스페이서 패턴(도 1f의 116a) 및 보조 패턴(도 1f의 118)에 따라 식각 정지막(도 1f의 108) 및 제2 하드 마스크막(도 1f의 106)을 패터닝하여 제2 하드 마스크 패턴(106a)을 형성한다. 잔류하는 스페이서 패턴(116a), 보조 패턴(118) 및 식각 정지막(108)을 제거한다.1G and 2G, an etch stop film (108 in FIG. 1F) and a second hard mask film (106 in FIG. 1F) may be formed according to a spacer pattern (116a in FIG. 1F) and an auxiliary pattern (118 in FIG. 1F). Patterning is performed to form a second hard mask pattern 106a. The remaining spacer pattern 116a, the auxiliary pattern 118, and the etch stop layer 108 are removed.

제2 하드 마스크 패턴(106b) 중에서 워드라인 영역의 패턴은 스페이서 패턴(116a)에 따라 형성되고, 셀렉트 라인 영역의 패턴은 스페이서 패턴(116a)과 보조 패턴(118)에 따라 형성된다. 이로써, 서로 다른 폭을 갖는 제2 하드 마스크 패턴(106a)을 형성할 수 있다. 특히, 셀렉트 라인 영역의 제2 하드 마스크 패턴(106c)은 스페이서 패턴(116a)과 보조 패턴(118)을 마스크로 하여 형성되므로, 식각 공정 시 정렬 오차의 발생을 방지할 수 있다. 이는, 보조 패턴(118)의 둘레에 형성된 스페이서 패턴(116a)에 의해 정렬 오차를 방지할 수 있는 것이다. The pattern of the word line region of the second hard mask pattern 106b is formed according to the spacer pattern 116a, and the pattern of the select line region is formed of the spacer pattern 116a and the auxiliary pattern 118. As a result, the second hard mask patterns 106a having different widths may be formed. In particular, since the second hard mask pattern 106c of the select line region is formed by using the spacer pattern 116a and the auxiliary pattern 118 as a mask, an alignment error may be prevented during the etching process. This is to prevent the alignment error by the spacer pattern 116a formed around the auxiliary pattern 118.

도 1h 및 도 2h를 참조하면, 다수개의 직사각형(또는, 다각형)으로 이루어진 제2 하드 마스크 패턴(106a)을 각각 격리시키기 위하여 제2 하드 마스크 패턴(106a) 및 제1 하드 마스크막(104)의 상부에 제2 포토레지스트 패턴(120)을 형성한다. 구체적으로 설명하면, 제2 하드 마스크 패턴(106a)이 스페이서 패턴(도 1f의 116a) 및 보조 패턴(도 1f의 118)에 따라 형성되었으므로 양 끝단이 연결되어 있다. 이에 따라, 제2 하드 마스크 패턴(106a) 및 제1 하드 마스크막(104)의 상부에 제2 포토레지스트막을 형성하고, 격리시킬 영역의 제2 포토레지스트막을 제거하여 제2 포토레지스트 패턴(120)을 형성한다.1H and 2H, the second hard mask pattern 106a and the first hard mask layer 104 may be formed to isolate the second hard mask pattern 106a formed of a plurality of rectangles (or polygons), respectively. The second photoresist pattern 120 is formed on the top. Specifically, since the second hard mask pattern 106a is formed according to the spacer pattern 116a of FIG. 1F and the auxiliary pattern 118 of FIG. 1F, both ends are connected to each other. Accordingly, a second photoresist film is formed on the second hard mask pattern 106a and the first hard mask film 104, and the second photoresist film of the region to be isolated is removed to form the second photoresist pattern 120. To form.

도 1i 및 도 2i를 참조하면, 제2 포토레지스트 패턴(도 1h의 120)에 따라 노출된 제2 하드 마스크 패턴(도 2h의 106a)의 일부를 제거하기 위한 식각 공정을 실시한다. 이어서, 제2 포토레지스트 패턴(120)을 제거하고, 제2 하드 마스크 패턴(106a)에 따라 식각 공정을 실시하여 제1 하드 마스크 패턴(104a)을 형성한다.1I and 2I, an etching process is performed to remove a portion of the second hard mask pattern 106a of FIG. 2H exposed according to the second photoresist pattern 120 of FIG. 1H. Subsequently, the second photoresist pattern 120 is removed, and an etching process is performed according to the second hard mask pattern 106a to form the first hard mask pattern 104a.

도 1j 및 도 2j를 참조하면, 제1 하드 마스크 패턴(104a)에 따라 식각 대상 막(도 1i의 102)을 패터닝하여 게이트 라인(102a)을 형성한다. 예를 들면, 게이트 라인(102a) 중, 좁은 폭의 게이트 라인은 워드라인(WL)이 될 수 있고, 넓은 폭의 게이트 라인은 셀렉트 라인(SL)이 될 수 있다.1J and 2J, the etching target layer 102 of FIG. 1I is patterned to form the gate line 102a according to the first hard mask pattern 104a. For example, among the gate lines 102a, the narrow gate line may be a word line WL, and the wide gate line may be a select line SL.

도 3a 및 도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이다.3A and 3B are cross-sectional views illustrating a method of patterning a semiconductor device in accordance with another embodiment of the present invention.

도 3a를 참조하면, 상술한 일 실시 예의 도 1a 내지 도 1d까지 동일하게 진행한다. 이어서, 도 3a에서처럼, 후속 넓은 패턴을 형성할 영역의 파티션 패턴(110a) 및 스페이서 패턴(116a)이 덮이도록 식각 정지막(108)의 상부에 포토레지스트 패턴(PR)을 형성한다. 이때, 후속 좁은 패턴을 형성할 영역의 파티션 패턴(110a)은 노출되도록 한다. 예를 들면, 파티션 패턴(110a), 스페이서 패턴(116a) 및 식각 정지막(108)의 상부에 포토레지스트막을 형성한다. 파티션 패턴(110a) 중 좁은 패턴을 형성할 영역의 파티션 패턴(110a)이 드러나도록 노광 및 현상 공정을 실시하여 포토레지스트 패턴(PR)을 형성할 수 있다.Referring to FIG. 3A, the process proceeds similarly to FIGS. 1A to 1D of the above-described embodiment. Next, as shown in FIG. 3A, the photoresist pattern PR is formed on the etch stop layer 108 to cover the partition pattern 110a and the spacer pattern 116a of the region where the next wide pattern is to be formed. At this time, the partition pattern 110a of the region to form the subsequent narrow pattern is exposed. For example, a photoresist layer is formed on the partition pattern 110a, the spacer pattern 116a, and the etch stop layer 108. The photoresist pattern PR may be formed by performing an exposure and development process so that the partition pattern 110a of the region where the narrow pattern is to be formed among the partition patterns 110a is exposed.

도 3b를 참조하면, 포토레지스트 패턴(도 3a의 PR)에 따라 식각 공정을 실시하여 노출된 파티션 패턴(110a)을 제거한다. 이로써, 넓은 패턴을 형성할 영역의 파티션 패턴(110a)은 포토레지스트 패턴(도 3a의 PR)에 의해 잔류된다.Referring to FIG. 3B, an etching process is performed according to the photoresist pattern (PR of FIG. 3A) to remove the exposed partition pattern 110a. As a result, the partition pattern 110a of the region where the wide pattern is to be formed is left by the photoresist pattern (PR of FIG. 3A).

포토레지스트 패턴(도 3a의 PR)을 제거하면, 도 1f와 동일한 형태를 형성할 수 있다. 이어서, 상술한 일 실시 예의 도 1g 내지 1j와 동일한 공정을 진행한다. If the photoresist pattern (PR of FIG. 3A) is removed, the same shape as that of FIG. 1F can be formed. Subsequently, the same process as that of FIGS. 1G to 1J of the above-described embodiment is performed.

상술한 바와 같이, 스페이서 패턴(도 1f의 116a)을 형성함으로써 노광 공정 시 광원의 한계 해상도보다 좁은 폭의 패턴을 형성할 수 있으므로 노광 장비의 교 체없이 패터닝 공정을 수행할 수 있다. 또한, 폭이 서로 다른 패턴을 위하여 스페이서 패턴(116a)의 내부 영역에 보조 패턴(118)을 형성함으로써 하부층의 패터닝 공정 시 정렬 오차를 감소시킬 수 있다. 이에 따라, 반도체 소자의 패턴 간의 브릿지(bridge) 현상을 감소시킬 수 있으며, 신뢰도를 개선할 수 있다.As described above, since the spacer pattern (116a of FIG. 1F) may be formed, a pattern having a width smaller than the limit resolution of the light source may be formed during the exposure process, and thus the patterning process may be performed without replacing the exposure equipment. In addition, by forming the auxiliary pattern 118 in the inner region of the spacer pattern 116a for patterns having different widths, alignment errors may be reduced during the patterning process of the lower layer. Accordingly, the bridge phenomenon between the patterns of the semiconductor device can be reduced, and the reliability can be improved.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1j는 본 발명의 일 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이다.1A to 1J are cross-sectional views illustrating a method of patterning a semiconductor device in accordance with an embodiment of the present invention.

도 2a 내지 도 2j는 본 발명의 일 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 평면도이다.2A to 2J are plan views illustrating a method of patterning a semiconductor device according to an embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 다른 실시 예에 따른 반도체 소자의 패터닝 방법을 설명하기 위한 단면도이다.3A and 3B are cross-sectional views illustrating a method of patterning a semiconductor device in accordance with another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 식각 대상막100 semiconductor substrate 102 etching target film

104 : 제1 하드 마스크막 106 : 제2 하드 마스크막104: first hard mask film 106: second hard mask film

108 : 식각 정지막 110 : 제1 보조막108: etch stop film 110: first auxiliary film

112 : 제2 보조막 114 : 제1 포토레지스트 패턴112: second auxiliary film 114: first photoresist pattern

116 : 스페이서막 116a : 스페이서 패턴116: spacer film 116a: spacer pattern

118 : 보조 패턴 120 : 제2 포토레지스트 패턴118: auxiliary pattern 120: second photoresist pattern

Claims (21)

반도체 기판 상에 하드 마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate; 상기 하드 마스크막의 상부에 파티션막을 형성하는 단계;Forming a partition film on the hard mask film; 상기 파티션막을 패터닝하여 파티션 패턴을 형성하는 단계;Patterning the partition film to form a partition pattern; 상기 파티션 패턴의 측벽에 스페이서 패턴을 형성하는 단계;Forming a spacer pattern on sidewalls of the partition pattern; 상기 파티션 패턴을 제거하는 단계;Removing the partition pattern; 상기 스페이서 패턴들 사이의 영역들 중 하나 이상의 영역에 보조 패턴을 형성하는 단계; 및Forming an auxiliary pattern in at least one of the regions between the spacer patterns; And 상기 스페이서 패턴 및 상기 보조 패턴에 따라 상기 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.Patterning the hard mask layer according to the spacer pattern and the auxiliary pattern. 제 1 항에 있어서,The method of claim 1, 상기 보조 패턴은 포토레지스트막으로 형성하는 반도체 소자의 패터닝 방법.And the auxiliary pattern is formed of a photoresist film. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크막과 상기 파티션막의 사이에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 패터닝 방법.And forming an etch stop layer between the hard mask layer and the partition layer. 제 1 항에 있어서,The method of claim 1, 상기 파티션 패턴은 실리콘 산화막으로 형성하는 반도체 소자의 패터닝 방법.And the partition pattern is formed of a silicon oxide film. 제 1 항에 있어서,The method of claim 1, 상기 스페이서 패턴은 폴리실리콘막으로 형성하는 반도체 소자의 패터닝 방법.And the spacer pattern is formed of a polysilicon film. 반도체 기판 상에 하드 마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate; 상기 하드 마스크막의 제1 영역 상에 제1 파티션 패턴을 형성하고, 제2 영역 상에 제2 파티션 패턴을 형성하는 단계;Forming a first partition pattern on a first region of the hard mask layer, and forming a second partition pattern on a second region; 상기 제1 및 제2 파티션 패턴의 측벽에 스페이서 패턴을 형성하는 단계;Forming a spacer pattern on sidewalls of the first and second partition patterns; 상기 제1 및 제2 파티션 패턴을 제거하는 단계;Removing the first and second partition patterns; 상기 제2 영역 중 상기 제2 파티션 패턴이 제거된 영역에 보조 패턴을 형성하는 단계; 및Forming an auxiliary pattern in an area of the second area from which the second partition pattern is removed; And 상기 스페이서 패턴 및 상기 보조 패턴에 따라 상기 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.Patterning the hard mask layer according to the spacer pattern and the auxiliary pattern. 제 6 항에 있어서,The method of claim 6, 상기 제2 파티션 패턴의 폭은 상기 제1 파티션 패턴의 폭보다 넓은 반도체 소자의 패터닝 방법.The width of the second partition pattern is larger than the width of the first partition pattern patterning method. 제 6 항에 있어서, 상기 제1 파티션 패턴 및 제2 파티션 패턴을 형성하는 단계 이전에,The method of claim 6, wherein prior to forming the first partition pattern and the second partition pattern, 상기 하드 마스크막의 상부에 식각 정지막을 형성하는 단계를 더 포함하는 반도체 소자의 패터닝 방법.And forming an etch stop layer on the hard mask layer. 제 8 항에 있어서,The method of claim 8, 상기 식각 정지막은 실리콘 질화막으로 형성하는 반도체 소자의 패터닝 방법.The etch stop layer is a silicon nitride film patterning method of a semiconductor device. 제 6 항에 있어서, 상기 보조 패턴을 형성하는 단계는,The method of claim 6, wherein the forming of the auxiliary pattern comprises: 상기 스페이서 패턴 및 상기 하드 마스크막의 상부에 보조막을 형성하는 단 계; 및Forming an auxiliary layer on the spacer pattern and the hard mask layer; And 상기 제2 파티션 패턴이 제거된 영역의 내부에만 상기 보조막이 잔류하도록 패터닝 하는 단계를 포함하는 반도체 소자의 패터닝 방법.And patterning the auxiliary layer to remain only in an area in which the second partition pattern is removed. 제 10 항에 있어서,The method of claim 10, 상기 보조막은 포토레지스트막으로 형성하는 반도체 소자의 패터닝 방법.And the auxiliary film is formed of a photoresist film. 제 6 항에 있어서,The method of claim 6, 상기 하드 마스크막은 실리콘 산화막 및 폴리실리콘막을 순차적으로 적층하여 형성하는 반도체 소자의 패터닝 방법.The hard mask film is a semiconductor device patterning method formed by sequentially stacking a silicon oxide film and a polysilicon film. 제 12 항에 있어서, 상기 하드 마스크막을 패터닝하는 단계는,The method of claim 12, wherein the patterning of the hard mask layer comprises: 상기 스페이서 패턴 및 상기 보조 패턴에 따라 상기 폴리실리콘막을 패터닝하는 단계;Patterning the polysilicon film according to the spacer pattern and the auxiliary pattern; 패터닝된 상기 폴리실리콘막의 양 끝단을 각각 격리시키는 단계; 및Isolating both ends of the patterned polysilicon film, respectively; And 상기 패터닝된 상기 폴리실리콘막의 패턴에 따라 상기 실리콘 산화막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.Patterning the silicon oxide film according to the patterned pattern of the polysilicon film. 제 6 항에 있어서, 상기 스페이서 패턴을 형성하는 단계는,The method of claim 6, wherein the forming of the spacer pattern, 상기 제1 및 제2 파티션 패턴과 상기 하드 마스크막의 표면을 따라 스페이서막을 형성하는 단계; 및Forming a spacer layer along surfaces of the first and second partition patterns and the hard mask layer; And 상기 제1 및 제2 파티션 패턴의 측벽에 상기 스페이서막이 잔류하도록 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 패터닝 방법.And performing an etching process such that the spacer film remains on sidewalls of the first and second partition patterns. 제 14 항에 있어서,The method of claim 14, 상기 식각 공정은 전면식각 공정으로 실시하는 반도체 소자의 패터닝 방법.The etching process is a patterning method of a semiconductor device performed by the front surface etching process. 제 6 항에 있어서, The method of claim 6, 상기 제1 및 제2 파티션 패턴을 제거하는 단계는 습식 식각 공정으로 실시하는 반도체 소자의 패터닝 방법.The removing of the first and second partition patterns is performed by a wet etching process. 반도체 기판 상에 하드 마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate; 상기 하드 마스크막의 상부에 파티션막을 형성하는 단계;Forming a partition film on the hard mask film; 상기 파티션막을 패터닝하여 파티션 패턴을 형성하는 단계;Patterning the partition film to form a partition pattern; 상기 파티션 패턴의 측벽에 스페이서 패턴을 형성하는 단계;Forming a spacer pattern on sidewalls of the partition pattern; 상기 파티션 패턴을 제거하되, 하나 이상의 상기 파티션 패턴은 잔류시키는 단계;Removing the partition pattern, leaving at least one partition pattern; 상기 스페이서 패턴 및 잔류된 상기 파티션 패턴에 따라 상기 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.Patterning the hard mask layer according to the spacer pattern and the remaining partition pattern. 제 17 항에 있어서, 상기 하나 이상의 상기 파티션 패턴은 잔류시키는 단계는,The method of claim 17, wherein the remaining of the one or more partition patterns comprises: 상기 파티션 패턴, 상기 스페이서 패턴 및 상기 하드 마스크막의 상부에 포토레지스트막을 형성하는 단계; Forming a photoresist film on the partition pattern, the spacer pattern, and the hard mask film; 상기 포토레지스트막을 패터닝 하여 포토레지스트 패턴을 형성하는 단계; 및 Patterning the photoresist film to form a photoresist pattern; And 상기 포토레지스트 패턴에 따라 노출된 상기 파티션 패턴을 제거하는 단계를 포함하는 반도체 소자의 패터닝 방법.Removing the partition pattern exposed according to the photoresist pattern. 반도체 기판 상에 하드 마스크막을 형성하는 단계;Forming a hard mask film on the semiconductor substrate; 상기 하드 마스크막의 제1 영역 상에 제1 파티션 패턴을 형성하고, 제2 영역 상에 제2 파티션 패턴을 형성하는 단계;Forming a first partition pattern on a first region of the hard mask layer, and forming a second partition pattern on a second region; 상기 제1 및 제2 파티션 패턴의 측벽에 스페이서 패턴을 형성하는 단계;Forming a spacer pattern on sidewalls of the first and second partition patterns; 상기 제1 파티션 패턴은 제거하고 상기 제2 파티션 패턴은 잔류시키는 단계; 및Removing the first partition pattern and leaving the second partition pattern; And 상기 스페이서 패턴 및 상기 제2 파티션 패턴에 따라 상기 하드 마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 패터닝 방법.Patterning the hard mask layer according to the spacer pattern and the second partition pattern. 제 19 항에 있어서,The method of claim 19, 상기 제2 파티션 패턴의 폭은 상기 제1 파티션 패턴의 폭보다 넓은 반도체 소자의 패터닝 방법.The width of the second partition pattern is larger than the width of the first partition pattern patterning method. 제 19 항에 있어서, 상기 제1 파티션 패턴은 제거하고 상기 제2 파티션 패턴은 잔류시키는 단계는,20. The method of claim 19, wherein removing the first partition pattern and leaving the second partition pattern, 상기 제1 파티션 패턴, 상기 제2 파티션 패턴, 상기 스페이서 패턴 및 상기 하드 마스크막의 상부에 포토레지스트막을 형성하는 단계;Forming a photoresist film on the first partition pattern, the second partition pattern, the spacer pattern, and the hard mask layer; 상기 제2 파티션 패턴이 노출되지 않도록 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성하는 단계; 및Patterning the photoresist film to form a photoresist pattern such that the second partition pattern is not exposed; And 상기 포토레지스트 패턴에 따라 상기 제1 파티션 패턴을 제거하는 단계를 포함하는 반도체 소자의 패터닝 방법.And removing the first partition pattern in accordance with the photoresist pattern.
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