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KR100970282B1 - 트렌치 ｍｏｓｆｅｔ 및 그 제조방법 - Google Patents

트렌치 ｍｏｓｆｅｔ 및 그 제조방법 Download PDF

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KR100970282B1
KR100970282B1 KR1020070118125A KR20070118125A KR100970282B1 KR 100970282 B1 KR100970282 B1 KR 100970282B1 KR 1020070118125 A KR1020070118125 A KR 1020070118125A KR 20070118125 A KR20070118125 A KR 20070118125A KR 100970282 B1 KR100970282 B1 KR 100970282B1
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매그나칩 반도체 유한회사
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Abstract

본 발명은 기생 커패시턴스를 줄여 스위칭 속도를 향상시키기 위한 트렌치 MOSFET 및 그 제조방법에 관한 것이다.
본 발명에 따른 트렌치 MOSFET는, 에피층 및 바디층이 상부에 순차 적층된 기판; 상기 에피층 및 바디층의 중앙부에 수직방향으로 형성된 트렌치; 상기 트렌치의 양측벽에 형성된 제1 게이트 산화막; 상기 트렌치의 하부와 상기 기판 상부 사이의 에피층에 상기 제1 게이트 산화막의 두께보다 두꺼운 두께를 가지며 상기 트렌치의 폭보다 넓은 폭을 갖도록 형성된 확산 산화막; 상기 제1 게이트 산화막이 형성된 트렌치 내에 형성된 게이트; 상기 게이트 상에 형성된 제2 게이트 산화막; 및 상기 게이트의 상부 양측에 형성된 소스 영역을 포함하여, 드레인 영역인 에피층과 게이트 간에 발생되는 기생 커패시턴스를 줄임으로써 스위칭 속도를 향상시킬 수 있는 효과가 있다.
트렌치 MOSFET, 기생 커패시턴스, 스위칭 속도, 확산 산화막

Description

트렌치 ＭＯＳＦＥＴ 및 그 제조방법{Trench MOSFET and Manufacturing Method thereof}
본 발명은 트렌치 MOSFET 및 그 제조방법에 관한 것으로, 게이트 하부와 에피층 사이의 확산 산화막의 두께를 선택적으로 증가시켜 오버랩 영역에 발생되는 기생 커패시턴스를 줄임으로써 스위칭 속도를 향상시키기 위한 트렌치 MOSFET 및 그 제조방법에 관한 것이다.
일반적으로, 트렌치 MOSFET(Trench Metal-Oxide Semiconductor Field Effect Transistor)는 채널이 수직으로 형성되고 소스(source)와 드레인(drain) 사이에서 연장되는 트렌치 내에 게이트(Gate)가 형성되는 트렌지스터(Transistor)의 일종이다.
이러한 구성으로 이루어지는 트렌치 MOSFET는 산화물 층과 같은 얇은 절연층으로 라이닝(Lining)되고 폴리실리콘(Poly-Silicon, 다결정 실리콘)과 같은 도체로 채워지며, 낮은 전류의 흐름을 허용하여 낮은 값의 특정 온 저항을 제공한다.
이하, 관련도면을 참조하여 종래 기술에 의한 트렌치 MOSFET에 대하여 상세히 설명한다.
도 1은 종래 기술에 의한 트렌치 MOSFET의 단면도이다.
먼저, 도 1에 도시한 바와 같이, 종래 기술에 의한 트렌치 MOSFET는 기판(10) 상에 에피층(20)이 형성되고 상기 에피층(20) 상에는 상기 에피층(20)과 반대 성분의 불순물이 포함된 바디층(30)이 형성된다. 이때, 상기 바디층(30)의 중앙부와 상기 에피층(20)의 상부에는 게이트의 형성 영역인 트렌치(41)가 소정의 두께를 가지며 형성된다.
상기 트렌치(41)의 양측부에는 얇은 두께를 갖는 제1 게이트 산화막(A)이 형성되며 상기 제1 게이트 산화막(A) 상에는 상기 바디층(30)부터 에피층(20)까지 연결된 게이트(40)가 형성되고, 상기 게이트(40) 상부에는 제2 게이트 산화막(70)이 형성된다. 그리고, 상기 바디층(30)의 상부에는 소스 영역(50)과 콘택 영역(60)이 형성되고 상기 제2 게이트 산화막(70)과 소스 영역(50) 및 콘택 영역(60) 상부에는 상부 금속(80)이 형성된다.
이와 같이 형성된 종래 기술에 의한 트렌치 MOSFET는 상기 게이트(40)의 온/오프에 의해 소스 영역(50)과 드레인 영역인 에피층(20)이 도통 또는 차단됨으로써 스위칭 역할을 하게 된다.
그러나, 상기와 같은 종래 기술에 의한 트렌치 MOSFET는 다음과 같은 문제점이 있었다.
종래 트렌치 MOSFET는 상기 게이트(40)와 에피층(20) 사이에 형성된 얇은 막의 제1 게이트 산화막(A)을 포함하는 오버랩(Overlap) 영역을 갖게 된다. 이때, 상기 얇은 막의 제1 게이트 산화막(A)은 상기 게이트(40)와 드레인 영역인 에피층(20) 사이에 기생 커패시터(parasitic capacitor)가 되어 상기 트렌치 MOSFET의 온/오프 제어시 딜레이 타임(Delay Time)이 증가하게 되고 트렌치 MOSFET의 스위칭 속도가 감소하게 되어 트렌치 MOSFET의 특성이 감소하는 문제점이 있었다.
또한, 상기 얇은 막의 제1 게이트 산화막(A)에 의해 트렌치(41) 주변의 에피층(20)과 바디층(30) 사이에 누설전류 등이 발생하게 됨에 따라 일렉트릭 필드(Electric Field)가 증가하여 상기 바디층(30)과 에피층(20) 간의 브레이크다운 전압(Breakdown Voltage)을 감소시키는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명은 게이트 하부와 에피층 사이의 확산 산화막 두께를 선택적으로 증가시켜 오버랩 영역에 발생되는 기생 커패시턴스를 줄임으로써 스위칭 속도를 향상시키기 위한 트렌치 MOSFET 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트렌치 MOSFET는, 에피층 및 바디층이 상부에 순차 적층된 기판; 상기 에피층 및 바디층의 중앙부에 수직방향으로 형성된 트렌치; 상기 트렌치의 양측벽에 형성된 제1 게이트 산화막; 상기 트렌치의 하부와 상기 기판 상부 사이의 에피층에 상기 제1 게이트 산화막의 두께보다 두꺼운 두께를 가지며 상기 트렌치의 폭보다 넓은 폭을 갖도록 형성된 확산 산화막; 상기 제1 게이트 산화막이 형성된 트렌치 내에 형성된 게이트; 상기 게이트 상에 형성된 제2 게이트 산화막; 및 상기 게이트의 상부 양측에 형성된 소스 영역을 포함하여, 드레인 영역인 에피층과 게이트 간에 발생되는 기생 커패시턴스를 줄임으로써 스위칭 속도를 향상시킬 수 있는 효과가 있다.
이때, 상기 게이트의 하부와 맞닿는 확산 산화막의 상부는 골을 갖도록 형성되며, 상기 확산 산화막은 1500Å 내지 4000Å 범위의 두께로 형성된 것을 특징으로 하고, 보다 바람직하게는 2000Å 내지 2500Å 범위의 두께로 형성된 것을 특징으로 한다.
또한, 상기 상부가 노출된 제2 게이트 산화막 및 소스 영역 상에 상부 금속이 형성된 것을 더 포함하고, 상기 소스 영역이 형성되지 않은 상기 바디층 상에 고농도의 콘택 영역이 형성된 것을 더 포함하는 것을 특징으로 한다. 그리고, 상기 소스 영역은 바디층 상에 형성되며 상기 소스 영역이 형성되지 않은 상기 바디층의 상부 표면에 고농도의 콘택 영역이 형성된 것을 특징으로 한다.
또한, 상기 기판과 에피층 및 소스 영역은 N형 불순물이 도핑되고, 상기 바디층은 P형 불순물이 도핑되며, 상기 콘택 영역은 고농도의 P+형 불순물이 도핑된 것을 특징으로 한다. 그리고, 상기 기판과 에피층 및 소스 영역은 P형 불순물이 도핑되고, 상기 바디층은 N형 불순물이 도핑되며, 상기 콘택 영역은 고농도의 N+형 불순물이 도핑된 것을 특징으로 한다.
아울러, 상기 목적을 달성하기 위한 본 발명에 따른 트렌치 MOSFET의 제조방법은, 에피층 및 바디층이 상부에 순차 적층된 기판을 준비하는 단계; 상기 바디층 상에 트렌치를 형성하기 위한 제1 하드 마스크막을 형성하는 단계; 상기 형성된 제1 하드 마스크막을 식각 마스크로 상기 바디층의 중앙부 및 상기 에피층 상부 표면을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 표면에 제1 게이트 산화막 및 제2 하드 마스크막을 형성하고 상기 제2 하드 마스크막의 하단부를 식각한 후, 상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계; 상기 식각된 에피층에 열 산화공정을 진행하여 상기 제1 게이트 산화막의 두께보다 두꺼운 두께를 가지며 상기 트렌치의 폭보다 넓은 폭을 갖는 확산 산화막을 형성하는 단계; 하부에 상기 확산 산화막이 형성된 트렌치 내부에 게이트를 형성하는 단계; 및 상기 게이트 상에 소스 영역 및 제2 게이트 산화막을 형성하는 단계;를 포함한다.
이때, 상기 확산 산화막은 상기 게이트의 하부와 맞닿는 상부 중앙에 골을 갖도록 형성하며, 상기 확산 산화막은 1500Å 내지 4000Å 범위의 두께로 형성하고 보다 바람직하게는 2000Å 내지 2500Å 범위의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 상부가 노출된 소스 영역 및 제2 게이트 산화막 상에 상부 금속 을 형성하는 단계를 더 포함하며, 상기 소스 영역이 형성되지 않은 상기 바디층 상부에 고농도의 콘택 영역을 형성하는 단계를 더 포함한다. 그리고, 상기 소스 영역은 바디층 상에 형성되며 상기 소스 영역이 형성되지 않은 상기 바디층의 상부 표면에 고농도의 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2 하드 마스크막은 질화막 또는 옥사이드막으로 형성하는 것을 특징으로 하며, 상기 제1 및 제2 하드 마스크막은 저압 화학증착 공정 또는 플라즈마 화학증착 공정을 진행하여 형성하는 것을 특징으로 한다.
그리고, 상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계는, 상기 제1 게이트 산화막을 식각한 후 상기 에피층을 식각하는 것을 특징으로 하며, 상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계는, 한번의 식각 공정을 통해 상기 제1 게이트 산화막 및 에피층을 동시에 식각하는 것을 특징으로 한다.
또한, 상기 기판과 에피층 및 소스 영역은 N형 불순물을 도핑시키고 상기 바디층은 P형 불순물을 도핑시키며 상기 콘택 영역은 고농도의 P+형 불순물을 도핑시키는 것을 특징으로 한다. 그리고, 상기 기판과 에피층 및 소스 영역은 P형 불순물을 도핑시키고 상기 바디층은 N형 불순물을 도핑시키며 상기 콘택 영역은 고농도의 N+형 불순물을 도핑시키는 것을 특징으로 한다.
본 발명에 따른 트렌치 MOSFET 및 그 제조방법은, 게이트 하부와 에피층 사 이의 제1 게이트 산화막의 두께를 선택적으로 증가시켜 트렌치의 폭보다 넓은 폭을 갖는 확산 산화막을 형성하여 드레인 영역인 에피층과 게이트 간에 발생 되는 기생 커패시턴스를 줄일 수 있게 되어 스위칭 속도를 향상킬 수 있는 효과가 있다.
또한, 본 발명에 따른 트렌치 MOSFET 및 그 제조방법은, 상기 게이트 하부와 에피층 사이의 확산 산화막에 의해 브레이크다운 전압이 증가되어 에피층의 비저항성을 낮게 형성할 수 있게 됨에 따라 온저항을 감소시킬 수 있는 효과가 있다.
본 발명에 따른 트렌치 MOSFET의 구성과 제조방법 및 그 효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
실시예 1
이하, 관련도면을 참조하여 본 발명의 제1 실시예에 따른 트렌치 MOSFET의 구성 및 그 제조방법에 대하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 단면도이고, 도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 공정 단면도이며, 도 4는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 커패시턴스를 나타낸 그래프이다.
우선, 도 2에 도시한 바와 같이, 본 발명에 따른 N 채널 트렌치 MOSFET는, 기판(100)과, 상기 기판(100) 상에 형성된 에피층(110) 및 상기 에피층(110)과 반대되는 타입의 불순물이 도핑된 바디층(120)과, 상기 에피층(110) 및 바디층(120)의 중앙부에 수직으로 형성된 트렌치(131)와, 상기 트렌치(131)의 하부와 상기 기판(100) 상부 사이의 에피층(110)에 형성된 확산 산화막(135)과, 상기 트렌치(131)의 양측부에 얇은 두께로 형성된 제1 게이트 산화막(132)과, 상기 제1 게이트 산화막(132)이 형성된 트렌치(131) 내에 형성된 게이트(130)와, 상기 게이트(130) 상에 형성된 제2 게이트 산화막(160) 및 상기 게이트(130)의 상부 양측에 형성된 소스 영역(140)으로 이루어진다.
이때, 상기 기판(100)은 상기 트렌치 MOSFET의 드레인 영역이 되는 에피층(110)의 저항성분을 낮추기 위한 고농도의 N형 불순물이 도핑된 영역으로 트렌치 MOSFET의 최하부에 위치한다.
상기 에피층(110)은 상기 기판(100) 상에 형성되고 트렌치 MOSFET의 브레이크다운 전압(Breakdown Voltage)을 높게 형성하기 위하여 저농도의 N형 불순물이 도핑된 영역으로 드레인 영역이 된다. 또한, 상기 에피층(110)의 중앙에는 소정 깊이를 갖는 트렌치(131)의 하부가 형성된다.
상기 바디층(120)은 상기 에피층(110) 상에 형성되고 중앙에 상기 트렌치(131)가 수직 방향으로 형성된다. 또한, 상기 바디층(120)은 상기 게이트(130)가 온 될 경우 상기 게이트(130)와 마주하는 영역에 채널(Channel)이 형성되어 상기 소스 영역(140)과 드레인 영역인 에피층(110)을 전기적으로 연결시킨다.
상기 게이트(130)는 상기 트렌치(131)의 양측부에 형성된 제1 게이트 산화 막(132) 상에 형성되고 외부로부터 인가되는 게이트 전압에 의해 온/오프 제어되어 상기 소스 영역(140)과 에피층(110)을 전기적으로 연결 또는 차단시킨다.
또한, 상기 소스 영역(140)은 상기 게이트(120)의 상부 양측인 바디층(120) 상에 형성되고, 상기 드레인 영역인 에피층(110)과 도통되기 위하여 N형 불순물이 도핑된다. 그리고, 상기 바디층(120)의 노출된 상부영역인 소스 영역(140)의 측면에는 고농도의 P+형 불순물이 도핑된 콘택(Contact) 영역이 형성된다.
상기 제2 게이트 산화막(160)은 상기 게이트(130) 및 상기 게이트(130) 상부 양측에 형성된 소스 영역(140) 상에 형성되며, 상기 제2 게이트 산화막(160)의 상부와 상기 소스 영역(140) 및 콘택 영역(150) 상부에 상기 제2 게이트 산화막(160)을 덮도록 상부 금속(170)이 형성된다.
특히, 본 발명에 따른 트렌치 MOSFET는 상기 트렌치(131) 하부 및 상기 기판(100)의 상부가 서로 마주하는 에피층(110)에 소정의 두께를 갖는 확산 산화막(135)이 형성되어 상기 게이트(130)와 드레인 영역인 에피층(110) 사이의 오버랩 영역을 줄임으로써 게이트-드레인 간의 동작 전압을 높게 형성할 수 있는 장점이 있다.
이때, 상기 확산 산화막(135)은 상기 트렌치(131)의 폭보다 더 넓은 폭을 갖게 형성된 것이 바람직하며 상기 게이트(130)와 맞닿는 확산 산화막(135)의 상부 중앙에는 골이 형성되는데 상기 확산 산화막(135)의 골 깊이는 골의 중심부가 확산 산화막(135)의 하부와 맞닿지 않는 깊이를 갖는 것이 바람직하다.
또한, 본 발명에 따른 트렌치 MOSFET의 게이트 드레인간의 커패시턴스를 나 타낸 도 4에 도시한 "C"와 같이, 본 발명에 따른 트렌치 MOSFET는 상기 확산 산화막(135)에 의해 상기 게이트(130)와 드레인 영역인 에피층(110) 사이의 오버랩 영역이 줄어들게 되어 기생 커패시턴스가 감소함으로써 트렌치 MOSFET의 스위칭 딜레이 타임(Delay Time)이 줄어들게 되어 스위칭 속도를 향상시킬 수 있는 이점이 있다. 이때, 상기 도 4의 "B"는 종래 기술에 의한 트렌치 MOSFET의 커패시턴스를 나타낸 그래프이다.
한편, 상기 확산 산화막(135)은 상기 트렌치(131)의 측벽에 형성된 제1 게이트 산화막(132)의 두께보다 더 두껍게 형성된 것이 바람직하다. 그 이유는, 상기 확산 산화막(135)을 제1 게이트 산화막(132) 두께와 동일한 두께로 형성할 경우 두께가 얇게 형성되어 종래와 같이 기생 커패시턴스가 증가하는 문제점이 발생되므로 이를 방지하기 위하여 제1 게이트 산화막(132)의 두께보다 더 두껍게 형성하는 것이 바람직하다.
이때, 상기 확산 산화막(135)의 두께는 바람직하게는 1500Å 내지 4000Å의 범위로 형성된 것이 바람직하다. 그 이유는 상기 확산 산화막(135)이 1500Å 이하의 두께로 형성될 경우 두께가 얇아 종래와 같이 기생 커패시턴스가 증가하는 문제점이 발생되며, 4000Å 이상의 두께로 형성될 경우 확산 산화막(135)의 두께가 너무 두껍게 형성되어 기판(100)과 맞닿게 됨으로써 상기 에피층(110)의 두께를 증가시켜야 하고 이로 인해 전체적인 트렌치 MOSFET의 두께가 증가하여 크기가 커지는 문제점이 발생하기 때문에 상기 확산 산화막(135)은 1500Å 내지 4000Å 범위의 두께로 형성하는 것이 바람직하다. 특히, 상기 확산 산화막(135)은 더 바람직하게 2000Å 내지 2500Å 범위의 두께로 형성된 것이 바람직하다.
또한, 상기 확산 산화막(135)은 상기 에피층(110)과 맞닿는 측면이 확산 산화막(135) 내부로 기울어지지 않고 상기 에피층(110) 방향 즉, 외측으로 기울어져 그 폭을 더 넓힐 수 있게 됨에 따라, 종래 상기 제1 게이트 산화막(A)의 두께가 얇게 형성되어 제1 게이트 산화막(A)과 에피층(10) 및 바디층(20)의 접점에서 누설전류가 발생되는 것을 방지할 수 있게 됨에 따라 브레이크다운 전압을 증가시킬 수 있는 이점이 있다.
상기와 같은 구성으로 이루어진 트렌치 MOSFET의 제조방법은, 도 3a에 도시한 바와 같이, 상부에 에피층(110)과 바디층(120)이 형성된 기판(100)을 준비한다.
그런 다음, 상기 준비된 기판(100)에 열산화 공정(Thermal Oxidation)을 진행하여 상기 바디층(120) 상부에 산화층(121)을 형성한 후 제1 하드 마스크막(Hard Mask: 122)을 도포한다. 이때, 상기 제1 하드 마스크막(122)은 CVD(Chemical Vapor Deposition) 공정을 진행하여 형성하는 것이 바람직하며, 상기 제1 하드 마스크막(122)으로는 질화막(Nitride) 또는 옥사이드막(Oxide Film)을 사용하는 것이 바람직하다. 또한, 상기 제1 하드 마스크막(122)을 형성하기 위한 CVD 공정은 저압 화학증착(LP_CVD: Low Pressure Chemical Vapor Deposition) 공정 또는 플라즈마 화학증착(PE_CVD: Plasma Enhanced Chemical Vapor Deposition) 공정 중 선택된 어느 하나의 공정을 진행하는 것이 바람직하다.
상기 제1 하드 마스크막(122)을 형성한 후, 상기 제1 하드 마스크막(122) 상 에 트렌치 형성 영역을 형성하기 위한 감광막 패턴(123)을 형성한다.
그 다음으로, 도 3b에 도시한 바와 같이, 상기 감광막 패턴(123)을 식각 마스크로 하여 식각 공정을 진행함으로써 상기 제1 하드 마스크막(122)을 식각한다. 이때, 진행되는 식각 공정은 건식식각(Dry Etch) 공정을 진행하여 상기 제1 하드 마스크막(122)을 식각하고, 상기 제1 하드 마스크막(122) 상에 잔류된 감광막 패턴(123)을 제거한다.
그리고, 상기 식각된 제1 하드 마스크막(122)을 식각 마스크로 하여 식각 공정을 진행함으로써 상기 제1 하드 마스크막(122)이 식각된 영역 하부의 바디층(120) 및 에피층(110)을 순차적으로 식각함으로써 트렌치(131)를 형성한다. 이때, 상기 식각 공정은 건식식각 공정을 진행하는 것이 바람직하다.
그런 다음, 희생 산화공정을 진행하여 상기 식각공정시 발생되는 트렌치(131) 계면의 플라즈마 손상을 제거하고, 거칠기를 감소시킨다. 상기 희생 산화공정을 진행한 후 습식식각(Wet Etch) 공정을 진행하여 상기 희생 산화공정시 생성되는 희생 산화막(미도시함)을 제거한다, 상기 희생 산화막을 제거한 다음, 도 3c에 도시한 바와 같이, 산화 공정을 진행하여 상기 트렌치(131)의 내부 양측면에 제1 게이트 산화막(132)을 형성한다.
그런 다음, 도 3d에 도시한 바와 같이, 상기 제1 게이트 산화막(132) 상에 제2 하드 마스크막(133)을 도포한 후 도 3e에 도시한 바와 같이, 상기 트렌치(131) 하부에 도포된 제2 하드 마스크막(133)을 제거한다. 이때, 상기 제2 하드 마스크막(133)은 저압 화학증착 공정 또는 플라즈마 화학증착 공정을 진행하여 형성하며, 제2 하드 마스크막(133)으로는 질화막 또는 옥사이드막을 사용하는 것이 바람직하다.
상기 제2 하드 마스크막(133)을 제거한 후 상기 제거된 제2 하드 마스크막(133) 하부의 제1 게이트 산화막(132)을 제거한다. 그 다음으로, 도 3f에 도시한 바와 같이, 상기 제거된 제2 하드 마스크막(133)을 식각 마스크로 하여 상기 에피층(110)을 소정 깊이 식각한다.
이때, 상기 트렌치(131)를 식각하기 위한 식각 공정과 상기 에피층(110)을 식각하기 위한 식각 공정과 같이 본 발명의 제1 실시예에 따른 트렌치 MOSFET는 두 번의 식각 공정을 통해 제1 게이트 산화막(132) 하부의 에피층(110)을 식각함으로써 후술하는 확산 산화막(135)의 형성 영역을 확보할 수 있게 됨에 따라 상기 확산 산화막(135)의 폭을 넓게 형성할 수 있는 이점이 있다.
특히, 상기 제1 게이트 산화막(132)과 트렌치(131) 하부의 에피층(110)을 제거하는 방법은 상기와 같이 각각 독립적인 식각 공정을 진행하여 제거할 수도 있으며, 공정을 단순화하기 위하여 동시에 상기 제1 게이트 산화막(132) 및 에피층(110)을 제거할 수 있다. 이때, 상기 제1 게이트 산화막(132) 및 에피층(110) 제거 공정은 건식식각 공정을 진행하여 제거하는 것이 바람직하다.
상기 식각된 에피층(110)에 열 산화(Thermal Oxidation)공정을 진행하여 도 3g와 같이 두꺼운 두께를 갖는 확산 산화막(135)을 형성한다. 그런 다음, 상기 제1 및 제2 하드 마스크막(122, 133)을 제거한다.
특히, 상기 열 산화공정은 상기 확산 산화막(135)의 두께가 상기 트렌 치(131)의 측벽에 형성된 제1 게이트 산화막(132)의 두께보다 더 두꺼운 두께를 갖고 상기 트렌치(131)의 폭보다 더 넓은 폭을 갖는 시점까지 진행하는 것이 바람직하다. 그 이유는, 상술한 바와 같이 상기 확산 산화막(135)을 제1 게이트 산화막(132) 두께와 동일한 두께로 형성할 경우 두께가 얇게 형성되어 종래와 같이 기생 커패시턴스가 증가하는 문제점이 발생되므로 이를 방지하기 위하여 제1 게이트 산화막(132)의 두께보다 더 두껍게 형성하는 것이 바람직하다.
이때, 상기 확산 산화막(135)의 두께는 바람직하게는 1500Å 내지 4000Å의 범위로 형성하는 것이 바람직하다. 그 이유는 상기 확산 산화막(135)을 1500Å 이하의 두께로 형성할 경우 두께가 얇아 종래와 같이 기생 커패시턴스가 증가하는 문제점이 발생되며, 4000Å 이상의 두께로 형성할 경우 확산 산화막(135)의 두께가 너무 두껍게 형성되어 기판(100)과 맞닿게 됨으로써 상기 에피층(110)의 두께를 증가시켜야 하고 이로 인해 전체적인 트렌치 MOSFET의 두께가 증가하여 크기가 커지는 문제점이 발생하기 때문에 상기 확산 산화막(135)은 1500Å 내지 4000Å 범위의 두께로 형성하는 것이 바람직하다. 특히, 상기 확산 산화막(135)은 더 바람직하게 2000Å 내지 2500Å 범위의 두께로 형성하는 것이 바람직하다.
또한, 상기 확산 산화막(135)은 그 상부에는 골이 형성되도록 형성하는 것이 바람직하며, 이때의 골은 그 중심부가 상기 확산 산화막(135)의 하부와 맞닿지 않도록 형성하는 것이 바람직하다.
또한, 상기 확산 산화막(135)은 상기 에피층(110)과 맞닿는 측면이 확산 산화막(135) 내부로 기울어지지 않고 상기 에피층(110) 방향 즉, 외측으로 기울어지 게 형성하여 그 폭을 더 넓힐 수 있게 됨에 따라, 종래 상기 제1 게이트 산화막(A)의 두께가 얇게 형성되어 제1 게이트 산화막(A)과 에피층(10) 및 바디층(20)의 접점에서 누설전류가 발생되는 것을 방지할 수 있게 됨에 따라 브레이크다운 전압을 증가시킬 수 있는 이점이 있다.
상기 확산 산화막(135)이 형성된 다음, 도 3h에 도시한 바와 같이, 상기 트렌치(130) 내에 폴리실리콘(Poly-silicon) 등의 물질을 도핑시켜 게이트(130)를 형성한다. 그런 다음, 외부로 노출된 상기 바디층(120) 상에, 즉 상기 게이트(130)의 상부 양측부에 N형 불순물 및 고농도의 P+형 불순물을 각각 도핑시킴으로써, N형 불순물 이 도핑된 소스 영역(140)과 고농도의 P+형 불순물이 도핑된 콘택 영역(150)을 형성한다.
그 다음으로, 상기 게이트(130)와 소스 영역(140)의 상부 일부를 덮도록 제2 게이트 산화막(160)을 형성한 후, 상기 제2 게이트 산화막(160) 상부와 상기 콘택 영역(150) 상부를 덮도록 상부 금속(170)을 형성함으로써 본 발명에 따른 트렌치 MOSFET를 형성한다.
아울러, 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 변형예인 P 채널 트렌치 MOSFET의 단면도를 나타낸 도 5에 도시한 바와 같이, 상기 기판(100), 에피층(110) 및 소스 영역(140)에는 P형 불순물을 도핑시키고 상기 바디층(120)에는 N형 불순물을 도핑시키며 상기 콘택 영역(150)에는 고농도의 N+형 불순물을 도핑시켜 P 채널 트렌치 MOSFET를 제조할 수 있다.
실시예 2
이하, 관련도면을 참조하여 본 발명의 제2 실시예에 따른 트렌치 MOSFET의 구성 및 그 제조방법에 대하여 상세히 설명한다. 다만, 제1 실시예에 따른 구성 및 제조방법 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성 및 제조방법에 대해서만 상술하기로 한다.
도 6은 본 발명의 제2 실시예에 따른 N 채널 트렌치 MOSFET의 단면도이고, 도 7은 본 발명의 제2 실시예에 따른 P 채널트렌치 MOSFET의 단면도이다.
우선, 도 6에 도시한 바와 같이 본 발명의 제2 실시예에 따른 N 채널 트렌치 MOSFET는, 기판(200)과, 상기 기판(200) 상에 형성된 에피층(210) 및 상기 에피층(210)과 반대되는 타입의 불순물이 도핑된 바디층(220)과, 상기 에피층(210) 및 바디층(220)의 중앙부에 수직으로 형성된 트렌치(231)와, 상기 트렌치(231)의 하부와 상기 기판(200) 상부 사이의 에피층(210)에 형성된 확산 산화막(135)과, 상기 트렌치(231) 내에 형성된 제1 게이트 산화막(232) 및 게이트(230)와, 상기 게이트(230)와 상기 소스 영역(240) 상에 형성된 제2 게이트 산화막(260) 및 상기 소스 영역(240)이 형성되지 않은 바디층(220)의 상부 표면에 형성된 콘택 영역(250)으로 이루어진다.
또한, 상기 제2 게이트 산화막(260) 및 콘택 영역(250) 상부에는 상부 금속(270)이 형성됨으로써 본 발명의 제2 실시예에 따른 N 채널 트렌치 MOSFET를 형성할 수 있다. 이때, 상기 소스 영역(240)은 바디층(220) 상에 형성된다.
그리고, 상기 콘택 영역(250)의 형성방법은, 상기 소스 영역(240)이 형성되지 않은 바디층(220) 상부를 상기 소스 영역(240)과 동일한 높이로 식각한 후, 식각된 바디층(220) 상부 표면에 고농도의 P+형 불순물을 도핑시켜 형성한다.
아울러, 본 발명의 제2 실시예에 따른 N 채널 트렌치 MOSFET의 변형예인 P 채널 트렌치 MOSFET을 나타낸 도 7에 도시한 바와 같이, 상기 기판(200), 에피층(210) 및 소스 영역(240)에는 P형 불순물을 도핑시키고, 상기 바디층(220)에는 N형 불순물을 도핑시키며 상기 콘택 영역(250)에는 고농도의 N+형 불순물을 도핑시켜 P 채널 트렌치 MOSFET를 제조할 수 있다.
실시예 3
이하, 관련도면을 참조하여 본 발명의 제3 실시예에 따른 트렌치 MOSFET의 구성 및 제조방법에 대하여 상세히 설명한다.
도 8은 본 발명의 제3 실시예에 따른 N 채널트렌치 MOSFET의 단면도이고, 도 9는 본 발명의 제3 실시예에 따른 P 채널트렌치 MOSFET의 단면도이다.
우선, 도 8에 도시한 바와 같이 본 발명의 제3 실시예에 따른 N 채널 트렌치 MOSFET는, 기판(300)과, 상기 기판(300) 상에 형성된 에피층(310) 및 상기 에피층(310)과 반대되는 타입의 불순물이 도핑된 바디층(320)과, 상기 에피층(310) 및 바디층(320)의 중앙부에 수직으로 형성된 트렌치(331)와, 상기 트렌치(331)의 하부와 상기 기판(300) 상부 사이의 에피층(310)에 형성된 확산 산화막(135)과, 상기 트렌치(331) 내에 형성된 제1 게이트 산화막(332) 및 게이트(330)와, 상기 게이트(330) 상에 형성된 제2 게이트 산화막(360) 및 상기 제2 게이트 산화막(350)의 양측에 형성된 소스 영역(340)으로 이루어진다.
또한, 상기 제2 게이트 산화막(360) 및 소스 영역(340) 상부에는 상부 금속(370)이 형성됨으로써 본 발명의 제3 실시예에 따른 N 채널 트렌치 MOSFET를 형성할 수 있다.
아울러, 본 발명의 제3 실시예에 따른 N 채널 트렌치 MOSFET의 변형예인 P 채널 트렌치 MOSFET을 나타낸 도 9에 도시한 바와 같이, 상기 기판(300), 에피층(310) 및 소스 영역(340)에는 P형 불순물을 도핑시키고, 상기 바디층(320)에는 N형 불순물을 도핑시켜 P 채널 트렌치 MOSFET를 제조할 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이며, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 의한 트렌치 MOSFET의 단면도.
도 2는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 단면도.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 공정 단면도.
도 4는 본 발명의 제1 실시예에 따른 N 채널 트렌치 MOSFET의 커패시턴스를 나타낸 그래프.
도 5는 본 발명의 제1 실시예에 따른 P 채널 트렌치 MOSFET의 단면도.
도 6은 본 발명의 제2 실시예에 따른 N 채널 트렌치 MOSFET의 단면도.
도 7은 본 발명의 제2 실시예에 따른 P 채널트렌치 MOSFET의 단면도.
도 8은 본 발명의 제3 실시예에 따른 N 채널트렌치 MOSFET의 단면도.
도 9는 본 발명의 제3 실시예에 따른 P 채널트렌치 MOSFET의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 기판 110 : 에피층
120 : 바디층 130 : 게이트
131 : 트렌치 132 : 제1 게이트 산화막
140 : 소스 영역 150 : 콘택 영역
160 : 제2 게이트 산화막 170 : 상부 금속
135 : 확산 산화막

Claims (24)

  1. 에피층 및 바디층이 상부에 순차 적층된 기판;
    상기 에피층 및 바디층의 중앙부에 수직방향으로 형성된 트렌치;
    상기 트렌치의 양측벽에 형성된 제1 게이트 산화막;
    상기 트렌치의 하부와 상기 기판 상부 사이의 에피층에 상기 제1 게이트 산화막의 두께보다 두꺼운 두께를 갖도록 형성되며, 상기 트렌치의 폭보다 넓은 폭을 갖도록 상기 에피층과 맞닿는 측면이 외측으로 기울어지게 형성된 확산 산화막;
    상기 제1 게이트 산화막이 형성된 트렌치 내에 형성된 게이트;
    상기 게이트 상에 형성된 제2 게이트 산화막; 및
    상기 게이트의 상부 양측에 형성된 소스 영역;
    을 포함하는 트렌치 MOSFET.
  2. 제1항에 있어서,
    상기 게이트의 하부와 맞닿는 확산 산화막의 상부 중앙은 골을 갖도록 형성된 것을 특징으로 하는 트렌치 MOSFET.
  3. 제1항에 있어서,
    상기 확산 산화막은 1500Å 내지 4000Å 범위의 두께로 형성된 것을 특징으로 하는 트렌치 MOSFET.
  4. 제1항 또는 제3항에 있어서,
    상기 확산 산화막은 2000Å 내지 2500Å 범위의 두께로 형성된 것을 특징으로 하는 트렌치 MOSFET.
  5. 제1항에 있어서,
    상기 제2 게이트 산화막 및 소스 영역이 형성된 트렌치 MOSFET 상에 상부 금속이 형성된 것을 더 포함하는 것을 특징으로 하는 트렌치 MOSFET.
  6. 제1항에 있어서,
    상기 소스 영역이 형성되지 않은 상기 바디층 상에 고농도의 콘택 영역이 형성된 것을 더 포함하는 것을 특징으로 하는 트렌치 MOSFET.
  7. 제1항에 있어서,
    상기 소스 영역은 바디층 상에 형성되고, 상기 소스 영역이 형성되지 않은 바디층의 상부 표면에 고농도의 콘택 영역이 형성된 것을 특징으로 하는 트렌치 MOSFET.
  8. 제6항 또는 제7항에 있어서,
    상기 제2 게이트 산화막, 소스 영역 및 콘택 영역이 형성된 트렌치 MOSFET 상에 상부 금속이 형성된 것을 더 포함하는 것을 특징으로 하는 트렌치 MOSFET.
  9. 제6항 또는 제7항에 있어서,
    상기 기판과 에피층 및 소스 영역은 N형 불순물이 도핑되고, 상기 바디층은 P형 불순물이 도핑되며, 상기 콘택 영역은 고농도의 P+형 불순물이 도핑된 것을 특징으로 하는 트렌치 MOSFET.
  10. 제6항 또는 제7항에 있어서,
    상기 기판과 에피층 및 소스 영역은 P형 불순물이 도핑되고, 상기 바디층은 N형 불순물이 도핑되며, 상기 콘택 영역은 고농도의 N+형 불순물이 도핑된 것을 특징으로 하는 트렌치 MOSFET.
  11. 에피층 및 바디층이 상부에 순차 적층된 기판을 준비하는 단계;
    상기 바디층 상에 트렌치를 형성하기 위한 제1 하드 마스크막을 형성하는 단계;
    상기 형성된 제1 하드 마스크막을 식각 마스크로 상기 바디층의 중앙부 및 상기 에피층 상부 표면을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면에 제1 게이트 산화막 및 제2 하드 마스크막을 형성하고 상기 제2 하드 마스크막의 하단부를 식각한 후, 상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계;
    상기 식각된 에피층에 열 산화공정을 진행하여 상기 제1 게이트 산화막의 두께보다 두꺼운 두께를 가지며 상기 트렌치의 폭보다 넓은 폭을 갖는 확산 산화막을 형성하는 단계;
    하부에 상기 확산 산화막이 형성된 트렌치 내부에 게이트를 형성하는 단계; 및
    상기 게이트 상에 제2 게이트 산화막을 형성하고, 상기 바디층 상에 소스 영역을 형성하는 단계;
    를 포함하는 트렌치 MOSFET 제조방법.
  12. 제11항에 있어서,
    상기 확산 산화막은 상기 게이트의 하부와 맞닿는 상부 중앙에 골을 갖도록 형성하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  13. 제11항에 있어서,
    상기 확산 산화막은 1500Å 내지 4000Å 범위의 두께로 형성하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  14. 제11항 또는 제13항에 있어서,
    상기 확산 산화막은 2000Å 내지 2500Å 범위의 두께로 형성하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  15. 제11항에 있어서,
    상기 소스 영역 및 제2 게이트 산화막이 형성된 트렌치 MOSFET 상에 상부 금속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  16. 제11항에 있어서,
    상기 소스 영역이 형성되지 않은 상기 바디층 상에 고농도의 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  17. 제11항에 있어서,
    상기 소스 영역은 바디층 상에 형성되며, 상기 소스 영역이 형성되지 않은 바디층의 상부 표면에 고농도의 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  18. 제16항 또는 제17항에 있어서,
    상기 소스 영역, 제2 게이트 산화막 및 콘택 영역이 형성된 트렌치 MOSFET 상에 상부 금속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  19. 제11항에 있어서,
    상기 제1 및 제2 하드 마스크막은 질화막 또는 옥사이드막으로 형성하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 하드 마스크막은 저압 화학증착 공정 또는 플라즈마 화학증착 공정을 진행하여 형성하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  21. 제11항에 있어서,
    상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계는, 상기 제1 게이트 산화막을 식각한 후 상기 에피층을 식각하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  22. 제11항에 있어서,
    상기 식각된 제2 하드 마스크막 하부의 제1 게이트 산화막 및 에피층을 식각하는 단계는, 한번의 식각 공정을 통해 상기 제1 게이트 산화막 및 에피층을 동시에 식각하는 것을 특징으로 하는 트렌치 MOSFET 제조방법.
  23. 제16항 또는 제17항에 있어서,
    상기 기판과 에피층 및 소스 영역은 N형 불순물을 도핑시키고, 상기 바디층은 P형 불순물을 도핑시키며, 상기 콘택 영역은 고농도의 P+형 불순물을 도핑시키는 것을 특징으로 하는 트렌츠 MOSFET 제조방법.
  24. 제16항 또는 제17항에 있어서,
    상기 기판과 에피층 및 소스 영역은 P형 불순물을 도핑시키고, 상기 바디층은 N형 불순물을 도핑시키며, 상기 콘택 영역은 고농도의 N+ 불순물을 도핑시키는 것을 특징으로 하는 트렌츠 MOSFET 제조방법.
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