[go: up one dir, main page]

KR100990468B1 - 반도체 메모리 및 시스템 - Google Patents

반도체 메모리 및 시스템 Download PDF

Info

Publication number
KR100990468B1
KR100990468B1 KR1020087024574A KR20087024574A KR100990468B1 KR 100990468 B1 KR100990468 B1 KR 100990468B1 KR 1020087024574 A KR1020087024574 A KR 1020087024574A KR 20087024574 A KR20087024574 A KR 20087024574A KR 100990468 B1 KR100990468 B1 KR 100990468B1
Authority
KR
South Korea
Prior art keywords
bit line
pair
access side
precharge
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020087024574A
Other languages
English (en)
Other versions
KR20080104055A (ko
Inventor
히로유키 고바야시
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20080104055A publication Critical patent/KR20080104055A/ko
Application granted granted Critical
Publication of KR100990468B1 publication Critical patent/KR100990468B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

복수의 메모리 셀은 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련된다. 워드선 구동 회로는 스탠바이 기간에서 액티브 기간으로의 이행에 따라 복수의 워드선 중 어느 하나를 활성화시킨다. 제1 프리차지 회로는 스탠바이 기간에 비트선쌍을 프리차지 전압선에 접속하며, 워드선 구동 회로의 동작 개시에 따라 비트선쌍의 적어도 액세스측을 프리차지 전압선으로부터 분리한다. 센스 앰프는 워드선 구동 회로의 동작 개시 후에 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭한다. 스위치 회로는 비트선쌍과 노드쌍 사이에 마련된다. 스위치 회로는 워드선 구동 회로의 동작 개시 시점에서 비트선쌍의 액세스측을 노드쌍의 액세스측에 접속하고 있으며, 센스 앰프의 동작 개시 시점에서 비트선쌍의 비액세스측을 노드쌍의 비액세스측으로부터 분리하고 있다.

Description

반도체 메모리 및 시스템{SEMICONDUCTOR MEMORY AND SYSTEM}
본 발명은 반도체 메모리 및 반도체 메모리를 이용한 시스템에 관한 것으로, 특히, 반도체 메모리의 소비 전력을 삭감하는 기술에 관한 것이다.
최근, 전지를 사용하여 구동되는 휴대용 전자 기기(휴대 전화나 디지털 카메라 등)가 보급되어 오고 있다. 휴대용 전자 기기의 시스템에서 이용되는 반도체 메모리에 대해서는, 전지의 장시간 사용을 가능하게 하기 위해 저소비 전력인 것이 강하게 요구되고 있다. 이 때문에, 반도체 메모리의 저소비 전력화 기술의 개발이 진행되고 있다. 예컨대, 특허문헌 1에 개시된 DRAM에서는, 센스 앰프는, 워드선의 선택 동작에 의해 선택된 메모리 셀로부터 비트선쌍의 한쪽에 독출된 신호를 비트선쌍의 다른 쪽의 프리차지 전압을 참조 전압으로 하여 증폭한다. MOSFET 스위치는 센스 앰프와 비트선쌍 사이에 마련되며, 센스 앰프의 증폭 동작에 의해 비트선쌍의 신호 진폭이 있을 정도로 커진 시점에서, 비트선쌍 중 참조 전압을 얻기 위해 이용된 비트선을 센스 앰프로부터 분리한다. 이에 따라, 센스 앰프의 소비 전류가 삭감되어, DRAM의 저소비 전력화가 실현된다.
[특허문헌 1] 일본 특허 공개 평성 제9-147559호 공보
특허문헌 1에서는, 센스 앰프의 증폭 동작이 2단계로 나누어져 있는 경우, 2단계째의 증폭 동작의 개시에 동기하여, 비트선쌍 중 참조 전압을 얻기 위해 이용된 비트선이 센스 앰프로부터 분리되는 것이 개시되어 있다. 그러나, 센스 앰프의 증폭 동작이 2단계로 나누어져 있지 않은 경우, 비트선쌍 중 참조 전압을 얻기 위해 이용된 비트선이 센스 앰프로부터 분리되는 타이밍 등이 구체적으로 개시되어 있지 않다. 따라서, 센스 앰프의 증폭 동작이 2단계로 나누어져 있지 않은 경우, 원하는 소비 전류 삭감 효과를 얻을 수 없을 가능성이 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 센스 앰프의 소비 전류를 최대한으로 삭감하여 반도체 메모리의 저소비 전력화를 실현하는 것을 목적으로 한다.
본 발명의 대표적인 형태에서는, 휴대용 전자 기기 등의 시스템에 탑재되는 반도체 메모리는, 복수의 메모리 셀, 워드선 구동 회로, 제1 프리차지 회로, 센스 앰프 및 스위치 회로를 구비하여 구성된다. 복수의 메모리 셀은 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련된다. 워드선 구동 회로는 스탠바이 기간에서 액티브 기간으로의 이행에 따라 복수의 워드선 중 어느 하나를 활성화시킨다. 제1 프리차지 회로는 스탠바이 기간에 비트선쌍을 프리차지 전압선에 접속하며, 워드선 구동 회로의 동작 개시에 따라 비트선쌍의 적어도 액세스측을 프리차지 전압선으로부터 분리한다. 센스 앰프는 워드선 구동 회로의 동작 개시 후에 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭한다. 스위치 회로는 비트선쌍과 노드쌍 사이에 마련된다. 스위치 회로는 워드선 구동 회로의 동작 개시 시점에서 비트선쌍의 액세스측을 노드쌍의 액세스측에 접속하고 있으며, 센스 앰프의 동작 개시 시점에서 비트선쌍의 비액세스측을 노드쌍의 비액세스측으로부터 분리하고 있다. 이러한 구성의 반도체 메모리에서는, 센스 앰프의 동작 개시 전에(즉, 센스 앰프의 증폭 동작에 의존하지 않고) 비트선쌍의 비액세스측이 노드쌍의 비액세스측(즉, 센스 앰프)으로부터 분리되기 때문에, 센스 앰프의 소비 전류를 최대한으로 삭감할 수 있어, 반도체 메모리의 저소비 전력화에 크게 기여할 수 있다.
(발명의 효과)
본 발명에 따르면, 센스 앰프의 소비 전류를 최대한으로 삭감할 수 있어, 반도체 메모리의 저소비 전력화에 크게 기여할 수 있다.
도 1은 본 발명의 제1 실시형태를 도시하는 블록도이다.
도 2는 도 1의 메모리 코어의 주요부를 도시하는 블록도이다.
도 3은 본 발명이 적용되는 시스템 LSI의 일례를 도시하는 블록도이다.
도 4는 제1 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 5는 본 발명의 제2 실시형태를 도시하는 블록도이다.
도 6은 제2 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 7은 본 발명의 제3 실시형태를 도시하는 블록도이다.
도 8은 제3 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 9는 본 발명의 제4 실시형태를 도시하는 블록도이다.
도 10은 제4 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 11은 본 발명의 제5 실시형태를 도시하는 블록도이다.
도 12는 제5 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 13은 본 발명의 제6 실시형태를 도시하는 블록도이다.
도 14는 제6 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 15는 본 발명의 제7 실시형태를 도시하는 블록도이다.
도 16은 제7 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 17은 본 발명의 제8 실시형태를 도시하는 블록도이다.
도 18은 제8 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 19는 본 발명의 제9 실시형태를 도시하는 블록도이다.
도 20은 제9 실시형태의 반도체 메모리의 동작예를 도시하는 타이밍도이다.
도 21은 제2 실시형태의 변형예를 도시하는 타이밍도이다.
도 22는 제2 실시형태의 다른 변형예를 도시하는 타이밍도이다.
이하, 도면을 이용하여 본 발명의 실시형태를 설명한다. 도 1은 본 발명의 제1 실시형태를 도시하고 있다. 도 2는 도 1의 메모리 코어의 주요부를 도시하고 있다. 제1 실시형태의 반도체 메모리(10)는 커맨드 입력 회로(11), 커맨드 디코더(12), 어드레스 입력 회로(13), 프리 디코더(14), 모드 설정 회로(15), 타이밍 제어 회로(16), 데이터 입출력 회로(17) 및 메모리 코어(18)를 갖고 있다.
커맨드 입력 회로(11)는 커맨드 입력 단자(CMD)를 통해 커맨드 신호(CMD)를 수신하며, 수신한 신호를 내부 커맨드 신호(ICMD)로서 출력한다. 커맨드 디코 더(12)는 내부 커맨드 신호(ICMD)를 해독하여 액티브 커맨드를 검출한 경우, 액티브 신호(ACT)를 일시적으로 고레벨로 활성화시킨다. 커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 해독하여 프리차지 커맨드를 검출한 경우, 프리차지 신호(PRE)를 일시적으로 고레벨로 활성화시킨다. 커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 해독하여 리드 커맨드를 검출한 경우, 리드 신호(READ)를 일시적으로 고레벨로 활성화시킨다. 커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 해독하여 라이트 커맨드를 검출한 경우, 라이트 신호(WRITE)를 일시적으로 고레벨로 활성화시킨다.
어드레스 입력 회로(13)는 어드레스 입력 단자(AD)를 통해 어드레스 신호(AD)를 수신하며, 수신한 신호를 내부 어드레스 신호(IAD)로서 출력한다. 프리 디코더(14)는 내부 어드레스 신호(IAD)를 수신하며, 수신한 신호에 따라, 복수의 로우 디코드 신호(RAD) 중 어느 하나, 혹은 복수의 칼럼 디코드 신호(CAD) 중 어느 하나를 선택하여 고레벨로 활성화시킨다.
모드 설정 회로(15)는 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD)에 따라 설정되는 모드 레지스터를 갖고 있다. 모드 레지스터는 전력 절약 기능의 무효/유효를 설정하기 위한 비트(MD0) 및 동작 모드를 설정하기 위한 비트(MD1)를 갖고 있다. 비트(MD0)는 전력 절약 기능을 무효로 설정할 때에 리셋되며, 전력 절약 기능을 유효로 설정할 때에 셋트된다. 비트(MD1)는 동작 모드를 제1 모드로 설정할 때에 리셋되며, 동작 모드를 제2 모드로 설정할 때에 셋트된다. 모드 설정 회로(15)는 비트(MD0)가 리셋되어 있는 경우, 모드 신호(MD0)를 저레벨로 설정한다. 모드 설정 회로(15)는 비트(MD0)가 셋트되어 있는 경우, 모드 신호(MD0)를 고레벨로 설정한다. 또, 모드 설정 회로(15)는 비트(MD0)가 리셋되어 있는 경우, 비트(MD1)에 상관 없이, 모드 신호(MD1)를 저레벨로 설정한다. 모드 설정 회로(15)는 비트(MD0)가 셋트되어 있으며, 또한 비트(MD1)가 리셋되어 있는 경우, 모드 신호(MD1)를 저레벨로 설정한다. 모드 설정 회로(15)는 비트(MD0)가 셋트되어 있으며, 또한 비트(MD1)가 셋트되어 있는 경우, 모드 신호(MD1)를 고레벨로 설정한다.
타이밍 제어 회로(16)는 액티브 신호(ACT), 프리차지 신호(PRE), 리드 신호(READ) 및 라이트 신호(WRITE)에 기초하여, 블록 제어 신호(BLKE), 워드선 제어 신호(WLE), 센스 앰프 제어 신호(SAE), 리드 앰프 제어 신호(RAE) 및 라이트 앰프 제어 신호(WAE)를 출력한다. 구체적으로는, 타이밍 제어 회로(16)는 액티브 신호(ACT)의 활성화에 응답하여, 블록 제어 신호(BLKE) 및 워드선 제어 신호(WLE)를 고레벨로 활성화시킨다. 타이밍 제어 회로(16)는 워드선 제어 신호(WLE)의 활성화로부터 소정 시간 경과 후에, 센스 앰프 제어 신호(SAE)를 고레벨로 활성화시킨다.
타이밍 제어 회로(16)는 프리차지 신호(PRE)의 활성화에 응답하여, 워드선 제어 신호(WLE)를 저레벨로 비활성화시킨다. 타이밍 제어 회로(16)는 워드선 제어 신호(WLE)의 비활성화로부터 소정 시간 경과 후에, 센스 앰프 제어 신호(SAE)를 저레벨로 비활성화시킨다. 타이밍 제어 회로(16)는 센스 앰프 제어 신호(SAE)의 비활성화에 응답하여, 블록 제어 신호(BLKE)를 저레벨로 비활성화시킨다. 블록 제어 신호(BLKE)의 비활성 기간은 반도체 메모리(10)의 스탠바이 기간에 상당하며, 블록 제어 신호(BLKE)의 활성 기간은 반도체 메모리(10)의 액티브 기간에 상당한다. 또, 타이밍 제어 회로(16)는 리드 신호(READ)의 활성화에 응답하여, 리드 앰프 제어 신호(RAE)를 일시적으로 고레벨로 활성화시킨다. 타이밍 제어 회로(16)는 라이트 신호(WRITE)의 활성화에 응답하여, 라이트 앰프 제어 신호(WAE)를 일시적으로 고레벨로 활성화시킨다.
데이터 입출력 회로(17)는 공통 데이터 버스(CDB)를 통해 메모리 코어(18)로부터의 리드 데이터를 수신하며, 수신한 데이터를 데이터 입출력 단자(DQ)에 출력한다. 데이터 입출력 회로(17)는 데이터 입출력 단자(DQ)를 통해 메모리 코어(18)에의 라이트 데이터를 수신하며, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 메모리 코어(18)는 칼럼 디코더(CDEC), 워드 디코더(WDECL, WDECR), 블록(BLKL, BLKR), 제어 회로(CTL) 및 주변 회로(PER)를 갖고 있다.
블록(BLKL)은 복수의 워드선(WLL)(WLL0, WLL1, …, WLLn)과 복수의 비트선쌍(BLLA, BLLB)의 교차 위치에 매트릭스형으로 배치되는 복수의 메모리 셀(MCL)(MCL0, MCL1, …, MCLn)을 갖고 있다. 블록(BLKL)은 복수의 워드선(WLR)(WLR0, WLR1, …, WLRn)과 복수의 비트선쌍(BLRA, BLRB)의 교차 위치에 매트릭스형으로 배치되는 복수의 메모리 셀(MCR)(MCR0, MCR1, …, MCRn)을 갖고 있다.
워드 디코더(WDECL)(WDECR)는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 워드선 제어 신호(WLE)의 활성화로부터 소정 시간 경과 후에, 선택되어 있는 로우 디코드 신호(RAD)에 대응하는 워드 선(WLL)(WLR)을 고레벨로 활성화시킨다. 워드 디코더(WDECL)(WDECR)는 워드선 제어 신호(WLE)의 비활성화에 응답하여, 워드선(WLL)(WLR)을 저레벨로 비활성화시킨다.
제어 회로(CTL)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 프리차지 제어 신호(BRSL, BRSR)를 고레벨로 활성화시킨다. 제어 회로(CTL)는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSL)(BRSR)를 저레벨로 비활성화시킨다. 제어 회로(CTL)는 센스 앰프 제어 신호(SAE)의 활성화로부터 소정 시간 경과 후에, 센스 앰프 기동 신호선(PCS)을 고레벨로 활성화시키며, 센스 앰프 기동 신호선(NCS)을 저레벨로 활성화시킨다. 제어 회로(CTL)는 센스 앰프 제어 신호(SAE)의 비활성화에 응답하여, 센스 앰프 기동 신호선(PCS)을 중간 레벨로 비활성화시키며, 센스 앰프 기동 신호선(NCS)을 중간 레벨로 비활성화시킨다.
또, 제어 회로(CTL)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 고레벨로 활성화시킨다. 제어 회로(CTL)는 모드 신호(MD0)가 저레벨로 설정되어 있는 상태에서는, 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA, MUXRB)(MUXLA, MUXLB)를 저레벨로 비활성화시킨다.
한편, 제어 회로(CTL)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL) 에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA, MUXRB)를 저레벨로 비활성화시키며, 스위치 제어 신호(MUXLB)(MUXLA)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTL)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB)를 저레벨로 비활성화시키며, 스위치 제어 신호(MUXRB)(MUXRA)를 저레벨로 비활성화시킨다.
또, 제어 회로(CTL)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA)(MUXLB)를 소정 시간만큼 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTL)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)(MUXRB)를 소정 시간만큼 저레벨로 비활성화시킨다. 여기서, 소정 시간은 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 저레벨로 비활성화되는 경우, 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센 스 앰프 기동 신호선(PCS, NCS)의 활성화 후에 고레벨로 활성화되도록 설정되어 있다.
주변 회로(PER)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다, 프리차지 회로(PRLA, PRLB, PRRA, PRRB), 비트선 스위치(BTLA, BTLB, BTRA, BTRB) 및 센스 앰프(SA)를 갖고 있다. 프리차지 회로(PRLA)(PRLB)는 비트선(BLLA)(BLLB)을 프리차지 전압선(VPR)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRLA)(PRLB)를 구성하는 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRSL)를 받고 있다. 프리차지 회로(PRRA)(PRRB)는 비트선(BLRA)(BLRB)을 프리차지 전압선(VPR)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRRA)(PRRB)를 구성하는 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRSR)를 받고 있다. 비트선 스위치(BTLA)(BTLB)는 비트선(BLLA)(BLLB)을 노드(NDA)(NDB)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 비트선 스위치(BTLA)(BTLB)를 구성하는 nMOS 트랜지스터의 게이트는 스위치 제어 신호(MUXLA)(MUXLB)를 받고 있다. 비트선 스위치(BTRA)(BTRB)는 비트선(BLRA)(BLRB)을 노드(NDA)(NDB)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 비트선 스위치(BTRA)(BTRB)를 구성하는 nMOS 트랜지스터의 게이트는 스위치 제어 신호(MUXRA)(MUXRB)를 받고 있다.
센스 앰프(SA)는, 예컨대, 2개의 pMOS 트랜지스터 및 2개의 nMOS 트랜지스터로 이루어지는 래치 회로로 구성되어 있다. 센스 앰프(SA)를 구성하는 2개의 pMOS 트랜지스터의 한쪽은, 소스가 센스 앰프 기동 신호선(PCS)에 접속되며, 드레인이 노드(NDA)에 접속되고, 게이트가 노드(NDB)에 접속되어 있다. 센스 앰프(SA)를 구 성하는 2개의 pMOS 트랜지스터의 다른 쪽은, 소스가 센스 앰프 기동 신호선(PCS)에 접속되며, 드레인이 노드(NDB)에 접속되고, 게이트가 노드(NDA)에 접속되어 있다. 센스 앰프(SA)를 구성하는 2개의 nMOS 트랜지스터의 한쪽은, 소스가 센스 앰프 기동 신호선(NCS)에 접속되며, 드레인이 노드(NDA)에 접속되고, 게이트가 노드(NDB)에 접속되어 있다. 센스 앰프(SA)를 구성하는 nMOS 트랜지스터의 다른 쪽은, 소스가 센스 앰프 기동 신호선(NCS)에 접속되며, 드레인이 노드(NDB)에 접속되고, 게이트가 노드(NDA)에 접속되어 있다. 이러한 구성에 의해, 센스 앰프(SA)는 센스 앰프 기동 신호선(PCS, NCS)의 활성 기간에, 노드쌍(NDA, NDB)의 전압 차를 증폭한다.
또, 도시를 생략하고 있지만, 주변 회로(PER)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다, 칼럼 선택 신호의 활성 기간에 노드쌍(NDA, NDB)을 내부 데이터 버스에 접속하는 칼럼 스위치도 갖고 있다. 칼럼 선택 신호는 칼럼 디코더(CDEC)에 의해, 칼럼 디코드 신호(CAD)에 따라 활성화된다. 앰프 회로(AMP)는 리드 앰프 제어 신호(RAE)의 활성화에 응답하여, 내부 데이터 버스 상의 리드 데이터의 신호량을 증폭하여 공통 데이터 버스(CDB)에 출력한다. 앰프 회로(AMP)는 라이트 앰프 제어 신호(WAE)의 활성화에 응답하여, 공통 데이터 버스(CDB) 상의 라이트 데이터의 신호량을 증폭하여 내부 데이터 버스에 출력한다.
도 3은 본 발명이 적용되는 시스템 LSI의 일례를 도시하고 있다. 시스템 LSI (100)은, 예컨대, 휴대용 전자 기기에 탑재되는 화상 처리용 LSI이며, 데이터를 저장하기 위한 메모리(110)와, 메모리(110)를 제어하기 위한 메모리 컨트롤러(120)와, 데이터 처리나 외부 장치(200)와의 데이터 교환을 실시하기 위한 CPU(130)를 상호 접속하여 구성되어 있다. 도 1에 도시한 반도체 메모리(10)는, 예컨대, 시스템 LSI(100)의 메모리(110)를 구현하고 있다.
도 4는 제1 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태(전력 절약 기능이 유효로 설정되어 있는 상태)에서, 반도체 메모리(10)가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다.
반도체 메모리(10)의 스탠바이 기간에서는, 블록 제어 신호(BLKE)는 저레벨로 비활성화되어 있으며, 워드선 제어 신호(WLE) 및 센스 앰프 제어 신호(SAE)도 저레벨로 비활성화되어 있다. 따라서, 워드선(WLL0∼WLLn, WLR0∼WLRn)은 저레벨로 비활성화되어 있다. 센스 앰프 기동 신호선(PCS)은 중간 레벨로 비활성화되어 있으며, 센스 앰프 기동 신호선(NCS)도 중간 레벨로 비활성화되어 있다. 또, 프리차지 제어 신호(BRSL, BRSR)는 고레벨로 활성화되어 있으며, 프리차지 회로(PRLA, PRLB, PRRA, PRRB)는 온하고 있다. 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)는 고레벨로 활성화되어 있으며, 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 온하고 있다. 따라서, 반도체 메모리(10)의 스탠바이 기간에서는, 비트선쌍(BLRA, BLRB) 및 비트선쌍(BLLA, BLLB)은 프리차지 전압선(VPR)에 접속된 상태로, 센스 앰프(SA)[노드쌍(NDA, NDB)]에 접속되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 블록 제어 신호(BLKE) 및 워드선 제어 신호(WLE)가 고레벨로 활성화된다. 이에 따라, 반 도체 메모리(10)가 스탠바이 상태에서 액티브 상태로 천이한다. 이때, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 것으로 하면, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB)가 저레벨로 비활성화되며, 비트선 스위치(BTLA, BTLB)가 오프한다. 이에 따라, 비트선쌍(BLLA, BLLB)이 센스 앰프(SA)로부터 분리된다. 또, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSR)가 저레벨로 비활성화되며, 프리차지 회로(PRRA, PRRB)가 오프한다. 이에 따라, 비트선쌍(BLRA, BLRB)이 프리차지 전압선(VPR)으로부터 분리된다. 또한, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRB)도 저레벨로 비활성화되며, 비트선 스위치(BTRB)도 오프한다. 이에 따라, 비트선(BLRB)도 센스 앰프(SA)로부터 분리된다.
워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 워드선 제어 신호(WLE)의 활성화로부터 소정 시간 경과 후에, 워드 디코더(WDECR)에 의해, 워드선(WLR0)이 고레벨로 활성화된다. 이때, 비트선 스위치(BTRA)는 온하고 있으며, 비트선(BLRA)은 노드(NDA)에 접속되어 있다. 이 때문에, 워드선(WLR0)의 활성화에 따라 메모리 셀(MCR0)로부터 비트선(BLRA)에 독출된 신호가 노드(NDA)에 전달된다. 그리고, 워드선 제어 신호(WLE)의 활성화로부터 소정 시간 경과 후에, 센스 앰프 제어 신호(SAE)가 고레벨로 활성화된다. 또한, 센스 앰프 제어 신호(SAE)의 활성화로부터 소정 시간 경과 후에, 센스 앰프 기동 신호선(PCS)이 고레 벨로 활성화되며, 센스 앰프 기동 신호선(NCS)이 저레벨로 활성화된다. 이에 따라, 센스 앰프(SA)가 증폭 동작을 개시한다. 이 시점에서, 비액세스측의 비트선(BLRB)은 센스 앰프(SA)[비액세스측의 노드(NDB)]로부터 분리되어 있다. 따라서, 센스 앰프(SA)의 소비 전류가 최대한으로 삭감된다.
또, 모드 신호(MD0)가 고레벨로 설정되어 있으며, 또한 모드 신호(MD1)가 저레벨로 설정되어 있는 경우(전력 절약 기능이 유효로 설정되어 있으며, 또한 동작 모드가 제1 모드로 설정되어 있는 경우)에는, 블록 제어 신호(BLKE)의 활성화 후도, 스위치 제어 신호(MUXRA)는 고레벨로 활성화된 채이며, 비트선 스위치(BTRA)는 온한 채이다. 따라서, 센스 앰프(SA)의 동작 개시 시점에서, 액세스측의 비트선(BLRA)은 센스 앰프(SA)[액세스측의 노드(NDA)]에 접속되어 있다.
한편, 모드 신호(MD0)가 고레벨로 설정되어 있으며, 또한 모드 신호(MD1)가 고레벨로 설정되어 있는 경우(전력 절약 기능이 유효로 설정되어 있으며, 또한 동작 모드가 제2 모드로 설정되어 있는 경우)에는, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)가 일시적으로 저레벨로 비활성화되며, 비트선 스위치(BTRA)가 일시적으로 오프한다. 따라서, 센스 앰프(SA)의 동작 개시 시점에서, 액세스측의 비트선(BLRA)은 센스 앰프(SA)[액세스측의 노드(NDA)]로부터 분리되어 있다. 이 때문에, 센스 앰프(SA)의 동작 개시 시점에서의 노드쌍(NDA, NDB)의 부하 용량이 거의 같아져, 노드쌍(NDA, NDB)의 부하 용량이 다른 것에 따른 문제가 해소된다.
또한, 모드 신호(MD0)가 저레벨로 설정되어 있는 경우(전력 절약 기능이 무효로 설정되어 있는 경우)에는, 블록 제어 신호(BLKE)의 활성화 후도, 스위치 제어 신호(MUXRA, MUXRB)는 고레벨로 활성화된 채이며, 비트선 스위치(BTRA, BTRB)는 온한 채이다. 따라서, 센스 앰프(SA)의 동작 개시 시점에서, 액세스측의 비트선(BLRA) 및 비액세스측의 비트선(BLRB)은 센스 앰프(SA)[액세스측의 노드(NDA) 및 비액세스측의 노드(NDB)]에 접속되어 있다.
이상과 같은 제1 실시형태에서는, 전력 절약 기능이 유효로 설정되어 있는 경우, 센스 앰프(SA)의 동작 개시 시점에서 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측이 센스 앰프(SA)로부터 분리되어 있기 때문에, 센스 앰프(SA)의 소비 전류를 최대한으로 삭감할 수 있어, 반도체 메모리(10)의 저소비 전력화에 크게 기여할 수 있다. 또, 모드 설정 회로(15)(모드 레지스터)를 통해 전력 절약 기능의 무효/유효를 선택할 수 있기 때문에, 반도체 메모리(10)를 여러 가지 사양의 시스템에 적용할 수 있다.
또한, 전력 절약 기능이 유효로 설정되어 있으며, 또한 동작 모드가 제2 모드로 설정되어 있는 경우, 센스 앰프(SA)의 동작 개시 시점에서 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측에 더하여 액세스측도 센스 앰프(SA)로부터 분리되어 있기 때문에, 센스 앰프(SA)의 동작 개시 시점에서의 노드쌍(NDA, NDB)의 부하 용량이 다른 것에 따른 문제를 해소할 수 있다.
도 5는 본 발명의 제2 실시형태를 도시하고 있다. 제2 실시형태를 설명하는데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제2 실시형태의 반도체 메모리는, 제1 실시형태 의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18a)로 대체하여 구성되어 있다. 예컨대, 제2 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제2 실시형태의 메모리 코어(18a)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLa) 및 주변 회로(PERa)로 각각 대체하여 구성되어 있다.
제2 실시형태의 제어 회로(CTLa)는, 제1 실시형태의 프리차지 제어 신호(BRSL) 대신에 프리차지 제어 신호(BRSLA, BRSLB)를 출력하는 것, 및 제1 실시형태의 프리차지 제어 신호(BRSR) 대신에 프리차지 제어 신호(BRSRA, BRSRB)를 출력하는 것을 제외하고, 제1 실시형태의 제어 회로(CTL)와 동일하다.
제어 회로(CTLa)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 프리차지 제어 신호(BRSLA, BRSLB, BRSRA, BRSRB)를 고레벨로 활성화시킨다. 제어 회로(CTLa)는 모드 신호(MD0)가 저레벨로 설정되어 있는 상태에서는, 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSLA, BRSLB)(BRSRA, BRSRB)를 저레벨로 비활성화시킨다.
한편, 제어 회로(CTLa)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSLA)(BRSLB)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLa)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSRA)(BRSRB)를 저레벨로 비활성화시킨다.
제2 실시형태의 주변 회로(PERa)는 프리차지 회로(PRLA)(PRLB)를 구성하는 nMOS 트랜지스터의 게이트가 프리차지 제어 신호(BRSLA)(BRSLB)를 받는 것, 및 프리차지 회로(PRRA)(PRRB)를 구성하는 nMOS 트랜지스터의 게이트가 프리차지 제어 신호(BRSRA)(BRSRB)를 받는 것을 제외하고, 제1 실시형태의 주변 회로(PER)와 동일하다.
도 6은 제2 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 프리차지 제어 신호(BRSLA, BRSLB, BRSRA, BRSRB)를 제외한 신호 및 프리차지 회로(PRLA, PRLB, PRRA, PRRB)를 제외한 회로는, 제1 실시형태의 반도체 메모리의 동작예(도 4)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 프리차지 제어 신호(BRSLA, BRSLB, BRSRA, BRSRB)는 고레벨로 활성화되어 있으며, 프리차지 회로(PRLA, PRLB, PRRA, PRRB)는 온하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 비트선 쌍(BLLA, BLLB) 및 비트선쌍(BLRA, BLRB)은 프리차지 전압선(VPR)에 접속되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSRA)가 저레벨로 비활성화되며, 프리차지 회로(PRRA)가 오프한다. 이에 따라, 액세스측의 비트선(BLRA)이 프리차지 전압선(VPR)으로부터 분리된다. 한편, 블록 제어 신호(BLKE)의 활성화 후도, 프리차지 제어 신호(BRSRB)는 고레벨로 활성화된 채이며, 프리차지 회로(PRRB)는 온한 채이다. 이 때문에, 센스 앰프(SA)의 동작 개시 후도, 비액세스측의 비트선(BLRB)은 프리차지 전압선(VPR)에 접속되어 있다. 따라서, 비액세스측의 비트선(BLRB)이 플로팅 상태가 되는 것에 따른 문제가 해소된다. 또, 블록 제어 신호(BLKE)의 활성화 후에 있어서는, 비트선 스위치(BTRB)는 오프하고 있으며, 비액세스측의 비트선(BLRB)은 센스 앰프(SA)[비액세스측의 노드(NDB)]로부터 분리되어 있다. 이 때문에, 블록 제어 신호(BLKE)의 활성화 후에 비액세스측의 비트선(BLRB)이 프리차지 전압선(VPR)에 접속되어 있어도, 센스 앰프(SA)의 증폭 동작에 영향은 없다. 또한, 모드 신호(MD0)가 저레벨로 설정되어 있는 경우에는, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSRA)에 더하여 프리차지 제어 신호(BRSRB)도 저레벨로 비활성화되며, 프리차지 회로(PRRA)에 더하여 프리차지 회로(PRRB)도 오프한다.
이상과 같은 제2 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있 다. 또, 제2 실시형태에서는, 전력 절약 기능이 유효로 설정되어 있는 경우, 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측이 프리차지 전압선(VPR)으로부터 분리되는 일은 없기 때문에, 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측이 플로팅 상태가 되는 것에 따른 문제를 해소할 수 있다.
도 7은 본 발명의 제3 실시형태를 도시하고 있다. 제3 실시형태를 설명하는데 있어서, 제1 실시형태 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제3 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18b)로 대체하여 구성되어 있다. 예컨대, 제3 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제3 실시형태의 메모리 코어(18b)는, 제2 실시형태의 메모리 코어(18a)에 대하여, 제어 회로(CTLa)를 제어 회로(CTLb)로 대체하여 구성되어 있다.
제3 실시형태의 제어 회로(CTLb)는 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)의 출력 동작이 다른 것을 제외하고, 제2 실시형태의 제어 회로(CTLa)와 동일하다. 제어 회로(CTLb)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 고레벨로 활성화시킨다. 제어 회로(CTLb)는 모드 신호(MD0)가 저레벨로 설정되어 있는 상태에서는, 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA, MUXRB)(MUXLA, MUXLB)를 저레벨로 비활성화시킨다.
한편, 제어 회로(CTLb)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 스위치 제어 신호(MUXRA, MUXRB)를 저레벨로 비활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 스위치 제어 신호(MUXLB)(MUXLA)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLb)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 스위치 제어 신호(MUXLA, MUXLB)를 저레벨로 비활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 스위치 제어 신호(MUXRB)(MUXRA)를 저레벨로 비활성화시킨다.
또, 제어 회로(CTLb)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA)(MUXLB)를 소정 시간만큼 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLb)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드 선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)(MUXRB)를 소정 시간만큼 저레벨로 비활성화시킨다. 여기서, 소정 시간은 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 저레벨로 비활성화되는 경우, 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센스 앰프 기동 신호선(PCS, NCS)의 활성화 후에 고레벨로 활성화되도록 설정되어 있다.
도 8은 제3 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 제외한 신호 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)를 제외한 회로는 제2 실시형태의 반도체 메모리의 동작예(도 6)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)는 고레벨로 활성화되어 있으며, 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 온하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 비트선쌍(BLLA, BLLB) 및 비트선쌍(BLRA, BLRB)은 프리차지 전압선(VPR)에 접속된 상태로, 센스 앰프(SA)[노드쌍(NDA, NDB)]에 접속되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB)가 저레벨로 비활성화되며, 비트선 스위치(BTLA, BTLB)가 오프한다. 이에 따라, 비트선쌍(BLLA, BLLB)이 센스 앰프(SA)로부터 분리된다. 그리고, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXRB)가 저레벨로 비활성화되며, 비트선 스위치(BTRB)가 오프한다. 이에 따라, 비트선(BLRB)이 센스 앰프(SA)로부터 분리된다. 이 후 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 제2 실시형태의 반도체 메모리의 동작예(도 6)와 동일하게 동작한다.
이와 같이, 블록 제어 신호(BLKE)의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 스위치 제어 신호(MUXRB)는 고레벨로 활성화되어 있으며, 비트선 스위치(BTRB)는 온하고 있다. 따라서, 블록 제어 신호(BLKE)의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 비액세스측의 비트선(BLRB)은 비액세스측의 노드(NDB)에 접속되어 있다. 또, 블록 제어 신호(BLKE)의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 프리차지 회로(PRRB)는 온하고 있으며, 비액세스측의 비트선(BLRB)은 프리차지 전압선(VPR)에 접속되어 있다. 따라서, 비액세스측의 노드(NDB)가 플로팅 상태가 되는 것에 따른 문제가 해소된다. 또한, 모드 신호(MD0)가 저레벨로 설정되어 있는 경우에는, 블록 제어 신호(BLKE)의 활성화 후도, 스위치 제어 신호(MUXRA, MUXRB)는 고레벨로 활성화된 채이며, 비트선 스위치(BTRA, BTRB)는 온한 채이다.
이상과 같은 제3 실시형태에서도, 제1 실시형태 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또, 제3 실시형태에서는, 전력 절약 기능이 유효로 설정되어 있는 경우, 블록 제어 신호(BLKE)[워드선 제어 신호(WLE)]의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측은 프리차지 전압선(VPR)에 접속된 상태로 노드쌍(NDA, NDB)의 비액세스측에 접속되어 있기 때문에, 노드쌍(NDA, NDB)의 비액세스측이 플로팅 상태가 되는 것에 따른 문제를 해소할 수 있다.
도 9는 본 발명의 제4 실시형태를 도시하고 있다. 제4 실시형태를 설명하는데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제4 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18c)로 대체하여 구성되어 있다. 예컨대, 제4 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제4 실시형태의 메모리 코어(18c)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLc) 및 주변 회로(PERc)로 각각 대체하여 구성되어 있다.
제4 실시형태의 제어 회로(CTLc)는 프리차지 제어 신호(BRSCA, BRSCB)를 출력하는 것을 제외하고, 제1 실시형태의 제어 회로(CTL)와 동일하다. 제어 회로(CTLc)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 프리차지 제어 신호(BRSCA, BRSCB)를 고레벨로 활성화시킨다. 제어 회로(CTLc)는 비트 선(BLLA)(BLRA)과의 교차 위치에 메모리 셀(MCL)(MCR)이 배치되는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 프리차지 제어 신호(BRSCA)를 저레벨로 비활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 프리차지 제어 신호(BRSCB)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLc)는 비트선(BLLB)(BLRB)과의 교차 위치에 메모리 셀(MCL)(MCR)이 배치되는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 프리차지 제어 신호(BRSCB)를 저레벨로 비활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 프리차지 제어 신호(BRSCA)를 저레벨로 비활성화시킨다.
제4 실시형태의 주변 회로(PERc)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다 프리차지 회로(PRCA, PRCB)를 갖는 것을 제외하고, 제1 실시형태의 주변 회로(PER)와 동일하다. 프리차지 회로(PRCA)(PRCB)는 노드(NDA)(NDB)를 프리차지 전압선(VPR)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRCA)(PRCB)를 구성하는 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRSCA)(BRSCB)를 받고 있다.
도 10은 제4 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 프리차지 제어 신호(BRSCA, BRSCB)를 제외한 신호 및 프리차지 회로(PRCA, PRCB)를 제외한 회로는 제1 실시형태의 반도체 메모리의 동작예(도 4)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 프리차지 제어 신호(BRSCA, BRSCB)는 고레벨로 활성화되어 있으며, 프리차지 회로(PRCA, PRCB)는 온하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 노드쌍(NDA, NDB)은 프리차지 전압선(VPR)에 접속되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSCA)가 저레벨로 비활성화되며, 프리차지 회로(PRCA)가 오프한다. 이에 따라, 액세스측의 노드(NDA)가 프리차지 전압선(VPR)으로부터 분리된다. 그리고, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 프리차지 제어 신호(BRSCB)가 저레벨로 비활성화되며, 프리차지 회로(PRCB)가 오프한다. 이에 따라, 비액세스측의 노드(NDB)가 프리차지 전압선(VPR)으로부터 분리된다.
이와 같이, 블록 제어 신호(BLKE)의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 프리차지 제어 신호(BRSCB)는 고레벨로 활성화되어 있으며, 프리차지 회로(PRRB)는 온하고 있다. 따라서, 블록 제어 신호(BLKE)의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 비액세스측의 노드(NDB)는 프리차지 전압선(VPR)에 접속되어 있다. 이 때문에, 비액세스측의 노드(NDB)가 플로팅 상태가 되는 것에 따른 문제가 해소된다.
이상과 같은 제4 실시형태에서도, 제1 실시형태와 동일한 효과를 얻을 수 있다. 또, 제4 실시형태에서는, 블록 제어 신호(BLKE)[워드선 제어 신호(WLE)]의 활성화에서 센스 앰프 제어 신호(SAE)의 활성화까지의 기간에서, 노드쌍(NDA, NDB)의 비액세스측은 프리차지 전압선(VPR)에 접속되어 있기 때문에, 노드쌍(NDA, NDB)의 비액세스측이 플로팅 상태가 되는 것에 따른 문제를 해소할 수 있다.
도 11은 본 발명의 제5 실시형태를 도시하고 있다. 제5 실시형태를 설명하는데 있어서, 제1 실시형태, 제2 실시형태 및 제4 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제5 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18d)로 대체하여 구성되어 있다. 예컨대, 제5 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제5 실시형태의 메모리 코어(18d)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLd) 및 주변 회로(PERd)로 각각 대체하여 구성되어 있다.
제5 실시형태의 제어 회로(CTLd)는 제4 실시형태의 제어 회로(CTLc)와 마찬가지로 프리차지 제어 신호(BRSCA, BRSCB)를 출력하는 것을 제외하고, 제2 실시형태의 제어 회로(CTLa)와 동일하다. 제5 실시형태의 주변 회로(PERc)는 제4 실시형태의 프리차지 회로(PRCA, PRCB)를 갖는 것을 제외하고, 제2 실시형태의 주변 회로(PERa)와 동일하다.
도 12는 제5 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 프리차지 제어 신호(BRSCA, BRSCB)를 제외한 신호 및 프리차지 회로(PRCA, PRCB)를 제외한 회로는, 제2 실시형태의 반도체 메모리의 동작예(도 6)와 동일하게 동작한다. 프리차지 제어 신호(BRSCA, BRSCB) 및 프리차지 회로(PRCA, PRCB)는 제4 실시형태의 반도체 메모리의 동작예(도 10)와 동일하게 동작한다. 이상과 같은 제5 실시형태에서는, 제1 실시형태 및 제2 실시형태와 동일한 효과를 얻을 수 있는데다가, 제4 실시형태와 동일한 효과도 얻을 수 있다.
도 13은 본 발명의 제6 실시형태를 도시하고 있다. 제6 실시형태를 설명하는데 있어서, 제1 실시형태, 제2 실시형태, 제4 실시형태 및 제5 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제6 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18e)로 대체하여 구성되어 있다. 예컨대, 제6 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제6 실시형태의 메모리 코어(18e)는, 제5 실시형태의 메모리 코어(18d)에 대하여, 제어 회로(CTLd)를 제어 회로(CTLe)로 대체하여 구성되어 있다.
제6 실시형태의 제어 회로(CTLe)는 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)의 출력 동작이 다른 것을 제외하고, 제5 실시형태의 제어 회로(CTLd)와 동일하다. 제어 회로(CTLe)는 블록 제어 신호(BLKE)의 비활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 저레벨로 비활성화시킨다. 제어 회로(CTLe)는 모드 신호(MD0)가 저레벨로 설정되어 있는 상태에서는, 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA, MUXLB)(MUXRA, MUXRB)를 고레벨로 활성화시킨다.
한편, 제어 회로(CTLe)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXLA)(MUXLB)를 고레벨로 활성화시킨다. 마찬가지로, 제어 회로(CTLe)는 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)(MUXRB)를 고레벨로 활성화시킨다.
또, 제어 회로(CTLe)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신 호(MUXLA)(MUXLB)를 소정 시간만큼 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLe)는 모드 신호(MD0)에 더하여 모드 신호(MD1)가 고레벨로 설정되어 있는 상태에서는, 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)(MUXRB)를 소정 시간만큼 저레벨로 비활성화시킨다. 여기서, 소정 시간은 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 저레벨로 비활성화되는 경우, 스위치 제어 신호(MUXLA)(MUXLB, MUXRA, MUXRB)가 센스 앰프 기동 신호선(PCS, NCS)의 활성화 후에 고레벨로 활성화되도록 설정되어 있다.
도 14는 제6 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 제외한 신호 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)를 제외한 회로는, 제5 실시형태의 반도체 메모리의 동작예(도 12)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)는 저레벨로 비활성화되어 있으며, 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 오프하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 비트선 쌍(BLLA, BLLB) 및 비트선쌍(BLRA, BLRB)은 센스 앰프(SA)[노드쌍(NDA, NDB)]로부터 분리되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)가 고레벨로 활성화되며, 비트선 스위치(BTRA)가 온한다. 이에 따라, 액세스측의 비트선(BLRA)이 센스 앰프(SA)[액세스측의 노드(NDA)]에 접속된다. 이 후, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 제5 실시형태의 반도체 메모리의 동작예(도 12)와 동일하게 동작한다. 또한, 모드 신호(MD0)가 저레벨로 설정되어 있는 경우에는, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)에 더하여 스위치 제어 신호(MUXRB)도 고레벨로 활성화되며, 비트선 스위치(BTRA)에 더하여 비트선 스위치(BTRB)도 온한다.
이상과 같은 제6 실시형태에서도, 제1 실시형태, 제2 실시형태 및 제4 실시형태와 동일한 효과를 얻을 수 있다. 또, 제6 실시형태에서는, 반도체 메모리의 스탠바이 기간에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)가 저레벨로 비활성화되어 있다. 이 때문에, 제6 실시형태에서는, 전력 절약 기능이 유효로 설정되어 있는 경우, 제5 실시형태에 비해서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)의 천이 횟수를 적게할 수 있어, 반도체 메모리의 소비 전력을 더 삭감할 수 있다.
도 15는 본 발명의 제7 실시형태를 도시하고 있다. 제7 실시형태를 설명하는 데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제7 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18f)로 대체하여 구성되어 있다. 예컨대, 제7 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제7 실시형태의 메모리 코어(18f)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLf) 및 주변 회로(PERf)로 각각 대체하여 구성되어 있다.
제7 실시형태의 제어 회로(CTLf)는 제3 실시형태의 제어 회로(CTLb)와 마찬가지로 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 출력하는 것, 및 레퍼런스 제어 신호(RFELA, RFELB, RFERA, RFERB)를 출력하는 것을 제외하고, 제1 실시형태의 제어 회로(CTL)와 동일하다.
제어 회로(CTLf)는 비트선(BLLA)(BLLB)과의 교차 위치에 메모리 셀(MCL)이 배치되는 워드선(WLL)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 레퍼런스 제어 신호(RFELB)(RFELA)를 고레벨로 활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 레퍼런스 제어 신호(RFELB)(RFELA)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLf)는 비트선(BLRA)(BLRB)과의 교차 위치에 메모리 셀(MCR)이 배치되는 워드선(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 레퍼런스 제어 신호(RFERB)(RFERA)를 고레벨로 활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 레퍼런스 제어 신호(RFERB)(RFERA)를 저레벨로 비활성화시킨다.
제7 실시형태의 주변 회로(PERf)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다 레퍼런스 회로(RFLA, RFLB, RFRA, RFRB)를 갖는 것, 및 제1 실시형태의 프리차지 전압선(VPR)이 접지 전압선(VSS)으로 대체되어 있는 것을 제외하고, 제1 실시형태의 주변 회로(PER)와 동일하다. 레퍼런스 회로(RFLA)(RFLB, RFRA, RFRB)는 비트선(BLLA)(BLLB, BLRA, BLRB)을 참조 전압선(VRF)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 레퍼런스 회로(RFLA)(RFLB, RFRA, RFRB)를 구성하는 nMOS 트랜지스터의 게이트는 레퍼런스 제어 신호(RFELA)(RFELB, RFERA, RFERB)를 받고 있다.
도 16은 제7 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 레퍼런스 제어 신호(RFELA, RFELB, RFERA, RFERB)를 제외한 신호와, 비트선 스위치(BTLA, BTLB, BTRA, BTRB) 및 레퍼런스 회로(RFLA, RFLB, RFRA, RFRB)를 제외한 회로는 제1 실시형태의 반도체 메모리의 동작예(도 4)와 동일하게 동작한다. 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 제3 실시형태의 반도체 메모리의 동작예(도 8)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 레퍼런스 제어 신호(RFELA, RFELB, RFERA, RFERB)는 저레벨로 비활성화되어 있으며, 레퍼런스 회로(RFLA, RFLB, RFRA, RFRB)는 오프하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 비트선쌍(BLLA, BLLB) 및 비트선쌍(BLRA, BLRB)은 참조 전압선(VRF)으로부터 분리되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 레퍼런스 제어 신호(RFERB)가 고레벨로 활성화되며, 레퍼런스 회로 RFRB가 온한다. 이에 따라, 비액세스측의 비트선(BLRB)이 참조 전압선(VRF)에 접속된다. 이때, 비트선 스위치(BTRB)는 온하고 있으며, 비액세스측의 비트선(BLRB)은 비액세스측의 노드(NDB)에 접속되어 있다. 따라서, 비액세스측의 비트선(BLRB)은 비액세스측의 노드(NDB)에 접속된 상태로, 참조 전압선(VRF)에 접속된다. 이 후, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 레퍼런스 제어 신호(RFERB)가 저레벨로 비활성화되며, 레퍼런스 회로(RFRB)가 오프한다. 이에 따라, 비액세스측의 비트선(BLRB)이 참조 전압선(VRF)으로부터 분리된다.
이상과 같은 제7 실시형태에서는, 레퍼런스 레벨과 프리차지 레벨이 다르며, 비트선(BLLA, BLLB, BLRA, BLRB)을 참조 전압선(VRF)에 접속하기 위한 레퍼런스 회로(RFLA, RFLB, RFRA, RFRB)가 마련되는 경우에도, 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 17은 본 발명의 제8 실시형태를 도시하고 있다. 제8 실시형태를 설명하는 데 있어서, 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제8 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18g)로 대체하여 구성되어 있다. 예컨대, 제8 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제8 실시형태의 메모리 코어(18g)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLg) 및 주변 회로(PERg)로 각각 대체하여 구성되어 있다.
제8 실시형태의 제어 회로(CTLg)는 레퍼런스 제어 신호(RFECA, RFECB)를 출력하는 것을 제외하고, 제1 실시형태의 제어 회로(CTL)과 동일하다. 제어 회로(CTLg)는 비트선(BLLA)(BLRA)과의 교차 위치에 메모리 셀(MCL)(MCR)이 배치되는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 레퍼런스 제어 신호(RFECB)(RFECA)를 고레벨로 활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 레퍼런스 제어 신호(RFECB)(RFECA)를 저레벨로 비활성화시킨다. 마찬가지로, 제어 회로(CTLg)는 비트선(BLLB)(BLRB)과의 교차 위치에 메모리 셀(MCL)(MCR)이 배치되는 워드선(WLL)(WLR)에 대응하는 로우 디코드 신호(RAD) 중 어느 하나가 선택되어 있는 경우, 블록 제어 신호(BLKE)의 활성화에 응답하여 레퍼런스 제어 신호(RFECA)(RFECB)를 고레벨로 활성화시키며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 레퍼런스 제어 신호(RFECA)(RFECB)를 저레벨로 비활성화시킨다. 따라서, 레퍼런스 제어 신호(RFECA)는 제7 실시형태의 레퍼런스 제어 신호(RFELA, RFERA)의 논리곱 신호에 상당하며, 레퍼런스 제어 신호(RFECB)는 제7 실시형태의 레퍼런스 제어 신호(RFELB, RFERB)의 논리곱 신호에 상당한다.
제8 실시형태의 주변 회로(PERg)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다 레퍼런스 회로(RFCA, RFCB)를 갖는 것, 및 제1 실시형태의 프리차지 전압선(VPR)이 접지 전압선(VSS)으로 대체되어 있는 것을 제외하고, 제1 실시형태의 주변 회로(PER)와 동일하다. 레퍼런스 회로(RFCA)(RFCB)는 노드(NDA)(NDB)를 참조 전압선(VRF)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 레퍼런스 회로(RFCA)(RFCB)를 구성하는 nMOS 트랜지스터의 게이트는 레퍼런스 제어 신호(RFECA)(RFECB)를 받고 있다.
도 18은 제8 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 레퍼런스 제어 신호(RFECA, RFECB)를 제외한 신호 및 레퍼런스 회로(RFCA, RFCB)를 제외한 회로는 제1 실시형태의 반도체 메모리의 동작예(도 4)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 레퍼런스 제어 신호(RFECA, RFECB)는 저레벨로 비활성화되어 있으며, 레퍼런스 회로(RFCA, RFCB)는 오프하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 노드쌍(NDA, NDB)은 참조 전압선(VRF) 으로부터 분리되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 레퍼런스 제어 신호(RFECB)가 고레벨로 활성화되며, 레퍼런스 회로(RFCB)가 온한다. 이에 따라, 비액세스측의 노드(NDB)가 참조 전압선(VRF)에 접속된다. 이 후, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여, 레퍼런스 제어 신호(RFECB)가 저레벨로 비활성화되며, 레퍼런스 회로(RFCB)가 오프한다. 이에 따라, 비액세스측의 노드(NDB)가 참조 전압선(VRF)으로부터 분리된다.
이상과 같은 제8 실시형태에서는, 레퍼런스 레벨과 프리차지 레벨이 다르며, 노드(NDA, NDB)를 참조 전압선(VRF)에 접속하기 위한 레퍼런스 회로(RFCA, RFCB)가 마련되는 경우에도, 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 19는 본 발명의 제9 실시형태를 도시하고 있다. 제9 실시형태를 설명하는데 있어서, 제1 실시형태 및 제8 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙여 상세한 설명을 생략한다. 제9 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)에 대하여, 메모리 코어(18)를 메모리 코어(18h)로 대체하여 구성되어 있다. 예컨대, 제9 실시형태의 반도체 메모리는, 제1 실시형태의 반도체 메모리(10)와 마찬가지로, 도 3에 도시한 시스템 LSI(100)의 메모리(110)를 구현하고 있다. 제9 실시형태의 메모리 코어(18h)는, 제1 실시형태의 메모리 코어(18)에 대하여, 제어 회로(CTL) 및 주변 회로(PER)를 제어 회로(CTLh) 및 주변 회로(PERh)로 각각 대체하여 구성되어 있다.
제9 실시형태의 제어 회로(CTLh)는 제6 실시형태의 제어 회로(CTLe)와 마찬가지로 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)를 출력하는 것, 및 프리차지 제어 신호(BRSC)를 출력하는 것을 제외하고, 제8 실시형태의 제어 회로(CTLg)와 동일하다. 제어 회로(CTLh)는 블록 제어 신호(BLKE)의 비활성화에 응답하여 프리차지 제어 신호(BRSC)를 고레벨로 활성화시키며, 블록 제어 신호(BLKE)의 활성화에 응답하여 프리차지 제어 신호(BRSC)를 저레벨로 비활성화시킨다. 따라서, 프리차지 제어 신호(BRSC)는 프리차지 제어 신호(BRSL, BRSR)의 논리곱 신호에 상당한다.
제9 실시형태의 주변 회로(PERh)는 비트선쌍(BLLA, BLLB)과 비트선쌍(BLRA, BLRB)의 조마다 프리차지 회로(PRCA, PRCB)를 갖는 것을 제외하고, 제8 실시형태의 주변 회로(PERg)와 동일하다. 프리차지 회로(PRCA)(PRCB)는 노드(NDA)(NDB)를 접지 전압선(VSS)에 접속하기 위한 nMOS 트랜지스터로 구성되어 있다. 프리차지 회로(PRCA)(PRCB)를 구성하는 nMOS 트랜지스터의 게이트는 프리차지 제어 신호(BRSC)를 받고 있다.
도 20은 제9 실시형태의 반도체 메모리의 동작예를 도시하고 있다. 이 동작예는, 모드 신호(MD0)가 고레벨로 설정되어 있는 상태에서, 반도체 메모리가 스탠바이 상태에서 액티브 상태로 천이할 때에 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있는 경우의 동작을 도시하고 있다. 따라서, 이 동작예에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 프리차지 제어 신호(BRSC)를 제외한 신호와, 비트선 스위치(BTLA, BTLB, BTRA, BTRB) 및 프리차지 회로(PRCA, PRCB)를 제외한 회로는 제8 실시형태의 반도체 메모리의 동작예(도 18)와 동일하게 동작한다. 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB) 및 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 제6 실시형태의 반도체 메모리의 동작예(도 14)와 동일하게 동작한다.
반도체 메모리의 스탠바이 기간에서는, 프리차지 제어 신호(BRSC)는 고레벨로 활성화되어 있으며, 프리차지 회로(PRCA, PRCB)는 온하고 있다. 또, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)는 저레벨로 비활성화되어 있으며, 비트선 스위치(BTLA, BTLB, BTRA, BTRB)는 오프하고 있다. 따라서, 반도체 메모리의 스탠바이 기간에서는, 노드쌍(NDA, NDB)은 접지 전압선(VSS)에 접속되어 있으며, 비트선쌍(BLLA, BLLB) 및 비트선쌍(BLRA, BLRB)은 센스 앰프(SA)[노드쌍(NDA, NDB)]로부터 분리되어 있다.
이 상태에서, 액티브 커맨드를 나타내는 커맨드 신호(CMD)가 입력되면, 블록 제어 신호(BLKE)의 활성화에 응답하여, 프리차지 제어 신호(BRSC)가 저레벨로 비활성화되며, 프리차지 회로(PRCA, PRCB)가 오프한다. 이에 따라, 노드쌍(NDA, NDB)이 접지 전압선(VSS)으로부터 분리된다. 또, 워드선(WLR0)에 대응하는 로우 디코드 신호(RAD)가 선택되어 있기 때문에, 블록 제어 신호(BLKE)의 활성화에 응답하여, 스위치 제어 신호(MUXRA)가 고레벨로 활성화되며, 비트선 스위치(BTRA)가 온한다. 이에 따라, 액세스측의 비트선(BLRA)이 센스 앰프(SA)[액세스측의 노드(NDA)]에 접속된다.
이상과 같은 제9 실시형태에서도, 제1 실시형태 및 제8 실시형태와 동일한 효과를 얻을 수 있다. 또, 제9 실시형태에서는, 제6 실시형태와 마찬가지로, 반도 체 메모리의 스탠바이 기간에서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)가 저레벨로 비활성화되어 있다. 이 때문에, 제9 실시형태에서는, 전력 절약 기능이 유효로 설정되어 있는 경우, 제8 실시형태에 비해서, 스위치 제어 신호(MUXLA, MUXLB, MUXRA, MUXRB)의 천이 횟수를 적게 할 수 있어, 반도체 메모리의 소비 전력을 더 삭감할 수 있다.
또한, 제1 실시형태∼제9 실시형태에서는, 모드 설정 회로(15)의 모드 레지스터의 설정값에 따라, 전력 절약 기능의 무효/유효 및 동작 모드가 결정되는 예에 대해서 서술하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 외부 단자를 통해 공급되는 제어 신호의 논리값, 퓨즈 회로의 용단/비용단, 혹은 반도체 메모리의 메탈층의 구조에 따라, 전력 절약 기능의 무효/유효 및 동작 모드가 결정되도록 하여도 좋다.
또, 제7 실시형태∼제9 실시형태에서는, 접지 전압(VSS)이 프리차지 레벨로서 이용되는 예에 대해서 서술하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 전원 전압(VII), 비트선 저레벨 전압(VBLL), 혹은 비트선 고레벨 전압(VBLH)이 프리차지 레벨로서 이용되는 경우에서, 동일한 효과를 얻을 수 있다.
또한, 제2 실시형태에서는, 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측에 접속되는 프리차지 회로[도 6에서는 프리차지 회로(PRRB)]가 블록 제어 신호(BLKE)의 활성화 후도 온하고 있는 예에 대해서 서술하였지만, 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 도 21에 도시한 바와 같이, 비트선 쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측에 접속되는 프리차지 회로[도 21에서는 프리차지 회로(PRRB)]가, 블록 제어 신호(BLKE)의 활성화에 응답하여 오프하며, 센스 앰프 제어 신호(SAE)의 활성화에 응답하여 온하도록 하여도 좋다. 또, 도 22에 도시한 바와 같이, 비트선쌍(BLLA, BLLB)(BLRA, BLRB)의 비액세스측에 접속되는 프리차지 회로[도 22에서는 프리차지 회로(PRRB)]가, 블록 제어 신호(BLKE)의 활성화에 응답하여 오프하도록 하여도 좋다.
이상, 본 발명에 대해서 상세히 설명해왔지만, 전술한 실시형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이들에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은 휴대용 전자 기기 등의 시스템에 탑재되며, 저소비 전력인 것이 강하게 요구되는 반도체 메모리에 적용할 수 있다.

Claims (12)

  1. 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련되는 복수의 메모리 셀과,
    스탠바이 기간에서 액티브 기간으로의 이행에 따라 상기 복수의 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로와,
    스탠바이 기간에 상기 비트선쌍을 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 적어도 액세스측을 상기 프리차지 전압선으로부터 분리하는 제1 프리차지 회로와,
    상기 워드선 구동 회로의 동작 개시 후에 상기 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭하는 센스 앰프와,
    상기 비트선쌍과 상기 노드쌍 사이에 마련되는 스위치 회로
    를 구비하고,
    상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시 시점에서 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하고 있으며, 상기 센스 앰프의 동작 개시 시점에서 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하고 있고,
    상기 제1 프리차지 회로는, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 액세스측만을 상기 프리차지 전압선으로부터 분리하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시 후에 상기 센스 앰프의 동작 개시에 맞추어 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측으로부터 일시적으로 분리하는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서, 상기 스위치 회로는, 상기 센스 앰프의 동작 개시에 따라 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하는 것을 특징으로 하는 반도체 메모리.
  4. 제1항에 있어서, 스탠바이 기간에 상기 노드쌍을 상기 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 노드쌍의 액세스측을 상기 프리차지 전압선으로부터 분리하고, 상기 센스 앰프의 동작 개시에 따라 상기 노드쌍의 비액세스측을 상기 프리차지 전압선으로부터 분리하는 제2 프리차지 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련되는 복수의 메모리 셀과,
    스탠바이 기간에서 액티브 기간으로의 이행에 따라 상기 복수의 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로와,
    스탠바이 기간에 상기 비트선쌍을 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 적어도 액세스측을 상기 프리차지 전압선으로부터 분리하는 제1 프리차지 회로와,
    상기 워드선 구동 회로의 동작 개시 후에 상기 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭하는 센스 앰프와,
    상기 비트선쌍과 상기 노드쌍 사이에 마련되는 스위치 회로와,
    스탠바이 기간에 상기 노드쌍을 상기 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 노드쌍의 액세스측을 상기 프리차지 전압선으로부터 분리하고, 상기 센스 앰프의 동작 개시에 따라 상기 노드쌍의 비액세스측을 상기 프리차지 전압선으로부터 분리하는 제2 프리차지 회로
    를 구비하고,
    상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시 시점에서 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하고 있으며, 상기 센스 앰프의 동작 개시 시점에서 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하고 있는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 스위치 회로는, 스탠바이 기간에 상기 비트선쌍을 상기 노드쌍으로부터 분리하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하는 것을 특징으로 하는 반도체 메모리.
  7. 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련되는 복수의 메모리 셀과,
    스탠바이 기간에서 액티브 기간으로의 이행에 따라 상기 복수의 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로와,
    스탠바이 기간에 상기 비트선쌍을 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 적어도 액세스측을 상기 프리차지 전압선으로부터 분리하는 제1 프리차지 회로와,
    상기 워드선 구동 회로의 동작 개시 후에 상기 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭하는 센스 앰프와,
    상기 비트선쌍과 상기 노드쌍 사이에 마련되는 스위치 회로와,
    상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 비액세스측을 참조 전압선에 접속하며, 상기 센스 앰프의 동작 개시에 따라 상기 비트선쌍의 비액세스측을 상기 참조 전압선으로부터 분리하는 레퍼런스 회로
    를 구비하고,
    상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시 시점에서 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하고 있으며, 상기 센스 앰프의 동작 개시 시점에서 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하고 있고,
    상기 제1 프리차지 회로는, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍을 상기 프리차지 전압선으로부터 분리하며,
    상기 스위치 회로는, 상기 센스 앰프의 동작 개시에 따라 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하는 것을 특징으로 하는 반도체 메모리.
  8. 복수의 워드선과 비트선쌍의 교차 위치에 각각 마련되는 복수의 메모리 셀과,
    스탠바이 기간에서 액티브 기간으로의 이행에 따라 상기 복수의 워드선 중 어느 하나를 활성화시키는 워드선 구동 회로와,
    스탠바이 기간에 상기 비트선쌍을 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 적어도 액세스측을 상기 프리차지 전압선으로부터 분리하는 제1 프리차지 회로와,
    상기 워드선 구동 회로의 동작 개시 후에 상기 비트선쌍에 대응하는 노드쌍의 전압 차를 증폭하는 센스 앰프와,
    상기 비트선쌍과 상기 노드쌍 사이에 마련되는 스위치 회로와,
    상기 워드선 구동 회로의 동작 개시에 따라 상기 노드쌍의 비액세스측을 참조 전압선에 접속하며, 상기 센스 앰프의 동작 개시에 따라 상기 노드쌍의 비액세스측을 상기 참조 전압선으로부터 분리하는 레퍼런스 회로
    를 구비하고,
    상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시 시점에서 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하고 있으며, 상기 센스 앰프의 동작 개시 시점에서 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하고 있고,
    상기 제1 프리차지 회로는, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍을 상기 프리차지 전압선으로부터 분리하며,
    상기 스위치 회로는, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 비액세스측을 상기 노드쌍의 비액세스측으로부터 분리하는 것을 특징으로 하는 반도체 메모리.
  9. 제8항에 있어서, 스탠바이 기간에 상기 노드쌍을 상기 프리차지 전압선에 접속하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 노드쌍을 상기 프리차지 전압선으로부터 분리하는 제2 프리차지 회로를 구비하고,
    상기 스위치 회로는, 스탠바이 기간에 상기 비트선쌍을 상기 노드쌍으로부터 분리하며, 상기 워드선 구동 회로의 동작 개시에 따라 상기 비트선쌍의 액세스측을 상기 노드쌍의 액세스측에 접속하는 것을 특징으로 하는 반도체 메모리.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 반도체 메모리를 구비하는 것을 특징으로 하는 시스템.
  11. 삭제
  12. 삭제
KR1020087024574A 2006-03-28 2006-03-28 반도체 메모리 및 시스템 Expired - Fee Related KR100990468B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/306308 WO2007110933A1 (ja) 2006-03-28 2006-03-28 半導体メモリおよびシステム

Publications (2)

Publication Number Publication Date
KR20080104055A KR20080104055A (ko) 2008-11-28
KR100990468B1 true KR100990468B1 (ko) 2010-10-29

Family

ID=38540873

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087024574A Expired - Fee Related KR100990468B1 (ko) 2006-03-28 2006-03-28 반도체 메모리 및 시스템

Country Status (4)

Country Link
US (1) US7760567B2 (ko)
JP (1) JP5007722B2 (ko)
KR (1) KR100990468B1 (ko)
WO (1) WO2007110933A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155451B1 (ko) 2011-08-31 2012-06-15 테세라, 인코포레이티드 Ｄｒａｍ 보안 소거

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9177631B2 (en) 2009-09-22 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit with switch between sense amplifier and data line and method for operating the same
KR20130055992A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 이용한 반도체 집적 회로
WO2019003045A1 (ja) * 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 記憶装置
JP7258764B2 (ja) 2017-10-13 2023-04-17 株式会社半導体エネルギー研究所 記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281892A (ja) 2001-11-15 2003-10-03 Samsung Electronics Co Ltd 半導体メモリ装置及びビットラインセンシング方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02156497A (ja) * 1988-12-07 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置
JPH0430388A (ja) * 1990-05-25 1992-02-03 Oki Electric Ind Co Ltd 半導体記憶回路
US5303196A (en) * 1992-05-22 1994-04-12 International Business Machines Corporation Open bit line memory devices and operational method
JPH09147559A (ja) 1995-11-22 1997-06-06 Hitachi Ltd ダイナミック型ｒａｍ
US5995431A (en) * 1997-06-11 1999-11-30 Texas Instruments Incorporated Bit line precharge circuit with reduced standby current
JP2000090668A (ja) * 1998-09-07 2000-03-31 Texas Instr Inc <Ti> 半導体メモリ回路
JP3913377B2 (ja) * 1998-11-04 2007-05-09 富士通株式会社 半導体記憶装置
KR100388318B1 (ko) * 1998-12-24 2003-10-10 주식회사 하이닉스반도체 비트라인디커플링방법
TW526497B (en) * 1999-05-18 2003-04-01 Nanya Technology Corp Data sensing method of semiconductor memory device
JP3948183B2 (ja) * 2000-02-24 2007-07-25 富士通株式会社 半導体記憶装置
JP2002025268A (ja) * 2000-07-13 2002-01-25 Seiko Epson Corp 半導体装置
KR100395877B1 (ko) * 2000-11-10 2003-08-25 삼성전자주식회사 반도체 메모리의 데이타 감지 장치
JP4934897B2 (ja) * 2001-01-12 2012-05-23 ソニー株式会社 メモリ装置
US6788590B2 (en) * 2003-01-16 2004-09-07 United Memories, Inc. Bitline reference voltage circuit
WO2004077444A1 (ja) * 2003-02-27 2004-09-10 Fujitsu Limited 半導体記憶装置及びそのリフレッシュ方法
JP4422558B2 (ja) * 2004-06-10 2010-02-24 富士通マイクロエレクトロニクス株式会社 メモリ装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003281892A (ja) 2001-11-15 2003-10-03 Samsung Electronics Co Ltd 半導体メモリ装置及びビットラインセンシング方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155451B1 (ko) 2011-08-31 2012-06-15 테세라, 인코포레이티드 Ｄｒａｍ 보안 소거
US8699263B2 (en) 2011-08-31 2014-04-15 Tessera, Inc. DRAM security erase
US8976572B2 (en) 2011-08-31 2015-03-10 Tessera, Inc. DRAM security erase
US9299417B2 (en) 2011-08-31 2016-03-29 Tessera, Inc. DRAM security erase
US9558808B2 (en) 2011-08-31 2017-01-31 Tessera, Inc. DRAM security erase

Also Published As

Publication number Publication date
JPWO2007110933A1 (ja) 2009-08-06
US7760567B2 (en) 2010-07-20
US20090016133A1 (en) 2009-01-15
JP5007722B2 (ja) 2012-08-22
KR20080104055A (ko) 2008-11-28
WO2007110933A1 (ja) 2007-10-04

Similar Documents

Publication Publication Date Title
US6862208B2 (en) Memory device with sense amplifier and self-timed latch
KR100665643B1 (ko) 전압 공급 회로 및 반도체 메모리
KR100990468B1 (ko) 반도체 메모리 및 시스템
CN100428360C (zh) 可以在页模式周期期间执行刷新操作的半导体存储器
US7697339B2 (en) Sense amplifier overdriving circuit and semiconductor device using the same
KR100259577B1 (ko) 반도체 메모리
JP2008152876A (ja) 半導体装置
US6188630B1 (en) Semiconductor memory device
KR0179097B1 (ko) 데이타 리드/라이트 방법 및 장치
US6847539B2 (en) Ferroelectric memory and method of reading data in the same
EP0460619B1 (en) Semiconductor memory device
JP2002352581A (ja) 半導体集積回路
JP3828847B2 (ja) 半導体記憶装置
KR100583112B1 (ko) 싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리장치
JP2007095266A (ja) 半導体メモリ装置
KR100598167B1 (ko) 반도체 메모리 장치 및 센스앰프의 접속방법
KR100732287B1 (ko) 패킷 명령어 구동형 반도체 메모리 장치
KR101052928B1 (ko) 반도체메모리장치
US7099225B2 (en) Semiconductor memory device with reduced leak current
KR100373350B1 (ko) 저전력 내장형 에스램
JP2005011486A (ja) タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法
JP2004199849A (ja) 入／出力の帯域幅を調節可能なメモリ装置
KR100849720B1 (ko) 반도체 메모리 장치
KR20090076145A (ko) 데이터 센싱장치 및 그 센싱방법
JP2001243775A (ja) 半導体集積メモリ

Legal Events

Date Code Title Description
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

A201 Request for examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

FPAY Annual fee payment

Payment date: 20170919

Year of fee payment: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

FPAY Annual fee payment

Payment date: 20180918

Year of fee payment: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20201022

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20201022