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KR101021046B1 - 동적 프리페치 버퍼 구성 및 대체를 위한 방법 및 장치 - Google Patents

동적 프리페치 버퍼 구성 및 대체를 위한 방법 및 장치 Download PDF

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KR101021046B1
KR101021046B1 KR1020057024484A KR20057024484A KR101021046B1 KR 101021046 B1 KR101021046 B1 KR 101021046B1 KR 1020057024484 A KR1020057024484 A KR 1020057024484A KR 20057024484 A KR20057024484 A KR 20057024484A KR 101021046 B1 KR101021046 B1 KR 101021046B1
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prefetch
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아프잘 엠. 멀릭
윌리엄 씨. 모이어
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프리스케일 세미컨덕터, 인크.
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Abstract

메모리 제어기(32) 및 그 방법은 다른 버스트 지원의 다수의 버스 마스터들(12, 14, 16) 및 다른 특징들을 갖는 다수의 메모리들 간에 동적으로 인터페이스하기 위한 프리페치 버퍼(30)를 구성한다. 프리페치 버퍼(30)의 적어도 일부의 라인 크기는 버스 마스터들(12, 14, 16) 중 하나로부터의 판독 요청을 수신하는 메모리 제어기에 기초하여 수정된다. 프리페치 버퍼 라인들을 최적으로 대체하는 적응형 방법은 어떤 버퍼 라인이 대체하는지를 결정하기 위해 우선 순위화된 상태(상태) 필드 정보를 사용한다.
Figure R1020057024484
프리페치 버퍼, 버스 마스터, 메모리, 메모리 제어기, 버퍼 라인

Description

동적 프리페치 버퍼 구성 및 대체를 위한 방법 및 장치{METHOD AND APPARATUS FOR DYNAMIC PREFETCH BUFFER CONFIGURATION AND REPLACEMENT}
본 발명은 일반적으로 반도체 저장 디바이스들에 관한 것으로, 보다 구체적으로는, 프로세서 및 메모리 간의 메모리 인터페이스들에 관한 것이다.
메모리 제어기들은 상이한 유형들의 메모리 및 하나 이상의 데이터 처리 마스터들 간에 인터페이스하기 위해 데이터 처리 시스템들에서 사용된다. 다양한 유형들의 메모리는 SRAM, DRAM, 플래쉬, ROM, MRAM 등을 포함한다. 고성능 데이터 프로세서 시스템들은 판독 및 기록 메모리 지연을 감소시키는 '스마트(smart)' 메모리 제어기들을 사용하여, 데이터 프로세서가 명령 스트림의 실행을 계속하도록 도와준다. 메모리 제어기는, 데이터가 프로세서에 의해 요구될 때, 미리 요청된 데이터를 페치하기 위한 프리페치 버퍼를 관습적으로 사용하지 못한다. 그러나, '스마트' 메모리 제어기는, 데이터가 데이터 프로세서에 의해 요청될 때, 미리 데이터를 얻기 위한 목적으로 프리페치 버퍼를 통합한다. 스마트 메모리 제어기의 프리페칭 유닛은 데이터를 식별하고 데이터 프로세서에 공급하는데 사용되는 태그, 데이터, 및 상태 저장 위치들을 포함한다.
발명의 명칭이 "디스크로부터의 데이터의 적응형 프리페칭(Adaptive Prefetching Of Data From A Disk)"인 미국특허 제6,529,998호의 방법은, 디스크 저장장치로부터 데이터를 프리페칭하기 위한 최적의 프리페치 정책을 적응적으로 선택하기 위해 제안되었다. 판독 및 기록 미스들(misses)의 과거 이력에 기초하는 정책이 사용된다. 프리페치 정책을 결정하기 위해 난수(random number)와 함께 임계치가 사용된다. 임계치는 동작 중에 발생하는 피할 수 있는 판독 미스들의 횟수에 기초하여 정의되고 갱신된다. 상기 시스템은 다수의 버스 마스터들과 다양한 메모리들을 갖는 시스템들에서 사용하기 위해 정적인 고정된 크기 버퍼를 사전결정하고 이에 따라 제한된다.
발명의 명칭이 "적응형 스트림 버퍼들(Adaptive Stream Buffers)"인 미국특허 제5,958,040호의 방법은, 명령-특정 프리페칭 회피를 사용한다. 표는, CPU가 명령을 실행할 때마다, 사용되지 않는 캐시 라인들에 관한 어드레스 정보를 저장한다. 후속하는 명령 어드레스들이 상기 표의 어드레스들과 비교되어, 후속하는 어드레스가 상기 표 내에서 발견될 경우 버퍼는 할당되지 않는다. 이 시스템은 명령 스트림(명령 판독 동작들)에 대한 동작에 제한되고 데이터 판독 액세스들에 응답하지 않는다. 따라서, 데이터 판독 액세스들은 성능을 위해 최적화되지 않고, 상기 개시된 시스템은 고정된 크기 버퍼로 제한된다.
본 발명은 예로서 기재되고 첨부한 도면들에 한정되지 않으며, 유사한 참조번호들이 유사한 요소들을 가리킨다.
도 1은 본 발명에 따라 프리페치 버퍼를 갖는 메모리 제어기를 갖는 데이터 처리 시스템을 블록도 형태로 도시하는 도면.
도 2는 본 발명의 하나의 형태에 따라 제 1 프리페치 버퍼 구성을 다이어그램 형태로 도시하는 도면.
도 3은 본 발명의 다른 형태에 따라 제 2 프리페치 버퍼 구성을 다이어그램 형태로 도시하는 도면.
도 4는 본 발명에 따라 프리페치 버퍼의 라인의 상태 필드를 다이어그램 형태로 도시하는 도면.
도 5는 내부에 프리페치 버퍼 및 데이터 대체의 동적 구성을 제공하는 제어 회로를 블록도 형태로 도시하는 도면.
도 6 내지 도 8은 프리페치 버퍼를 적응으로 구성하고 프리페치 버퍼의 데이터를 대체하는 방법을 흐름도 형태로 도시하는 도면.
기술분야의 당업자들은, 도면들의 요소들이 간략화 및 명확성을 위해 도시되고, 반드시 비율에 따라 도시되지 않았다는 것을 알 수 있다. 예를 들면, 도면들의 요소들의 일부의 크기들은 본 발명의 실시예들의 이해를 돕기 위해 다른 요소들에 비해 과장될 수 있다.
도 1은 데이터 처리 시스템(10)의 버스 마스터로서 기능하는 일반적으로 다수의 데이터 프로세서들을 갖는 데이터 처리 시스템(10)을 블록도 형태로 도시한다. 제 1 마스터(12), 제 2 마스터(14) 및 제 3 마스터(16)는 스위치 회로(19)를 포함하는 상호접속 회로(18)에 각각 접속된다. 마스터(12), 마스터(14) 및 마스터(16)는 버스 마스터들로서 기능하고 스위치 회로(19) 및 메모리 제어기(20) 간의 메모리 제어기 상호접속에 의해 형성되는 버스에 대한 독점적 제어를 선택적으로 갖는다. 일 형태로, 스위치 회로(19)는 크로스바 스위치(crossbar switch)로서 구현된다. 크로스바 스위치는 메모리 제어기(20)에 대한 액세스를 마스터들(12, 14, 및 16) 중 임의의 하나에 승인하기 위해 어드레스 디코더 및 버스 조정을 위한 메커니즘을 관례상 포함한다. 데이터 처리 시스템(10)은 제 1 메모리(22), 제 2 메모리(24), 및 제 3 메모리(26)를 더 포함하며, 그 각각은 메모리 제어기(20)에 접속된다. 데이터 처리 시스템(10)은 또한 하나 이상의 추가 슬레이브 디바이스들(28)을 포함한다. 다른 슬레이브 디바이스(들)(28)의 예들은 타이머, LCD 제어기 등을 포함한다. 메모리 제어기(20)는 프리페치 버퍼(30) 및 프리페치 제어 회로(32)를 포함한다. 제 1 마스터(12)는 스위치 회로(19) 사이에 제공되는 다양한 시그널링 또는 상호접속을 갖는다. 마스터 식별자 또는 마스터 식별(ID) 신호는 제 1 마스터(12)에서 스위치 회로(19)로 접속된다. 데이터 크기 1 신호는 제 1 버스 마스터(12)에서 스위치 회로(19)에 접속된다. 다른 제어 1 신호(들) 형태인 하나 이상의 제어 신호들은 제 1 버스 마스터(12)에서 스위치 회로(19)에 접속된다. 버스트 길이 1 신호는 제 1 마스터(12)에서 스위치 회로(19)에 접속된다. 양방향 어드레스/데이터 1 버스는 제 1 마스터(12) 및 스위치 회로(19) 사이에 접속된다. 상기 상호접속은 마스터 1 상호접속을 통합하여 형성한다. 유사한 마스터 상호접속 시그널링은 마스터들(14 및 16)의 각각 그리고 스위치 회로(19) 사이에 접속되고, 설명의 편의상 구체적으로 기재되지 않는다. 메모리 제어기 상호접속은 스위치 회로(19) 및 메모리 제어기(20) 사이에 접속된다. 마스터 식별(ID) 신호 버스는 스위치 회로(19)에서 메모리 제어기(20)로 접속된다. 데이터 크기 표시자를 제공하기 위한 데이터 크기 신호 버스는 스위치 회로(19)에서 메모리 제어기(20)로 접속된다. 버스트 길이 표시자를 제공하기 위한 버스트 길이 신호 버스는 스위치 회로(19)에서 메모리 제어기(20)로 접속된다. '다른 제어들'로 라벨링된 신호 버스는 선택된 버스 마스터에서 메모리 제어기(20)로 다양한 추가 제어 정보를 제공하기 위한 스위치 회로(19)에서 메모리 제어기(20)로 접속된다. 양방향 어드레스/데이터 버스는 스위치 회로(19) 및 메모리 제어기(20)에 접속된다. 메모리들(22, 24, 및 26)의 각각과 메모리 제어기(20) 사이에는 메모리 상호접속이 있다. 예를 들면, 제 1 메모리 상호접속은 메모리 제어기(20) 및 제 1 메모리(22) 사이에 접속된다. 버스 폭 신호는 제 1 메모리(22)에서 메모리 제어기(20)로 접속된다. 멀티-비트 양방향 어드레스/데이터/제어 버스는 제 1 메모리(22) 및 메모리 제어기(20) 사이에 접속된다. 예시된 형태에서, 제 2 메모리 상호접속 및 제 3 메모리 상호접속은 제 1 메모리 상호접속과 동일하지만, 설명의 편의상 구체적으로 기재되지 않는다.
동작 시, 마스터들(12, 14, 및 16) 중 임의의 것은 메모리들의 판독 요청에 의해 어드레스되는 메모리들(22, 24, 및 26) 중 임의의 것에 대해 적어도 하나 이상의 데이터 요청들을 발부하거나 생성한다. 응답 시, 상호접속 회로(18)는 요청하는 마스터에 대해 메모리 제어기 상호접속의 소유권을 허가한다. 마스터로부터의 판독 요청은 메모리 제어기(20)에 의해 인식된다. 판독 요청은 데이터 크기 및 버스트 길이와 같은 하나 이상의 속성들을 갖는다. 메모리 제어기는 메모리 어드레스뿐만 아니라, 마스터 ID, 요청되는 데이터 크기, 및 요청된 버스트 길이를 인식한다. 버스트 길이 신호는, 요청된 동작이 버스트 동작인지 여부를 메모리 제어기(20)에 전달한다. 메모리 제어기 상호접속에서의 정보에 기초하여, 요청된 데이터가 프리페치 버퍼에 있다는 것을 의미하는 프리페치 버퍼(30)의 어드레스 히트들이 프리페치 버퍼에 있다면, 데이터는 스위치 회로(19)에 직접 제공되고 요청하는 마스터로 돌아간다. 따라서, 이하 기재될 프리페치 버퍼(30)의 상태 비트들이 갱신된다.
어드레스가 프리페치 버퍼(30)에서 히트하지 않고 미스하면, 요청하는 마스터가 프리페칭을 위해 인에이블되는지 여부에 기초하여 프리페치 버퍼 라인 크기의 동적 구성이 데이터 크기 및 버스트 길이에 기초하여 발생한다. 이하 기재될 적응형 버퍼 라인 대체 알고리즘은 어떤 버퍼 라인이 대체되고 새로운 데이터가 기록되는지를 선택한다. 프리페치 제어 회로(32)는 버퍼 구성 및 메모리 버스 폭에 기초하여 메모리들(22, 24 및 26)에 대한 액세스들의 번호 및 크기를 결정한다. 그 다음에, 요청되는 데이터는 요청하는 마스터에 제공된다.
도 2에 도시된 것은 상이한 버스트 길이 지원에 기초한 프리페치 버퍼(30)의 구성의 일부에 대한 도면이다. 예시된 형태에서, 버스트 라인들(36, 38, 40, 42, 44 및 46)과 같이, 다수의 버스트 블록들 또는 버스트 라인들이 제공된다. 버스트 라인들(36 및 38)은 8개의 워드(즉, 32 비트 워드들) 버스트 동작을 지원한다. 버스트 라인(36)과 같은 각각의 버스트 라인 내에는 데이터 필드(50)에 상태 필드 및 미리 정해진 개수의 데이터 워드들이 있다. 프리페치 버퍼(30)는 버스트 라인들(36 및 38) 각각에서 8 워드 버스트 동작을 위해 구성되는 한편, 프리페치 버퍼(30)는 버스트 라인들(40, 42, 44 및 46) 각각에서 4 워드 버스트 동작을 위해 구성된다. 2개의 다른 크기들의 버스트 라인들이 있으므로, 마스터는 메모리 버스팅의 적어도 2개의 길이들을 지원하거나, 반대로 다른 버스 마스터들은 다른 버스트 길이들을 지원한다는 것은 명확하다. 버스트 라인(36)으로부터의 데이터는 버스트 라인(36)으로부터의 데이터보다 메모리들(22, 24, 및 26) 중 동일하거나 다른 것으로부터 검색될 수 있었다는 것을 알아야 한다. 동일한 것은 다른 예시된 버스트 라인들 모두에서 데이터의 소스에 대해 사실이다. 프리페치 버퍼(30)의 특정 구성은 데이터 크기 신호 및 버스트 길이 신호에 응답하여 프리페치 제어 회로(32)에 의해 생성된다. 데이터 크기 신호는 각각의 버스트 라인 내에 데이터의 단일 유닛의 크기를 결정한다. 버스트 길이 신호는 버스트 라인당 데이터의 단일 유닛들의 개수를 결정한다. 도 2에서, 데이터 크기 신호는 길이가 워드인 데이터 크기를 선택한다. 다수의 워드들 또는 바이트와 같은 다른 데이터 크기들은 데이터 크기 신호에 의해 표시될 수 있다. 버스트 길이 신호는 버스 마스터들의 상이한 유형들의 사용이 데이터 처리 시스템(10)에서 구현되도록 한다. 예를 들면, 제 1 마스터(12)가 8 워드 길이의 버스트들만을 지원하고, 제 2 버스 마스터(14)는 4 워드 길이의 버스트들을 지원하면, 도 2의 프리페치 버퍼 구성은 이들 버스 마스터들 모두를 지원할 것이다. 대조적으로, 이전의 시스템들은 2개의 다른 버스 마스터들을 개별적으로 지원하기 위해 미리 정해진 고정된 구성들을 갖는 별도의 저장 요소들을 요구할 것이다. 도 2의 프리페치 버퍼(30)의 예시된 부분에서, 버퍼 저장 영역은 서비스될 요청된 액세스들에 기초하여 동적으로 구성가능하다는 것을 주의해야 한다. 따라서, 도시된 구성이 버스트 요청들의 이력과 형태에 따라 8 워드를 각각 보유하는 2개의 버스트 라인 버퍼들 및 4 워드를 각각 보유하는 4 버스트 라인 버퍼들을 포함하더라도, 상기 버퍼들은, 액세스 요청들이 수신됨에 따라 임의의 조합의 길이들로 동적으로 구성될 수 있다. 버퍼들의 동적 구성은 데이터 크기 및 버스트 길이 신호들에 적어도 일부 기초할 수 있다.
도 3에 도시된 것은 넌-버스팅(non-bursting) 메모리 동작을 위한 프리페치 버퍼(30)의 일부의 대안적인 구성이다. 데이터 크기 신호 및 버스트 길이 신호에 응답하여, 프리페치 제어 회로는 프리페치 버퍼(30)의 라인 크기를 적응적으로 구성한다. 버스트 길이 신호는 판독 요청을 전송하는 버스 마스터가 요청된 데이터를 위한 버스트 트랜잭션을 지원하지 않음을 나타낸다. 이는 액세스의 유형 또는 다른 다양한 이유들 중 임의의 것 때문일 수 있다. 버퍼 라인들(52, 54, 56, 58)은 상태 필드에 부착된 단일 데이터 워드를 각각 갖는다. 게다가, 버퍼 라인들(60 및 62)은 2개의 워드들의 데이터 크기를 가리키는 데이터 크기 신호에 응답하여 상태 필드에 부착된 2개의 데이터 워드들을 갖는다. 버퍼 라인들(52, 54, 56, 60, 및 62)의 각각에서 데이터 버스팅은 버스트 길이 신호에 의해 표시된다. 따라서, 다양한 다른 프리페치 버퍼 구성들이 데이터 크기 신호 및 버스트 길이 신호를 수신하는 프리페치 제어 회로(32)에 응답하여 구현될 수 있다는 것을 알아야 한다.
도 4에 도시된 것은 도 2 및 도 3에 도시된 상태 필드들 중 임의의 것을 예로서만 나타내는 상태 필드(64)이다. 상태 필드(64)는 어드레스 태그 필드, 무효 필드 또는 무효 표시자, 사용됨 필드 또는 사용됨 표시자, 유효 필드 또는 유효 표시자, 프리페치된 필드 또는 프리페치된 표시자, 비지 버스 필드(Busy Bus Field) 또는 비지 버스 표시자(Busy Bus Indicator) 및 비지 필 필드(Busy Fill Field) 또는 비지 필 표시자(Busy Fill Indicator)를 갖는다. 도 3 및 도 4에 도시된 바와 같이, 상태 필드는 프리페치 버퍼(30)에 가장 작은 지원된 라인 크기와 관련된다. 태그 필드는, 프리페치 버퍼(30)에서 데이터의 특정 라인이 있는 곳에 배치하는 정보를 포함한다. 무효 표시자는, 프리페치 버퍼(30)가 유효 데이터를 포함하지 않는다는 것을 지칭한다. 즉, 무효 필드는, 프리페치 버퍼(30)에서 데이터의 대응하는 라인이 무효임을 가리킨다. 사용됨 표시자는, 프리페치 버퍼(30)가 버스 버스트 형 판독을 만족시키도록 제공된 유효 데이터를 포함한다는 것을 가리킨다. 즉, 사용됨 필드는, 프리페치 버퍼(30)에서 데이터의 대응하는 라인이 이전의 버스트 판독 요청에 응답하여 제공됨을 가리킨다. 유효 표시자는, 프리페치 버퍼(30)가 버스 단일 형(즉, 넌-버스트) 판독을 만족시키도록 제공된 유효 데이터를 포함한다는 것을 가리킨다. 프리페치된 표시자는, 프리페치 버퍼(30)가 잠재적인 미래 버스 액세스를 만족시키도록 프리페치된 유효 데이터를 포함한다는 것을 가리킨다. 비지 버스 표시자는, 프리페치 버퍼(30)가 버스 마스터들 중 하나에 의해 초기화된 버스 버스트 판독을 만족시키는데 현재 사용된다. 비지 필 표시자는, 프리페치 버퍼(30)가 메모리로부터 데이터를 수신하도록 할당되고 메모리 액세스가 여전히 진행 중이라는 것을 가리킨다. 메모리 액세스는 프리페치 제어 회로(32)에 의해 수행되는 프리페치 동작에 의해 초기화될 수 있고, 버스 마스터들 중 하나로부터 액세스 요청과 관련되지 않을 수 있다. 상태 필드(64)에서 이들 표시자들은 프리페치 버퍼(30)에서 라인 또는 라인들이 대체 엔트리로서 선택되는가를 결정하는데 사용된다. 어떤 라인 또는 라인들이 대체 엔트리으로서 선택되는가의 선택은 도 4에 도시된 무효, 기사용, 유효, 프리페치, 비지 버스 및 비지 필의 순서로 상태 필드의 표시자들의 우선 순위화된 순서로 이뤄진다. 대안적인 실시예들이 도 4에 도시된 것들 이외의 다른 표시자들을 사용할 수 있거나 대안적인 방식으로 표시자들을 조합하거나 인코딩할 수 있다.
도 5에 도시된 것은 도 1의 프리페치 제어 회로(32)의 하나의 구현(70)의 다른 세부사항이다. 동적 버퍼 구성 로직(72)은 데이터 크기 속성 신호를 수신하기 위한 제 1 입력, 버스트 길이 속성 신호를 수신하기 위한 제 2 입력, 메모리(22, 24, 또는 26)와 같이, 어드레스된 메모리로부터 버스 폭 신호를 수신하기 위한 제 3 입력을 갖는다. 동적 버퍼 구성 로직(72)의 제 1 출력은 적응형 버퍼 저장 대체 로직(74)의 입력에 접속된다. 적응형 버퍼 저장 대체 로직(74)의 출력은 버퍼 부분 대체 표시자를 제공하고, 요청 형태 로직(76)의 제 1 입력에 접속된다. 동적 버퍼 구성 로직(72)의 제 2 출력은 요청 형태 로직(76)의 제 2 입력에 접속된다. 요청 형태 로직(76)의 출력은 도 2의 3개의 메모리 상호접속 중 하나에 접속된다.
도 6 내지 도 8에 도시된 것은 데이터 처리 시스템(10)의 동작, 특히, 프리페치 제어 회로(32)의 구현(70)을 설명하는 흐름도(79)이다. 단계 80에서, 판독 액세스가 개시된다. 판독 요청은 메모리 제어기(20)에 의해 단계 82에서 버스 마스터들(12, 14, 또는 16) 중 하나로부터 수신된다. 단계 84에서, 판독 요청이 프리페치 버퍼(30)에서 히트를 초래하는지 여부가 결정된다. 이 결정은 메모리 제어기(20)에서 종래의 태그 비교(미도시)로서 이루어진다. 태그 매치가 히트를 초래하면, 마스터의 판독이 프리페치 버퍼(30)로부터 이루어지는 단계 86이 진행된다. 판독 액세스의 종료는 단계 88에서 발생한다. 미스가 발생하면, 단계 90이 구현된다. 요청하는 마스터의 마스터 식별(ID) 신호 버스가 프리페치 버퍼(30)를 재구성하도록 허용되는지 여부에 대한 결정이 메모리 제어기(20) 내에서 이루어진다. 로직 회로(미도시)는 어떤 버스 마스터들이 재구성 능력을 갖는지를 결정한다. 대안적인 실시예들은 임의의 버스 마스터에 의한 재구성을 허용할 수 있으므로, 결정 단계 90을 생략할 수 있다. 요청하는 버스 마스터가 프리페치 버퍼(30)를 재구성할 수 있다면, 단계 92가 구현된다. 판독 액세스에 대응하는 버스트 길이 속성 및 데이터 크기 속성에 기초하여, 재구성 표시자는 적응형 버퍼 저장 대체 로직(74)에 의해 선택적으로 어설팅(assert)된다. 재구성 표시자는 다양한 형태들 중 하나를 취할 수 있다. 예를 들면, 재구성 표시자는 신호, 기계 상태, 로직 상태, 통계적으로 구동된 신호, 플래그 표시자, 집적 회로 핀에서 외부로 공급된 신호 등일 수 있다. 요청하는 버스 마스터가 프리페치 버퍼(30)를 재구성할 수 없다면, 재구성 표시자는 적응형 버퍼 저장 대체 로직(74)에 의해 단계 94에서 무시된다. 상기 경우에서, 상태 필드들 중 일부 또는 모두가 프리페치 버퍼(30)에서 임의의 무효 엔트리에 대해 검사되는 단계 96이 구현된다. 용어 "엔트리"은 전체 라인, 라인의 일부, 또는 하나 이상의 라인임을 주지해야 한다. 무효 엔트리가 발견되었는지 여부는 단계 96에서 결정된다. 무효 엔트리가 발견되면, 무효가 된 라인들 또는 라인의 일부가 대체 엔트리로서 단계 100에서 마킹된다. 마킹된 라인(들)의 일부는 대체될 엔트리의 크기에 의존한다. 하나 이상의 라인들, 또는 대체 엔트리로서 다수의 라인들의 적어도 일부의 선택은 대체 데이터에 필요한 필수적인 용량에 따라 수행될 수 있다. 단계 100 이후에, 도 8과 관련하여 기재될 다른 단계들이 구현된다.
무효 엔트리가 단계 98에서 발견되지 않으면, 상태 필드들은 단계 102에서 임의의 사용된 엔트리에 대해 검사된다. 단계 104에서, 사용된 엔트리가 있다면, 사용된 엔트리는 단계 106에서 대체 엔트리로서 마킹된다. 다시, 사용된 엔트리는 대체될 엔트리의 크기에 따라 하나 이상의 라인들 또는 하나 이상의 라인들 중 일부일 수 있다. 단계 100 이후에, 도 8과 관련하여 기재될 다른 단계들이 구현된다. 사용된 엔트리가 발견되지 않으면, 임의의 단일 유효 엔트리에 대한 상태 필드들은 단계 108에서 검사된다. 단계 108에 이어서, 도 7에 도시된 단계들이 구현된다.
도 7에 도시된 것은 도 6의 동적 버퍼 엔트리 대체의 방법의 연속이다. 단계 110에서, 임의의 단일 유효 엔트리가 발견되는지 여부가 결정된다. 적어도 하나의 단일 유효 엔트리가 발견되어야 한다. 다수의 유효 엔트리들이 발견되면, 유효 엔트리들 중 임의의 하나는 다음 처리를 위해 충분하다. 단일 유효 엔트리가 발견되면, 단계 112가 구현된다. 발견된 유효 엔트리의 라인(들) 또는 라인의 일부는 대체 엔트리로서 마킹된다. 단계 112 이후에, 도 8과 관련하여 기재될 다른 단계들이 구현된다. 단일 유효 엔트리가 발견되지 않으면, 상태 필드들은 단계 114에서 임의의 비지 히트 엔트리에 대해 검사된다. 비지 히트 엔트리가 발견되는지 여부가 단계 116에서 결정된다. 단계 116에서, 비지 히트 엔트리가 있으면, 비지 히트 엔트리는 단계 118에서 대체 엔트리로서 마킹된다. 다시, 비지 히트 엔트리는 대체될 엔트리의 크기에 따라 하나 이상의 라인들 또는 하나 이상의 라인들 중 일부일 수 있다. 단계 118 이후에, 도 8과 관련하여 기재될 다른 단계들이 구현된다. 비지 히트 엔트리가 발견되지 않으면, 임의의 비지 필 엔트리에 대한 상태 필드들은 단계 120에서 검사된다. 임의의 비지 필 엔트리가 발견되는지 여부가 단계 112에서 결정된다. 비지 필 엔트리가 발견되면, 단계 124가 수행된다. 비지 필 엔트리는 대체될 엔트리의 크기에 따라 하나 이상의 라인들 또는 하나 이상의 라인들 중 일부일 수 있다. 단계 124 이후에, 도 8과 관련하여 기재될 다른 단계들이 구현된다. 비지 필 엔트리가 발견되지 않으면, 상기 방법은 단계 96에 돌아가고 충분한 수의 대체 엔트리들이 식별될 때까지 상기 방법을 수행함으로써 반복된다. 필링(filling)의 동적 특성으로 인해, 충분한 수의 대체 엔트리들이 식별되는 해결방안이 궁극적으로 발생할 것이다.
도 8에 도시된 것은, 대체 엔트리가 단계들 100, 106, 112, 118 및 124에서 마킹된 후 수행되는 단계들 130, 132, 134, 136, 138 및 140이다. 대체 엔트리의 상태 필드는 재구성 표시자에 기초하여 선택적으로 갱신된다. 이 갱신은 프리페치 버퍼(30)를 재구성한다. 어드레스된 메모리에 대한 판독 요청들의 개수는 단계 132에서 메모리 버스 폭에 기초하여 결정된다. 하나 이상의 판독 요청들의 데이터 크기는 데이터 크기 및 대체 엔트리의 상태 필드 정보에 기초하여 결정된다. 단계 134에서, 하나 이상의 판독 요청들은 판독 요청들의 결정된 번호 및 크기를 사용하여 어드레스된 메모리에 발생된다. 단계 136에서, 요청된 데이터는 프리페치 버퍼의 대체 엔트리로 저장된다. 단계 138에서, 요청된 데이터는, 현재의 요청의 일부일 때 요청하는 마스터에 제공된다. 요청된 데이터가 현재의 요청의 일부가 아니면(즉, 요청 시에만 프리페치의 일부), 데이터는 프리페치 버퍼(30)의 식별된 대체 부분에 저장된다.
강화된 시스템 성능을 위한 다중 프로세서 데이터 처리 시스템에서 구성가능한 프리페치 버퍼가 제공됨을 알아야 한다. 프리페치 버퍼는 데이터 크기 및 버스트 길이와 같이, 현재의 판독 요청 속성들에 기초하여 동적으로 구성가능하다. 적응형 프리페치 버퍼 대체 방법은 미스 비율을 최소화하고 시스템의 전력 및 성능 특징들을 개선하기 위해 사용된다. 미스 비율은 미래 버스 마스터 요청들의 효율적인 프리페칭에 의해 감소된다. 전력은 시스템의 메모리 리소스들로부터 판독 데이터의 불필요한 프리페칭을 최소화함으로써 감소된다. 다수의 시스템 특징들을 도모하는 동적 방식으로 효율적으로 구성되고 전력을 최소화하고 시스템 성능을 강화하도록 효율적으로 내부에 대체된 데이터를 갖는 메모리 제어기가 제공된다.
프리페치 버퍼 대체 방법은 종래의 메모리 대체 알고리즘들보다 효율적이다. 프리페치 버퍼 대체 정책의 결과들은, 프리페칭할 때 '가장 덜 최근에 갱신된 것(least recently updated)'에 기초하고 요청 페치들(즉, 현재의 버스 마스터 요청을 실제로 만족시키는 페치)에 대한 '가장 최근에 빈 것(most recently emptied)'에 기초하여 필링하도록 선택된 것이다. 프리페치 버퍼 대체 정책은, 넌-프리페치 인에이블된 버스 마스터들이 메모리 액세스를 허가받을 때 유효해지도록 프리페치된 데이터를 허용한다.
상기 명세서에서, 본 발명은 특정 실시예들을 참조하여 기재되었다. 그러나, 기술분야의 당업자는 다양한 수정들과 변경들이 이하에 청구항에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있다는 것을 알아야 한다. 예를 들면, 다른 또는 추가의 판독 요청 속성들은 프리페치 버퍼를 동적으로 구성하는데 사용될 수 있다. 여기 개시된 프리페치 버퍼 방법은 마이크로프로세서, 마이크로제어기, DSP, 또는 다른 디지털 회로에서 임의의 마스터 또는 슬레이브(메모리) 인터페이스 유닛을 갖는 임의의 시스템에서 사용될 수 있다. 여기에 교시된 프리페치 버퍼 구조 및 방법은 임의의 데이터 처리 아키텍처 또는 프로세서 계열과 관련하여 사용될 수 있다. 상태 기계가 프리페치 버퍼의 상태를 동적으로 구성하고 선택하는데 사용될 수 있더라도, 종래의 조합 로직은 개시된 구조들을 구현할 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미라기보다는 설명으로 간주되어야 하고 모든 이러한 수정들은 본 발명의 범위 내에 포함되도록 의도된다.
이점들, 다른 장점들, 및 문제들의 해결책은 특정 실시예들과 관련하여 상술되었다. 그러나, 임의의 이점, 장점 또는 발생하거나 보다 표명되어질 해결책을 초래할 수 있는 상기 이점들, 장점들, 문제들의 해결방안들, 및 임의의 소자(들)는 중요하고, 요구되거나 필수 특징 또는 임의의 또는 모든 청구항들의 소자로서 해석되지 않아야 한다. 여기에 사용된 바와 같이, 용어 "포함하다", "포함하는", 또는 임의의 다른 변화는 비 배타적인 포함을 커버하도록 의도되며, 과정, 방법, 물건, 또는 요소들의 리스트를 포함하는 장치는 이들 요소들만을 포함하는 것이 아니라, 이러한 과정, 방법, 물건, 또는 장치에 명확하게 나열되지 않거나 이에 고유한 다른 요소들을 포함할 수 있다.

Claims (8)

  1. 프리페치 버퍼(prefetch buffer)를 구성하는 방법에 있어서,
    마스터로부터 판독 요청을 수신하는 단계; 및
    상기 판독 요청에 응답하여, 상기 프리페치 버퍼의 프리페치 버퍼 라인의 라인 크기를 상기 판독 요청의 버스트 길이 및 데이터 크기에 기초하여 조정된 라인 크기로 변경하고, 그로 인해 상이한 크기들의 라인들을 갖도록 상기 프리페치 버퍼를 동적으로 구성하는 단계를 포함하며, 상기 프리페치 버퍼의 각 라인은 상기 프리페치 버퍼의 어떤 라인이 대체 엔트리로서 선택되는지를 결정하기 위해 사용되는 표시자들을 포함하는 상태 필드를 더 포함하는, 프리페치 버퍼 구성 방법.
  2. 제 1 항에 있어서,
    어드레스 태그 필드, 상기 프리페치 버퍼에서의 대응 라인이 유효하지 않음을 나타내기 위한 무효 필드, 상기 프리페치 버퍼에서의 대응 라인이 이전 버스트 판독 요청에 응답하여 제공되었음을 나타내기 위한 사용됨 필드(used field), 및 상기 프리페치 버퍼에서의 대응 라인이 이전 넌-버스트 판독 요청에 응답하여 제공되었음을 나타내기 위한 유효 필드를 갖는 각 상태 필드를 구현하는 단계를 더 포함하는, 프리페치 버퍼 구성 방법.
  3. 삭제
  4. 데이터 처리 시스템에 있어서,
    마스터;
    메모리;
    상기 마스터 및 상기 메모리에 결합된 프리페치 버퍼로서, 상기 프리페치 버퍼는 다수의 라인들을 갖고, 상기 다수의 라인들의 각각은 상기 다수의 라인들 중 어느 것이 대체 엔트리로서 선택되는지를 결정하기 위해 대응하는 상태 필드를 가지며, 각각의 상태 필드는 어드레스 태그 필드, 상기 프리페치 버퍼에서의 대응 라인이 유효하지 않음을 나타내기 위한 무효 필드, 상기 프리페치 버퍼에서의 대응 라인이 이전 버스트 판독 요청에 응답하여 제공됨을 나타내기 위한 사용됨 필드, 및 상기 프리페치 버퍼에서의 대응 라인이 이전의 넌-버스트 판독 요청에 응답하여 제공되었음을 나타내기 위한 유효 필드를 포함하는, 상기 프리페치 버퍼; 및
    상기 프리페치 버퍼에 결합된 프리페치 제어 회로로서, 상기 프리페치 제어 회로는 상기 프리페치 버퍼의 상기 다수의 라인들 중 하나의 라인 크기를 상기 마스터로부터의 판독 요청의 버스트 길이 및 데이터 크기에 기초하여 조정된 라인 크기로 변경하는, 상기 프리페치 제어 회로를 포함하는, 데이터 처리 시스템.
  5. 제 4 항에 있어서,
    상기 프리페치 버퍼와 인터페이스하는 다수의 마스터들을 더 포함하는, 데이터 처리 시스템.
  6. 제 5 항에 있어서,
    상기 다수의 마스터들은 상이한 특성들을 갖는 다수의 메모리들 및 상이한 버스트 길이들을 지원하는, 데이터 처리 시스템.
  7. 삭제
  8. 삭제
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