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KR101045072B1 - 위상고정루프 및 그 구동방법 - Google Patents

위상고정루프 및 그 구동방법 Download PDF

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KR101045072B1 KR1020090131949A KR20090131949A KR101045072B1 KR 101045072 B1 KR101045072 B1 KR 101045072B1 KR 1020090131949 A KR1020090131949 A KR 1020090131949A KR 20090131949 A KR20090131949 A KR 20090131949A KR 101045072 B1 KR101045072 B1 KR 101045072B1
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clock
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driving
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김관동
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주식회사 하이닉스반도체
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Abstract

위상고정루프는 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 내부클럭을 생성하는 위상고정부; 상기 위상고정부에서 출력된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 제어전압에 따라 지연되는 상기 피드백클럭을 생성하는 지연고정부; 및 인에이블신호가 인가되면 초기전압을 상기 지연고정부의 제어전압으로서 인가하는 초기전압구동부를 포함한다.
위상고정루프, 위상고정부, 지연고정부, 내부클럭, 피드백클럭, 기준클럭

Description

위상고정루프 및 그 구동방법{PHASE LOCKED LOOP AND METHOD FOR DRIVING THE SAME}
본 발명은 위상고정루프 및 그 구동방법에 관한 것으로, 특히 기준클럭과 피드백클럭을 동기화시키는 위상 고정 루프 및 그 구동방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자는 여러가지 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용하기 위해 외부클럭(CLK_EXT)을 입력받는다.
하지만, 외부클럭(CLK_EXT)은 내부회로의 클럭/데이터 경로의 지연에 의한 클럭 스큐(clock skew)가 발생할 수 있기 때문에, 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부클럭이 메모리 컨트롤러에서 인가되는 외부클럭의 에지(Edge), 혹은 중심(center)에 정확하게 위치되도록 데이터가 버스에 실리는 시간을 내부클럭에 역보상하여 내부클럭과 외부클럭이 동기되도록 해야한다.
이와 같이, 내부클럭과 외부클럭을 동기시키기 위해 반도체 소자 내부에는 클럭 동기회로를 필요로하며, 이러한 클럭 동기회로에는 위상고정루프(PLL : Phase Locked Loop)와 지연고정루프(DLL : Delay Locked Loop)가 있다.
위상고정루프는 외부클럭(CLK_EXT)의 주파수와 내부클럭(CLK_INN)의 주파수가 서로 다른 경우에 주로 사용되고, 지연고정루프는 외부클럭(CLK_EXT)과 내부클럭(CLK_INN)의 주파수가 동일한 경우에 주로 사용된다.
기본적으로 위상고정루프와 지연고정루프의 구성은 서로 유사하며, 위상고정루프의 경우에는 내부클럭(CLK_INN)을 생성하는데 있어서 전압 제어 발진기(VCO : Voltage Controlled Oscillator)를 사용하고 지연 고정 루프의 경우에는 전압 제어 지연 라인(VCDL : Voltage Controlled Delay Line)을 사용한다는 점에서 구별될 수 있다.
특히, 위상고정루프는 통신, 무선 시스템, 및 디지털 회로 등의 응용 영역에서 광범위하게 사용되고 있으며, 주파수 합성에 의한 다양한 클럭 생성이 가능하고 클럭/데이터 복구(CDR : Clock Data Recovery)가 쉬운 장점을 가지고 있다.
이러한 위상고정루프는 기준(reference)클럭과 피드백(feedback)클럭의 위상차를 검출하는 위상주파수검출기(PFD:Phase Frequency Detector)를 구비하며, 위상주파수검출기로부터 검출된 위상차만큼 전하펌프를 구동하고 전압제어발진기의 제어전압을 변화시키므로써 기준클럭과 피드백클럭의 위상차를 일치시킨다.
그러나, 위상주파수검출기에서 기준클럭과 피드백클럭의 위상 차이가 검출되지 않는 경우에도, 위상고정루프에 구비된 전하펌프에서 업/다운 전류의 미스매칭(mismatching)에 의해 기준클럭과 피드백클럭사이에는 직류(DC)성분의 위상 오프 셋(Phase Offset)이 여전히 발생된다는 문제점이 있다.
즉, 위상고정루프에 입력되는 기준클럭과 위상고정루프가 온(ON)되었을때 위상고정루프로부터 출력되는 출력클럭(피드백클럭)사이에는 위상정보가 일치해야 하지만, 실제적으로는 위상고정루프에서 기준클럭과 출력클럭 사이에 미세한 위상 오프셋이 발생되어 효율의 저하가 발생된다는 문제점이 있다.
또한, 위상고정루프에 구비되는 전압제어발진기의 제어전압레벨이 프로세스/전압/온도(PVT)변화 및 입력 주파수에 따라 변화되기 때문에 PVT의 변화에 따라 트랜지스터의 전류 구동 능력이 변화되어 직류(DC)성분의 위상 오프셋이 위상고정루프의 동작조건에 따라 수-수십 피코-초(ps)의 차이를 갖는다는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 기준클럭과 피드백클럭 사이의 위상 오프셋을 제거하는 위상고정루프를 제공하는 것을 그 목적으로 한다.
또한, 전하펌프에서 업/다운 전류의 미스매칭(mismatching)이 최소화되도록 하는 위상고정루프를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 내부클럭을 생성하는 위상고정부; 상기 위상고정부에서 출력된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 제어전압에 따라 지연되는 상기 피드백클럭을 생성하는 지연고정부; 및 인에이블신호가 인가되면 초기전압을 상기 제어전압으로서 인가하는 초기전압구동부를 포함하는 위상고정루프가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일 측면에 따르면, 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 내부클럭을 생성하고, 지연고정위상고정부; 및 상기 위상고정부에서 출력된 내부클럭과 상기 기준클럭의 위상을 비교하고 그 결과를 바탕으로 상기 내부클럭을 소정의 지연량만큼 지연시켜 상기 기준클럭에 동기되는 상기 피드백클럭을 생성하는 지연고정부를 포함하는 위 상고정루프가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 인에이블신호가 인가되면, 초기전압을 지연고정부에 인가하는 초기전압 구동단계; 인에이블신호의 인가가 완료되면, 위상고정부를 구동하는 제1 구동신호를 위상고정부에 제공하는 제1 구동신호 생성단계; 상기 제1 구동신호가 수신되면, 제1 구동신호에 응답하여 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 소정의 내부클럭을 생성하는 내부클럭 생성단계; 및 상기 내부클럭 생성단계에서 생성된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 상기 피드백클럭을 생성하는 피드백클럭 생성단계를 포함하는 위상고정루프를 구동하는 방법이 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일 측면에 따르면, 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 상기 기준클럭에 동기화되는 내부클럭을 생성하도록 제1 락킹 동작을 실행하는 제1 락킹단계; 및 제1 락킹단계에서 생성된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 상기 내부클럭을 소정의 지연량만큼 지연시켜 상기 기준클럭에 동기화되는 상기 피드백클럭을 생성하도록 제2 락킹 동작을 실행하는 제2 락킹단계를 포함하는 위상고정루프를 구동하는 방법이 제공된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 위상고정루프는 기준클럭과 피드백클럭 사이의 위상 오프셋을 제거할 수 있다.
또한, 본 발명의 일 실시예에 따른 위상고정루프는 전하펌프에서 업/다운 전류의 미스매칭(mismatching)이 최소화되도록 할 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1은 본 발명의 일 실시예에 따른 위상고정루프를 설명하기 위한 회로도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 위상고정루프는 위상고정부(100), 지연고정부(200) 및 초기전압구동부(300)를 포함한다.
위상고정부(100)는 초기전압구동부(300)에서 생성된 제1 구동신호(EN_PLL)에 응답하여 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상을 비교하고 그 결과를 바탕으로 소정의 내부클럭(CLK_INN)을 생성하며, 제1 위상주파수 검출블록(110), 제1 제어전압 생성블록(120), 전압제어 발진블록(VCO:Voltage Controlled Oscillator)(140), 주파수 분주블록(150) 및 위상고정 감지블록(160)을 포함한다.
제1 위상주파수 검출블록(110)은 기준클럭(CLK_REF), 피드백클럭(CLK_FED) 및 위상고정부(100)를 구동시키는 제1 구동신호(EN_PLL)를 수신하며, 상기 제1 구동신호(EN_PLL)에 응답하여 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)과의 위상차 를 검출하고 그 위상차에 대응하는 제1 업 검출신호(DET_UP1)와 제1 다운 검출신호(DET_DN1)를 생성한다.
제1 제어전압 생성블록(120)은 제1 위상주파수 검출블록(110)에서 생성된 제1 검출신호에 따라 제1 제어전압(VCTRL1)을 생성하며, 제1 전하펌프(122) 및 제1 루프필터(124)를 포함한다.
제1 전하펌프(122)는 제1 위상주파수 검출블록(110)으로부터 출력된 제1 업 검출신호(DET_UP1)와 제1 다운 검출신호(DET_DN1)의 펄스폭에 대응하는 만큼 전류를 제1 루프필터(124)에 공급한다.
제1 루프필터(124)는 제1 전하펌프(122)에서 생성된 전류를 충전 또는 방전하여 제1 제어전압(VCTRL1)을 생성한다.
즉, 제1 전하펌프(122) 및 제2 루프필터(124)는 제1 업 검출신호(DET_UP1)에 응답하여 제1 제어전압(VCTRL1)의 전압레벨을 높여주고, 제1 다운 검출신호(DET_DN1)에 응답하여 제1 제어전압(VCTRL1)의 전압레벨을 낮춰준다.
전압제어 발진블록(140)은 제1 루프필터(124)에서 출력된 제1 제어전압(VCTRL1)의 전압레벨에 대응하는 주파수를 가지는 내부클럭(CLK_INN)을 생성한다. 예컨대, 제1 제어전압(VCTRL1)의 전압레벨이 높아지면 내부클럭(CLK_INN)의 주파수는 점점 높아지고, 제1 제어전압(VCTRL1)의 전압레벨이 낮아지면 내부클럭(CLK_INN)의 주파수는 점점 낮아지게 된다.
주파수 분주블록(150)은 내부클럭(CLK_INN)을 수신하여 내부클럭(CLK_INN)의 주파수보다 낮은 주파수를 갖는 분주된 내부클럭(CLK_INN_F)을 출력한다.
위상고정 감지블록(160)은 기준주파수(CLK_REF) 및 피드백클럭(CLK_FED)를 입력받아 위상고정부(100)가 정상적으로 락킹되었는지를 감지하며, 위상고정부(100)가 락킹된 경우에는 지연고정부(200)를 구동시키는 제2 구동신호(EN_DLL)을 생성하여 지연고정부(200)에 제공한다.
지연고정부(200)는 위상고정부(100)로부터 출력된 내부클럭(CLK_INN)과 제2 구동신호(EN_DLL) 및 기준클럭(CLK_REF)을 수신하며, 수신된 제2 구동신호(EN_DLL)에 응답하여 기준클럭(CLK_REF)과 내부클럭(CLK_INN)을 비교하고 그 결과에 따라 주파수 분주블록(150)에서 분주된 내부클럭(CLK_INN_F)을 소정의 지연량만큼 지연시켜 상기 기준클럭에 동기되는 피드백클럭(CLK_FED)을 생성한다. 지연고정부(200)는 제2 위상주파수 검출블록(210), 제2 제어전압 생성블록(220) 및 전압제어 지연블록(VCDL:Voltage Control Delay Line)(240)을 포함한다.
제2 위상주파수 검출블록(210)은 위상고정부(100)의 위상고정 감지블록(160)으로부터 수신된 제2 구동신호(EN_DLL)에 응답하여 상기 전압제어 발진블록(140)으로부터 출력된 내부클럭(CLK_INN)과 상기 기준클럭(CLK_REF)의 위상차를 검출하고, 그 위상차에 대응하는 제2 업 검출신호(DET_UP2) 및 제2 다운 검출신호(DET_DN2)를 생성한다.
제2 제어전압 생성블록(220)은 제2 위상주파수 검출블록(210)에서 생성된 제2 검출신호에 따라 제2 제어전압을 생성하며, 제2 전하펌프(222) 및 제2 루프필터(224)를 포함한다.
제2 전하펌프(222)는 제2 위상주파수 검출블록(210)으로부터 출력된 제2 업 검출신호(DET_UP2) 및 제2 다운 검출신호(DET_DN2)의 펄스폭에 대응하는 만큼의 전류를 생성한다.
제2 루프필터(224)는 제2 전하펌프(222)에서 생성된 전류를 충전 또는 방전하여 제2 제어전압(VCTRL2)을 생성한다.
즉, 제2 전하펌프(222) 및 제2 루프필터(224)는 제2 업 검출신호(DET_UP2)에 응답하여 제2 제어전압(VCTRL2)의 전압레벨을 높여주고, 제2 다운 검출신호(DET_DN2)에 응답하여 제2 제어전압(VCTRL2)의 전압레벨을 낮춰준다.
전압제어 지연블록(240)은 제2 루프필터(224)로부터 출력된 제2 제어전압에 대응하는 지연량만큼 주파수 분주블록(150)에서 분주된 내부클럭(CLK_INN_F)을 지연시켜 피드백클럭을 위상고정부(100)에 출력한다.
초기전압구동부(300)는 상기 위상고정부(100)와 지연고정부(200)의 동작이 시작되기 이전에, 수신된 인에블신호(EN)에 응답하여 지연고정부(200)의 제2 전하펌프(224)에서 업/다운(UP/DOWN) 전류의 미스매칭(mismtching)이 최소화되도록 하는 초기전압을 제2 제어전압(VCTRL2)으로 인가한다.
도 2에 도시된 전하펌프의 접압-전류 특성곡성을 나타내는 그래프를 참조하면, 제2 전하펌프(222)에서 전원공급전압의 절반(VDD/2)일때, 업/다운(UP/DOWN) 전류의 미스매칭(mismtching)이 최소화되므로 상기 초기전압구동부(300)의 초기전압은 전원공급전압의 절반(VDD/2)인 것이 바람직하다.
초기전압구동부(300)는 인에이블신호의 인가가 종료될 때, 위상고정부(100)를 구동시키는 제1 구동신호(EN_PLL)를 생성하여 위상고정부(100)의 제1 위상주파 수 검출블록(110)에 제공한다.
도 3은 본 발명의 일 실시예에 따른 도 1에 도시된 제1 위상주파수 검출블록(110)의 상세 회로도이다.
도 3에 도시된 바와 같이, 제1 위상주파수 검출블록(110)은 제1 논리곱회로(AND1), 제2 논리곱회로(AND2), 제1 디플립플롭(112), 제2 디플립플롭(114) 및 제1 리셋회로(AND3)를 포함한다.
제1 논리곱회로(AND1)는 제1 구동신호(EN_PLL)와 기준클록(CLK_REF)를 수신하여 논리곱 연산을 실행한다. 즉, 제1 구동신호(EN_PLL)가 제1 논리곱회로(AND1)에 인가되면, 제1 논리곱회로(AND1)는 제1 구동신호(EN_PLL)에 응답하여 기준클록(CLK_REF)을 출력한다.
제2 논리곱회로(AND2)는 제1 구동신호(EN_PLL)와 피드백클록(CLK_FED)을 수신하여 논리곱 연산을 실행한다. 즉, 제1 구동신호(EN_PLL)가 제2 논리곱회로(AND2)에 인가되면, 제2 논리곱회로(AND2)는 피드백클록(CLK_FED)을 출력한다.
제1 디플립플롭(112)은 제1 논리곱회로(AND1)의 연산결과에 응답하여 제1 업 검출신호(DET_UP1)를 생성하고, 제2 디플립플롭(114)은 피드백클럭(CLK_FED)에 응답하여 제1 다운 검출신호(DET_DN1)를 생성한다.
제1 리셋회로(AND3)는 제1 업 검출신호(DET_UP1) 및 제1 다운 검출신호(DET_DN1)를 입력받아 제1 및 제2 디 플립플롭(112, 114)을 리셋(reset)하기 위한 제1 리셋신호(CTR_RST1)를 생성한다.
즉, 기준클럭(CLK_REF)이 논리'하이'(High)인 구간에서 제1 업 검출신 호(DET_UP1)는 논리'하이'가 되고, 피드백클럭(CLK_FED)이 논리'하이'인 구간에서 제1 다운 검출신호(DET_DN1)는 논리'하이'가 되며, 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)이 모두 논리'하이'인 구간에서는 제1 리셋신호(CTR_RST1)가 활성화되어 제1 및 제2 디플립플롭(112, 114)이 리셋된다.
한편, 제1 및 제2 디 플립플롭(112, 114)에 대한 구체적인 회로 구성은 이미 널리 공지되어 있으므로 이에 대한 구체적인 설명은 생략하며, 다른 실시예에서는, 상기 제1 위상주파수 검출블록(110)의 구성이 다르게 구현될수도 있다.
도 4는 본 발명의 일 실시예에 따른 도 1에 도시된 전압제어 발진블록(140)의 상세 회로도이다.
도 4에 도시된 바와 같이, 전압제어 발진블록(140)은 다수의 PMOS 트랜지스터(142), 다수의 NMOS 트랜지스터(144) 및 다수의 인버터(146)를 구비한다.
다수의 인버터(146)의 각 인버터는 제1 제어전압(VCTRL1)의 전압레벨에 따라 단위 지연 시간을 가진다.
만약, 제1 제어전압(VCTRL1)의 전압레벨이 높으면, 각 인버터에 많은 전류가 공급되어 각 인버터의 지연 시간이 짧아지고, 전압제어 발진블록(140)은 높은 주파수의 내부클럭(CLK_INN)을 생성한다.
만약, 제1 제어전압(VCTRL1)의 전압레벨이 낮으면, 각 인버터에 적은 전류가 공급되어 각 인버터의 지연 시간이 길어지고, 전압제어 발진블록(140)은 낮은 주파수의 내부클럭(CLK_INN)을 생성한다.
또한, 다른 실시예에서는, 상기 전압제어 발진블록(140)의 구성이 다르게 구 현될수도 있다.
도 5는 본 발명의 일 실시예에 따른 도 1에 도시된 제2 위상주파수 검출블록(210)의 상세 회로도이다.
도 5에 도시된 바와 같이, 제2 위상 주파수 검출블록(210)은 제3 논리곱회로(AND4), 제4 논리곱회로(AND5), 제3 디플립플롭(212), 제4 디플립플롭(214) 및 제2 리셋회로(AND6)를 포함한다.
제3 논리곱회로(AND4)는 제2 구동신호(EN_DLL)와 기준클록(CLK_REF)를 수신하여 논리곱 연산을 실행한다. 즉, 제2 구동신호(ENP_DLL)가 제3 논리곱회로(AND4)에 인가되면, 제3 논리곱회로(AND4)는 기준클록(CLK_REF)을 출력한다.
제4 논리곱회로(AND5)는 제2 구동신호(EN_DLL)와 피드백클록(CLK_FED)을 수신하여 논리곱 연산을 실행한다. 즉, 제2 구동신호(EN_DLL)가 제4 논리곱회로(AND5)에 인가되면, 제4 논리곱회로(AND5)는 피드백클록(CLK_FED)을 출력한다.
제3 디플립플롭(212)은 기준클럭(CLK_REF)에 응답하여 제2 업 검출신호(DET_UP2)를 생성하고, 제4 디플립플롭(214)은 전압제어 발진블록(140)으로부터 출력된 내부클럭(CLK_INN)에 응답하여 제2 다운 검출신호(DET_DN2)를 생성한다.
제2 리셋회로(AND6)는 제2 업 검출신호(DET_UP2) 및 제2 다운 검출신호(DET_DN2)를 입력받아 제3 및 제4 디 플립플롭(212, 214)을 리셋(reset)하기 위한 제2 리셋신호(CTR_RST2)를 생성한다.
즉, 기준클럭(CLK_REF)이 논리'하이'(High)인 구간에서 제2 업 검출신호(DET_UP2)는 논리'하이'가 되고, 내부클럭(CLK_INN)이 논리'하이'인 구간에서 제 2 다운 검출신호(DET_DN2)는 논리'하이'가 되며, 기준클럭(CLK_REF)과 내부클럭(CLK_INN)이 모두 논리'하이'인 구간에서는 제2 리셋신호(CTR_RST2)가 활성화되어 제3 및 제4 플립플롭(212, 214)이 리셋된다.
한편, 제3 및 제4 디 플립플롭(212, 214)에 대한 구체적인 회로 구성은 이미 널리 공지되어 있으므로 이에 대한 구체적인 설명은 생략하며, 다른 실시예에서는, 상기 제2 위상주파수 검출블록(210)의 구성이 다르게 구현될수도 있다.
도 6은 본 발명의 일 실시예에 따른 도 1에 도시된 전압제어 지연블록의 상세 회로도이다.
도 6에 도시된 바와 같이, 전압제어 지연블록(240)은 직렬로 연결된 다수의 인버터들(242) 및 다수의 트랜지스터들(244)을 포함한다. 다수의 트랜지스터들(244)은 제2 루프필터(224)로부터 출력되는 제2 제어전압(VCTRL2)에 따라 인버터들(242)에 입력된 주파수 분주블록(150)에서 분주된 내부클럭(CLK_INN_F)의 지연량을 조절한다.
또한, 다른 실시예에서는, 전압제어 지연블록(240)의 구성이 다르게 구현될 수도 있다.
또 다른 실시예에서는, 주파수 분주블록(150)이 생략되어 전압제어 발진블록(140)에서 출력된 내부클럭(CLK_INN)이 전압제어 지연블록(240)에 직접 제공될 수도 있다.
한편, 도 1에 도시된 제1 제어전압 생성블록(120), 위상고정 감지블록(160), 제2 제어전압 생성블록(220) 및 초기전압구동부(300)에 대한 구체적인 회로 구성은 이미 널리 공지되어 있으므로 이에 대한 구체적인 설명은 생략한다.
이하, 도 1에 도시된 본 발명의 일실시예에 따른 위상고정루프의 동작을 구체적으로 설명한다.
먼저, 위상고정부(100)와 지연고정부(200)의 동작이 시작되기 이전에, 초기전압구동부(300)에 인에이블신호(EN)가 인가되면, 초기전압구동부(300)는 상기 인에이블신호(EN)에 응답하여 초기전압을 제2 전하펌프(222)의 출력전압에 대응되는 제2 제어전압(VCTRL2)으로 인가하여 제2 전하펌프(222)가 최적화된 상태에서 스타트될 수 있도록 한다.
인에이블신호(EN)가 오프되면, 초기전압구동부(300)는 제1 구동신호(EN_PLL)를 생성하여 위상고정부(100)의 제1 위상주파수 검출블록(110)에 제공하여 위상고정부(100)를 구동한다.
위상고정부(100)에 제1 구동신호(EN_PLL)가 인가되면, 위상고정부(100)는 제1 구동신호(EN_PLL)에 응답하여 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상을 비교하여 그 위상차를 바탕으로 제1 제어전압(VCTRL1)을 생성하고, 상기 제1 제어전압(VCTRL1)에 대응하는 주파수를 갖는 내부클럭(CLK_INN)을 생성하며, 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)이 동기되도록 락킹동작을 실행한다.
이어서, 위상고정부(100)의 위상고정 감지블록(160)은 위상고정부(100)의 락킹동작이 완료되는지를 감지하고, 위상고정부(100)의 락킹동작이 완료되면, 제2 구동신호(EN_DLL)를 생성하여 지연고정부(200)에 제공한다.
제2 구동신호(EN_DLL)가 지연고정부(200)에 제공되면, 지연고정부(200)는 제 2 구동신호(EN_DLL)에 응답하여 위상고정부(100)에서 출력된 내부클럭(CLK_INN)과 기준클럭(CLK_REF)의 위상을 비교하고 그 위상차를 바탕으로 초기전압으로 인가되었던 제2 제어전압(VCTRL2)를 변경시킨다.
제2 제어전압(VCTRL2)의 변경에 따라 지연고정부(200)의 전압제어 지연블록(240)의 지연량이 변경되므로써 전압제어 지연블록(240)에서 출력되는 피드백클럭(CLK_FED)이 기준클럭(CLK_REF)과 최종적으로 동일한 위상을 갖게 되고 이에 따라 내부클럭(CLK_INN) 역시 동일한 위상을 갖게된다.
따라서, 초기전압을 갖는 제2 제어전압(VCTRL2)은 초기전압인 전원공급전압의 절반(VDD/2)에서 미세하게 변경되므로 제2 전하펌프(222)의 전류구동능력이 최적으로 매칭될 수 있으며, 이와같은 위상고정루프의 동작을 통해 기준클럭(CLK_REF)과 피드백클럭(CLK_FED)의 위상 오프셋(Phase Offset)이 최소화된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 위상고정루프를 설명하기 위한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 도 1에 도시된 제2 전하펌프의 접압-전류 특성곡성을 나타내는 그래프이다.
도 3은 본 발명의 일 실시예에 따른 도 1에 도시된 제1 위상주파수 검출블록의 상세 회로도이다.
도 4는 본 발명의 일 실시예에 따른 도 1에 도시된 전압제어 발진블록의 상세 회로도이다.
도 5는 본 발명의 일 실시예에 따른 도 1에 도시된 제2 위상주파수 검출블록의 상세 회로도이다.
도 6은 본 발명의 일 실시예에 따른 도 1에 도시된 전압제어 지연블록의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 위상고정부
200: 지연고정부
300: 초기전압구동부

Claims (18)

  1. 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 내부클럭을 생성하는 위상고정부;
    상기 위상고정부에서 출력된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 제어전압에 따라 지연되는 상기 피드백클럭을 생성하는 지연고정부; 및
    인에이블신호가 인가되면 초기전압을 상기 제어전압으로서 인가하는 초기전압구동부를 포함하는 위상고정루프.
  2. 제1항에 있어서,
    상기 초기전압구동부의 초기전압은 전원공급전압의 절반인 위상고정루프.
  3. 제1항에 있어서,
    상기 인에이블신호의 인가가 종료되면, 상기 초기전압구동부는 위상고정부를 구동하는 제1 구동신호를 생성하여 상기 위상고정부에 제공하는 위상고정루프.
  4. 제3항에 있어서,
    상기 위상고정부는,
    상기 기준클럭, 피드백클럭 및 초기전압구동부로부터 출력된 제1 구동신호를 수신하며, 상기 제1 구동신호에 응답하여 상기 기준클럭과 피드백클럭의 위상을 비교하고 그 위상차에 대응하는 제1 검출신호를 생성하기 위한 제1 위상주파수 검출블록;
    상기 제1 위상주파수 검출블록에서 생성된 제1 검출신호에 따라 제1 제어전압을 생성하는 제1 제어전압 생성블록; 및
    상기 제1 제어전압 생성블록에서 생성된 제1 제어전압의 레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진블록을 포함하는 위상고정루프.
  5. 제4항에 있어서,
    상기 위상고정부는 내부클럭의 주파수를 분주하여 내부클럭의 주파수보다 낮은 주파수를 갖는 분주된 내부클럭을 생성하는 주파수 분주블록을 더 포함하는 위상고정루프.
  6. 제4항에 있어서,
    상기 위상고정부는 상기 기준클럭과 피드백신호를 수신하고 그 위상을 비교하여 상기 위상고정부의 위상락킹이 완료되는지를 감지하며, 그 결과 위상락킹이 감지되면, 상기 지연고정부를 구동하는 제2 구동신호를 생성하여 상기 지연고정부에 제공하는 위상고정 감지블록을 더 포함하는 위상고정루프.
  7. 제6항에 있어서,
    상기 지연고정부는,
    상기 위상고정부로부터 출력된 제2 구동신호, 내부클럭 및 상기 기준클럭을 수신하며, 상기 제2 구동신호에 응답하여 상기 내부클럭 및 기준클럭의 위상을 비교하고 그 위상차에 대응하는 제2 검출신호를 생성하는 제2 위상주파수 검출블록;
    상기 제2 위상주파수 검출블록에서 생성된 제2 검출신호에 따라 제2 제어전압을 생성하는 제2 제어전압 생성블록; 및
    상기 제2 제어전압에 대응하는 지연량만큼 상기 내부클럭을 지연시켜 상기 피드백클럭을 생성하고 이를 상기 위상고정부에 출력하는 전압제어 지연블록을 포함하는 위상고정루프.
  8. 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 내부클럭을 생성하는 위상고정부; 및
    상기 위상고정부에서 출력된 내부클럭과 상기 기준클럭의 위상을 비교하고 그 결과를 바탕으로 상기 내부클럭을 소정의 지연량만큼 지연시켜 상기 기준클럭에 동기되는 상기 피드백클럭을 생성하는 지연고정부를 포함하는 위상고정루프.
  9. 제8항에 있어서,
    상기 위상고정부는,
    상기 기준클럭과 피드백클럭과의 위상차를 검출하여 그에 대응하는 제1 검출신호를 생성하기 위한 제1 위상주파수 검출블록;
    상기 제1 위상주파수 검출블록에서 생성된 제1 검출신호에 따라 제1 제어전압을 생성하는 제1 제어전압 생성블록; 및
    상기 제1 제어전압의 레벨에 대응하는 주파수를 가지는 내부클럭을 생성하기 위한 전압제어 발진블록을 포함하는 위상고정루프
  10. 제9항에 있어서,
    상기 위상고정부는 내부클럭의 주파수를 분주하여 내부클럭의 주파수보다 낮은 주파수를 갖는 분주된 내부클럭을 생성하는 주파수 분주블록을 더 포함하는 위상고정루프.
  11. 제9항에 있어서,
    상기 위상고정부는 상기 기준클럭과 피드백신호를 수신하고 그 위상을 비교하여 위상고정부의 위상락킹이 완료되는지를 감지하며, 그 결과 위상락킹이 감지되면, 상기 지연고정부를 구동하는 제2 구동신호를 생성하여 상기 지연고정부에 제공하는 위상고정 감지블록을 더 포함하는 위상고정루프.
  12. 제11항에 있어서,
    상기 지연고정부는,
    상기 위상고정부로부터 출력된 제2 구동신호, 내부클럭 및 상기 기준클럭을 수신하며, 상기 제2 구동신호에 응답하여 상기 내부클럭 및 기준클럭의 위상차를 검출하고 상기 위상차에 대응하는 제2 검출신호를 생성하는 제2 위상주파수 검출블록;
    상기 제2 위상주파수 검출블록에서 생성된 제2 검출신호에 따라 제2 제어전압을 생성하는 제2 제어전압 생성블록; 및
    상기 제2 제어전압에 대응하는 지연량만큼 상기 내부클럭을 지연시켜 상기 피드백클럭을 생성하고 이를 상기 제1 위상주파수 검출블록에 출력하는 전압제어 지연블록을 포함하는 위상고정루프.
  13. 위상고정루프를 구동하는 방법에 있어서,
    인에이블신호가 인가되면, 초기전압을 지연고정부에 인가하는 초기전압 구동단계;
    인에이블신호의 인가가 완료되면, 위상고정부를 구동하는 제1 구동신호를 위상고정부에 제공하는 제1 구동신호 생성단계;
    상기 제1 구동신호가 수신되면, 제1 구동신호에 응답하여 기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 소정의 내부클럭을 생성하는 내부클럭 생성단계; 및
    상기 내부클럭 생성단계에서 생성된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 상기 피드백클럭을 생성하는 피드백클럭 생성단계를 포함하는 위상고정루프를 구동하는 방법.
  14. 제13항에 있어서,
    상기 기준클럭과 피드백클럭을 수신하고 그 위상을 비교하여 상기 위상고정부의 락킹동작이 완료되었는지를 감지하는 락킹동작 감지단계; 및
    상기 락킹동작이 완료되면, 지연고정부를 구동하는 제2 구동신호를 지연고정부에 제공하는 제2 구동신호 생성단계를 더 포함하는 위상고정루프를 구동하는 방법.
  15. 제14항에 있어서,
    상기 피드백클럭 생성단계에서는, 상기 제2 구동신호에 응답하여 내부클럭과 기준클럭의 위상을 비교하여 그 위상차를 바탕으로 제2 제어전압을 변경하고, 상기 제2 제어전압의 변경에 따라 지연고정부의 지연량을 변경하여 상기 피드백클럭이 기준클럭과 동일한 위상을 갖도록 하는 위상고정루프를 구동하는 방법.
  16. 위상고정루프를 구동하는 방법에 있어서,
    기준클럭과 피드백클럭의 위상을 비교하고 그 결과를 바탕으로 상기 기준클럭에 동기화되는 내부클럭을 생성하도록 제1 락킹 동작을 실행하는 제1 락킹단계; 및
    제1 락킹단계에서 생성된 내부클럭과 상기 기준클럭을 비교하고 그 결과를 바탕으로 상기 내부클럭을 소정의 지연량만큼 지연시켜 상기 기준클럭에 동기화되는 상기 피드백클럭을 생성하도록 제2 락킹 동작을 실행하는 제2 락킹단계를 포함하는 위상고정루프를 구동하는 방법.
  17. 제16항에 있어서,
    상기 제1 락킹단계의 제1 락킹동작이 완료되었는지를 감지하는 락킹동작 감지단계; 및
    상기 락킹동작이 완료되면, 지연고정부를 구동하는 제2 구동신호를 생성하여 지연고정부에 제공하는 제2 구동신호 생성단계를 더 포함하는 위상고정루프를 구동하는 방법.
  18. 제17항에 있어서,
    상기 제2 락킹단계에서는, 상기 제2 구동신호에 응답하여 상기 제1 위상락킹단계에서 생성된 내부클럭과 기준클럭의 위상을 비교하고 그 위상차를 바탕으로 제2 제어전압을 변경하며, 상기 제2 제어전압의 변경에 따라 상기 내부클럭의 지연량을 변경하여 상기 피드백클럭이 기준클럭과 동일한 위상을 갖도록 하는 위상고정루프를 구동하는 방법.
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