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KR101042255B1 - Semiconductor device - Google Patents

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KR101042255B1
KR101042255B1 KR1020080087950A KR20080087950A KR101042255B1 KR 101042255 B1 KR101042255 B1 KR 101042255B1 KR 1020080087950 A KR1020080087950 A KR 1020080087950A KR 20080087950 A KR20080087950 A KR 20080087950A KR 101042255 B1 KR101042255 B1 KR 101042255B1
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mosfet
mosfets
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김양환
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주식회사 동부하이텍
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Abstract

본 발명은 반도체 소자에 있어서, 특히 병렬로 연결된 다수 트랜지스터를 이용하여 각 트랜지스터의 게이트에 인가되는 신호에 따라 원하는 저항 값을 얻는데 적당한 반도체 소자에 관한 것으로, 입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항과, 상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하여 구성되고, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단 사이에 제2 저항과, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단 사이에 제3 저항을 포함하는 것이 특징인 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device suitable for obtaining a desired resistance value according to a signal applied to a gate of each transistor, in particular by using a plurality of transistors connected in parallel, between an electrical connection between an input node and an output node. A variable resistor formed by connecting a first transistor group including first type MOSFETs connected in series with each other and a second transistor group including second type MOSFETs connected in series with each other, and the first node to the input node; And a switch element for turning on / off two transistor groups, wherein the first transistor group and the second transistor group have the same number of MOSFETs, and the source of the K-th MOSFET belonging to the first transistor group. Between a second stage and a drain terminal of a K-th MOSFET belonging to the second transistor group; And a third resistor between the resistor and the drain terminal of the K-th MOSFET belonging to the first transistor group and the source terminal of the K-th MOSFET belonging to the second transistor group.

가변 저항, N-채널 MOSFET, P-채널 MOSFET, 반도체 소자 Variable Resistors, N-Channel MOSFETs, P-Channel MOSFETs, Semiconductor Devices

Description

반도체 소자{semiconductor device}Semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히 병렬로 연결된 다수 트랜지스터를 이용하여 각 트랜지스터의 게이트에 인가되는 신호에 따라 원하는 저항 값을 얻는데 적당한 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to semiconductor devices suitable for obtaining a desired resistance value according to a signal applied to a gate of each transistor using a plurality of transistors connected in parallel.

일반적인 반소체 소자 구조에서는 실리콘 기판의 표면 저항이 이미 설계된 패턴에 의해 채널을 지나는 저항이 결정되었다. 즉, 종래에는 정해진 패턴에 의해 결정되는 패시브 저항(Passive resist)이 반도체 소자에 이용되었다.In a typical semi-element structure, the resistance across a channel is determined by a pattern in which the surface resistance of a silicon substrate is already designed. That is, in the related art, a passive resist determined by a predetermined pattern has been used for a semiconductor device.

상기한 종래의 패시브 저항은 고정된 저항 값을 지원하므로, 아날로그 소자의 정합 회로나 디지털 회로의 신호 지연 등에는 다양하게 활용되지 못하였다.Since the conventional passive resistor supports a fixed resistance value, it has not been variously used for signal delay of a matching circuit or a digital circuit of an analog device.

그에 따라, 최근에는 아날로그 소자에 다양하게 활용 가능한 가변 저항의 설계가 요구되고 있는 실정이다.Accordingly, in recent years, the design of a variable resistor that can be used in a variety of analog devices is required.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, MOSFET을 이용하여 다양하게 제어 가능한 능동 소자로써의 가변 저항을 갖는 반도체 소자를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a variable resistance as an active device that can be variously controlled using a MOSFET.

본 발명의 또다른 목적은, MOSFET의 스위칭 특성과 MOSFET 자체 저항을 이용하여 가변 저항을 갖는 반도체 소자를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor device having a variable resistance by using the switching characteristics of the MOSFET and the resistance of the MOSFET itself.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 특징은, 입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항과, 상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하고, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단 사이에 제2 저항과, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단 사이에 제3 저항을 포함하는 것이다.A feature of a semiconductor device according to the present invention for achieving the above object is a first transistor group comprising a first type of MOSFETs connected in series with each other between an electrical connection between an input node and an output node. A variable resistor formed by connecting a second transistor group including two types of MOSFETs in parallel, and a switch element configured to turn on and off the first and second transistor groups at the input node; The second transistor group includes the same number of MOSFETs, and includes a second resistor between the source terminal of the K-th MOSFET belonging to the first transistor group and the drain terminal of the K-th MOSFET belonging to the second transistor group. Between the drain terminal of the K-th MOSFET belonging to the transistor group and the source terminal of the K-th MOSFET belonging to the second transistor group 3 to include a resistance.

바람직하게, 상기 입력 노드와 상기 스위치 소자 사이에 제1 저항을 더 구비할 수 있다.Preferably, a first resistor may be further provided between the input node and the switch element.

바람직하게, 상기 제1 트랜지스터 그룹의 MOSFET들과 상기 스위치 소자는 N-채널 MOSFET이고, 상기 제2 트랜지스터 그룹의 MOSFET들은 P-채널 MOSFET일 수 있다.Preferably, the MOSFETs and the switch element of the first transistor group may be N-channel MOSFETs, and the MOSFETs of the second transistor group may be P-channel MOSFETs.

바람직하게, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일 한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹의 K번째 MOSFET와 상기 제2 트랜지스터 그룹의 K번째 MOSFET는 공통 게이트 연결될 수 있다.Preferably, the first transistor group and the second transistor group include the same number of MOSFETs, and the K-th MOSFET of the first transistor group and the K-th MOSFET of the second transistor group may be connected to a common gate.

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바람직하게, 상기 제1 트랜지스터 그룹에 속하는 마지막 MOSFET의 드레인단과 상기 출력 노드 사이에 제4 저항과, 상기 제2 트랜지스터 그룹에 속하는 마지막 MOSFET의 소스단과 상기 출력 노드 사이에 제5 저항을 더 구비할 수 있다.Preferably, a fourth resistor may be further provided between the drain terminal of the last MOSFET belonging to the first transistor group and the output node, and a fifth resistor between the source terminal of the last MOSFET belonging to the second transistor group and the output node. have.

본 발명에 따르면, 반도체 소자가 MOSFET을 이용하여 다양하게 제어 가능한 능동 소자로써의 가변 저항을 갖기 때문에, 아날로그 소자의 정합 회로나 디지털 회로의 신호 지연 등에 다양하게 활용될 수 있다.According to the present invention, since the semiconductor device has a variable resistor as an active device that can be variously controlled using a MOSFET, the semiconductor device can be variously used for signal delay of a matching circuit or a digital circuit of an analog device.

또한, 본 발명에서는 반도체 소자가 MOSFET의 스위칭 특성 즉, 게이트에 동작 전압 인가 시에 채널이 형성됨에 따라 도통하는 드레인과 소스 사이의 전류 특성을 이용하면서 또한, MOSFET의 자체 채널 저항을 이용하여 제어 가능한 가변 저항을 구현할 수 있다. 특히, MOSFET 개수에 따라 다양한 가변 저항을 구현할 수 있다는 장점을 갖는다.Further, in the present invention, the semiconductor device can control the switching characteristics of the MOSFET, that is, the current characteristics between the drain and the source that are conducted as the channel is formed when the operating voltage is applied to the gate, and also by using the MOSFET's own channel resistance. Variable resistors can be implemented. In particular, it is possible to implement various variable resistors according to the number of MOSFETs.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a configuration and an operation of an embodiment of the present invention will be described with reference to the accompanying drawings, and the configuration and operation of the present invention shown in and described by the drawings will be described as at least one embodiment, The technical idea of the present invention and its essential structure and action are not limited.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 바람직한 실시 예를 자세히 설명한다. Hereinafter, exemplary embodiments of the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 반도체 소자는 다수 MOSFET를 이용하여 구현되는 가변 저항을 구비한다. 그 가변 저항은 각 MOSFET의 게이트에 동작 전압이 인가된 때 채널이 형성됨에 따라 소스와 드레인 간에 전류가 도통하는 특성을 이용할 뿐만 아니라 N-채널 MOSFET의 자체 채널 저항과 P-채널 MOSFET의 자체 채널 저항을 더 이용한다.The semiconductor device according to the present invention has a variable resistor implemented using a plurality of MOSFETs. The variable resistor not only takes advantage of the current conduction between the source and drain as the channel is formed when an operating voltage is applied to the gate of each MOSFET, but also the N-channel MOSFET's own channel resistance and the P-channel MOSFET's own channel resistance. Use more.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로, 하나의 공통 게이트 폴리 라인으로 연결되는 2개의 병렬 구조 MOSFET들 사용하여 가변 저항을 구현한 예를 나타낸 것이다.FIG. 1 is a circuit diagram illustrating a semiconductor device structure according to a first embodiment of the present invention, and illustrates an example of implementing a variable resistor using two parallel MOSFETs connected to one common gate polyline.

도 2는 본 발명의 제2 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로, 도 1에 도시된 구조와 유사하나, 가변 저항으로 동작하는 2개의 MOSFET의 온/오프를 위한 스위치 소자로 N-채널 MOSFET을 더 사용하는 예를 나타낸 것이다.FIG. 2 is a circuit diagram illustrating a structure of a semiconductor device according to a second exemplary embodiment of the present invention, which is similar to that shown in FIG. 1, but is an N-channel switch device for turning on / off two MOSFETs operated by variable resistors. An example of using more MOSFETs is shown.

도 1에는 입력 노드(P1)와 출력 노드(P2) 간 전기적 연결 사이에 N-채널 MOSFET과 P-채널 MOSFET을 병렬 연결한 가변 저항을 나타낸 것으로, 하나의 공통 게이트 폴리 라인으로 연결되는 2개의 병렬 구조 MOSFET들 사용하여 가변 저항을 구현한 예를 나타낸 것이다.FIG. 1 shows a variable resistor in which an N-channel MOSFET and a P-channel MOSFET are connected in parallel between an electrical connection between an input node P 1 and an output node P 2 , and connected to one common gate polyline. An example of variable resistor implementation using four parallel MOSFETs is shown.

도 1을 참조하면, 가변 저항으로 동작하는 N-채널 MOSFET과 P-채널 MOSFET은 공통 게이트 연결되며, 그에 따라, 공통 게이트에 인가되는 동작 전압에 따라 N-채널 MOSFET과 P-채널 MOSFET은 교대로 온(on)된다. Referring to FIG. 1, an N-channel MOSFET and a P-channel MOSFET operating as a variable resistor are connected to a common gate, and thus, the N-channel MOSFET and the P-channel MOSFET are alternately changed according to an operating voltage applied to the common gate. On.

한편, 도 1에 도시된 바와 같이, 입력 노드(P1) 단에는 고정 저항 R1이 구비되며, P-채널 MOSFET의 드레인(D) 단에는 고정 저항 R2가 구비되며, N-채널 MOSFET의 드레인(D) 단과 출력 노드(P2) 사이에 고정 저항 R5와, P-채널 MOSFET의 소스(S) 단과 출력 노드(P2) 사이에 고정 저항 R6가 더 구비된다.On the other hand, as shown in Figure 1, the input node (P 1 ) stage is provided with a fixed resistor R 1 , the drain (D) stage of the P-channel MOSFET is provided with a fixed resistor R 2 , a drain (D) end and an output node (P 2) is in the R 6 further comprising a fixed resistor between fixed resistor R 5 and a source (S) end and an output node (P 2) of the P- channel MOSFET between.

도 1의 가변 저항 구조에서, 공통 게이트(G)에 동작 전압 인가 시 가변 저항 값을 나타내면 아래 표 1과 같다.In the variable resistance structure of FIG. 1, the variable resistance value when the operating voltage is applied to the common gate G is shown in Table 1 below.

게이트 인가신호Gate application signal 저항 값Resistance value 00 R1+R2+Rp2+R6 R 1 + R 2 + Rp 2 + R 6 1One R1+Rn2+R5 R 1 + Rn 2 + R 5

상기한 표 1에서 Rn2는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rp2는 P-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이다. In Table 1, Rn 2 is its own channel resistance according to the channel formation of the N-channel MOSFET, and Rp 2 is its own channel resistance according to the channel formation of the P-channel MOSFET.

상기와 같이 공통 게이트 연결된 N-채널 MOSFET과 P-채널 MOSFET가 병렬 연결됨에 따라 공통 게이트(G)에 동작 전압이 인가될 시에 서로 다른 저항 값을 나타낸다.As described above, when the common gate-connected N-channel MOSFET and the P-channel MOSFET are connected in parallel, when the operating voltage is applied to the common gate G, they exhibit different resistance values.

도 2는 도 1에 도시된 구조에서 가변 저항으로 동작하는 2개의 MOSFET의 온/오프를 위한 스위치 소자로 N-채널 MOSFET을 더 사용하는 예를 나타낸 것이다. FIG. 2 shows an example of further using an N-channel MOSFET as a switch element for turning on / off two MOSFETs operating as variable resistors in the structure shown in FIG. 1.

스위치 소자로 동작하는 N-채널 MOSFET는 병렬 구조의 가변 저항 입력 단에 구비되며, 그는 공통 게이트(B)로 연결된 N-채널 MOSFET과 P-채널 MOSFET과 독립된 게이트(A)로부터 동작 전압을 인가받는다.An N-channel MOSFET acting as a switch element is provided at a variable resistance input stage of a parallel structure, which receives an operating voltage from an N-channel MOSFET connected to a common gate (B) and a gate (A) independent of the P-channel MOSFET. .

한편, 스위치 소자로 동작하는 N-채널 MOSFET도 자체 채널 저항을 가지므로, 도 2의 가변 저항 구조에서, 공통 게이트(B)에 동작 전압 인가 시 가변 저항 값은 아래 표 2와 같다.Meanwhile, since the N-channel MOSFET operating as a switch element also has its own channel resistance, in the variable resistance structure of FIG. 2, the variable resistance values when the operating voltage is applied to the common gate B are shown in Table 2 below.

A 게이트 인가신호A gate application signal B 게이트 인가신호B gate application signal 저항 값Resistance value 00 - - -- 1
One
00 R1+Rn1+R2+Rp2+R6 R 1 + Rn 1 + R 2 + Rp 2 + R 6 1One R1+Rn1+Rn2+R5 R 1 + Rn 1 + Rn 2 + R 5

상기한 표 2에서 Rn1는 스위치 소자로 동작하는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rn2는 N-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이고, Rp2는 P-채널 MOSFET의 채널 형성에 따른 자체 채널 저항이다. In Table 2, Rn 1 is its own channel resistance according to the channel formation of the N-channel MOSFET operating as a switch element, Rn 2 is its own channel resistance according to the channel formation of the N-channel MOSFET, and Rp 2 is the P-channel. It is its own channel resistance due to the MOSFET's channel formation.

한편, 상기한 도 1 내지 2에 도시된 구조를 기본으로 하여 공통 게이트 연결된 병렬 구조의 MOSFET의 개수를 변화시키면서 다양한 가변 저항을 구현할 수 있다. Meanwhile, various variable resistors may be implemented by changing the number of MOSFETs having a common gate connected parallel structure based on the structure illustrated in FIGS. 1 and 2.

도 3은 본 발명의 제3 실시 예에 따른 반도체 소자 구조를 나타낸 회로도로써, 입력 노드(P1)와 출력 노드(P2) 간 전기적 연결 사이에, 서로 다른 타입의 다수 MOSFET들을 병렬 연결하면서 공통 게이트 연결하여 구현한 가변 저항을 나타낸 것이며, 그 가변 저항을 위한 MOSFET들의 온/오프를 위한 스위치 소자를 더 사용한 예를 나타낸 것이다. 특히, 도 3 및 4는 4개의 게이트 폴리 라인(A,B,C,D)으로 연결되는 7개의 MOSFET들(10 ~ 70)을 사용하여 가변 저항을 구현한 예이다.FIG. 3 is a circuit diagram illustrating a semiconductor device structure according to a third embodiment of the present invention, in which a plurality of MOSFETs of different types are connected in parallel between electrical inputs between an input node P 1 and an output node P 2 while being connected in common. The variable resistor implemented by the gate connection is shown, and the example which used the switch element for turning on / off of MOSFETs for the variable resistor is shown further. In particular, FIGS. 3 and 4 illustrate an example of implementing a variable resistor using seven MOSFETs 10 to 70 connected to four gate poly lines A, B, C, and D. Referring to FIG.

도 3을 참조하면, 본 발명에 따른 반도체 소자는 서로 직렬 연결되는 N-채널의 MOSFET들(N_MOS2,N_MOS3,N_MOS4)(20,30,40)을 포함하는 제1 트랜지스터 그룹과, 서로 직렬 연결되는 P-채널 MOSFET들(P_MOS2,P_MOS3,P_MOS4)(50,60,70)을 포함하는 제2 트랜지스터 그룹을 포함하며, 제2 트랜지스터 그룹과 제2 트랜지스터 그룹의 온/오프를 위한 스위치 소자로써 N-채널 MOSFET(N_MOS1)(10)을 포함하여 구성된다.Referring to FIG. 3, a semiconductor device according to the present invention may be connected to a first transistor group including N-channel MOSFETs (N_MOS2, N_MOS3, N_MOS4) 20, 30, and 40 connected in series with each other. A second transistor group including P-channel MOSFETs (P_MOS2, P_MOS3, P_MOS4) (50, 60, 70), and N- as a switch element for turning on / off the second transistor group and the second transistor group. The channel MOSFET (N_MOS1) 10 is configured.

제1 트랜지스터 그룹에 속하는 N-채널 MOSFET들(20,30,40)은 제2 트랜지스터 그룹에 속하는 P-채널 MOSFET들(50,60,70)과 일대일 대응하여 병렬 연결되며, 각 병렬 구조를 이루는 한 쌍의 N-채널 MOSFET과 P-채널 MOSFET은 공통 게이트(B,C,D) 연결된다. 도 4는 도 3에 도시된 회로에 해당하는 소자 설계 구조를 나타낸 단면도로써, 도 4에 도시된 바와 같이 B,C 및 D는 N-채널 MOSFET과 P-채널 MOSFET에 공통으로 연결되는 게이트 폴리 라인이며, 제1 트랜지스터 그룹에 속하는 N-채널 MOSFET들(20,30,40)과 제2 트랜지스터 그룹에 속하는 P-채널 MOSFET들(50,60,70)은 소자의 활성 영역(active area)에 구비된다.The N-channel MOSFETs 20, 30, and 40 belonging to the first transistor group are connected in parallel in one-to-one correspondence with the P-channel MOSFETs 50, 60, and 70 belonging to the second transistor group, and form each parallel structure. A pair of N-channel MOSFETs and P-channel MOSFETs are connected to a common gate (B, C, D). FIG. 4 is a cross-sectional view illustrating a device design structure corresponding to the circuit of FIG. 3. As shown in FIG. 4, B, C, and D are gate poly lines commonly connected to an N-channel MOSFET and a P-channel MOSFET. N-channel MOSFETs 20, 30 and 40 belonging to the first transistor group and P-channel MOSFETs 50, 60 and 70 belonging to the second transistor group are provided in the active area of the device. do.

제1 트랜지스터 그룹의 N-채널 MOSFET들(20,30,40)과 제2 트랜지스터 그룹의 P-채널 MOSFET들(50,60,70)은 동일한 개수로 구비되며, 제1 트랜지스터 그룹의 K번째 MOSFET와 제2 트랜지스터 그룹의 K번째 MOSFET는 병렬 연결되면서 공통 게이트 폴리 라인으로 연결된다. 여기서, K=1,2,3. 그에 따라, 한 쌍을 이루어 병렬 연결되는 제1 트랜지스터 그룹의 K번째 N-채널 MOSFET와 제2 트랜지스터 그룹의 K번째 P-채널 MOSFET는 그들의 공통 게이트에 인가되는 동작 전압에 따라 교대로 온(on)된다. N-channel MOSFETs 20, 30 and 40 of the first transistor group and P-channel MOSFETs 50, 60 and 70 of the second transistor group are provided in the same number, and the K-th MOSFET of the first transistor group is provided. And the K-th MOSFET of the second transistor group are connected in parallel and connected to a common gate polyline. Where K = 1,2,3. Accordingly, the K-th N-channel MOSFETs of the first transistor group and the K-th P-channel MOSFETs of the second transistor group, which are connected in parallel in pairs, are alternately turned on according to the operating voltage applied to their common gates. do.

한편, 도 3에 도시된 바와 같이, 입력 노드(P1) 단에는 고정 저항 R1이 구비되며, 첫 번째 P-채널 MOSFET(50)의 드레인(D) 단에는 고정 저항 R2가 구비되며, 세 번째 N-채널 MOSFET(40)의 드레인(D) 단과 출력 노드(P2) 사이에 고정 저항 R5와, 세 번째 P-채널 MOSFET(70)의 소스(S) 단과 출력 노드(P2) 사이에 고정 저항 R6가 더 구비된다. 또한, 상호 직렬 연결되는 첫 번째 N-채널 MOSFET(20)과 두 번째 N-채널 MOSFET(30) 사이의 드레인(D)/소스(S)는 상호 직렬 연결되는 첫 번째 P-채널 MOSFET(50)과 두 번째 P-채널 MOSFET(60) 사이의 소스(S)/드레인(D)과 연결되어 병렬 구조를 이루며, 그 병렬 구조를 위한 연결 라인에 고정 저항 R3가 구비된다. 또한, 상호 직렬 연결되는 두 번째 N-채널 MOSFET(30)과 세 번째 N-채널 MOSFET(40) 사이의 드레인(D)/소스(S)는 상호 직렬 연결되는 두 번째 P-채널 MOSFET(60)과 세 번째 P-채널 MOSFET(70) 사이의 소스(S)/드레인(D)과 연결되어 병렬 구조를 이루며, 그 병렬 구조를 위한 연결 라인에 고정 저항 R4가 구비된다.On the other hand, as shown in Figure 3, the input node (P 1) end is equipped a fixed resistor R 1, a drain (D) terminal of the first P- channel MOSFET (50) is provided with a fixed resistance R 2, A fixed resistor R 5 between the drain (D) end of the third N-channel MOSFET 40 and the output node (P 2 ), and the source (S) end and output node (P 2 ) of the third P-channel MOSFET (70). The fixed resistor R 6 is further provided therebetween. In addition, the drain (D) / source (S) between the first N-channel MOSFET 20 and the second N-channel MOSFET 30 connected in series is connected to the first P-channel MOSFET 50 connected in series. Connected to the source S / drain D between the and P-channel MOSFETs 60 to form a parallel structure, and a fixed resistor R 3 is provided in the connection line for the parallel structure. In addition, the drain (D) / source (S) between the second N-channel MOSFET 30 and the third N-channel MOSFET 40 connected in series is connected to the second P-channel MOSFET 60 connected in series. Connected to the source S / drain D between the and third P-channel MOSFET 70 to form a parallel structure, and a fixed resistor R 4 is provided in the connection line for the parallel structure.

도 3의 가변 저항 구조에서, 스위치 소자의 게이트(A)와 가변 저항의 공통 게이트(B,C,D)에 동작 전압 인가 시 가변 저항 값을 나타내면 아래 표 3과 같다.In the variable resistance structure of FIG. 3, when the operating voltage is applied to the gate A of the switch element and the common gates B, C, and D of the variable resistor, the variable resistor values are shown in Table 3 below.

A 게이트 인가신호A gate application signal B 게이트 인가신호B gate application signal C 게이트 인가신호C gate application signal D 게이트 인가신호D gate application signal 저항 값Resistance value 00 -- -- -- 오픈 회로 Open circuit 1






One






00 00 00 R1+Rn1+R2+Rp2+Rp3+Rp4+R6 R 1 + Rn 1 + R 2 + Rp 2 + Rp 3 + Rp 4 + R 6 00 00 1One R1+Rn1+R2+Rp2+Rp3+R4+Rn4+R5 R 1 + Rn 1 + R 2 + Rp 2 + Rp 3 + R 4 + Rn 4 + R 5 00 1One 00 R1+Rn1+R2+Rp2+R3+Rn3+R4+Rp4+R6 R 1 + Rn 1 + R 2 + Rp 2 + R 3 + Rn 3 + R 4 + Rp 4 + R 6 00 1One 1One R1+Rn1+R2+Rp2+R3+Rn3+Rn4+R5 R 1 + Rn 1 + R 2 + Rp 2 + R 3 + Rn 3 + Rn 4 + R 5 1One 00 00 R1+Rn1+Rn2+R3+Rp3+Rp4+R6 R 1 + Rn 1 + Rn 2 + R 3 + Rp 3 + Rp 4 + R 6 1One 00 1One R1+Rn1+Rn2+R3+Rp3+R4+Rn4+R5 R 1 + Rn 1 + Rn 2 + R 3 + Rp 3 + R 4 + Rn 4 + R 5 1One 1One 00 R1+Rn1+Rn2+Rn3+R4+Rp4+R6 R 1 + Rn 1 + Rn 2 + Rn 3 + R 4 + Rp 4 + R 6 1One 1One 1One R1+Rn1+Rn2+Rn3+Rn4+R5 R 1 + Rn 1 + Rn 2 + Rn 3 + Rn 4 + R 5

상기한 표 3에서 Rn1,Rn2,Rn3,Rn4는 N-채널 MOSFET들(10,20,30,40)의 채널 형성에 따른 자체 채널 저항이고, Rp2,Rp3,Rp4는 P-채널 MOSFET들(50,60,70)의 채널 형성에 따른 자체 채널 저항이다.In Table 3, Rn 1 , Rn 2 , Rn 3 , and Rn 4 are self channel resistances according to channel formation of the N-channel MOSFETs 10 , 20 , 30 , and 40 , and Rp 2 , Rp 3 , and Rp 4 are It is its own channel resistance due to the channel formation of the P-channel MOSFETs 50, 60 and 70.

상기와 같이 공통 게이트 연결된 각 쌍의 N-채널 MOSFET과 P-채널 MOSFET가 병렬 연결됨에 따라 공통 게이트(B,C,D)에 인가되는 동작 전압에 따라 서로 다른 저항 값을 나타낸다.As described above, as the pair of N-channel MOSFETs and the P-channel MOSFETs connected in common gate are connected in parallel, they exhibit different resistance values according to operating voltages applied to the common gates B, C, and D.

도 3에 도시된 구조에서 스위치 소자로 동작하는 N-채널 MOSFET(10)의 오프 시에는 가변 저항 부분은 오픈(OPEN) 회로가 된다.In the structure shown in FIG. 3, when the N-channel MOSFET 10 operating as a switch element is turned off, the variable resistor portion becomes an open circuit.

스위치 소자로 동작하는 N-채널 MOSFET(10)는 공통 게이트(B,C,D)로 연결된 N-채널 MOSFET들(20,30,40)과 P-채널 MOSFET들(50,60,70)과 독립된 게이트(A)로부터 동작 전압을 인가받는다. 한편, 스위치 소자로 동작하는 N-채널 MOSFET(10)도 자체 채널 저항을 가지므로, 상기한 표 3과 같은 저항 값을 나타낸다.The N-channel MOSFET 10 acting as a switch element includes N-channel MOSFETs 20, 30, 40 and P-channel MOSFETs 50, 60, 70 connected to a common gate (B, C, D). The operating voltage is applied from the independent gate A. On the other hand, since the N-channel MOSFET 10 that operates as a switch element also has its own channel resistance, it exhibits resistance values as shown in Table 3 above.

한편, 도 4에 도시된 바와 같이, 입력 노드(P1)와 출력 노드(P2) 간에는 금속 라인으로 연결되어 전기적으로 연결되며, N-채널 MOSFET들(10,20,30,40)과 P-채널 MOSFET들(50,60,70) 각각은 콘택 플러그(Contact plug)를 통해 금속 라인과 전기적으로 연결된다.On the other hand, as shown in Figure 4, between the input node (P 1 ) and the output node (P 2 ) is electrically connected by a metal line, N-channel MOSFETs (10, 20, 30, 40) and P Each of the channel MOSFETs 50, 60, 70 is electrically connected to the metal line via a contact plug.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments of the invention described herein are to be considered in all respects as illustrative and not restrictive, and the scope of the invention is indicated by the appended claims rather than by the foregoing description, Should be interpreted as being included in.

도 1은 본 발명의 제1 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.1 is a circuit diagram illustrating a semiconductor device structure according to a first embodiment of the present invention.

도 2는 본 발명의 제2 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.2 is a circuit diagram illustrating a semiconductor device structure according to a second embodiment of the present invention.

도 3은 본 발명의 제3 실시 예에 따른 반도체 소자 구조를 나타낸 회로도.3 is a circuit diagram illustrating a semiconductor device structure according to a third embodiment of the present invention.

도 4는 도 3에 도시된 회로에 해당하는 소자 설계 구조를 나타낸 단면도.4 is a cross-sectional view showing a device design structure corresponding to the circuit shown in FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10, 20, 30, 40 : N-채널 MOSFET10, 20, 30, 40: N-channel MOSFET

50, 60, 70 : P-채널 MOSFET50, 60, 70: P-channel MOSFET

Claims (6)

입력 노드와 출력 노드 간 전기적 연결 사이에, 서로 직렬 연결되는 제1 타입의 MOSFET들을 포함하는 제1 트랜지스터 그룹과 서로 직렬 연결되는 제2 타입의 MOSFET들을 포함하는 제2 트랜지스터 그룹을 병렬 연결하여 형성되는 가변 저항;Between the electrical connection between the input node and the output node, a first transistor group including the first type MOSFETs connected in series with each other and a second transistor group including the second type MOSFETs connected in series with each other are formed in parallel. Variable resistor; 상기 입력 노드에 상기 제1 및 2 트랜지스터 그룹의 온/오프를 위한 스위치 소자를 포함하고, A switch element for turning on / off the first and second transistor groups at the input node, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET를 구비하되, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단 사이에 제2 저항과, 상기 제1 트랜지스터 그룹에 속하는 K번째 MOSFET의 드레인단과 상기 제2 트랜지스터 그룹에 속하는 K번째 MOSFET의 소스단 사이에 제3 저항을 포함하는 것을 특징으로 하는 반도체 소자.The first transistor group and the second transistor group include the same number of MOSFETs, and between the source terminal of the K-th MOSFET belonging to the first transistor group and the drain terminal of the K-th MOSFET belonging to the second transistor group And a third resistor between the resistor and the drain terminal of the K-th MOSFET belonging to the first transistor group and the source terminal of the K-th MOSFET belonging to the second transistor group. 제 1 항에 있어서, 상기 입력 노드와 상기 스위치 소자 사이에 제1 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, further comprising a first resistor between the input node and the switch device. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹의 MOSFET들과 상기 스위치 소자는 N-채널 MOSFET이고, 상기 제2 트랜지스터 그룹의 MOSFET들은 P-채널 MOSFET인 것을 특징으로 하는 반도체 소자.2. The semiconductor device of claim 1, wherein the MOSFETs in the first transistor group and the switch element are N-channel MOSFETs, and the MOSFETs in the second transistor group are P-channel MOSFETs. 제 1 항에 있어서, 상기 제1 트랜지스터 그룹과 상기 제2 트랜지스터 그룹은 동일한 개수의 MOSFET을 구비하되, 상기 제1 트랜지스터 그룹의 K번째 MOSFET와 상기 제2 트랜지스터 그룹의 K번째 MOSFET는 공통 게이트 연결되는 것을 특징으로 하는 반도체 소자.The method of claim 1, wherein the first transistor group and the second transistor group have the same number of MOSFETs, and the K-th MOSFET of the first transistor group and the K-th MOSFET of the second transistor group are connected to a common gate. A semiconductor device, characterized in that. 삭제delete 제 1 항에 있어서, 상기 제1 트랜지스터 그룹에 속하는 마지막 MOSFET의 드레인단과 상기 출력 노드 사이에 제4 저항과, 상기 제2 트랜지스터 그룹에 속하는 마지막 MOSFET 소스단과 상기 출력 노드 사이에 제5 저항을 더 구비하는 것을 특징으로 하는 반도체 소자.2. The semiconductor device of claim 1, further comprising a fourth resistor between the drain terminal of the last MOSFET belonging to the first transistor group and the output node, and a fifth resistor between the last MOSFET source end belonging to the second transistor group and the output node. A semiconductor device characterized in that.
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