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KR101052872B1 - Semiconductor device and manufacturing method thereof - Google Patents

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KR101052872B1
KR101052872B1 KR1020080077899A KR20080077899A KR101052872B1 KR 101052872 B1 KR101052872 B1 KR 101052872B1 KR 1020080077899 A KR1020080077899 A KR 1020080077899A KR 20080077899 A KR20080077899 A KR 20080077899A KR 101052872 B1 KR101052872 B1 KR 101052872B1
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Abstract

본 발명은 트랜지스터 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 반도체 기판, 상기 반도체 기판 내에 액티브 영역을 정의하며, 상기 액티브 영역 부분이 돌출되도록 형성된 소자분리막 및 상기 소자분리막을 포함한 반도체 기판 상에 배치되며, 상기 액티브 영역의 돌출된 부분을 감싸도록 형성된 게이트를 포함하며, 상기 액티브 영역은 상기 게이트가 배치된 부분에서 양측 가장자리가 각각 제거된 것을 특징으로 한다.The present invention discloses a semiconductor device capable of improving transistor characteristics and a method of manufacturing the same. The semiconductor device according to the present invention may include a semiconductor substrate, an active region defined in the semiconductor substrate, and disposed on a semiconductor substrate including the device isolation layer and the device isolation layer formed to protrude the active region, and protruding from the active region. And a gate formed to surround the portion, wherein the active region has both edges removed from the portion where the gate is disposed.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}Semiconductor device and method of manufacturing the same {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING OF THE SAME}

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 트랜지스터 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same that can improve transistor characteristics.

반도체 소자의 고집적화됨에 따라 트랜지스터의 채널 길이와 폭이 감소하고, 아울러, 소오스 영역 및 드레인 영역을 비롯한 접합 영역으로의 이온주입 농도는 증가하고 있는 추세이다. 이로 인해, 전계(Electric Field) 증가에 따른 접합 누설 전류는 증가하고, 접합 영역들 간의 간섭 현상이 증가하며, 트랜지스터의 조절능력이 저하되어 문턱 전압이 급격히 낮아지는 이른바 단채널 효과가 발생된다. As semiconductor devices become highly integrated, channel lengths and widths of transistors decrease, and ion implantation concentrations into junction regions including source and drain regions are increasing. As a result, a junction leakage current increases due to an increase in an electric field, an interference phenomenon between junction regions increases, a so-called short channel effect occurs in which the threshold voltage of the transistor decreases rapidly and the threshold voltage decreases rapidly.

이 때문에, 기존의 플래너(Planer) 채널 구조의 트랜지스터를 갖는 반도체 소자에서 고집적 소자에서 요구되는 문턱전압 값을 얻기가 어려워지게 되었고, 접합 영역의 전계 증가에 따른 GIDL(Gate Induced Drain Leakage) 증가 현상으로 인해 리프레쉬 특성을 향상시키는데 한계점에 이르게 되었다.As a result, it is difficult to obtain a threshold voltage value required for a highly integrated device in a semiconductor device having a transistor having a planar channel structure, and due to an increase in gate induced drain leakage (GIDL) due to an increase in the electric field of a junction region. This leads to a limit in improving the refresh characteristics.

이에, 채널 영역을 확장시킬 수 있는 3차원 구조의 채널을 갖는 트랜지스터로서 돌기형 트랜지스터(Fin Transistor)가 제안되었다. Accordingly, a fin transistor has been proposed as a transistor having a channel having a three-dimensional structure capable of expanding a channel region.

상기 돌기형 트랜지스터는 액티브 영역과 접한 소자분리막 부분의 일부 두께를 식각하여 상기 액티브 영역을 돌출시킴으로써, 액티브 영역의 양측면 및 상부면이 노출된 핀 패턴을 갖는다. 상기 핀 패턴을 감싸도록 게이트 라인을 형성하면, 단채널효과가 억제되며, 액티브 영역의 노출된 세면 모두에 채널이 형성되어 채널을 통한 전류 구동 특성이 획기적으로 향상된다는 장점이 있다.The protruding transistor protrudes the active region by etching the thickness of a portion of the device isolation layer in contact with the active region, and thus has a fin pattern in which both side surfaces and the upper surface of the active region are exposed. If the gate line is formed to surround the fin pattern, the short channel effect is suppressed, and the channel is formed on all exposed three surfaces of the active region, thereby greatly improving the current driving characteristics through the channel.

그러나, 전술한 종래기술의 경우에는 반도체 소자의 셀 사이즈가 감소됨에 따라 상기 핀 패턴의 길이(Length)와 폭(Width)의 비인 L/W가 감소되고, 그 결과, 스윙 특성이 열화되어 트랜지스터 특성이 저하된다.However, in the above-described prior art, as the cell size of the semiconductor device is reduced, the L / W which is the ratio of the length and the width of the fin pattern is reduced, and as a result, the swing characteristics are deteriorated, resulting in transistor characteristics. Is lowered.

도 1은 핀 패턴의 길이와 폭을 보여주는 반도체 소자의 평면도로서, 도시된 바와 같이, 반도체 기판(100) 내에 액티브 영역(A/R)을 정의하는 소자분리막(105)이 형성되어 있다. 상기 소자분리막(105)을 포함한 반도체 기판(100) 상에 게이트 라인(130)이 형성되어 있다. 그리고, 상기 소자분리막(105) 부분이 식각되어 게이트 라인(130)이 배치되는 액티브 영역(A/R) 부분이 돌출된 핀 패턴(F/P)이 형성되어 있다. 도 1의 도면부호 L은 상기 핀 패턴의 길이를 의미하며, W는 상기 핀 패턴의 폭을 의미한다.FIG. 1 is a plan view of a semiconductor device showing a length and a width of a fin pattern. An isolation layer 105 defining an active region A / R is formed in a semiconductor substrate 100 as shown. The gate line 130 is formed on the semiconductor substrate 100 including the device isolation layer 105. A portion of the device isolation layer 105 is etched to form a fin pattern F / P protruding from an active region A / R where the gate line 130 is disposed. Reference numeral L in FIG. 1 denotes the length of the pin pattern, and W denotes the width of the pin pattern.

도 2는 핀 패턴의 L/W에 따른 스윙 특성의 변화를 도시한 그래프로서, 도시된 바와 같이, 핀 패턴의 L/W이 감소됨에 따라 스윙 현상이 점점 심화되어 스윙 특성이 열화된다. FIG. 2 is a graph illustrating a change in swing characteristics according to L / W of the pin pattern. As shown in FIG. 2, as the L / W of the pin pattern is reduced, the swing phenomenon is intensified and the swing characteristic is deteriorated.

이러한 스윙 특성의 열화는 액티브 영역의 CD 감소시키는 방법을 통해 상기 핀 패턴의 폭을 감소시켜 L/W를 증가시키면 해결 가능하지만, 상기 액티브 영역의 CD 감소를 감소시키는 방법은 실질적으로 적용하기 곤란할 뿐 아니라 콘택 저항의 증가를 유발한다. 또한, 상기 스윙 특성의 열화를 방지하기 위해 핀 패턴의 길이를 증가시켜 L/W를 증가시키는 방법이 제안된 바 있으나, 이 경우에는, 접합 영역의 면적이 줄어들어 SAC 페일이 유발된다.This deterioration of the swing characteristics can be solved by reducing the width of the fin pattern by increasing the CD of the active region, and increasing the L / W. However, the method of reducing the CD reduction of the active region is practically difficult to apply. Rather, it causes an increase in contact resistance. In addition, in order to prevent the deterioration of the swing characteristics, a method of increasing the length of the fin pattern to increase the L / W has been proposed. In this case, the area of the junction region is reduced, causing SAC fail.

본 발명은 핀 패턴의 L/W을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.The present invention provides a semiconductor device capable of increasing the L / W of the fin pattern and a method of manufacturing the same.

또한, 본 발명은 트랜지스터 특성을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.In addition, the present invention provides a semiconductor device and a method of manufacturing the same that can improve transistor characteristics.

본 발명의 실시예에 따른 반도체 소자는, 반도체 기판, 상기 반도체 기판 내에 액티브 영역을 정의하며, 상기 액티브 영역 부분이 돌출되도록 형성된 소자분리막 및 상기 소자분리막을 포함한 반도체 기판 상에 배치되며, 상기 액티브 영역의 돌출된 부분을 감싸도록 형성된 게이트를 포함하며, 상기 액티브 영역은 상기 게이트가 배치된 부분에서 양측 가장자리가 각각 제거된다.In an embodiment, a semiconductor device may include a semiconductor substrate, an active region defined in the semiconductor substrate, the device isolation layer formed to protrude the active region, and the semiconductor substrate including the device isolation layer. And a gate formed to surround the protruding portion of the active region, and both edges of the active region are removed from the portion where the gate is disposed.

상기 액티브 영역은 상기 게이트가 배치된 부분에서 채널 폭 방향으로 양측 가장자리의 폭이 각각 10∼200Å 제거된다.The width of both edges of the active region in the channel width direction of the portion where the gate is disposed is removed by 10 to 200 microseconds, respectively.

상기 액티브 영역은 상기 게이트가 배치된 부분에 구비된 게이트용 홈을 갖는다.The active region has a gate groove provided in a portion where the gate is disposed.

또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 액티브 영역을 정의함과 아울러 상기 액티브 영역 부분을 돌출시키는 소자분리막을 형성하는 단계, 상기 돌출된 액티브 영역 부분에 산소 이온을 주입하는 단계, 상기 산소 이온이 주입된 액티브 영역의 표면을 산화시켜 산화막을 형성하는 단계, 상기 액티브 영역의 게이트가 배치되는 부분에서 양측 가장자리가 각각 제거되도록 상기 산화막을 제거하는 단계 및 상기 산화막이 제거된 반도체 기판 상에 상기 액티브 영역의 돌출된 부분을 감싸도록 게이트를 형성하는 단계를 포함한다.In addition, the method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention includes defining an active region in a semiconductor substrate and forming an isolation layer for protruding the active region portion, and forming oxygen ions in the protruding active region portion. Implanting, oxidizing a surface of the active region into which the oxygen ions are implanted to form an oxide film, removing the oxide layer so that both edges are removed from a portion where the gate of the active region is disposed, and removing the oxide layer Forming a gate to surround the protruding portion of the active region on the formed semiconductor substrate.

상기 소자분리막을 형성하는 단계 후, 그리고, 상기 산소 이온을 주입하는 단계 전, 상기 액티브 영역의 게이트가 배치되는 부분을 식각하여 게이트용 홈을 형성하는 단계를 더 포함한다.After forming the device isolation layer and before implanting the oxygen ions, etching the portion where the gate of the active region is disposed to form a groove for the gate.

상기 산소 이온을 주입하는 단계는, 20∼60°의 틸트로 수행한다.Injecting the oxygen ions is carried out with a tilt of 20 ~ 60 °.

상기 산소 이온을 주입하는 단계는, 1×1013∼1×1016이온/cm2의 도우즈로 수행한다.The step of implanting the oxygen ions is carried out in a dose of 1 × 10 13 ~ 1 × 10 16 ions / cm 2 .

상기 산소 이온을 주입하는 단계는, 5∼30keV의 에너지 조건으로 수행한다.Injecting the oxygen ions is performed under an energy condition of 5 to 30 keV.

상기 액티브 영역의 산화는 열처리 방식으로 수행한다.Oxidation of the active region is performed by a heat treatment method.

상기 열처리는 N2 분위기에서 수행한다.The heat treatment is carried out in an N 2 atmosphere.

상기 열처리는 600∼1000℃의 온도 조건으로 수행한다.The heat treatment is carried out at a temperature of 600 ~ 1000 ℃.

상기 산화막은 10∼200Å의 두께로 형성한다.The oxide film is formed to a thickness of 10 to 200 kPa.

상기 산화막은 상기 돌출된 액티브 영역의 상면보다 측벽에서 상대적으로 더 두꺼운 두께를 갖도록 형성한다.The oxide film is formed to have a thickness relatively thicker on the sidewall than the top surface of the protruding active region.

본 발명은 액티브 영역 부분이 돌출시켜 핀 패턴을 형성하고 상기 핀 패턴을 감싸도록 게이트를 형성하는 반도체 소자의 제조시, 상기 게이트가 배치된 액티브 영역 부분을 채널 폭 방향으로 양측 가장자리의 일부 폭을 각각 제거함으로써 상기 핀 패턴의 폭을 감소시킬 수 있다.According to the present invention, when fabricating a semiconductor device in which an active region portion protrudes to form a fin pattern and forms a gate to surround the fin pattern, the width of both edges of the active region in which the gate is disposed in the channel width direction are respectively determined. By removing it, the width of the pin pattern can be reduced.

따라서, 본 발명은 상기 핀 패턴의 L/W를 증가시켜 스윙 특성을 향상시킬 수 있으며, 이를 통해, 트랜지스터 특성을 개선할 수 있다.Therefore, the present invention can improve the swing characteristics by increasing the L / W of the fin pattern, thereby improving the transistor characteristics.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 도 1의 A―A선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 단면도이다.3 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention, corresponding to line AA of FIG. 1.

도시된 바와 같이, 반도체 기판(300) 내에 액티브 영역(A/R)을 정의하는 소자분리막(305)이 형성되어 있다. 상기 소자분리막(305)은 상기 액티브 영역(A/R) 부분이 돌출되도록 리세스되어 상기 액티브 영역(A/R)보다 낮은 높이를 가지며, 그래서, 상기 액티브 영역(A/R)의 양측면 및 상부면이 노출된 핀 패턴(F/P)이 형성된다. As illustrated, an isolation layer 305 defining an active region A / R is formed in the semiconductor substrate 300. The device isolation layer 305 is recessed to protrude the active region A / R, and thus has a height lower than that of the active region A / R. Thus, both side surfaces and the upper portion of the active region A / R. The fin pattern F / P with the surface exposed is formed.

여기서, 상기 소자분리막(305)은 상기 액티브 영역(A/R)과 접한 부분이 선택적으로 리세스되거나, 또는, 상기 액티브 영역(A/R)과 접하지 않은 부분을 포함하 여 전체적으로 리세스되는 것 모두 가능하다. 또한, 상기 소자분리막(305)은 상기 액티브 영역(A/R)의 게이트 형성 영역 부분만 선택적으로 노출되도록 리세스되는 것도 가능하다. 그리고, 상기 핀 패턴(F/P)은 상기 게이트 형성 영역 부분에서 채널 폭 방향으로 양측 가장자리의 일부 폭, 바람직하게, 10∼200Å의 폭이 각각 제거되어 있다. In this case, the device isolation layer 305 may be selectively recessed in contact with the active region A / R, or may be entirely recessed including a portion not in contact with the active region A / R. Anything is possible. In addition, the device isolation layer 305 may be recessed to selectively expose only a portion of the gate formation region of the active region A / R. In the fin pattern F / P, a portion width of both edges is preferably removed from the gate formation region in the channel width direction, preferably, 10 to 200 GPa.

상기 소자분리막(305)을 포함한 반도체 기판(300) 상에 상기 핀 패턴(F/P)을 감싸도록 게이트 라인(330)이 형성되어 있다. 상기 게이트 라인(330) 양측의 액티브 영역(A/R) 부분 내에 각각 접합 영역(도시안됨)이 형성되어 있다. A gate line 330 is formed on the semiconductor substrate 300 including the device isolation layer 305 to surround the fin pattern F / P. Junction regions (not shown) are formed in active regions A / R on both sides of the gate line 330.

이상에서와 같이, 본 발명의 실시예에 따른 반도체 소자는 상기 게이트 라인(330)이 배치된 부분에서 채널 폭 방향으로 양측 가장자리 부분이 각각 제거된 핀 패턴(F/P)을 구비하고 있다. 그러므로, 상기 핀 패턴(F/P)은 게이트 라인(330) 배치된 부분에서 그 아래의 액티브 영역(A/R) 부분의 폭보다 좁은 폭을 가지며, 그래서, 본 발명의 실시예에 따른 반도체 소자는 L/W가 종래보다 증가된 핀 패턴(F/P)을 구비할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 소자는 종래보다 개선된 스윙 특성 및 트랜지스터 특성을 얻을 수 있다.As described above, the semiconductor device according to the embodiment of the present invention includes a fin pattern (F / P) in which both edge portions are removed in the channel width direction from the portion where the gate line 330 is disposed. Therefore, the fin pattern F / P has a width narrower than the width of the active region A / R in the portion where the gate line 330 is disposed, and thus, the semiconductor device according to the embodiment of the present invention. May have a fin pattern (F / P) in which L / W is increased. Therefore, the semiconductor device according to the exemplary embodiment of the present invention can obtain improved swing characteristics and transistor characteristics than the prior art.

도 4a 내지 도 4e는 도 1의 A―A선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.4A to 4E are cross-sectional views illustrating processes of manufacturing a semiconductor device according to an exemplary embodiment of the present invention, which correspond to line A-A of FIG. 1.

도 4a를 참조하면, 반도체 기판(300)을 식각하여 트렌치(T)를 형성한 후, 상기 트렌치(T)를 절연막으로 매립하여 상기 반도체 기판(300)의 액티브 영역(A/R)을 정의하는 소자분리막(305)을 형성한다. 그런 다음, 상기 액티브 영역(A/R) 부분이 돌출되도록 상기 소자분리막(305)의 일부 두께를 리세스하며, 그래서, 상기 액티브 영역(A/R)의 양측면 및 상부면이 노출된 핀 패턴(F/P)을 형성한다. Referring to FIG. 4A, after forming the trench T by etching the semiconductor substrate 300, the trench T is filled with an insulating layer to define an active region A / R of the semiconductor substrate 300. An isolation layer 305 is formed. Then, the thickness of the device isolation layer 305 is recessed to protrude the active region A / R, so that both side surfaces and the upper surface of the active region A / R are exposed. F / P).

여기서, 본 발명은 상기 소자분리막(305)을 상기 액티브 영역(A/R)과 접한 부분만 선택적으로 리세스하거나, 또는, 상기 액티브 영역(A/R)과 접하지 않은 부분을 포함하여 전체적으로 리세스한다. 또한, 본 발명은 상기 소자분리막(F0x)을 상기 액티브 영역(A/R)의 게이트 형성 영역 부분만 선택적으로 노출되도록 리세스해도 무방하다.Here, the present invention selectively recesses only a portion of the device isolation layer 305 in contact with the active region A / R, or includes a portion not in contact with the active region A / R. Seth. In addition, according to the present invention, the device isolation film F0x may be recessed to selectively expose only a portion of the gate formation region of the active region A / R.

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도 4b를 참조하면, 상기 소자분리막(305)에 의해 노출된 핀 패턴(F/P) 내에 산소 이온이 주입되도록 산소 이온주입 공정(310)을 수행한다. 상기 산소 이온주입 공정(310)은 상기 핀 패턴(F/P)의 측벽 내에 산소 이온이 주입될 수 있도록 틸트를 주면서 수행하며, 예컨대, 20∼60°의 틸트로 수행한다. 또한, 상기 산소 이온주입 공정(310)은 1×1013∼1×1016이온/cm2의 도우즈 및 5∼30keV의 에너지 조건으로 수행한다.Referring to FIG. 4B, an oxygen ion implantation process 310 is performed to inject oxygen ions into the fin pattern F / P exposed by the device isolation layer 305. The oxygen ion implantation process 310 is performed while giving a tilt to inject oxygen ions into the sidewall of the fin pattern F / P. For example, the oxygen ion implantation process 310 is performed at a tilt of 20 ° to 60 °. In addition, the oxygen ion implantation process 310 is carried out in a dose of 1 × 10 13 ~ 1 × 10 16 ions / cm 2 and energy conditions of 5 ~ 30 keV.

도 4c를 참조하면, 상기 산소 이온주입 공정이 수행된 핀 패턴(F/P)의 표면을 산화시켜 산화막(320)을 형성한다. 상기 산화는, 예컨대, 열처리 방식으로 수행하며, 상기 열처리는 N2 분위기에서 600∼1000℃의 온도 조건으로 수행한다.Referring to FIG. 4C, an oxide film 320 is formed by oxidizing the surface of the fin pattern F / P on which the oxygen ion implantation process is performed. The oxidation is performed by, for example, a heat treatment method, and the heat treatment is performed under a temperature condition of 600 to 1000 ° C. in an N 2 atmosphere.

그 결과, 상기 핀 패턴(F/P)의 표면 상에 10∼200Å의 두께를 갖는 산화막(320)이 형성된다. 이때, 상기 핀 패턴(F/P)의 측벽과 상면에서의 결정방향 차이로 인해 상기 핀 패턴(F/P)의 상면보다 측벽에서 상대적으로 더 두꺼운 두께를 갖는 산화막(320)이 형성될 수도 있다. As a result, an oxide film 320 having a thickness of 10 to 200 Å is formed on the surface of the fin pattern F / P. In this case, an oxide film 320 having a thickness relatively thicker than that of the upper surface of the fin pattern F / P may be formed due to a difference in crystal direction between the sidewall and the upper surface of the fin pattern F / P. .

도 4d를 참조하면, 상기 핀 패턴(F/P)의 표면에 형성된 산화막을 제거한다. 상기 산화막의 제거는 클리닝 공정으로 수행하거나, 건식 또는 습식 식각 공정으로 수행한다. 상기 산화막이 제거됨으로써, 상기 핀 패턴(F/P)의 게이트 형성 영역 부분에서 채널 폭 방향으로 양측 가장자리의 일부 폭이 상기 산화막의 두께만큼 각각 제거된다. Referring to FIG. 4D, the oxide film formed on the surface of the fin pattern F / P is removed. The oxide film may be removed by a cleaning process or by a dry or wet etching process. By removing the oxide film, portions of both edges in the channel width direction in the gate forming region of the fin pattern F / P are removed by the thickness of the oxide film, respectively.

그러므로, 본 발명은 상기 핀 패턴(F/P)의 표면을 산화시켜 산화막을 형성하고 상기 산화막을 제거함으로써, 게이트 형성 영역 부분에서 그 아래의 액티브 영역(A/R) 부분의 폭보다 좁은 폭을 갖는 핀 패턴(F/P)을 형성할 수 있다. 따라서, 본 발명은 상기 핀 패턴(F/P)의 L/W를 종래보다 증가시킬 수 있다.Therefore, the present invention forms an oxide film by oxidizing the surface of the fin pattern F / P and removes the oxide film, whereby a width narrower than the width of the active region A / R portion below the gate forming region portion is obtained. The fin pattern F / P which has is formed. Therefore, the present invention can increase the L / W of the pin pattern (F / P) than conventional.

도 4e를 참조하면, 상기 산화막이 제거된 반도체 기판(300) 상에 상기 폭이 감소된 핀 패턴(F/P)을 감싸도록 게이트 라인(330)을 형성한다. 그리고 나서, 상기 게이트 라인(330) 양측의 액티브 영역(A/R) 내에 각각 접합 영역(도시안됨)을 형성 한다.Referring to FIG. 4E, a gate line 330 is formed on the semiconductor substrate 300 from which the oxide film is removed to surround the fin pattern F / P having the reduced width. Then, junction regions (not shown) are formed in the active regions A / R on both sides of the gate line 330.

이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the manufacture of the semiconductor device according to the embodiment of the present invention.

전술한 바와 같이, 본 발명의 실시예에서는 핀 패턴의 표면을 산화시켜 산화막을 형성한 다음에 상기 산화막을 제거함으로써, 채널 폭 방향으로 상기 핀 패턴의 양측 가장자리의 폭을 상기 산화막의 두께만큼 감소시킬 수 있다. 따라서, 본 발명은 상기 핀 패턴의 길이와 폭의 비인 L/W를 종래보다 증가시킬 수 있으며, 이를 통해, 스윙 특성을 향상시켜 트랜지스터 특성이 개선할 수 있다.As described above, in the embodiment of the present invention, the surface of the fin pattern is oxidized to form an oxide film, and then the oxide film is removed, thereby reducing the widths of both edges of the fin pattern in the channel width direction by the thickness of the oxide film. Can be. Accordingly, the present invention can increase the L / W, which is the ratio of the length and width of the fin pattern, compared to the related art, thereby improving transistor characteristics by improving swing characteristics.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1은 핀 패턴의 길이와 폭을 보여주는 반도체 소자의 평면도.1 is a plan view of a semiconductor device showing the length and width of a fin pattern.

도 2는 핀 패턴의 L/W에 따른 스윙 특성의 변화를 도시한 그래프.2 is a graph showing a change in swing characteristics according to L / W of the pin pattern.

도 3은 도 1의 A―A선에 대응하는, 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.3 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention, corresponding to line AA of FIG. 1.

도 4a 내지 도 4e는 도 1의 A―A선에 대응하는, 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4E are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an exemplary embodiment of the present invention, corresponding to line AA of FIG. 1.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 300 : 반도체 기판 A/R : 액티브 영역100, 300: semiconductor substrate A / R: active region

105, 305 : 소자분리막 F/P : 핀 패턴105, 305: device isolation layer F / P: pin pattern

L : 핀 패턴의 길이 W : 핀 패턴의 폭L: length of pin pattern W: width of pin pattern

310 : 산소 이온주입 공정 320 : 산화막310: oxygen ion implantation process 320: oxide film

330 : 게이트 라인 H : 게이트용 홈330: gate line H: groove for the gate

Claims (13)

삭제delete 삭제delete 삭제delete 반도체 기판 내에 액티브 영역을 정의함과 아울러 상기 액티브 영역의 상부면 및 양측면 부분을 돌출시키는 소자분리막을 형성하는 단계; Defining an active region in the semiconductor substrate and forming a device isolation film protruding the upper and both side portions of the active region; 상기 돌출된 액티브 영역의 상부면 및 양측면 부분에, 틸트(tilt)를 주는 방식으로 산소 이온을 주입하는 단계; Implanting oxygen ions into a top surface and both side portions of the protruding active region in a tilting manner; 상기 산소 이온이 주입된 액티브 영역의 표면을 산화시켜, 상기 액티브 영역의 상부면보다 상기 양측면 부분에서 상대적으로 더 두꺼운 두께를 갖는 산화막을 형성하는 단계; Oxidizing a surface of the active region into which the oxygen ions are implanted, thereby forming an oxide film having a thickness relatively thicker at both side portions than the upper surface of the active region; 상기 액티브 영역의 게이트가 배치되는 부분에서 상기 액티브 영역의 양측면 가장자리가 각각 제거되도록 상기 산화막을 제거하는 단계; 및 Removing the oxide layer so that both side edges of the active region are removed from the portion where the gate of the active region is disposed; And 상기 산화막이 제거된 반도체 기판 상에 상기 액티브 영역의 돌출된 부분을 감싸도록 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate from which the oxide film has been removed to surround the protruding portion of the active region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 삭제delete 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 4 항에 있어서,The method of claim 4, wherein 상기 산소 이온을 주입하는 단계는, Injecting the oxygen ions, 20∼60°의 틸트로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, characterized in that it is carried out with a tilt of 20 to 60 degrees. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 4 항에 있어서,The method of claim 4, wherein 상기 산소 이온을 주입하는 단계는, Injecting the oxygen ions, 1×1013∼1×1016이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.A method for manufacturing a semiconductor device, characterized in that it is carried out with a dose of 1 × 10 13 to 1 × 10 16 ions / cm 2 . 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 4 항에 있어서,The method of claim 4, wherein 상기 산소 이온을 주입하는 단계는, 5∼30keV의 에너지 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Injecting the oxygen ions, the manufacturing method of the semiconductor device, characterized in that performed under the energy conditions of 5 ~ 30keV. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 4 항에 있어서,The method of claim 4, wherein 상기 액티브 영역의 산화는 열처리 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.And oxidizing the active region by heat treatment. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서,The method of claim 9, 상기 열처리는 N2 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The heat treatment is a method of manufacturing a semiconductor device, characterized in that carried out in an N 2 atmosphere. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서,The method of claim 9, 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 4 항에 있어서,The method of claim 4, wherein 상기 산화막은 10∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The oxide film is a method of manufacturing a semiconductor device, characterized in that formed in a thickness of 10 ~ 200Å. 삭제delete
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