KR101052968B1

KR101052968B1 - Dead time buffer

Info

Publication number: KR101052968B1
Application number: KR1020090021083A
Authority: KR
Inventors: 안영국; 노정진
Original assignee: 한양대학교 산학협력단
Priority date: 2009-03-12
Filing date: 2009-03-12
Publication date: 2011-07-29
Anticipated expiration: 2029-03-12
Also published as: KR20100102825A

Abstract

데드 타임 버퍼가 개시된다. 입력 신호에 대해 제1 신호 및 상기 제1 신호에 대해 다이오드로 구성된 트랜지스터의 동작 시간과 제2 신호 및 상기 제 2신호에 대해 소정의 트랜지스터의 턴온 동작 시간에 해당하는 데드 타임을 가지는 제1 신호 및 제2 신호를 출력하는 버퍼단과, 상기 출력된 제1 신호 및 제2 신호에 상응하여 스위칭 신호를 출력하는 스위칭부를 포함하되, 상기 버퍼단은 상기 제1 신호를 출력하는 제1 단자 및 상기 제2 신호를 출력하는 제2 단자를 포함하는 것을 특징으로 하는 데드 타임 버퍼를 구성한다. 상기와 같은 데드 타임 버퍼에 따르면, 다이오드로 구성된 트랜지스터의 동작시간과 소정의 트랜지스터의 턴온시간을 이용하여 종래보다 짧아진 데드 타임을 생성하도록 함으로써, 고주파에서 동작하는 DC-DC 변환기 등의 장치에서 동작 오류 없이 이용될 수 있는 효과가 있다. 한편, 다이오드로 구성된 트랜지스터에 의해 형성된 전압에 의해 파워 트랜지스터를 구동하는 경우, 스위칭 시 소모되는 전력을 줄이는 효과가 있다.Dead time buffer is started. A first signal having a dead time corresponding to an operating time of a transistor composed of a first signal for the input signal and a diode for the first signal, and a turn-on operating time of a predetermined transistor for the second signal and the second signal, and A buffer terminal for outputting a second signal, and a switching unit for outputting a switching signal corresponding to the output first signal and the second signal, wherein the buffer terminal is a first terminal and the second signal for outputting the first signal And a second terminal for outputting the dead time buffer. According to the dead time buffer as described above, by using the operation time of the transistor consisting of the diode and the turn-on time of the predetermined transistor to generate a shorter dead time than conventional, it operates in a device such as a DC-DC converter operating at a high frequency There is an effect that can be used without error. On the other hand, when driving the power transistor by the voltage formed by the transistor consisting of a diode, there is an effect to reduce the power consumed during switching.

데드 타임 버퍼, 데드 타임, 스위칭 Dead time buffer, dead time, switching

Description

Dead time buffer {DEAD TIME BUFFER}

본 발명은 데드 타임 버퍼(dead time buffer)에 관한 것으로, 더욱 상세하게는 고주파수에서 동작하는 장치에서 요구되는 짧은 데드 타임을 제공하기 위한 데드 타임 버퍼에 관한 것이다.The present invention relates to a dead time buffer, and more particularly to a dead time buffer for providing a short dead time required in a device operating at a high frequency.

종래의 파워 스위치에는 두 개의 트랜지스터가 동시에 턴온됨으로써 생기는 단락 회로 전류 손실(short-circuit current loss)을 방지하기 위해 데드 타임 버퍼가 이용된다.Conventional power switches use dead time buffers to prevent short-circuit current losses caused by two transistors turning on at the same time.

이하에서는, 단락 회로 전류 손실을 방지를 위한 데드 타임 버퍼가 이용되는 DC-DC 컨버터(100)를 설명한다.Hereinafter, the DC-DC converter 100 using a dead time buffer for preventing short circuit current loss will be described.

도 1은 종래 기술에 따른 데드 타임 버퍼를 이용한 DC-DC 컨버터의 구성도이다.1 is a block diagram of a DC-DC converter using a dead time buffer according to the prior art.

도 1을 참조하면, DC-DC 컨버터(100)는 데드 타임 버퍼(310), 스위칭부(320) 부하 회로(110), 애더(120), 보상기(130), 클럭 발생기(140), 비교기(150) 및 SR 래치부(160)로 구성된다. 단락 회로 전류 손실 방지의 관점에서 보면 다음과 같다. Referring to FIG. 1, the DC-DC converter 100 includes a dead time buffer 310, a switching unit 320, a load circuit 110, an adder 120, a compensator 130, a clock generator 140, and a comparator ( 150 and the SR latch unit 160. In terms of preventing short-circuit current loss, it is as follows.

여기서, 만약 데드타임을 구성하는 버퍼단(310)이 없다고 가정하면, 트랜지스터 MP1 및 MN2에는 입력 단자 IN의 신호가 데드 타임 없이 동시에 입력된다. 이때, 트랜지스터 MN2가 턴온되고 MP1이 턴오프된 상태에서, 트랜지스터 MP1이 턴온됨과 동시에 MN2가 턴오프될 수 있다. 그러면, 코일 L로 흘러야 할 전류의 일부가 트랜지스터 MN2로 흘러나가게 되므로 단락 회로 전류 손실이 생길 수 있다.Here, if there is no buffer stage 310 constituting the dead time, the signals of the input terminal IN are simultaneously input to the transistors MP1 and MN2 without dead time. At this time, in a state where the transistor MN2 is turned on and the MP1 is turned off, the MN2 may be turned off while the transistor MP1 is turned on. Then, a part of the current that should flow to the coil L flows out to the transistor MN2, which may cause a short circuit current loss.

그리하여, 도 1에서와 같이 데드 타임 버퍼(310)를 DC-DC 컨버터(100)에 삽입하여 상기와 같은 문제점을 해결한다. 도 2를 참조하면, 단자 VN의 신호가 소정 데드 타임을 갖고 단자 VP의 신호보다 늦게 상승하고 일찍 하강함을 알 수 있다. 즉, 스위칭 시에 파워 트랜지스터 MP1 및 MN2가 동시에 턴온되는 상태가 발생하지 않는다.Thus, the above-described problem is solved by inserting the dead time buffer 310 into the DC-DC converter 100 as shown in FIG. 1. 2, it can be seen that the signal of the terminal VN rises later and falls earlier than the signal of the terminal VP with a predetermined dead time. That is, a state in which the power transistors MP1 and MN2 are turned on simultaneously at the time of switching does not occur.

다시 말하면, 양 트랜지스터 MP1/MN2가 턴온/턴오프 또는 턴오프/턴온 상태로 상호 변경될 때 소정 데드 타임의 턴오프/턴오프 상태를 거치게 되므로 단락 회로 전류 손실이 방지될 수 있다.In other words, the short-circuit current loss can be prevented because both transistors MP1 / MN2 undergo a turn-off / turn-off state of a predetermined dead time when they are mutually changed to turn-on / turn-off or turn-off / turn-on states.

다음으로, 도 3 및 도 4를 이용하여 종래 기술에 따른 데드 타임 버퍼의 구성 및 동작을 설명한다.Next, the configuration and operation of the dead time buffer according to the prior art will be described with reference to FIGS. 3 and 4.

도 3은 종래 기술에 따른 데드 타임 버퍼의 회로도이다.3 is a circuit diagram of a dead time buffer according to the prior art.

도 3을 참조하면, 종래의 데드 타임 버퍼(300)는 버퍼단(310)과 스위칭부(320)로 구성된다. 여기서, 버퍼단(310)은 다수의 직렬 인버터 INV4 내지 INV6 또는 INV7 내지 INV9을 포함하고 있으며, 이는 데드 타임을 생성하기 위한 구성이다. 그리고 스위칭부(320)는 두 개의 파워트랜지스터 MP1 및 MN2를 포함하고 있 다.Referring to FIG. 3, the conventional dead time buffer 300 includes a buffer stage 310 and a switching unit 320. Here, the buffer stage 310 includes a plurality of series inverters INV4 to INV6 or INV7 to INV9, which is a configuration for generating a dead time. In addition, the switching unit 320 includes two power transistors MP1 and MN2.

데드 타임 버퍼(300)의 동작을 설명하면 다음과 같다.The operation of the dead time buffer 300 will be described below.

먼저, 입력단 IN의 신호가 ‘하이’ 신호라고 가정한다. 여기서, ‘하이’ 신호는 인버터 INV1 및 INV2를 거쳐 트랜지스터 MP3, MN5, MP6 및 MN8의 게이트 단자로 각각 입력된다. 그리하여, 트랜지스터 MP3 및 MP6는 턴오프되고 트랜지스터 MN5 및 MN8은 턴온된다. 이에, 접지에 연결된 트랜지스터 MN8을 통해 접지레벨의 ‘로우’ 신호가 단자 VN에 출력된다.First, it is assumed that the signal of the input terminal IN is a 'high' signal. Here, the 'high' signal is input to the gate terminals of the transistors MP3, MN5, MP6 and MN8 via the inverters INV1 and INV2, respectively. Thus, transistors MP3 and MP6 are turned off and transistors MN5 and MN8 are turned on. Thus, a low signal of ground level is output to terminal VN through transistor MN8 connected to ground.

한편, 단자 VN의 ‘로우’ 신호는 직렬 인버터 INV4, INV5 및 INV6를 통해 반전되다가, 결국 ‘하이’ 신호가 트랜지스터 MN4의 게이트 단자에 입력되어 트랜지스터 MN4가 턴온된다. 이때, 트랜지스터 MN4와 이미 턴온되어 있던 트랜지스터 MN5를 통해서 접지레벨의 ‘로우’ 신호가 단자 VP에 출력된다.On the other hand, the "low" signal of terminal VN is inverted through series inverters INV4, INV5 and INV6, and eventually the "high" signal is input to the gate terminal of transistor MN4 and transistor MN4 is turned on. At this time, the "low" signal of the ground level is output to the terminal VP through the transistor MN4 and the transistor MN5 which is already turned on.

즉, ‘하이’ 레벨의 입력 신호에 대해 단자 VN 및 VP 모두 ‘로우’ 레벨의 신호를 출력하지만, 단자 VN이 먼저 ‘로우’ 레벨로 떨어지고 직렬 인버터 INV4 내지 INV6을 거치는 동안의 데드 타임 후에 단자 VP가 ‘로우’ 레벨로 떨어진다.That is, both terminals VN and VP output a 'low' level signal for the 'high' level input signal, but after terminal VN falls first to the 'low' level and passes through the series inverters INV4 to INV6, the terminal VP Falls to the 'low' level.

도 4를 참조하면, 입력 신호가 ‘로우’ 레벨에서 ‘하이’ 레벨로 상승할 때, 단자 VN의 신호가 먼저 ‘로우’ 레벨로 하강하고, 직렬 인버터 INV4 내지 INV6를 거치는 동안의 데드 타임 후에 단자 VP의 신호가 ‘로우’ 레벨로 하강함을 알 수 있다.4, when the input signal rises from the 'low' level to the 'high' level, the signal of the terminal VN first falls to the 'low' level, and after the dead time while passing through the series inverters INV4 to INV6, the terminal It can be seen that the signal of VP falls to the 'low' level.

한편, 스위칭부(320)에서는 트랜지스터 MN2의 게이트 단자에 단자 VN의 ‘로우’ 신호가 먼저 인가되고, 트랜지스터 MN2는 턴오프된다. 그리고 나서, 상기 데 드 타임 후에 트랜지스터 MP1의 게이트 단자에 단자 VP의 ‘로우’ 신호가 입력되면, 트랜지스터 MP1이 턴온되면서, 출력단자 OUT에 ‘하이’ 신호가 출력된다.Meanwhile, in the switching unit 320, the "low" signal of the terminal VN is first applied to the gate terminal of the transistor MN2, and the transistor MN2 is turned off. Then, when the "low" signal of the terminal VP is input to the gate terminal of the transistor MP1 after the dead time, the transistor MP1 is turned on, the "high" signal is output to the output terminal OUT.

다음으로, 입력 단자 IN의 입력 신호가 ‘로우’ 신호로 변경되면, 입력 신호 ‘로우’가 인버터 INV1 및 INV2를 거쳐 트랜지스터 MP3, MN5, MP6 및 MN8의 게이트 단자로 각각 입력된다. 그리하여, 트랜지스터 MN5 및 MN8이 턴오프되고 트랜지스터 MP3 및 MP6이 턴온된다. 이번에는 전원공급전압 VDD에 연결된 트랜지스터 MP3를 통해 전원공급전압 VDD레벨의 ‘하이’ 신호가 단자 VP에 먼저 출력된다.Next, when the input signal of the input terminal IN is changed to the 'low' signal, the input signal 'low' is input to the gate terminals of the transistors MP3, MN5, MP6 and MN8 via the inverters INV1 and INV2, respectively. Thus, transistors MN5 and MN8 are turned off and transistors MP3 and MP6 are turned on. This time, through the transistor MP3 connected to the power supply voltage VDD, the "high" signal of the power supply voltage VDD level is first output to the terminal VP.

한편, 단자 VP의 ‘하이’ 신호는 직렬 인버터 INV7, INV8 및 INV9를 통해 반전되다가, 결국 ‘로우’ 신호가 트랜지스터 MP7의 게이트 단자에 입력되고 트랜지스터 MP7이 턴온된다. 이때, 트랜지스터 MP7과 이미 턴온되어 있던 트랜지스터 MP6를 통해서 전원공급전압 VDD레벨의 ‘하이’ 신호가 단자 VN에 출력된다.On the other hand, the "high" signal at terminal VP is inverted through series inverters INV7, INV8 and INV9, and eventually the "low" signal is input to the gate terminal of transistor MP7 and transistor MP7 is turned on. At this time, the 'high' signal of the power supply voltage VDD level is output to the terminal VN through the transistor MP7 and the transistor MP6 which is already turned on.

즉, ‘로우’ 레벨의 입력 신호에 대해 단자 VN 및 VP 모두 ‘하이’ 레벨의 신호를 출력하지만, 단자 VP가 먼저 ‘하이’ 레벨로 상승하고 직렬 인버터 INV7 내지 INV9를 거치는 동안의 데드 타임 후에 단자 VN이 ‘하이’ 레벨로 상승한다.That is, both terminals VN and VP output a 'high' level signal for the 'low' level input signal, but after dead time while terminal VP first rises to the 'high' level and passes through series inverters INV7 to INV9 VN rises to the 'high' level.

도 4를 참조하면, 입력 신호가 ‘하이’ 레벨에서 ‘로우’ 레벨로 하강할 때, 단자 VP의 신호가 먼저 ‘하이’ 레벨로 상승하고, INV7 내지 INV9를 거치는 동안의 데드 타임 후에 VN 신호가 ‘하이’ 레벨로 상승함을 알 수 있다.Referring to FIG. 4, when the input signal falls from the 'high' level to the 'low' level, the signal of the terminal VP first rises to the 'high' level, and after the dead time while passing through INV7 to INV9, the VN signal You can see that it rises to the 'high' level.

한편, 스위칭부(320)에서는 트랜지스터 MP1의 게이트 단자에 단자 VP의 ‘하이’ 신호가 먼저 인가되고, 트랜지스터 MP1은 턴오프된다. 그리고 나서, 상기 데드 타임 후에 트랜지스터 MN1의 게이트 단자에 단자 VN의 ‘하이’ 신호가 입력되면, 트랜지스터 MN2가 턴온되면서, 출력단자 OUT의 신호가 ‘하이’ 신호에서 ‘로우’ 신호로 변경되어 출력된다.On the other hand, in the switching unit 320, the "high" signal of the terminal VP is first applied to the gate terminal of the transistor MP1, and the transistor MP1 is turned off. Then, when the 'high' signal of the terminal VN is input to the gate terminal of the transistor MN1 after the dead time, the transistor MN2 is turned on, and the signal of the output terminal OUT is changed from a 'high' signal to a 'low' signal and output. .

이상에서 본 바와 같이, 출력단자 OUT의 출력 신호가 ‘하이’에서 ‘로우’로 변경될 때, 턴온되어 있던 트랜지스터 MP1이 턴오프되고, 턴오프되어 있던 트랜지스터 MN2가 턴온되는데, 양 트랜지스터 MP1 및 MN2가 동시에 턴온되지 않는다. 마찬가지로 출력 단자 OUT의 출력 신호가 ‘로우’에서 ‘하이’로 변경될 때에도 턴온되어 있던 트랜지스터 MN1이 턴오프되고, 턴오프되어 있던 트랜지스터 MP1이 턴온될 때에도, 양 트랜지스터 MP1 및 MN2가 동시에 턴온되지는 않는다.As described above, when the output signal of the output terminal OUT is changed from 'high' to 'low', the turned-on transistor MP1 is turned off and the turned-off transistor MN2 is turned on, and both transistors MP1 and MN2 are turned on. Is not turned on at the same time. Similarly, when the output signal of the output terminal OUT is changed from 'low' to 'high', the transistor MN1 that is turned on is turned off and both transistors MP1 and MN2 are not turned on at the same time even when the transistor MP1 that is turned off is turned on. Do not.

즉, 데드 타임 버퍼(300)는 DC-DC 컨버터(100)의 단락 회로 전류 손실을 방지하는 효과가 있다.That is, the dead time buffer 300 has an effect of preventing short circuit current loss of the DC-DC converter 100.

그러나, 도 1에 도시된 DC-DC 변환기(100)가 100 MHz 이상의 고주파에서 동작하는 경우에는 종래의 데드 타임 버퍼(300)로는 제대로 동작할 수 없다는 문제점이 있다.However, when the DC-DC converter 100 shown in FIG. 1 operates at a high frequency of 100 MHz or more, the conventional dead time buffer 300 may not operate properly.

DC-DC 변환기(100)의 주파수가 100 MHz 이상이면 DC-DC 변환기(100)의 주기가 10 ns 이하로 떨어진다. 이때, 상기 도 4에서와 같은 직렬 인버터에 의해 생성되는 데드 타임이 적용될 때에는 데드 타임이 DC-DC 변환기(100)의 주기에 비해 너무 길어지므로 DC-DC 변환기(100)가 제대로 동작될 수 없다.If the frequency of the DC-DC converter 100 is 100 MHz or more, the period of the DC-DC converter 100 drops to 10 ns or less. At this time, when the dead time generated by the series inverter as shown in FIG. 4 is applied, since the dead time becomes too long compared to the period of the DC-DC converter 100, the DC-DC converter 100 may not operate properly.

한편, 종래의 데드 타임 버퍼(300)는 파워 트랜지스터 MP1 또는 MN2를 구동하기 위해서 상당한 전력 소모를 수반하는 단점이 있다. 스위칭 시에 소모되는 전력은 일반적으로 다음 수학식 1과 같다.On the other hand, the conventional dead time buffer 300 has a disadvantage in that a significant power consumption in order to drive the power transistor MP1 or MN2. The power consumed at the time of switching is generally expressed by Equation 1 below.

P_sw = V_g × Q_g × f_sw P _sw = V _g × Q _g × f _sw

여기에서, V_g는 게이트 구동 전압, Q_g는 게이트의 커패시턴스를 충전하는데 요구되는 전하량, f_sw는 스위칭 주파수이다.Where V _g is the gate driving voltage, Q _g is the amount of charge required to charge the gate's capacitance, and f _sw is the switching frequency.

이때, 트랜지스터 MN2가 구동되기 위해서 V_g는 양의 전원전압레벨 VDD가 되므로, 데드 타임 버퍼(300)에서 수반되는 스위칭 전력은 다음 수학식 2와 같다.At this time, since V _g becomes a positive power supply voltage level VDD in order to drive the transistor MN2, the switching power accompanying the dead time buffer 300 is represented by Equation 2 below.

P_sw = VDD × Q_g × f_sw P _sw = VDD × Q _g × f _sw

여기서, VDD는 게이트 구동 전압, Q_g는 게이트의 커패시턴스를 충전하는데 요구되는 전하량, f_sw는 스위칭 주파수이다. Here, VDD is the gate driving voltage, Q _g is the amount of charge required to charge the capacitance of the gate, and f _sw is the switching frequency.

본 발명의 목적은, 고주파수 동작 장치에서 요구되는 짧은 데드 타임과 스위칭 시에 소모되는 전력 소모를 줄이기 위한 데드 타임 버퍼를 제공하는 것이다.An object of the present invention is to provide a dead time buffer for reducing the short dead time required in the high frequency operation device and the power consumption consumed in switching.

상술한 본 발명의 목적을 달성하기 위한 데드 타임 버퍼는, 입력 신호에 대해 제1 신호 및 상기 제1 신호에 대해 다이오드로 구성된 트랜지스터의 동작 시간과 제2 신호 및 상기 제 2신호에 대해 소정의 트랜지스터의 턴온 동작 시간에 해당하는 데드 타임을 가지는 제1 신호 및 제2 신호를 출력하는 버퍼단과, 상기 출력된 제1 신호 및 제2 신호에 상응하여 스위칭 신호를 출력하는 스위칭부를 포함하되, 상기 버파단은 상기 제1 신호를 출력하는 제1 단자 및 상기 제2 신호를 출력하는 제2 단자를 포함하도록 구성될 수 있다. 여기서, 상기 제1 단자 및 제2 단자 간에는 상기 다이오드로의 동작 시간에 해당하는 데드 타임을 제공하는 다이오드로 구성된 트랜지스터가 연결되도록 구성될 수 있다. 한편, 상기 버퍼단은 제1 천이신호가 입력된 경우 상기 제1 신호 및 상기 1신호에 대해 상기 다이오드로 구성된 트랜지스터의 턴온 동작 시간만큼 지연된 제 2 신호를 출력하도록 구성될 수 있다. 그리고 상기 버퍼단은, 제2 천이신호가 입력된 경우, 상기 제2 신호 및 상기 제2 신호에 대해 소정 트랜지스터의 턴온 동작 시간만큼 지연된 제1 신호를 출력하도록 구성될 수 있다. 이때, 상기 버퍼단은, 상기 제1 천이신호가 입력된 경우, 상기 제1 신호는 양의 전원공급전압 VDD레벨의 신호이고, 상기 제2 신호는 상기 양의 전원 공급전압 VDD와 상기 다이오드로 구성된 트랜지스터의 임계 전압 V_th의 차에 해당하는 레벨의 신호로 구성될 수 있다.The dead time buffer for achieving the object of the present invention described above, the operation time of the transistor consisting of a first signal for the input signal and a diode for the first signal and a predetermined transistor for the second signal and the second signal And a buffer stage configured to output a first signal and a second signal having a dead time corresponding to a turn-on operation time of the switch, and a switching unit configured to output a switching signal corresponding to the output first and second signals. May be configured to include a first terminal for outputting the first signal and a second terminal for outputting the second signal. In this case, a transistor including a diode that provides a dead time corresponding to an operating time of the diode may be connected between the first terminal and the second terminal. Meanwhile, when the first transition signal is input, the buffer stage may be configured to output a second signal delayed by the turn-on operation time of the transistor composed of the diode with respect to the first signal and the first signal. When the second transition signal is input, the buffer terminal may be configured to output a first signal delayed by a turn-on operation time of a predetermined transistor with respect to the second signal and the second signal. In this case, the buffer stage, when the first transition signal is input, the first signal is a signal of a positive power supply voltage VDD level, the second signal is a transistor consisting of the positive power supply voltage VDD and the diode It may be composed of a signal of a level corresponding to the difference of the threshold voltage V _th .

상기와 같은 데드 타임 버퍼에 따르면, 다이오드로 구성된 트랜지스터의 동작시간과 소정 트랜지스터의 턴온 시간을 이용하여 종래보다 짧아진 데드 타임을 생성하도록 함으로써, 고주파에서 동작하는 DC-DC 변환기 등의 장치에서 동작 오류 없이 이용될 수 있는 효과가 있다.According to the dead time buffer as described above, by using the operation time of the transistor composed of the diode and the turn-on time of the predetermined transistor to generate a shorter dead time than in the prior art, an operation error in a device such as a DC-DC converter operating at a high frequency There is an effect that can be used without.

한편, 다이오드로 구성된 트랜지스터에 의해 형성된 전압에 의해 파워 트랜지스터를 구동하는 경우, 스위칭 시 소모되는 전력을 줄이는 효과가 있다.On the other hand, when driving the power transistor by the voltage formed by the transistor consisting of a diode, there is an effect to reduce the power consumed during switching.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Like reference numerals are used for like elements in describing each drawing.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들 어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. The terms first, second, A, B, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. And / or < / RTI > includes any combination of a plurality of related listed items or any of a plurality of related listed items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도 5 및 도 6을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 5 and 6.

도 5는 본 발명의 일 실시예에 따른 데드 타임 버퍼의 회로도이다.5 is a circuit diagram of a dead time buffer according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 일 실시예에 따른 데드 타임 버퍼(500)는 버퍼단(510) 및 스위칭부(520)를 포함하여 구성될 수 있다. 이하, 각 구성의 구조 및 동작에 대하여 상세하게 설명한다.Referring to FIG. 5, a dead time buffer 500 according to an embodiment of the present invention may include a buffer stage 510 and a switching unit 520. Hereinafter, the structure and operation | movement of each structure are demonstrated in detail.

먼저, 각 구성의 구조는 다음과 같다.First, the structure of each structure is as follows.

버퍼단(510)은 입력 단자 IN을 통해 입력 신호가 인가되면 제1 노드 VP 및 제2 노드 VN을 통해서 소정의 데드 타임을 갖는 제1 신호 및 제2 신호가 출력되도록 하는 구성이다. 즉, 제1 노드 VP에는 제1 신호가 출력되고, 제2 노드 VN에는 제2 신호가 출력된다.The buffer stage 510 is configured to output the first signal and the second signal having a predetermined dead time through the first node VP and the second node VN when an input signal is applied through the input terminal IN. That is, a first signal is output to the first node VP, and a second signal is output to the second node VN.

버퍼단(510)의 출력 단자인 제1 노드 VP 및 제2 노드 VN 간에는 다이오드로 구성된 제3 트랜지스터 MP13이 연결되도록 구성될 수 있다. 여기서, 다이오드로 구성된 제3 트랜지스터 MP13은 그 동작 시간만큼 소정의 데드 타임을 생성하기 위한 구성이다.A third transistor MP13 composed of a diode may be connected between the first node VP and the second node VN, which are output terminals of the buffer stage 510. Here, the third transistor MP13 composed of a diode is configured to generate a predetermined dead time by its operation time.

한편, 버퍼단(510)은 입력 단자 IN과 각각의 게이트 단자가 연결되는 제1 트랜지스터 MP11, 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14을 포함하도록 구성될 수 있다. 여기서, 제1 트랜지스터 MP11은 양의전원 VDD 및 제1 노드 VP와 연결되고, 제4 트랜지스터 MN14는 접지 및 제2 노드 VN과 연결되도록 구성될 수 있다. 아울러, 제1 노드 VP 및 제2 노드 VN 간에는 제2 트랜지스터 MN12가 연결되도록 구성될 수 있다.The buffer terminal 510 may be configured to include a first transistor MP11, a second transistor MN12, and a fourth transistor MN14 connected to an input terminal IN and a gate terminal thereof. Here, the first transistor MP11 may be connected to the positive power supply VDD and the first node VP, and the fourth transistor MN14 may be configured to be connected to the ground and the second node VN. In addition, the second transistor MN12 may be connected between the first node VP and the second node VN.

다른 한편, 버퍼단(510)은 입력 단자 IN과 제1 트랜지스터 MP11, 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14의 게이트 단자 사이에 직렬 인버터 INV10 및 INV11이 추가적으로 부가되도록 구성될 수 있다. On the other hand, the buffer stage 510 may be configured such that the series inverters INV10 and INV11 are additionally added between the input terminal IN and the gate terminals of the first transistor MP11, the second transistor MN12, and the fourth transistor MN14.

스위칭부(520)는 버퍼단(510)의 제1 노드 VP 및 제2 노드 VN을 통해 각각 출력된 제1 신호 및 제2 신호에 따라 상기 데드 타임 경과 후에 변경된 스위칭 신호를 출력하도록 하기 위한 구성이다.The switching unit 520 is configured to output the changed switching signal after the dead time in accordance with the first signal and the second signal output through the first node VP and the second node VN of the buffer stage 510, respectively.

다음으로, 각 구성의 동작은 다음과 같다.Next, the operation of each configuration is as follows.

먼저, 입력 단자 IN을 통해 제1 천이신호가 인가되는 경우의 동작을 살펴본다.First, an operation when the first transition signal is applied through the input terminal IN will be described.

여기서, 제1 천이신호는 양의 전원공급전압 VDD레벨의 전압에서 접지레벨의 전압으로 떨어지는 신호라고 가정한다. 즉, 입력 단자 IN을 통해 접지레벨의 ‘로우’ 신호가 인가되고 나면, 직렬 인버터 INV1 및 INV2의 출력단에서 ‘로우’ 신호가 출력된다. 그리고 출력된 ‘로우’ 신호는 제1 트랜지스터 MP11, 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14을 구동하기 위해 각 게이트 단자에 입력된다.Here, it is assumed that the first transition signal is a signal falling from the voltage of the positive power supply voltage VDD level to the voltage of the ground level. That is, when the low signal of the ground level is applied through the input terminal IN, the low signal is output from the output terminals of the serial inverters INV1 and INV2. The output 'low' signal is input to each gate terminal to drive the first transistor MP11, the second transistor MN12, and the fourth transistor MN14.

여기서, 상기 직렬 인버터 INV1 및 INV2는 이처럼 많은 트랜지스터들 MP11, MN12 및 MN14를 동시에 구동시킴에 있어서 구동 전압의 저하를 방지하기 위해 부가되는 구성이다.Here, the series inverters INV1 and INV2 are configured to prevent a drop in the driving voltage in simultaneously driving such many transistors MP11, MN12 and MN14.

이때, 상기 ‘로우’ 신호에 의해 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14가 각각 턴오프되고, 제1 트랜지스터 MP11이 턴온된다. 아울러 제1 노드 VP는 턴온된 제1 트랜지스터 MP11에 의해 전원 VDD와 연결된다. 그리하여, 제1 노드 VP에는 제2 노드 VN보다 먼저 전원공급전압 VDD 레벨의 전압이 형성된다.In this case, the second transistor MN12 and the fourth transistor MN14 are turned off and the first transistor MP11 is turned on by the 'low' signal. In addition, the first node VP is connected to the power supply VDD by the turned-on first transistor MP11. Thus, the voltage of the power supply voltage VDD level is formed in the first node VP before the second node VN.

제1 노드 VP에 형성된 전원공급전압 VDD 레벨의 전압에 의해 다이오드로 구성된 제3 트랜지스터 MP13에 전류가 흐르게 되고, 제2 노드 VN에도 소정의 전압이 형성된다. 여기서, 제2 노드 VN에는 VDD 레벨의 전압과 다이오드로 구성된 제3 ㅌ트랜지스터 MP13의 임계 전압 V_th와의 차이에 해당하는 전압이 형성된다.The current flows through the third transistor MP13 constituted of the diode by the voltage of the power supply voltage VDD level formed in the first node VP, and a predetermined voltage is formed in the second node VN. Here, the voltage corresponding to the difference between the voltage of the VDD level and the threshold voltage V _th of the third transistor MP13 composed of the diode is formed in the second node VN.

이때, 제1 노드 VP에 전원공급전압 VDD 레벨의 전압이 형성된 후, 제2 노드 VN에도 VDD 레벨의 전압과 임계전압 V_th의 차이에 해당하는 레벨의 전압이 형성되기까지의 시간에 상응하는 데드 타임이 발생한다. 이러한 데드 타임은 상기 다이오드로 구성된 제3 트랜지스터 MP13의 동작 시간에 해당한다.At this time, after the voltage of the power supply voltage VDD level is formed in the first node VP, a dead time corresponding to the time until the voltage of the level corresponding to the difference between the voltage of the VDD level and the threshold voltage V _th is formed in the second node VN. Time occurs. This dead time corresponds to the operating time of the third transistor MP13 composed of the diode.

이러한 데드 타임에 의해 데드 타임 버퍼(500)가 이용된 DC-DC 컨버터 등의 장치에서는 단락 회로 전류 손실이 방지된다.This dead time prevents short circuit current loss in a device such as a DC-DC converter using the dead time buffer 500.

이때, 종래 데드 타임 버퍼(300)에서는 직렬 인버터 INV7 내지 INV9에 의해 상당히 긴 데드 타임이 발생하지만, 본 발명의 데드 타임 버퍼(500)에서는 다이오드로 구성된 제3 트랜지스터 MP13에 의해 데드 타임이 발생한다. 시간적으로 본 발명의 데드 타임이 훨씬 짧아지게 된다.At this time, in the dead time buffer 300, a very long dead time is generated by the series inverters INV7 to INV9. In the dead time buffer 500 of the present invention, a dead time is generated by the third transistor MP13 composed of diodes. In time, the dead time of the present invention becomes much shorter.

도 6을 참조하면, 입력 신호가 ‘하이’ 레벨에서 ‘로우’ 레벨로 하강할 때, 제1 노드 VP의 신호가 먼저 ‘하이’ 레벨로 상승하고, 약 0.26 ns 정도의 데드 타임 후에 제2 노드 VN의 제2 신호가 ‘하이’ 레벨로 상승함을 알 수 있다.Referring to FIG. 6, when the input signal falls from the 'high' level to the 'low' level, the signal of the first node VP first rises to the 'high' level, and after the dead time of about 0.26 ns, the second node. It can be seen that the second signal of the VN rises to the 'high' level.

이처럼 짧은 데드 타임은 DC-DC 컨버터가 100 MHz 이상의 고주파에서 동작하는 경우에도 오동작을 발생시키지 않고, 동시에 단락 회로 전류 손실을 방지할 수 있는 효과가 있다.This short dead time does not cause a malfunction even when the DC-DC converter operates at a high frequency of 100 MHz or more, and at the same time, it prevents short circuit current loss.

한편, 스위칭부(520)에서는 트랜지스터 MP9의 게이트 단자에 제1 노드 VP의 ‘하이’ 신호가 먼저 인가되고, 트랜지스터 MP9는 턴오프된다. 그리고 나서, 상기 데드 타임 후에 트랜지스터 MN10의 게이트 단자에 제2 노드 VN의 ‘하이’ 신호가 입력되면, 트랜지스터 MN10이 턴온되면서, 출력단자 OUT에 ‘로우’ 신호가 출력된다.On the other hand, the switching unit 520 is first applied to the "high" signal of the first node VP to the gate terminal of the transistor MP9, the transistor MP9 is turned off. Then, when the "high" signal of the second node VN is input to the gate terminal of the transistor MN10 after the dead time, the transistor MN10 is turned on, and the "low" signal is output to the output terminal OUT.

다른 한편, 제2 노드 VN에는 앞서 본 바와 같이 VDD-V_th의 전압이 형성되므로, 스위칭 시에 트랜지스터 MN10을 구동하기 위해서 다음 수학식 3과 같은 전력 소모가 수반된다.On the other hand, since the voltage of VDD-V _th is formed in the second node VN as described above, in order to drive the transistor MN10 at the time of switching, power consumption as shown in Equation 3 is involved.

P_sw = (VDD-V_th) × Q_g × f_sw P _sw = (VDD-V _th ) × Q _g × f _sw

여기에서, VDD-V_th는 게이트 구동 전압, Q_g는 게이트의 커패시턴스를 충전하는데 요구되는 전하량, f_sw는 스위칭 주파수이다.Here, VDD-V _th is the gate driving voltage, Q _g is the amount of charge required to charge the capacitance of the gate, and f _sw is the switching frequency.

앞서 살펴본 수학식 2와 비교할 때, 본 발명의 데드 타임 버퍼(500)에서는 전력 소모가 줄어드는 효과가 있다.Compared with Equation 2 described above, the dead time buffer 500 of the present invention has the effect of reducing the power consumption.

다음으로, 입력 단자 IN을 통해 제2 천이신호가 인가되는 경우의 동작을 살펴본다.Next, an operation when the second transition signal is applied through the input terminal IN will be described.

여기서, 제2 천이신호는 접지레벨의 전압에서 양의 전원공급전압 VDD레벨의 전압으로 상승하는 신호라고 가정한다. 즉, 입력 단자 IN을 통해 상기 VDD레벨의 ‘하이’ 신호가 인가되고 나면, 직렬 인버터 INV1 및 INV2는 ‘하이’ 신호를 출력한다. 그리고 출력된 ‘하이’ 신호는 제1 트랜지스터 MP11, 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14를 구동하기 위해 각 게이트 단자에 입력된다.Here, it is assumed that the second transition signal is a signal rising from the voltage of the ground level to the voltage of the positive power supply voltage VDD level. That is, after the "high" signal of the VDD level is applied through the input terminal IN, the serial inverters INV1 and INV2 output the "high" signal. The output 'high' signal is input to each gate terminal to drive the first transistor MP11, the second transistor MN12, and the fourth transistor MN14.

한편, 게이트 단자에 입력된 ‘하이’ 신호에 의해 제1 트랜지스터 MP11이 턴오프되고, 제2 트랜지스터 MN12 및 제4 트랜지스터 MN14가 턴온된다. On the other hand, the first transistor MP11 is turned off by the 'high' signal input to the gate terminal, and the second transistor MN12 and the fourth transistor MN14 are turned on.

여기서, 턴온된 제4 트랜지스터 MN14가 접지에 연결되어 있으므로, 접지 레벨의 ‘로우’ 전압이 제4 트랜지스터 MN14를 통해서 제1 노드 VP보다 제2 노드 VN에 먼저 형성된다.Here, since the turned-on fourth transistor MN14 is connected to ground, the 'low' voltage of the ground level is formed at the second node VN before the first node VP through the fourth transistor MN14.

그리고 나서, 제2 노드 VN과 연결된 제2 트랜지스터 MN12를 통해 제1 노드 VP에도 ‘로우’ 레벨의 전압이 형성된다.Then, a 'low' level voltage is also formed at the first node VP through the second transistor MN12 connected to the second node VN.

즉, 입력 단자 IN을 통해 ‘하이’ 레벨의 입력 신호가 인가되면 먼저 제2 노드 VN에 ‘로우’ 레벨의 전압이 형성되고, 제2 트랜지스터 M12의 동작 시간만큼 즉, 데드 타임에 상응하는 지연이 있은 후에 제1 노드 VP에도 동일한 ‘로우’ 레벨의 전압이 형성된다.That is, when an input signal having a 'high' level is applied through the input terminal IN, a voltage having a 'low' level is first formed at the second node VN, and a delay corresponding to the dead time is applied as much as the operating time of the second transistor M12. After that, the same 'low' level voltage is formed at the first node VP.

이때, 종래 데드 타임 버퍼(300)에서는 직렬 인버터 INV4 내지 INV6에 의해 상당히 긴 데드 타임이 발생하지만, 본 발명의 데드 타임 버퍼(500)에서는 하나의 소자 트랜지스터 MN12에 의해 데드 타임이 발생한다. 역시 시간적으로 본 발명의 데드 타임이 훨씬 짧아지게 된다.At this time, in the conventional dead time buffer 300, a very long dead time occurs due to the series inverters INV4 to INV6, but in the dead time buffer 500 of the present invention, a dead time is generated by one device transistor MN12. Also in time, the dead time of the present invention becomes much shorter.

도 6을 참조하면, 입력 신호가 ‘로우’ 레벨에서 ‘하이’ 레벨로 상승할 때, 제2 노드 VN의 신호가 먼저 ‘로우’ 레벨로 하강하고, 약 0.26 ns 정도의 데드 타임 후에 제1 노드 VP의 신호가 ‘로우’ 레벨로 하강함을 알 수 있다.Referring to FIG. 6, when the input signal rises from the 'low' level to the 'high' level, the signal of the second node VN first descends to the 'low' level, and after the dead time of about 0.26 ns, the first node. It can be seen that the signal of VP falls to the 'low' level.

이처럼 짧은 데드 타임이 DC-DC 컨버터가 100 MHz 이상의 고주파에서 동작하는 경우에도 역시 오동작을 발생시키지 않고, 단락 회로 전류 손실을 방지한다.This short dead time also prevents short circuit current loss even when the DC-DC converter operates at high frequencies above 100 MHz.

한편, 스위칭부(520)에서는 트랜지스터 MN10의 게이트 단자에 제2 노드 VN의 ‘로우’ 신호가 먼저 인가되고, 트랜지스터 MN10은 턴오프된다. 그리고 나서, 상기 데드 타임 후에 트랜지스터 MP9의 게이트 단자에 제1 노드 VP의 ‘로우’ 신호가 입력되면, 트랜지스터 MP9가 턴온되면서, 출력단자 OUT에 ‘하이’ 신호가 출력된다.On the other hand, the switching unit 520 is first applied to the "low" signal of the second node VN to the gate terminal of the transistor MN10, the transistor MN10 is turned off. Then, when the "low" signal of the first node VP is input to the gate terminal of the transistor MP9 after the dead time, the transistor MP9 is turned on, and the "high" signal is output to the output terminal OUT.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the embodiments above, those skilled in the art will understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention as set forth in the claims below. Could be.

도 2는 종래 기술에 따른 데드 타임 버퍼를 이용한 DC-DC 컨버터의 타이밍도이다.2 is a timing diagram of a DC-DC converter using a dead time buffer according to the prior art.

도 4는 종래 기술에 따른 데드 타임 버퍼의 타이밍도이다.4 is a timing diagram of a dead time buffer according to the prior art.

도 6은 본 발명의 일 실시예에 따른 데드 타임 버퍼의 타이밍도이다.6 is a timing diagram of a dead time buffer according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110: 저대역필터 120: 애더110: low pass filter 120: adder

130: 보상기 140: 클럭 발생기130: compensator 140: clock generator

150: 비교기 160: SR 래치부150: comparator 160: SR latch portion

310: 버퍼단 320: 스위칭부310: buffer stage 320: switching unit

510: 버퍼단 520: 스위칭부510: buffer stage 520: switching unit

Claims

A buffer stage configured to output a first signal to the first node and to output a second signal to the second node according to the level of the input signal; And

A switching unit configured to receive the first signal and the second signal and output a switching signal;

And the first signal and the second signal of the buffer stage have a dead time corresponding to an operation time of a diode or a transistor connected between the first node and the second node.

The method of claim 1, wherein the buffer stage,

A first transistor turned on / off according to the input signal and connected between a positive power source and the first node;

A second transistor turned on / off according to the input signal and connected between the first node and the second node;

A third transistor having a diode connected configuration and connected between the first node and the second node; And

And a fourth transistor turned on / off according to the input signal and connected between the second node and ground.

The method of claim 2, wherein the buffer stage,

And when the input signal is a first transition signal that transitions from a high level to a low level, the second signal is delayed by an operation time of the diode-connected third transistor relative to the first signal.

The method of claim 2, wherein the buffer stage,

And when the input signal is a second transition signal that transitions from a low level to a high level, the first signal is delayed by an operation time of the second transistor relative to the second signal.

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