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KR101064318B1 - Ｐｎ 접합을 갖는 나노위스커 및 이의 가공 방법 - Google Patents

Ｐｎ 접합을 갖는 나노위스커 및 이의 가공 방법 Download PDF

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KR101064318B1
KR101064318B1 KR1020057018920A KR20057018920A KR101064318B1 KR 101064318 B1 KR101064318 B1 KR 101064318B1 KR 1020057018920 A KR1020057018920 A KR 1020057018920A KR 20057018920 A KR20057018920 A KR 20057018920A KR 101064318 B1 KR101064318 B1 KR 101064318B1
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라르스 이바르 사무엘슨
뵈른 요나스 올슨
라르스-아케 레데보
Original Assignee
큐나노에이비
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Abstract

고도의 이동성 전도도의 나노위스커를 포함시키고, pn 접합을 포함시킨, 나노-설계된 구조체가 개시된다. 일실시형태에서, 제 1 반도전성 물질의 나노위스커는 제1 밴드갭을 가지고, 제 2밴드갭을 갖는 적어도 하나의 제 2 물질을 포함하는 봉입물은, 그 길이의 적어도 일부를 따라 상기 나노요소를 봉입하고, 제 2 물질은 나노위스커의 길이를 따라 제 1 및 제 2 영역 각각으로 반대 전도도 타입 전하 캐리어를 제공하도록 도핑됨으로써, 나노위스커 내에 전하 캐리어를 이동시켜 나노위스커 내에, 그 사이에 유리 캐리어가 고갈된 영역을 갖는 반대 전도도 타입 전하 캐리어의 대응하는 제 1 및 제 2 영역을 형성한다. 다른 실시형태에서, 도펀트 물질을 포함하는 폴리머 물질에 의해 나노위스커가 둘러싸인다. 또다른 실시형태에서, 나노위스커는 두 다른 본질적인 물질 사이에 헤테로접합을 가지고, 페르미 레벨 피닝은 도핑 없이 인터페이스에서 pn접합을 형성한다.

Description

ＰＮ 접합을 갖는 나노위스커 및 이의 가공 방법{NANOWHISKERS WITH PN JUNCTIONS AND METHODS OF FABRICATING THEREOF}
본 출원서는 2003년 4월 4일에 출원된 미국 가특허 출원 제 60/459,990호의 우선권의 이익을 주장하며, 그 전문이 본 명세서에서 참조병합된다.
본 발명은 일반적으로 나노테크놀로지의 기술에 의해 생산되는 구조체 및 장치에 관한 것이다.
보다 구체적으로, 본 발명은 적어도 하나의 요소를 결합한(incorporating), 본질적으로 1-차원 형식의 구조체 및 장치에 관한 것이며, 그 폭 또는 직경이 나노미터 치수로 되어 있고, 바람직하게 소위 VLS(vapor-liquid-solid) 메커니즘에 의해 생성되는 것이다. 본 명세서의 목적을 위해 그러한 요소는 나노위스커(nanowhisker)로 칭할 것이다.
나노 기술은 나노 단위에서의 설계 실행으로 여겨지는 나노설계를 포함하여 넓은 범위를 포함한다. 이것은 원자 치수의 작은 장치에서부터 예로서 현미경 치수에서의 훨씬 큰 치수 구조체 이르기까지 다양한 크기의 구조체들의 결과를 가져온다. 통상적으로, 그러한 구조체들은 나노 구조체를 포함한다. 어떤 교재에서는, 나노구조체는 약 100nm 이하의 적어도 2 개 치수를 가지는 것으로 간주되며, 어떤 저자들은 이 용어를 약 200nm 이하의 적어도 2개의 치수를 가지는 구조를 정의하기 위해 사용한다. 그럼에도 불구하고, 그러한 작은 구조체들을 제조하기 위한 소정의 공정들은 어느 정도 더 큰 적어도 2개 치수를 가지는 구조체들, 예를 들어 약 1마이크로미터(㎛) 보다 크지 않은 적어도 2개 치수를 가지는 구조체들에 유용하다. 통상적으로, 두께 1㎛ 미만인 하나 이상의 층을 갖는 층화된 구조체 또는 스톡(stock)은 나노구조체인 것으로 간주되지 않는다. 따라서, "나노구조체"라는 용어는 보다 고전적으로 약 100 nm 이하의 적어도 2개의 치수를 갖는 구조체를 나타내는 것으로 간주된다 할지라도, 이하 논의에서, "나노구조체", "나노위스커", 또는 "나노소자"라는 용어는 약 1㎛ 이하의 적어도 2개의 치수를 갖는 구조체를 포함하고자 의도된다.
나노구조체는, 이의 폭 또는 직경이 나노미터 치수이며, 일반적으로 나노위스커, 나노로드, 나노와이어, 나노튜브 등으로 알려져 있는, 본질적으로 일-차원 형태인 말하자면 1-차원 나노요소를 포함한다.
나노위스커에 관하여, 소위 VLS(vapor-liquid-solid) 메커니즘에 의한, 기판상의 위스커 형성의 기본 공정은 잘 알려져 있다. 촉매 물질, 통상적으로 예를 들어 기판상의 금의 입자는 소정 가스들의 존재로 인해 가열되어 용융물(melt)을 형성한다. 필러(pillar)는 용융물아래에 형성되고 상기 용융물은 필러의 최상부상에 서 있게 된다. 이 결과물이, 최상부상에 위치된 고형화된 입자 용융물(solidified particle melt)을 갖는, 원하는 물질로 된 위스커이다(E.I. Givargizov, Current Topics in Materials Science, Vol. 1, pages 79-145, North Holland Publishing Company 1978.) 이러한 위스커의 치수는 마이크로미터 범위였다.
성장하는 위스커의 첨단에 촉매 입자가 존재함으로써 촉매작용되는 나노위스커의 성장은, 통상적으로 VLS(Vapor-Liquid-Solid) 공정이라 불리지만, 위스커 성장에 효과적인 촉매로 작용하기 위하여, 촉매 입자가 액체 상태여야만 하는 것은 아닌 것으로 인식되어 왔다. 적어도 몇가지 증거를 통해, 촉매 입자가 이의 융점 미만의 온도, 아마도 고체 상태인 경우에도, 위스커를 형성하는 물질이 입자-위스커 인터페이스에 도달하여 성장하는 위스커에 도움이 될 수 있는 것으로 제시된다. 이러한 조건에서, 성장 물질, 예를 들어 이것이 성장함에 따라 위스커의 첨단에 추가되는 원자들은, 고체 촉매 입자의 몸체를 통해 확산 가능하거나, 또는 심지어는 고체 촉매 입자의 표면을 따라, 성장 온도에서 위스커의 성장하는 첨단까지 확산될지도 모른다. 온도, 촉매 입자 조성, 위스커의 원하는 조성 또는 위스커 성장과 관련있는 다른 조건의 특정한 환경 하에서 정확한 메커니즘이 무엇이든, 분명히 전체적인 효과는 동일하다, 즉, 촉매 입자에 의해 위스커의 신장이 촉매작용된다. 본출원의 목적을 위하여, 용어 "VLS 공정", "VLS 방법" 또는 "VLS 메커니즘" 또는 동등한 용어는, 나노위스커 성장이, 나노위스커의 성장 첨단과 접촉하는, 입자, 액체 또는 고체에 의해 촉매작용되는 모든 촉매작용되는 방법을 포함하고자 의도된다.
국제 출원 공개 WO 01/84238호는 도 15 및 도 16에서 나노위스커를 형성하는 방법을 개시하며, 에어러졸(aerosol)로부터의 나노미터 치수의 입자들은 기판상에 증착되며, 이들 입자들은 필라멘트 또는 나노위스커를 생성하는 시드(seed)로서 사용된다.
본 명세서의 목적을 위해, 나노위스커라는 용어는, 폭 또는 직경(또는 일반적으로 횡단-치수)이 나노미터 크기인 "1-차원" 나노요소들을 의미하는 것으로 의도되며, 상기 요소는 말하자면 VLS 메커니즘에 의해 형성된다. 나노위스커는 또한 이 기술분야에서 "나노와이어", 또는 문맥상 단순히 "와이어"로 나타내어지며, 이러한 용어는, 본 출원에서 사용되는 바와 같이, "나노위스커"라는 용어와 동등하다.
나노위스커의 성장에 대한 몇가지 실험적 연구가 행하여졌으며, Hiruma 등에 의해 보고된 것이 포함된다. 그들은 금속 유기 화학 기상 증착( MOCVD) 성장 시스템으로 Ⅲ-Ⅴ 기판 상에 Ⅲ-Ⅴ 나노-위스커를 성장시켰다(K. Hiruma, et al., J. Appl. Phys. 74, page 3162(1993); K. Hiruma, et al., J. Appl. Phys, 77, page 447(1995); K. Hiruma et al., IEICE Trans. Electron. E77C, page 1420(1994); K. Hiruma, et al, J. Crystal Growth 163, pages 226-231(1996))
Hiruma 등은, 성장 공정 동안 Si2H6를 사용하여 Si를 갖는 GaAs 위스커를 도핑하고, 성장동안 반대 전도도 타입(탄소)으로 도펀트를 스위칭함으로써, 나노위스커 내에 pn 접합을 만들었다(K. Hiruma et al., J. Appl. Phys. 77(2), 15 January 1995 p.447, pages 459-461; and K. Hiruma et al J. Appl. Phys. 75(8) 4220 (1994)). 일반적으로, 나노와이어 내 접합의 정의는 전기 성분에 대해 그리 충분하지 못하다는 점, 및 결정 내 도펀트 이온의 존재가 결정을 불완전하게 하고, 캐리어 이동성(mobility)을 감소시킨다는 점에서 문제가 있다.
또다른 접근법(Lieber et al., WO-A-03/005450)에서, 나노와이어가 형성되었고, 다른 와이어가 반대 전도도 타입 도펀트로 도핑되었으며, 반대 전도도 타입의 두 와이어가 하나가 다른 것 상부에 물리적으로 교차되어, 이 접촉 시점에 pn 접합이 형성되었다. 이러한 접근법의 난점은, 나노와이어를 물리적으로 위치시키는 추가 단계가 필요하다는 것이다.
평면 반도체 가공에서, 다양한 도핑 기술이 알려져 있다. 헤테로접합을 사용한 유용한 한 기술은 모듈레이션 도핑으로 알려져 있다. 이 기술에서, 예를 들어 AlGaAs의 도핑된 층으로부터의 캐리어가, 도핑되지 않은 물질, 예를 들어 GaAs과의 인터페이스를 가로질러 확산되어, 인터페이스 근처, 포텐셜 웰 내에, 이동도가 매우 높은 캐리어의 매우 얇은 층을 형성한다 - 예를 들어 WO 02/19436의 도 1 참조.
미국 특허 5,362,972는, 소스 및 드레인 사이의 전류 흐름통로가 GaAs 나노위스커로 구성되는 FET를 개시한다. 나노위스커는 n-도핑된 AlGaAs로 둘러싸여, 모듈레이션 도핑에 의해 각 나노위스커 내에 1-차원 전자 가스가 형성된다.
WO 02/020820은, 외부 동축층의 도펀트가 자유 캐리어를 내부 나노와이어에 주는, 동축 헤테로구조 나노와이어(Coaxial Heterostructure Nanowires)의 모듈레이션 도핑 기술을 개시한다.
또다른 기술에서, 평면 반도체 장치 내 반도체 영역의 도핑이, 폴리머의 인접한 영역으로부터의 이온 확산에 의해 일어난다(Guk et al., Semiconductors Vol.33(3), pp.265-275, March 1999 참조).
이의 내용이 본 명세서에 참조 병합되어 있는, 공동-계류중이고, 2003년 7월 7일자로 출원된 미국 특허출원 제 10/613,071호(출원인 Samuelson 및 Ohlsson)에서, 나노위스커의 생산 공정이 개시되어 있으며, 나노위스커 통합 구조가 개시되어 있다.
본 발명의 목적은 나노위스커들 및 다른 1차원의 나노요소들을 결합한 새롭고 개선된 나노-설계된 구조체를 제공하는데 있고, 상기 나노요소들은 개선된 전도도 성질을 가지는 것이다.
또한, 본 발명의 목적은 나노위스커들 및 다른 1차원의 나노요소들을 결합한 새롭고 개선된 나노-설계된 구조체를 제공하는데 있고, 상기 나노요소들은 개선된 pn 접합을 포함하는 것이다.
본 발명의 적어도 바람직한 실시예에서 나노위스커 또는 다른 1차원의 나노요소들은 도핑없이 순수한 결정으로 성장한다. 다음으로 나노위스커는 주변층 또는 일반적으로 반도체 물질이 되는 추가적인 다른 물질의 매트릭스를 포함하는 봉입물(enclosure) 내에 봉입된다. 도펀트 이온은 증착 후 또는 증착 동안 적당한 공정을 통하여 이 추가 물질 내에 혼입된다. 추가 물질에서 유리된 캐리어가 나노위스커로 전달된다. 나노요소 및 추가 물질의 밴드 구조는 캐리어가 나노요소로 확산되는 것이 에너지적으로 유리하다는 것을 분명히 한다. 이것은 전압이 나노위스커 내에 잘 정해지는 모듈레이션 도핑으로 알려진 공정에 의해 효과적이다. 따라서, 나노위스커 내에 도펀트 이온의 부재는 결정 구조가 변형되지 않는 것을 분명히 하는 것이므로, 높은 운동성을 가지는 캐리어에 의해 나노위스커가 효과적으로 도핑된다.
바람직한 실시예는 요구되는 전도도의 1차원의 나노요소를 생산하는 방법을 제공하며, 상기 방법은 (1) 제1물질의 1차원 나노요소를 형성하고 (2) 나노요소의 그것과 구별되며, 도펀트 물질을 포함하는 제2물질로 나노요소를 둘러싸는 것으로 도펀트 물질로부터의 전하 캐리어가 나노위스커로 확산되어 요구되는 전도도를 형성하게 되는 단계를 포함한다. 더욱 구체적으로, 상기 방법은 (1) VLS 방법에 의해 기판 상에 제1 반도체 물질을 포함하는 나노위스커를 형성하고, 및 (2) 나노위스커 주위로 제2 반도체 물질의 동축 층을 형성하고, 및 (3) 도펀트 물질을 동축 층 내에 혼입하는(incorporating) 것으로 도펀트 물질로부터의 전하 캐리어가 나노위스커로 확산되어 상기 요구되는 전도도를 형성하게 되는 단계를 포함한다.
본 발명은 모듈레이션 도핑에 의해 1차원 나노요소 내에 pn 접합을 형성하는 수단을 제공한다.
특히, 본 발명은 제1밴드갭을 가지는 제1 반도체 물질의 1차원의 나노요소, 상기 나노요소를 그 길이의 적어도 일부를 따라 둘러싸는 제2밴드갭을 가진 적어도 하나의 제2물질을 포함하는 봉입물을 포함하는 나노설계된 구조체를 제공하고, 그리고 상기 제2물질은 나노위스커의 길이를 따라 제1 및 제2 영역 각각에 반대 전도도 타입 전하 캐리어를 제공하도록 도핑되고, 이에 의해 상기 나노요소로 전하 캐리어의 전달에 의해 상기 나노요소 내에서 그들 사이에 pn 접합을 가지는 반대 전도도 타입 전하 캐리어의 해당 제1 및 제2 영역을 형성하고, 상기 밴드갭들은 에너지적으로 전하 캐리어가 상기 나노요소에 머무는 것이 유리한 것이다.
나노요소의 봉입물은 동축 덮개(coaxial jacket)일 수 있다. 바람직한 한 형태에서 GaAs의 가는 나노위스커가 성장한 다음, 성장 조건이 촉매 성장에 적합한 것에서부터 벌크 성장에 적합한 것으로 변하며, 따라서 동축 덮개가 나노위스커의 주변을 둘러 형성된다. 물질은 AlGaAs일 수 있다. AlGaAs 덮개 하부를 하나의 전도도 타입 도펀트 물질로, 상기 동축 덮개 상부를 반대 전도도의 도펀트 이온으로 도핑하는 것이 필요하다. 이것을 달성하기 위한 하나의 실시예적인 기술은 예로서 스핀 온 글래스 또는 폴리머(spin on glass or polymer) 기판과 같은 상층 및 하층을 포함하는 폴리머 매트릭스 내에 동축 덮개를 임베드(embed) 하는 것이다. 하층이 하나의 전도도 타입 도펀트 물질을 가지고, 상층은 반대 전도도 타입의 도펀트 물질을 가진다. 신속한 열 어닐링은 도펀트 물질의 동축 덮개로의 확산을 일으킨다. 열 어닐링 단계는 감지될 만한 1차원 나노요소로의 확산 전에 중단된다. 동축 덮개 내에서 도펀트 이온의 존재는 나노위스커 내에 모듈레이션 도핑 및 반대 전도도 타입 물질의 두 영역 간에 pn 접합을 형성한다. 각 영역 내의 공간 전하는 나노요소 내부에 유지되며, pn 접합의 고갈 영역은 뾰족하거나 요구되는 만큼(전형적으로 50nm 내지 1㎛) 확산될 수 있다. 나노위스커의 직경은 바람직하게 작고, 약 20nm이다. 동축 덮개는 10nm 두께로 작을 수 있으나, 다른 경우에서는 바람직하게 200nm 두께인 덮개 또는 나노와이어의 배열 내 나노와이어들 사이의 부피를 심지어 완전하게 채우는 것을 갖는 것이 바람직할 수 있다.
나노와이어 및 덮개의 물질은 예로서 GaAs 및 AlGaAs일 수 있다. 다른 물질의 조합은 중심부에 InAs이고 주변 물질에 AlSb 또는 게르마늄 중심에 실리콘 덮개일 수 있다.
변형으로서, 동축 덮개는 그 형성 동안에 하나의 전도도 타입으로 도핑된다. 다음으로 스핀-온 글래스 층이 반대 타입 전도도 이온을 포함하여, 나노와이어의 길이를 따라 다소간 형성되어 동축 덮개의 하부에서 전도도 타입을 역전시키기 위해 충분히 농축된다. 다른 변형으로서, 동축 덮개는 도핑되지 않은 조건에서 성장하고, 다음으로 스핀-온 글래스 층이 한 타입 전도도 이온을 포함하여, 나노와이어의 길이를 따라 다소간 형성된다. 다음으로 구조체들은 동축 덮개의 상부로 확산 되는 반대 타입 전도도 이온들을 포함하는 가스에 노출되고, 여기서 이들은 반대 전도도 타입의 영역을 형성한다. 가스에서 이온들은 또한 스핀 온 글래스 층으로 확산되지만, 한 타입 전도도의 기존 농도를 극복할 만큼 충분한 농도는 아니다. 이에 의해, pn접합이 나노와이어에서 형성된다.
대안적인 형태에서, 1차원 나노요소가, 각 층이 반대 전도도 도펀트 물질을 가지는, 폴리머 물질 또는 스핀 온 글래스의 제1 및 제2 층에 의해 형성된 봉입물 내로 캡슐화된다. 폴리머 매트릭스로부터 캐리어의 직접적인 전하 전달이 나노위스커 내에 모듈레이션 도핑, 및 그들 사이에 pn 접합을 가지는 반대로 지정된 전하 캐리어의 별도의 두 개 영역을 형성한다.
본 발명의 다른 대안적인 형태에서, 도핑은 매우 많아 나노요소 내에 축퇴된 도핑을 형성하거나, 다시 말하여 전도 밴드 내 한 개 영역 및 가전자대 내 다른 영역에서 페르미(Fermi) 레벨이 존재하게 된다. 이러한 상태에서, 나노요소는 터널 다이오드 또는 에사키(Esaki) 다이오드를 포함하고, 공지된 바에 의하면 접합의 순바이어스가 가전자대 및 전도 밴드 사이에 터널링에 의해 야기되는 부(-) 저항성을 형성한다.
또 다른 면에서, 나노위스커 또는 다른 1차원의 나노요소는 도펀트 이온을 포함하는 물질에 의해 둘러싸인다. 예로서 주변 물질은 폴리머 물질일 수 있다. 공정, 예로서 신속한 열 어닐링의 후속적인 단계에 의해 매트릭스 물질 내에 도펀트 이온 자체가 나노위스커 내로 확산되어 요구되는 전도도가 형성된다. 이것은 도핑 공정에 대한 추가적인 조절을 제공하고, 더 직접적인 공정에 의해 가능할 수 없는 나노요소로의 특정 도펀트의 확산을 허용하므로써 나노요소 내부로의 직접적인 도핑보다 장점을 제공한다. 나노위스커를 둘러싸도록 기판 상에 스피닝되거나(spun) 증착되는 폴리머 물질이 바람직하지만, 예로서 기판 상에 성장하는 반도체 물질이나 유전성 물질과 같은 다른 물질이 사용될 수 있다. 도펀트 물질은 주변 물질 내에 기판에 적용되기 전, 기판에 적용되는 동안, 또는 주변 물질이 기판 상에 형성된 후속적인 단계로서, 혼입될 수 있다.
특히, 본 발명은 하기 단계를 포함하는, 요구되는 전도도의 1차원 나노요소를 형성하는 방법을 제공한다:
(a) 기판 상에 1차원 나노요소를 형성하며, 상기 나노요소는 제1물질로 형성되고,
(b) 상기 기판 상에 추가적 물질의 적어도 제1층을 형성하고 그리고 적어도 부분적으로 상기 나노요소를 둘러싸고, 상기 추가적 물질은 그 내부에 제1 전도도 타입의 도펀트 물질을 포함하고,
(c) 상기 도펀트 물질이 나노요소 내로 확산되고 이에 의해 그 내부에 요구되는 전도도가 형성되도록 추가적 물질을 처리한다.
부가적으로, 본 발명은 기판상에 배치되는 제1물질의 1차원의 나노요소 및 상기 나노요소를 적어도 부분적으로 둘러싸며 기판상에 형성된 물질의 적어도 제1층을 포함하는 나노설계된 구조체를 제공하며, 상기 제1층은 그 내부에 제1 전도도 타입 도펀트 물질을 포함하고, 상기 제1 전도도 타입 도펀트 물질은 나노요소 내로 확산되어 그에 의해 나노요소 내에 요구되는 전도도가 형성된다.
또 다른 면에서, pn 접합은 1차원 나노요소, 바람직하게 나노위스커 내에 형성된다. 나노위스커는 기판상에 성장하고, 주변 물질에 임베드된다. 물질은 예로서 기판상에 증착 또는 스피닝된 폴리머 층과 같이 하나가 나머지 하나의 위에 있는, 기판상에 형성된 제1 및 제2 층을 구성한다. 대안적으로, 층들은 예로서 기판상에 성장하는 유전성 물질 또는 반도체 물질과 같은 어떤 다른 물질들일 수 있다. 제1층은 나노위스커 위로 다소간 연장되며, 그 내부에 제1 도펀트 물질이 포함되거나 후속적으로 주입되어 제1타입의 전하 캐리어를 제공하게 된다. 제2 층은 나노위스커의 최상부 쪽으로 연장하며, 제2도펀트 물질이 그 내부에 포함되거나 후속적으로 그 내부로 주입되어 반대 전도도 타입의 전하 캐리어를 제공하게 된다. 주변 물질은 예로서 신속한 열 어닐링에 의해서와 같이 처리되고 따라서 도펀트 이온 그 자체가 나노요소의 제1 및 제2 영역으로 각각 확산되므로써 나노위스커 내부에 효과적인 pn 접합이 형성된다. 이 경우에 주변층은 기판상에 증착 또는 스피닝되는 통상적으로 가능한 폴리머 층일 수 있다. 도펀트 물질은 기판에 폴리머 물질의 적용 전, 적용 동안 또는 적용 후에 폴리머 물질 내에 혼입된다.
다른 경우에, 효과적인 pn 접합은 요구되는 만큼 예리하여 수 나노미터에 이를 수 있다. 하나 이상의 pn 접합이 각 층이 적당한 도펀트 물질을 포함하는 복수층을 사용하므로써 형성될 수 있다.
특히, 본 발명은 기판으로부터 직립한 나노위스커 및 기판상에 형성되고 나노위스커를 둘러싸며 그 위로 다소간 연장되는 물질의 제1층, 상기 제1층은 내부에 제1 전도도 타입 도펀트 물질을 포함함, 및 제1층의 최상부에 형성되고 나노위스커의 최상부를 둘러싸며 이를 향하여 연장되며 그 내부에 제2 전도도 타입 도펀트 물질을 포함하는 물질의 제2층을 포함하므로써, 상기 제1 및 2층으로부터 나노위스커의 제1 및 제2 영역 각각으로의 확산에 의해 나노위스커 내부에 제1 및 제2 영역 사이에서 pn 접합을 형성하게 되는, 그 내부에 적어도 하나의 pn 접합을 가지는 1차원의 나노요소를 포함하는 나노설계된 구조체를 제공한다.
본 발명은 또한 다음을 포함하는, 내부에 pn 접합을 가지는 1차원의 나노요소를 형성하는 방법을 제공한다:
(a) 기판으로부터 직립하는 나노위스커를 형성하고,
(b) 기판상에 제1층의 물질을 형성하고 그리고 나노위스커를 둘러싸며 이 위로 다소간 연장하며, 상기 제1층은 그 내부에 제1전도도 타입 도펀트 물질을 포함함, 그리고
(c) 상기 제1층의 최상부에 제2층의 물질을 형성하고 그리고 나노위스커의 최상부를 둘러싸며 이를 향하여 연장하고 그리고 그 내부에 제2 전도도 타입 도펀트 물질을 포함하여, 제1 및 제2층으로부터 나노위스커의 제1 및 제2 영역 각각으로의 확산에 의해 나노위스커 내부에 제1 및 제2영역 사이에서 pn접합을 형성함.
또 다른 면에서, 본 발명은 대부분의 III-V 반도체가 실온에서 고체 용해성에 한계가 있고, 냉각시 외부 확산이 이러한 나노차원에서 빠른 것으로 인하여 III-V 반도체 물질의 나노위스커 내에서 도펀트 이온의 화학적 도핑에 문제가 있다는 것을 인식한다. 따라서, 나노위스커 내 도핑의 양은 정확하게 예측되는 것이 어려울 수 있다. 본 발명은 나노요소와 주변 매질사이의 인터페이스 또는 나노요소 내부의 헤테로 접합 인터페이스가 지금까지 나노요소의 전기적 특징을 결정하는데 있어서 구현되었던 것보다 더 강하고 더 중요한 역할을 할 수 있다는 사실을 인식한다.
국지적 표면 "트랩" 상태는 벌크 반도체의 표면에 존재하는 것으로 알려져 있다; 예로서 이것은 쇼트키(Schottky) 다이오드에서 보여진다. 이것은 표면 트랩 상태가 접합 물질 내에서 전도밴드 및 가전자대의 상대적 레벨을 정하게 되는 페르미 레벨 피닝(Fermi level pinning)으로 알려져 있는 것을 형성한다(예를 들어, "Defective Heterojunction Models", Freeouf J L, Woodall JM,: IBM Corp,; Surface Science, 1986, V 168, N1-3, P 518-530 참조).
본 발명은 격자 불일치에도 불구하고 III-V 반도체를 결합할 광범위의 가능성이 있는 1차원 나노요소에 대하여, 페르미 레벨 피닝이 캐리어 타입을 정하기 위해 반도체 합금 조성을 선택함으로써 pn접합을 형성하는 건설적인 방법이라는 것을 인식하였다. 그러한 장치에서 새로운 타입의 반도체 장치를 제조하기 위해 밴드갭이 설계될 수 있고, 캐리어 타입이 조절될 수 있다. 인터페이스에서 반도체 결정이 갑자기 멈추고 그리고 "밴드 굽어짐"이 인터페이스의 2개 부분에서 페르미 레벨을 동일하게 하기 위해 일어날 때, 표면 트랩 상태의 존재로부터 야기되는 페르미 레벨 피닝이 이러한 효과를 상쇄시켜 인터페이스를 가로지르는 전하 전달의 양을 감소시킨다.
본 발명은 또한 제1 반도체 결정 물질의 제1 단편(segment), 및 상기 제1 물질과 다른 제2 반도체결정 물질의 제2 단편을 포함하고, 그리고 그들 사이의 헤테로접합을 가짐으로써, 상기 제1 및 제2 물질이, 반대 전도도 타입의 전하 캐리어가 상기 헤테로접합의 인터페이스 반대 부분에서 제공되어 예정된 특성을 가진 pn접합이 형성되도록 선택되는 1차원 나노요소를 제공하며, 상기 특성은 적어도 부분적으로 페르미 레벨 피닝에 의해 정해진다.
본 발명은 또한 다음을 포함하는 pn접합을 형성하는 방법을 제공한다:
a. 제1 결정 물질의 제1 단편, 및 상기 제1 물질과 다른 제2 결정 물질의 제2 단편을 가지고 그리고 그들 사이의 헤테로접합을 포함하는 1차원 나노요소를 형성하고,
b. 상기 제1 및 제2 물질은, 헤테로 접합에서 반대 전도도 타입의 전하 캐리어를 제공하여 적어도 부분적으로 페르미 레벨 피닝에 의해 정해지는 예정된 특성을 가진 pn접합을 형성하도록 선택됨.
본 발명에 따르면, 전하 캐리어는 제1 및 제2 물질의 본질적인 성질에 의해 제공될 수 있다. III-V 물질에 있어서, 3원자 또는 4원자 물질의 화학정량적 조성은 요구되는 전도도 특성에 따라 선택될 수 있다.
본 발명이 III 족을 많이 포함하는 조건하에서, 특히 에피택시 방향으로 성장하는 (CBE 또는 MOCVD, 또는MOVPE) III-V 화합물에 적용될 수 있다는 것이 알려져있다. 이러한 조건하에서, 최대 외각의 원자표면층은 과도한 Ga 또는 In이온을 포함할 수 있으며, 이것은 추가 설명될 결함 상태를 형성하게 된다.
본 발명의 바람직한 실시형태는 첨부 도면을 참조하여 이하 기재할 것이다.
도 1은 기재된 실시형태를 만들기 위해 사용되는 CBE 장치의 개략도이다.
도 2는 에너지 밴드 다이어그램을 포함한, 본 발명의 제 1 실시형태 형성의 한 단계를 보여주는 개략단면도이다.
도 3a는 VLS 방법으로 제조된 나노위스커의 단면을 나타낸다.
도 3b는 본 발명에 따른 봉입물 또는 덮개(jacket)을 갖는 나노위스커의 단면을 나타낸다.
도 3c는 (111) 표면으로부터 연장되는 클래드 나노위스커의 배열을 나타낸다.
도 3d는 표면으로부터 분리된 나노위스커의 확대도를 나타낸다.
도 3e는 <111> 방향에서 성장하는 나노위스커의 특성인 6방정계 구조를 보이는 클래드 나노위스커의 단면도이다.
도 3f는 각각 GaAs 및 AlGaAs 물질을 나타내는, 약 1.5 및 1.8eV의 특징 피크를 보이는 발광 곡선이다.
도 4는 본 발명의 제 2 실시형태의 단면도이다.
도 5는 본 발명의 제 3 실시형태의 개략단면도이다.
도 6은 본 발명의 제 4 실시형태의 개략단면도이다.
도 7은 본 발명의 제 5 실시형태의 개략단면도이다.
도 8은 본 발명의 제 6 실시형태의 개략단면도이다.
도 9는 다수의 반도체 물질의 표면 상태(state) 및 밴드의 에너지 레벨을 나타내는 그래프이다.
도 10은 도 7 및 도 8의 도핑된 나노위스커의 개략적인 에너지 레벨 다이어그램이다.
기재하는 실시형태는 모두, 바람직하게는, 그 내용이 본 명세서에 참조 병합되어 있고, 공동계류중이며, 2003년 7월 7일자로 출원된 미국 특허출원 제 10/613,071호에 기재된 화학적 빔 에피택시 방법(CBE)에 따라, 나노위스커와 함께 형성된다.
상기된 바와 같이, 이하 본 발명의 상세한 설명에서, "나노설계된 구조체(nanoengineered structures)"라는 용어는, 예를 들어 상기된 바와 같은 치수를 갖는 요소, 부분 등의 구조체, 즉 적어도 2개의 치수가 약 1 마이크로미터 미만인 구조체를 포함하는 구조체를 의미한다. 이러한 구조체는 본 명세서에서 "나노요소" 또는 나노구조체, 및/또는 이의 일반적으로 신장된 형태로 인해, "나노위스커" 또는 "나노와이어"라고 한다.
화학적 빔 에피택시(CBE)는 분자 빔 에피택시(MBE)와 같은 빔 에피택셜 기술과, 금속 유기 화학 기상 증착(Metal Organic Chemical Vapor Deposition: MOCVD)에 유사한 화학적 소스(chemical source)들의 사용을 결합시킨다. MOCVD 또는 관련된 레이저 침식(laser ablation) 기술들에서, 리액터 내부의 압력은 통상적으로 10mbar 보다 높고 가스 반응체(gaseous reactant)들은 점성이 있는데, 이는 상기 반응체들이 흐름(flow)에 대해 상대적으로 높은 저항성을 가진다는 의미이다. 화학제들은 확산(diffusion)에 의하여 기판 표면에 도달한다. CBE는 압력을 10-4 mbar 미만으로 감소시키고 그리고 이어서 확산제(diffusants)들의 평균 자유 경로는 소스 유입구(source inlet) 및 기판 사이의 거리보다 더 길게 된다. 이송(transport)은 충돌이 없게 되고 분자 빔의 형태로 발생된다. CBE 시스템내의 가스 확산의 배제(exclusion)는 기판 표면에서의 흐름에서의 빠른 반응을 의미하며, 이는 자동적으로 갑작스러운 인터페이스(abrupt interface)들을 성장시키는 것을 가능하게 한다.
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도 1에 도시된 CBE 장치는, 히터(106)에 연결된 금속 샘플 홀더(104)상에 샘플(102)이 장착된 HUV 성장 챔버(100)로 구성된다. 챔버 주위에는 저온시라우드(cryoshroud)라 일컬어지는 액체 질소로 충전된 링(108)이 존재한다. 저온시라우드는 기판 표면으로부터 탈착(desorb)되거나 또는 충돌(impinge)하지 않는 종(species)을 펌핑(pump away)한다. 이는 성장하는 기판층의 오염을 방지하고 메모리 효과(memory effect)를 감소시킨다. 진공 펌프들(110)이 제공된다.
CBE를 위한 소스들(112)은 액상(liquid phase)이고, 챔버와 비교하여 과압력(overpressure)을 갖는 보틀(bottle)들에 담긴다. 상기 소스들은 일반적으로 다음과 같다: TMGa, TEGa, TMIn, TBAs 및 TBP. 상기 보틀들은 항온조에 저장되고, 액체 소스의 온도를 제어함으로써 그 액체 위의 증기의 부분압이 조절된다. 상기 증기는, 이어서 성장 챔버 바로 앞의 파이프의 단부에서, 소스 인젝터(116)로의 파이프 컴플렉스(pipe complex)(114)를 통해 챔버 내로 공급된다. 상기 소스 인젝터는 성장 챔버(100) 안으로의 가스 소스들의 주입(injection)을 책임지며, 안정하고 균일한 세기를 갖는 분자 빔의 생성을 책임진다. 금속 유기 화합물들인 TMIn(트리메틸인듐), TMGa(트리메틸갈륨) 또는 TEGa(트리에틸갈륨)으로부터의 Ⅲ-물질(Ⅲ-material)이 성장 종들(growth species)의 응결(condensation)을 방지하기 위한 저온도 인젝터들에 의하여 주입될 것이다. 이들은 기판 표면에서 분해(decompose)될 것이다. 금속 유기 화합물들인 TBAs(3차부틸아신(tertiarybutylarsine)) 또는 TBP(3차부틸포스핀(tertiarybutylphosphine))에 의하여 Ⅴ-물질이 제공된다. Ⅲ-물질의 분해와는 반대로, Ⅴ-물질은, 고온에서의 인젝터들(116)내의 성장 챔버(100) 안으로 주입되기 이전에 분해된다. 이들 인젝터들(116)은 크래킹 셀(cracking cell)이라 불리며 온도들은 약 900℃로 유지된다. 소스 빔은 가열된 기판 표면상에 직접 충돌한다. 분자는 기판 표면으로부터 충분한 열에너지를 얻어 모든 이의 세 알킬 라디칼로 해리(dissociate)되고 상기 표면상에 Ⅲ족 원소의 원자(elemental group Ⅲ atom)가 남게 하거나, 또는 분자는 해리되지 않거나 부분적으로 해리된 형태로 탈착된다. 이러한 처리들 중에서 어떠한 처리가 우세한지는 기판의 온도 및 분자들이 기판에 도달하는 속도에 따라 결정된다. 보다 높은 온도에서는, 성장 속도는 공급에 의하여 제한될 것이고, 보다 낮은 온도에서는 부위(site)를 차단하는 알킬 탈착에 의하여 제한될 것이다.
이 화학적 빔 에피택시 방법에 의하면 나노위스커 내의 헤테로접합들의 형성이 허용되며, 이는 몇몇의 원자 층에 걸쳐 하나의 물질로부터 다른 물질로의 신속한 전이(rapid transition)가 존재한다는 의미에서 갑작스럽다(abrupt).
도 2를 참조하여, Ⅲ-Ⅴ 기판(4), 예를 들어 비화갈륨(gallium arsenide) 기 판 상에 금 에어로졸 입자(2)를 위치시킴으로써 본 발명의 제 1 실시형태가 형성된다. 적당한 온도 및 압력 조건으로, 상기된 장치를 사용하여, 통상적인 VLS 방법, 예를 들어 화학적 빔 에피택셜 방법으로 유기 물질 TMIn 및 TBAs를 주입함으로써, 또는 금속 유기 기 상 에피택시(metal organic vapor phase epitaxy)(MOVPE) 등으로, 비화인듐의 나노위스커가 성장된다. 인듐 및 비화물 이온은 금 입자(2) 내에 흡수되고, 과포화 조건으로 인해 비화인듐의 고체 필러(pillar)(6)가 형성된다.
일단 비화인듐 위스커가 성장되었으면, 나노위스커(6) 주위에 동축(coaxial) 덮개 또는 포위 층(8)을 형성시키기 위해, 다른 물질 TEGa 및 TBP가 사용된다. 층(8)은, CBE에 의해; 도 1의 장치를 사용하여 형성될 수 있으며, 온도(106) 및/또는 압력(112) 조건이 변화되어, VLS 메커니즘에 의한 성장이 저해되고, 대신 벌크 성장이 지지된다. 선택적으로, 금 용융 입자(2)가 기계적으로 제거되어, GaP의 연이은 성장이 벌크 형태로 일어날 수 있다.
얻어지는 에너지 레벨 밴드갭 다이어그램에 따르면, 인화갈륨에 대하여 2.3EV의 에너지 갭이 전도 밴드를 분리하는 반면, 중앙의 비화인듐 위스커에 대해서는 밴드갭이 0.3EV이다.
덮개 또는 쉘(shell) 물질(이 경우 GaP)은 이어서, 예를 들어 증기상으로 도핑되어, 텔루르와 같은 도너(donor) 도펀트를 함유하게 될 GaP 덮개 주변의 시스(sheath)가 얻어질 수 있다.
텔루르의 대체물로서, GaP에 대하여 일반적으로 사용되는 임의의 도너 도펀트 물질, 예를 들어 Si, Sn, Te, Se, S 등을 사용할 수 있으며, 예를 들어 문헌 (CRC The Handbook of Chemistry and Physics, Semiconductor Properties)을 참조한다. 선택적으로, 억셉터-도핑된 덮개(acceptor-doped jacket) 또는 쉘이 요구되는 경우, 적당한 억셉터 물질, 예를 들어 Zn, Fe, Mg, Be, Cd 등을 넣을 수 있다.
InAs/Gap의 대체물로서, 밴드갭이 에너지적으로 유리한 조건을 제공하는, 물질들의 임의의 다른 조합물을 사용할 수 있다-포위층(surrounding layer)의 밴드갭은 나노위스커의 밴드갭보다 넓어야 한다; 따라서, InAs의 위스커에 대해서는, GaAs, GaP 또는 InP의 도포(covering) 물질을 사용할 수 있다-예를 들어 문헌(CRC The Handbook of Chemistry and Physics, Semiconductor Properties)을 참조한다.
텔루르 이온으로 도핑하면, 인화갈륨층(8) 내에 전하 캐리어 전자를 해방시키는(liberate) 효과가 있다. 이들 전자는 선택적으로 중앙의 나노위스커 속으로 이동하며, 여기서 에너지 상태(전도 밴드/가전자대 레벨)가, 전자들이 에너지적으로 유리한 조건에 있는지를 결정한다. 이 이론은 본래, WO 02/1438에 기재된 바와 같은 평면(planar) 기술에 사용된 기술인 모듈레이션 도핑 이론이다.
따라서, 이를 통해 원하는 전기 전도도를 갖는 나노위스커가 형성된다. 나노위스커는 또한, 격자 구조를 변형시키는 결정 격자 내 도펀트 이온이 없으므로, 높은 이동도(mobility)를 갖는다.
도 3a 내지 3f을 참조하여, 본 발명의 제 1 실시형태의 특정 실시예가 도시된다. (111) 표면을 갖는 GaAs 기판으로부터의 에피택셜 공정에 의해, 금 촉매 입자로부터 비화갈륨의 나노위스커(6)가 성장되었다. 이어서 온도를 바꾸고 As-함유 가스의 가스 압력을 변경함으로써 성장 조건을 변화시켜, 촉매작용 성장이라기보다는 벌크 성장으로, GaAs 나노위스커의 측면을 따라 AlGaAs의 물질을 에피택셜적으로 성장시킨다. 도 3b 및 3c에 도시된 바와 같은 결과물은, 초 형태의 원통형이며, GaAs(20)의 내부 코어(6)는 직경 20 나노미터이고, AlGaAs의 외부 클래딩(8)은 직경 100 내지 5000 나노미터이다.
도 3c는 (111) 표면으로부터 연장되는 이러한 클래드 나노위스커의 배열을 도시한다.
도 3d는 표면으로부터 분리된 나노위스커의 확대도를 도시한다.
도 3e는 <111> 방향으로 성장하는 나노위스커의 특징인 6방정계 구조를 나타내는 클래드 나노위스커의 단면도이다.
도 3f는, 각각 GaAs 및 AlGaAs 물질을 나타내는 약 1.5 및 1.8eV에서의 특징적인 피크를 보여주는 발광(lumisescence) 곡선이다. 중간의 언덕은 공간적으로 간접적인 전이에 기인하는 것으로 생각된다.
도 4를 참조하여, 본발명의 제 2 실시형태가 도시된다. 도 2에서와 유사한 부분에 대해서는 동일한 참조 번호로 나타낸다. 구조체는, 촉매 입자(2)로부터 형성된, GaAs 물질(6)의 내부 나노위스커를 포함하여 형성된다. 위스커는, AlGaAs의 동축 덮개(8)로 둘러싸여있다. 이어서, 제 1 및 제 2 층(20, 22)이 제공되는데, 기판(4) 표면 상에 스피닝된(spun) 폴리머 또는 유리 물질로 되어 있다. 층(20)은 n 타입 도펀트 이온(24)을 포함하고, 층(22)은 p 타입 도펀트 이온(26)을 포함한다. 신속한 열 어닐링 단계는, 도펀트 이온(24,26)이 동축 덮개(8)의 대응 영역(28,30)으로 이동하는 것을 보장한다. 어닐링 단계는, 나노위스커(6) 내에 감지할 수 있을 정도로 확산되지 않도록 조절된다.
그 결과, 영역(28,30) 내 도펀트 이온은, 반대 전도도 타입(opposite conductivity type)의 모듈레이션 도핑에 의해, 나노위스커(6) 내 대응 영역(32,34)을 형성한다. 안정한 공간 전하 영역인 이들 영역은, 반대 전도도 타입의 반도체 물질들 간의 pn 접합(junction)의 고갈 영역(depletion region)과 유사한 자유 캐리어 고갈 영역(36)을 형성한다.
영역(28, 30) 내 도펀트 농도 레벨은, 고도 축퇴성(degenerative) 도핑과, 이에 따라 나노위스커의 단편(32,34)의 헤비(heavy) 모듈레이션 도핑이 얻어지도록 할 수 있다. 이러한 헤비 모듈레이션 도핑은, 영역들 간의 대응하는 터널링(tunnelling) 및 관련있는 부 저항성(negative resistance) 효과와 함께, 에사키 또는 터널 다이오드에 존재하는 것과 유사한 조건을 형성할 수 있다.
도 5를 참조하여, 본 발명의 제 3 실시형태가 도시되며, 도 2에서와 유사한 부분은 동일한 참조 번호로 나타낸다. 따라서, 비화인듐 나노위스커(6)는 금 촉매 입자(2)를 사용하는 화학적 빔 에피택시에 의해 비화갈륨 기판(4) 상에 성장된다.
나노위스커 형성 후, 폴리머 물질의 제 1 층(50)이 기판(4) 상에 증발되거나(바람직함) 스피닝된다. 탄소 또는 실리콘 계 폴리머로 형성된 광범위한 유전성 물질이 시판되며, 이중 일부는 도핑되고 정의된 전기 전도도 특성을 갖는다. 폴리머 물질은, 그 내부에, 원하는 타입의 도펀트 이온을 원하는 농도로 포함하였다. 보여지는 바와 같이, 층(50)은 나노위스커의 최상부 쪽으로 연장된다. 층(50)의 깊이는, 폴리머 증발로 매우 정확하게 결정될 수 있다.
이어서 전체 구조체는 신속하게 열 어닐링된다. 이를 통해, 폴리머 물질 층(50) 내 도펀트 이온이 나노위스커 영역(54) 내로 확산되어, 영역(54)의 도핑 조절이 가능하다. 어닐링 단계의 온도는 사용 물질에 따라 결정된다.
따라서, 원하는 정도의 전도도를 갖는 나노위스커, 전도도를 고도로 조절하는 도핑 방법이 제공된다.
도 6을 참조하여, 본 발명의 제 4 실시형태가 도시되며, 도 2에서와 유사한 부분은 동일한 참조 번호로 나타낸다. 따라서, 비화인듐 나노위스커(6)는 금 촉매 입자(2)를 사용하는 화학적 빔 에피택시에 의해 비화갈륨 기판(4) 상에 성장된다.
나노위스커 형성 후, 폴리머 물질의 제 1 층(60)이 기판(4) 상에 증발되거나(바람직함) 스피닝된다. 탄소 또는 실리콘계 폴리머로 형성된 광범위한 유전성 물질이 시판되며, 이중 일부는 도핑되고, 정의된 전기 전도도 특성을 갖는다. 폴리머 물질은, 그 내부에, 원하는 타입의 도펀트 이온을 원하는 농도로 포함하였다. 보여지는 바와 같이, 층(60)은 나노위스커의 길이를 따라 거의 중간까지 연장된다. 따라서, 2 마이크로미터 길이인 나노위스커에 대하여, 층(60)의 깊이는 1 마이크로미터이다. 깊이는 폴리머 증발로 매우 정확하게 결정될 수 있다.
제 1 층과 동일한 타입이지만, 반대 전도도 타입의 도펀트 물질을 갖는 폴리머 물질의 제 2 층(62)은, 층(60) 상으로 증발되며, 나노위스커의 최상부까지, 금 입자(2)와 대략 동일한 높이까지 연장된다.
이어서, 전체 구조체는 신속하게 열 어닐링된다. 이를 통해, 폴리머 물질 층(60) 내 도펀트 이온이 인접한 나노위스커 영역(64)으로 확산되어, 영역(64)의 도핑 조절이 가능하다. 또한, 폴리머 물질 층(62) 내 도펀트 이온은 인접한 나노위스커 영역(66)으로 확산되어, 영역(66)의 도핑이 조절된다. 어닐링 단계의 온도는 사용 물질에 따라 결정된다.
따라서, 위스커(6)의 영역(64)는 예를 들어 음전하 캐리어를 포함할 수 있는 반면, 층(62)로부터의 양 전하 캐리어는 위스커(6)의 영역(66)에 포함된다. 이는, 두 영역(64,66) 사이에 pn 접합(68)를 효과적으로 형성한다.
접합(68)은 나노위스커 내에 뚜렷하게 정의될 수 있다. 도펀트 물질 타입에 대하여, 임의의 일반적으로 사용되는 물질을 사용할 수 있다. 예를 들어 문헌(CRC The Handbook of Chemistry and Physics, Semiconductor Properties)을 참조한다.
셋 이상의 폴리머 층을 각각 적합한 도펀트 물질을 사용하여 증착시킬(deposit) 수 있다. 이를 통해, 위스커 내에 다수의 pn 접합을 형성시킬 수 있다.
도 7 내지 10을 참조하여, 본 발명의 제 5 및 제 6 실시형태가 도시된다. 도 7에서, 나노위스커는 기판(70)으로부터 똑바로 서 있고, 금 촉매입자(72)를 이의 최상부에 가지며, 물질(74), 바람직하게는 GaAs, InAs, InP와 같은 Ⅲ-Ⅴ 화합물로 구성되는 것으로 나타난다. 나노위스커는 (110) 표면으로 정의되는 이의 측면을 갖는다. 위스커는 상기된 바와 같은 CBE 법으로 형성된다. 나노위스커는 첫번째의 경우와 상이하지만 바람직하게는 또한 GaAs, InAs, InP와 같은 Ⅲ-Ⅴ 화합물인 제 2 물질의 포위층(76) 중에 임베드되어 있다(embeded). 영역(74)의 물질은 비화갈륨이 될 수 있는 반면, 영역(76)의 물질은 비화인듐이 될 수 있다. 물질 영역(76)은 CBE에 의해 또한 성장되며, 온도 및/또는 압력 조건은 VLS 성장보다는 벌크 성장을 지지하도록 조절된다.
바람직하게는, Ⅲ-Ⅴ 화합물의 나노위스커는 Ⅲ족 풍부 성장 조건(In, Ga, Al, B) 하에 성장된다, 즉 예를 들어 Ga를 포함하는 위스커의 CBE 성장을 위해 과량의 TEGa가 사용된다. 이를 통해, 나노위스커의 최외곽 표면은 약간 과량의 III 족 화합물 Ga를 가지고, 따라서 본질적으로 p-타입인 것이 보장된다. 임베딩(embedding) 층(76)은 InP이며, 임베딩층은 또한 약간 과량의 In을 보장하도록, III 족 풍부 조건 하에 성장된다. 나노위스커의 최외곽 표면은 (110) 표면이다.
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따라서, GaAs(본질적으로 p-타입)를 InP(본질적으로 n-타입)와 결합시켜 pn-접합이 얻어진다. 또다른 실시예는 InAs이며, 이는 거의 본질적으로 축퇴성 n-타입이다.
설명으로서, 반도체의 자유 표면에서, 특히 전하 불균형으로부터, 자유 에너지를 최소화하기 위하여, 표면 이완(relaxation) 및 표면 재구성이 일어날 수 있다는 것은 잘 이해된다. 표면 재구성은 결정 격자의 재배열을 포함할 수 있다; 이는 특히 GaAs(111) 표면에 대해서 그러하다. 또한, 표면 트랩 상태(state)가 벌크 밴드 갭 안에 형성되고, 이는 표면의 전하 균형을 강하게 변형시킨다. 이는, 공지된 방법으로, 표면 근처 밴드 구조를 변형시킨다. 밴드 가장자리는 위쪽으로 굽어져(bend), 표면 상태가 페르미 레벨을 가로질러 비워지기 시작하고, 표면 전하 밀도를 감소시킨다. 여기서 이동(mobile) 캐리어가 고갈되었으므로, 밴드가 굽어진 영역을 고갈 영역이라고 한다. 반도체 표면의 표면 상태 밀도가 높은 값을 가지는 경우, 밴드 밴딩은 포화될 것이다. 이 시점에서, 페르미 레벨은 표면 상태에 의해 피닝된다고(pinned) 한다.
이 실시형태에서, 나노위스커가 III족 풍부 조건 하에 성장되므로, 표면 재구성은, 이들 과도한 III 족 원자로부터, 깊은-레벨 형 결함을 형성하며, 이의 에너지 위치는 반도체의 밴드 가장자리가 아닌 진공 레벨과 관련있다(이는 벌크 III-V 반도체 내 다른 깊은 레벨 불순물의 상태에 대응한다).
도 9를 참조하여, 이는 III 족 풍부 상태 하에 성장된 III-V 화합물 범위의 밴드 갭을 보여주며, 표면 트랩 상태는 밴드 갭 내에서 십자가로 지시된다. 모든 화합물에 대하여, 트랩 상태의 에너지 레벨은 진공 레벨에 대해 거의 동등하다는 것이 주목될 것이다. 이는, 두 이러한 물질들 간의 인터페이스에서 페르미 레벨 피닝에 의해 pn 접합이 간단히 형성될 수 있다는 것을 의미한다.
따라서, 이 상태는, GaAs 위스커의 표면이 p-타입인 반면, InP 위스커의 표면이 n-타입이 되도록 한다. 또한 위스커를 둘러싸고 임베딩하는 층(76)의 표면은 유사한 고려사항에 의해 지배되는 전도도를 가질 것이다. 따라서 페르미 레벨 피닝은, 포위 InP 층의 표면이 n-타입인 것을 보장한다; 그러나 위스커가 GaAs이면, 페르미 레벨 피닝 효과에 의해 pn 접합이 형성된다. 이 상태가 도 10에 도시되며, GaAs 및 InP의 밴드 갭의 상대 레벨은, 표면 트랩 상태로부터 일어나는, 페르미 레벨 피닝에 의해 결정된다.
대안으로, 위스커 및 포위 층이 MOVPE에 의해 성장되는 경우, MOVPE 공정은, 성장의 III 족 풍부 조건을 주도록, 튜닝되어야 한다.
도 8에 도시된 바와 같은 다른 실시형태에서, 인화인듐 단편(84) 및 비화갈륨 단편(86) 간의 나노위스커(82) 내 헤테로접합(88)은, (001) 또는 (100) 결정 면을 따라 pn 접합의 특성을 보였다. 이는, GaAs가 본질적으로 p-타입인 반면 인화인듐은 본질적으로 n-타입이기 때문이다. 위스커의 측면 마면(facets)은, 각각 p-타입 또는 n-타입 반도체 물질의 특성인 표면 페르미 레벨(피닝된 페르미 레벨)을 확립하는 많은 표면 상태를 갖는 (111) 면이다. 직경 약 100nm 이하인 나노위스커에 대해서는, 위스커의 내부 내 밴드 굽어짐을 벌크 반도체의 레벨 특성으로 허용하기에 불충분한 직경 거리이다. 결과적으로, 단편(82,84) 각각의 전도도 타입은, 각 단편의 측면 마면 상의 표면 상태에 의해 형성되는 페르미-레벨 피닝에 의해 결정된다. 따라서, 헤테로접합(88)은 나노위스커의 비화갈륨 단편(86) 및 인화인듐 단편(84) 간의 pn 접합이 된다.
숙련된 작업자는 물론, 상기 실시형태가 본 발명을 설명하는 것이며 제한하는 것이 아님을 알 것이다.

Claims (35)

  1. 구조체에 있어서,
    제 1 반도체 물질의 나노위스커, 및
    상기 나노위스커를 그 길이의 적어도 일부를 따라 둘러싸고 그리고 접촉하는 1 이상의 제 2 반도체 물질의 봉입물을 포함하며,
    상기 나노위스커와 상기 봉입물 사이에 pn 접합을 생성하기 위하여, 상기 제 1 및 제 2 반도체 물질들은 상이하고, 반대 전도도 타입의 전하 캐리어들을 제공하고,
    상기 봉입물은 벌크-성장된 임베딩 층인 구조체.
  2. 제 1 항에 있어서,
    상기 나노위스커는 기판으로부터 직립하는 구조체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 나노위스커는 적어도 상기 나노위스커의 표면에서 본질적으로 제 1 전도도 타입인 구조체.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 물질은 제 1 밴드갭을 갖는 Ⅲ-Ⅴ 화합물이고, 상기 제 2 반도체 물질은 상기 제 1 밴드갭과 상이한 제 2 밴드갭을 갖는 Ⅲ-Ⅴ 화합물인 구조체.
  5. 제 1 항에 있어서,
    상기 봉입물은 상기 나노위스커로부터 벌크-성장된 동축 덮개인 구조체.
  6. 나노위스커, 및 상기 나노위스커를 그 길이의 적어도 일부를 따라 둘러싸고 그리고 접촉하는 봉입물을 포함하는 구조체를 형성하는 방법에 있어서,
    상기 방법은:
    - 촉매 성장에 의해, 제 1 전도도 타입을 갖는 제 1 반도체 물질의 상기 나노위스커를 형성하는 단계; 및
    - 벌크 성장에 의해, 상기 나노위스커 상에 상기 제 1 전도도 타입과 반대되는 제 2 전도도 타입을 갖는 제 2 반도체 물질의 상기 봉입물을 성장시키는 단계;
    를 포함하고,
    상기 나노위스커의 상기 제 1 반도체 물질과 상기 봉입물의 상기 제 2 반도체 물질 사이에 pn 접합이 형성되는 구조체를 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 봉입물을 성장시키는 단계는 벌크-성장을 지지하도록 성장 조건들을 조절하는 단계를 포함하는 구조체를 형성하는 방법.
  8. 제 6 항에 있어서,
    상기 봉입물을 성장시키는 단계는 상기 봉입물을 성장시키는 단계 이전에 상기 나노위스커 상에 촉매 입자를 제거하는 단계를 포함하는 구조체를 형성하는 방법.
  9. 제 6 항에 있어서,
    상기 나노위스커는 화학적 빔 에피택시(Chemical Beam Epitaxy)에 의해 성장되는 구조체를 형성하는 방법.
  10. 제 6 항에 있어서,
    상기 나노위스커는 상기 나노위스커의 표면에 과량의 Ⅲ족 원자들을 생성하기 위한, Ⅲ족-풍부 조건 하에서 성장된 Ⅲ-Ⅴ 화합물인 구조체를 포함하는 방법.
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EP1634334A1 (en) * 2003-04-04 2006-03-15 Startskottet 22286 AB Nanowhiskers with pn junctions and methods of fabricating thereof
US7662706B2 (en) * 2003-11-26 2010-02-16 Qunano Ab Nanostructures formed of branched nanowhiskers and methods of producing the same
KR100601949B1 (ko) * 2004-04-07 2006-07-14 삼성전자주식회사 나노와이어 발광소자
KR100552707B1 (ko) * 2004-04-07 2006-02-20 삼성전자주식회사 나노와이어 발광소자 및 그 제조방법
KR100624419B1 (ko) * 2004-04-07 2006-09-19 삼성전자주식회사 나노와이어 발광소자 및 그 제조방법
GB0413310D0 (en) 2004-06-15 2004-07-14 Koninkl Philips Electronics Nv Nanowire semiconductor device
EP1766108A1 (en) * 2004-06-25 2007-03-28 Btg International Limited Formation of nanowhiskers on a substrate of dissimilar material
US7307271B2 (en) * 2004-11-05 2007-12-11 Hewlett-Packard Development Company, L.P. Nanowire interconnection and nano-scale device applications
US7400665B2 (en) * 2004-11-05 2008-07-15 Hewlett-Packard Developement Company, L.P. Nano-VCSEL device and fabrication thereof using nano-colonnades
US7305161B2 (en) * 2005-02-25 2007-12-04 Board Of Regents, The University Of Texas System Encapsulated photonic crystal structures
EP1696473A3 (en) * 2005-02-25 2009-06-10 Samsung Electronics Co.,Ltd. Silicon nano wires, semiconductor device including the same, and method of manufacturing the silicon nano wires
KR100677771B1 (ko) * 2005-03-31 2007-02-02 주식회사 하이닉스반도체 무촉매층으로 성장시킨 나노튜브를 갖는 캐패시터 및 그의제조 방법
KR101186683B1 (ko) * 2005-06-25 2012-09-28 서울옵토디바이스주식회사 질화물 양자웰을 갖는 나노 구조체 및 그것을 채택한발광다이오드
KR101106913B1 (ko) * 2005-11-18 2012-01-25 엔엑스피 비 브이 트랜지스터
FR2897195B1 (fr) * 2006-02-09 2008-05-02 Commissariat Energie Atomique Semi-conducteur ferromagnetique, son procede de fabrication, composants l'incorporant et utilisations de ce semi-conducteur s'y rapportant.
JP4635897B2 (ja) * 2006-02-15 2011-02-23 株式会社東芝 半導体装置及びその製造方法
US7826336B2 (en) * 2006-02-23 2010-11-02 Qunano Ab Data storage nanostructures
US20080008844A1 (en) * 2006-06-05 2008-01-10 Martin Bettge Method for growing arrays of aligned nanostructures on surfaces
FR2904146B1 (fr) * 2006-07-20 2008-10-17 Commissariat Energie Atomique Procede de fabrication d'une nanostructure a base de nanofils interconnectes,nanostructure et utilisation comme convertisseur thermoelectrique
US8178403B2 (en) * 2006-09-18 2012-05-15 Qunano Ab Method of producing precision vertical and horizontal layers in a vertical semiconductor structure
EP2064744A2 (en) * 2006-09-19 2009-06-03 QuNano AB Assembly of nanoscaled field effect transistors
WO2008079077A2 (en) * 2006-12-22 2008-07-03 Qunano Ab Nanoelectronic structure and method of producing such
US8227817B2 (en) * 2006-12-22 2012-07-24 Qunano Ab Elevated LED
US8183587B2 (en) * 2006-12-22 2012-05-22 Qunano Ab LED with upstanding nanowire structure and method of producing such
CN101669219B (zh) * 2006-12-22 2011-10-05 昆南诺股份有限公司 带有直立式纳米线结构的led及其制作方法
US8049203B2 (en) * 2006-12-22 2011-11-01 Qunano Ab Nanoelectronic structure and method of producing such
US20080157354A1 (en) * 2007-01-03 2008-07-03 Sharp Laboratories Of America, Inc. Multiple stacked nanostructure arrays and methods for making the same
US20080315430A1 (en) * 2007-06-22 2008-12-25 Qimonda Ag Nanowire vias
JP5096824B2 (ja) * 2007-07-24 2012-12-12 日本電信電話株式会社 ナノ構造およびナノ構造の作製方法
EP2058908A1 (en) 2007-10-22 2009-05-13 Commissariat A L'energie Atomique Structure for an optoelectronical device including micropillar like semi-conductors and corresponding processes.
FR2922685B1 (fr) * 2007-10-22 2011-02-25 Commissariat Energie Atomique Dispositif optoelectronique a base de nanofils et procedes correspondants
US7915146B2 (en) * 2007-10-23 2011-03-29 International Business Machines Corporation Controlled doping of semiconductor nanowires
KR20090041765A (ko) * 2007-10-24 2009-04-29 삼성모바일디스플레이주식회사 탄소나노튜브 및 그 형성 방법, 하이브리드 구조 및 그형성 방법 및 발광 디바이스
EP2200934A4 (en) 2007-10-26 2012-10-17 Qunano Ab GROWTH OF NANOWILS ON DISSIMILAR MATERIAL
US7947580B2 (en) * 2007-12-11 2011-05-24 International Business Machines Corporation Hybrid semiconductor structure
US8148800B2 (en) * 2008-01-11 2012-04-03 Hewlett-Packard Development Company, L.P. Nanowire-based semiconductor device and method employing removal of residual carriers
TWI437106B (zh) * 2008-12-03 2014-05-11 Tatung Co 磁性奈米一維金屬線及其製作方法
FR2941325B1 (fr) 2009-01-22 2011-04-22 Commissariat Energie Atomique Procede de realisation d'une homojonction pn dans une nanostructure
CN102369610A (zh) * 2009-01-29 2012-03-07 惠普开发有限公司 半导体异质结构热电器件
US8389388B2 (en) 2009-04-30 2013-03-05 Hewlett-Packard Development Company, L.P. Photonic device and method of making the same
US8211735B2 (en) * 2009-06-08 2012-07-03 International Business Machines Corporation Nano/microwire solar cell fabricated by nano/microsphere lithography
WO2011049529A1 (en) * 2009-10-22 2011-04-28 Sol Voltaics Ab Nanowire tunnel diode and method for making the same
US9112085B2 (en) * 2009-11-30 2015-08-18 The Royal Institution For The Advancement Of Learning/Mcgill University High efficiency broadband semiconductor nanowire devices
US8563395B2 (en) * 2009-11-30 2013-10-22 The Royal Institute For The Advancement Of Learning/Mcgill University Method of growing uniform semiconductor nanowires without foreign metal catalyst and devices thereof
WO2011067872A1 (ja) 2009-12-01 2011-06-09 国立大学法人北海道大学 発光素子およびその製造方法
JP5464458B2 (ja) 2010-02-25 2014-04-09 国立大学法人北海道大学 半導体装置及び半導体装置の製造方法
EP2754176A4 (en) * 2011-09-08 2015-04-15 Univ California SENSOR FOR DETECTING LOW NOISE IN LIQUIDS
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
FR2997557B1 (fr) 2012-10-26 2016-01-01 Commissariat Energie Atomique Dispositif electronique a nanofil(s) muni d'une couche tampon en metal de transition, procede de croissance d'au moins un nanofil, et procede de fabrication d'un dispositif
FR2997420B1 (fr) * 2012-10-26 2017-02-24 Commissariat Energie Atomique Procede de croissance d'au moins un nanofil a partir d'une couche d'un metal de transition nitrure obtenue en deux etapes
US10828400B2 (en) 2014-06-10 2020-11-10 The Research Foundation For The State University Of New York Low temperature, nanostructured ceramic coatings
DE102017002935A1 (de) * 2017-03-24 2018-09-27 3-5 Power Electronics GmbH III-V-Halbleiterdiode
JP6954562B2 (ja) * 2017-09-15 2021-10-27 セイコーエプソン株式会社 発光装置およびその製造方法、ならびにプロジェクター
KR20240046921A (ko) * 2018-04-22 2024-04-11 에피노바테크 에이비 강화 박막 필름 장치
EP3907877A1 (en) 2020-05-07 2021-11-10 Epinovatech AB Induction machine

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175408A1 (en) * 2001-03-30 2002-11-28 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2658839B1 (fr) 1990-02-23 1997-06-20 Thomson Csf Procede de croissance controlee de cristaux aciculaires et application a la realisation de microcathodes a pointes.
US5362972A (en) 1990-04-20 1994-11-08 Hitachi, Ltd. Semiconductor device using whiskers
US5332910A (en) 1991-03-22 1994-07-26 Hitachi, Ltd. Semiconductor optical device with nanowhiskers
US5196396A (en) 1991-07-16 1993-03-23 The President And Fellows Of Harvard College Method of making a superconducting fullerene composition by reacting a fullerene with an alloy containing alkali metal
JP2697474B2 (ja) * 1992-04-30 1998-01-14 松下電器産業株式会社 微細構造の製造方法
JP2821061B2 (ja) 1992-05-22 1998-11-05 電気化学工業株式会社 単結晶の製造方法
US5252835A (en) 1992-07-17 1993-10-12 President And Trustees Of Harvard College Machining oxide thin-films with an atomic force microscope: pattern and object formation on the nanometer scale
JPH06244457A (ja) * 1993-02-16 1994-09-02 Nisshin Steel Co Ltd 発光ダイオードの製造方法
AU8070294A (en) 1993-07-15 1995-02-13 President And Fellows Of Harvard College Extended nitride material comprising beta -c3n4
IT231978Y1 (it) * 1993-09-27 1999-08-10 Albatros System Spa Raccordo idraulico per vasca da bagno, o simile
US6190634B1 (en) 1995-06-07 2001-02-20 President And Fellows Of Harvard College Carbide nanomaterials
US6307241B1 (en) 1995-06-07 2001-10-23 The Regents Of The Unversity Of California Integrable ferromagnets for high density storage
US6036774A (en) 1996-02-26 2000-03-14 President And Fellows Of Harvard College Method of producing metal oxide nanorods
US5897945A (en) * 1996-02-26 1999-04-27 President And Fellows Of Harvard College Metal oxide nanorods
JPH10106960A (ja) 1996-09-25 1998-04-24 Sony Corp 量子細線の製造方法
JPH10112543A (ja) * 1996-10-04 1998-04-28 Oki Electric Ind Co Ltd 半導体素子および半導体素子の製造方法
US5976957A (en) 1996-10-28 1999-11-02 Sony Corporation Method of making silicon quantum wires on a substrate
IL119719A0 (en) * 1996-11-29 1997-02-18 Yeda Res & Dev Inorganic fullerene-like structures of metal chalcogenides
US5997832A (en) 1997-03-07 1999-12-07 President And Fellows Of Harvard College Preparation of carbide nanorods
KR100223807B1 (ko) * 1997-06-04 1999-10-15 구본준 반도체 소자의 제조방법
US6159742A (en) 1998-06-05 2000-12-12 President And Fellows Of Harvard College Nanometer-scale microscopy probes
JP4362874B2 (ja) 1998-08-24 2009-11-11 ソニー株式会社 量子構造体を有する半導体素子とその製造方法
US7030408B1 (en) 1999-03-29 2006-04-18 Hewlett-Packard Development Company, L.P. Molecular wire transistor (MWT)
EP1194960B1 (en) 1999-07-02 2010-09-15 President and Fellows of Harvard College Nanoscopic wire-based devices, arrays, and methods of their manufacture
US6322713B1 (en) * 1999-07-15 2001-11-27 Agere Systems Guardian Corp. Nanoscale conductive connectors and method for making same
US6286226B1 (en) * 1999-09-24 2001-09-11 Agere Systems Guardian Corp. Tactile sensor comprising nanowires and method for making the same
US6340822B1 (en) * 1999-10-05 2002-01-22 Agere Systems Guardian Corp. Article comprising vertically nano-interconnected circuit devices and method for making the same
GB0008546D0 (en) 2000-04-06 2000-05-24 Btg Int Ltd Optoelectronic devices
CA2406006C (en) 2000-05-04 2011-02-15 Btg International Limited Particle deposition apparatus and method for forming nanostructures
WO2002001648A1 (en) 2000-06-28 2002-01-03 Motorola, Inc. Semiconductor structure, device, circuit, and process
JP4544382B2 (ja) * 2000-06-30 2010-09-15 株式会社アドヴィックス 車両の液圧ブレーキ装置
TWI292583B (en) * 2000-08-22 2008-01-11 Harvard College Doped elongated semiconductor articles, growing such articles, devices including such articles and fabicating such devices
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
US6768754B1 (en) * 2000-09-13 2004-07-27 National Research Council Of Canada Quantum dot tunable external cavity lasers (QD-TEC lasers)
WO2002022499A1 (en) 2000-09-18 2002-03-21 President And Fellows Of Harvard College Fabrication of nanotube microscopy tips
WO2002026624A1 (en) 2000-09-29 2002-04-04 President And Fellows Of Harvard College Direct growth of nanotubes, and their use in nanotweezers
JP4583710B2 (ja) 2000-12-11 2010-11-17 プレジデント・アンド・フェローズ・オブ・ハーバード・カレッジ ナノセンサ
JP2002220300A (ja) 2001-01-18 2002-08-09 Vision Arts Kk ナノファイバーおよびナノファイバーの作製方法
DE10118405A1 (de) * 2001-04-12 2002-10-24 Infineon Technologies Ag Heterostruktur-Bauelement
JP2004535066A (ja) 2001-05-18 2004-11-18 プレジデント・アンド・フェロウズ・オブ・ハーバード・カレッジ ナノスケールワイヤ及び関連デバイス
US7014737B2 (en) * 2001-06-15 2006-03-21 Penn State Research Foundation Method of purifying nanotubes and nanofibers using electromagnetic radiation
JP3918073B2 (ja) * 2001-06-25 2007-05-23 独立行政法人科学技術振興機構 ３Ｃ−ＳｉＣナノウィスカーの合成方法及び３Ｃ−ＳｉＣナノウィスカー
DE60234776D1 (de) 2001-07-20 2010-01-28 Harvard College Übergangsmetalloxid-nanodrähte und diese enthaltende vorrichtungen
US6586965B2 (en) * 2001-10-29 2003-07-01 Hewlett Packard Development Company Lp Molecular crossbar latch
US6882767B2 (en) 2001-12-27 2005-04-19 The Regents Of The University Of California Nanowire optoelectric switching device and method
US7073157B2 (en) 2002-01-18 2006-07-04 California Institute Of Technology Array-based architecture for molecular electronics
US7335908B2 (en) * 2002-07-08 2008-02-26 Qunano Ab Nanostructures and methods for manufacturing the same
AU2003261205A1 (en) 2002-07-19 2004-02-09 President And Fellows Of Harvard College Nanoscale coherent optical components
EP1634334A1 (en) * 2003-04-04 2006-03-15 Startskottet 22286 AB Nanowhiskers with pn junctions and methods of fabricating thereof
CA2522358A1 (en) * 2003-04-04 2004-10-14 Startskottet 22286 Ab Precisely positioned nanowhiskers and nanowhisker arrays and method for preparing them
CN1826662A (zh) * 2003-07-08 2006-08-30 库纳诺公司 包括纳米晶须的探针结构、其制造方法以及形成纳米晶须的方法
JP4438049B2 (ja) * 2003-08-11 2010-03-24 キヤノン株式会社 電界効果トランジスタ及びそれを用いたセンサ並びにその製造方法
US7662706B2 (en) * 2003-11-26 2010-02-16 Qunano Ab Nanostructures formed of branched nanowhiskers and methods of producing the same
US7208094B2 (en) * 2003-12-17 2007-04-24 Hewlett-Packard Development Company, L.P. Methods of bridging lateral nanowires and device using same
US7354850B2 (en) * 2004-02-06 2008-04-08 Qunano Ab Directionally controlled growth of nanowhiskers
EP1766108A1 (en) * 2004-06-25 2007-03-28 Btg International Limited Formation of nanowhiskers on a substrate of dissimilar material
US20060263974A1 (en) * 2005-05-18 2006-11-23 Micron Technology, Inc. Methods of electrically interconnecting different elevation conductive structures, methods of forming capacitors, methods of forming an interconnect between a substrate bit line contact and a bit line in DRAM, and methods of forming DRAM memory cell
US7826336B2 (en) * 2006-02-23 2010-11-02 Qunano Ab Data storage nanostructures
US8183587B2 (en) * 2006-12-22 2012-05-22 Qunano Ab LED with upstanding nanowire structure and method of producing such
US8183566B2 (en) * 2007-03-01 2012-05-22 Hewlett-Packard Development Company, L.P. Hetero-crystalline semiconductor device and method of making same
SE532485C2 (sv) * 2007-03-27 2010-02-02 Qunano Ab Nanostruktur för laddningslagring

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020175408A1 (en) * 2001-03-30 2002-11-28 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Indium Phosphide and Related Materials Conference, 2002. IPRM. 14th, pp. 281-283, 2002년 공개*

Also Published As

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EP1634334A1 (en) 2006-03-15
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JP2006522472A (ja) 2006-09-28
US20110193055A1 (en) 2011-08-11
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JP2005532181A5 (ko)

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