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KR101100127B1 - 로직 게이트 함수 또는 래치 함수를 제공하는 전자 회로 - Google Patents

로직 게이트 함수 또는 래치 함수를 제공하는 전자 회로 Download PDF

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KR101100127B1
KR101100127B1 KR1020067005580A KR20067005580A KR101100127B1 KR 101100127 B1 KR101100127 B1 KR 101100127B1 KR 1020067005580 A KR1020067005580 A KR 1020067005580A KR 20067005580 A KR20067005580 A KR 20067005580A KR 101100127 B1 KR101100127 B1 KR 101100127B1
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signal
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에스티 에릭슨 에스에이
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Abstract

본 발명은 차동 신호 입력 수단(differential signal input means), 결합 스테이지, 식별 스테이지 및 차동 신호 출력 수단을 포함하는 전자 회로에 관한 것이다. 식별 스테이지는 제 1 전극(83, 93, 103, 113) 및 제 2 전극(81, 91, 101, 111)과, 각각의 게이트 전극(82, 92, 102, 112)을 각각 구비하는 4개의 트랜지스터(Q8, Q9, Q10, Q11)를 포함한다. 상기 4개의 트랜지스터의 제 1 전극은 공통 노드에 접속된다. 결합 스테이지는 차동 입력 신호를 상기 4개의 트랜지스터 중 일부의 트랜지스터의 게이트 전극에 인가된 게이트 신호로 각각 변환하도록 구성된다.

Description

로직 게이트 함수 또는 래치 함수를 제공하는 전자 회로{CIRCUIT FOR PROVIDING A LOGIC GATE FUNCTION AND A LATCH FUNCTION}
본 발명은 전자 회로에 관한 것으로, 보다 구체적으로는 낮은 전원 전압 하에서 높은 속도로 동작하는 로직 게이트를 제공하는 전자 회로에 관한 것이다.
예를 들면, 전력 소모를 감소시키기 위해서 로직 회로의 작동 전압을 감소시킬 필요성이 증가하고 있다. 이것은 로직 회로 내에 차동 쌍(differential pairs)을 적층하지 않는 것에 의해 달성될 수 있다. 미국 특허 제 5,751,169 호는 제 1 차동 쌍이 제 1 차동 입력에 응답하여 증폭된 레벨-시프트형(level-shifted) 출력을 제공하고, 제 2 차동 쌍이 제 2 차동 입력에 응답하여 증폭된 출력을 제공하는 회로에 관해 개시하는데, 이러한 2개의 출력은 비교기 스테이지에 의해 처리되는 "배타적(exclusionary)" 신호를 제공한다. 이러한 트랜지스터의 차동 쌍의 단일 스택(stacks)을 이용하면 필수 작동 전압을 감소시킬 수 있다. 그럼에도 불구하고, 위의 특허에서, "배타적" 신호는 제 1 쌍에서의 레벨-시프트로 인해 대칭적이지 않다. 결과적으로, 차동 모드에서 비교기 스테이지가 제어되지 않기 때문에 로직 회로의 작동 속도는 제한된다.
본 발명의 목적은 낮은 전원 전압 하에서 로직 게이트 기능을 제공할 수 있는 전자 회로를 제공하는 것이다.
본 발명은 차동 신호 입력 수단, 결합 스테이지, 식별 스테이지 및 차동 신호 출력 수단을 포함하는 전자 회로를 제공하는데, 식별 스테이지는 각각의 제 1 및 제 2 전극과, 상기 제 1 및 제 2 전극 사이에서 전류 흐름을 제어하는 각각의 게이트 전극을 제각기 구비하는 4개의 트랜지스터를 포함하며, 상기 4개의 트랜지스터의 상기 제 1 전극은 공통 노드에 접속되고, 상기 차동 신호 출력 수단은 상기 4개의 트랜지스터의 상기 제 2 전극 중 적어도 하나에 각각 접속된 한 쌍의 차동 출력 단자를 포함하며, 상기 결합 스테이지는 상기 차동 신호 입력 수단에 의해 수신된 차동 입력 신호를 상기 4개의 트랜지스터 중 적어도 일부분의 트랜지스터의 게이트 전극에 각각 인가되는 게이트 신호로 변환하도록 구성된다.
차동 신호 출력 수단을 제공하는 이러한 전자 회로는 낮은 전원 전압 조건 하에서도 효과적인 작동을 가능하게 한다.
본 발명의 특정한 실시예는 종속항에 정의되어 있다.
청구항 2의 특징은 식별 스테이지의 트랜지스터 중 한 쌍의 트랜지스터를 선택할 수 있게 한다.
청구항 3의 특징은 용이한 식별을 가능하게 한다.
청구항 4의 특징은 식별 스테이지의 트랜지스터 중 오로지 하나의 트랜지스터만이 최고 베이스 레벨을 가질 수 있게 한다.
청구항 5는 적절한 신호를 식별기 스테이지 회로의 게이트 전극에 제공하는 결합 스테이지에 대해 개시한다.
청구항 6에 제시된 특정한 실시예에서, AND 또는 NOR 게이트가 제공된다.
청구항 7에 제시된 특정한 실시예에서, OR 또는 NAND 게이트가 제공된다.
청구항 8에 제시된 특정한 실시예에서, XOR 게이트가 제공된다.
청구항 9의 실시예에서, 결합 스테이지 및 식별 스테이지는 래치 회로(latch circuit)를 제공할 수 있다.
청구항 10에 제시된 특정한 실시예에서, 회로는 래치 신호에 따라 입력 신호로부터 데이터를 래칭(latches)한다.
청구항 11의 실시예에 따르면, 로직 게이트를 결합하여 복합 로직 회로(complex logic circuit)를 구현할 수 있다.
본 발명의 이러한 측면 및 다른 측면은 도면을 참조하여 이하에 설명되는 실시예를 참조함으로써 명확해지고 분명해질 것이다.
도 1은 식별 스테이지를 도시하는 개략도.
도 2(a), 도 2(b), 도 2(c) 및 도 2(d)는 도 1의 회로에 대한 신호 파형을 도시하는 개략도.
도 3은 본 발명에 따른 결합 스테이지를 도시하는 회로도.
도 4는 본 발명에 따른 AND 함수를 실행하는 식별 스테이지를 도시하는 회로도.
도 5는 본 발명에 따른 OR 함수를 실행하는 식별 스테이지를 도시하는 회로도.
도 6은 본 발명에 따른 XOR 함수를 실행하는 식별 스테이지를 도시하는 회로도.
도 7은 본 발명에 따른 래치 회로를 도시하는 회로도.
도 8은 보다 복잡한 로직 회로를 도시하는 개략도.
본 발명은 도 1에 도시된 식별 스테이지 회로를 이용하여 실행된다. 식별 스테이지 회로는 트랜지스터(Q8, Q11)로 이루어지는 트랜지스터의 제 1 쌍과, 트랜지스터(Q9, Q10)로 이루어지는 트랜지스터의 제 2 쌍을 포함한다. 모든 트랜지스터는 동일한 타입 및 사이즈를 갖는 동일한 것이 바람직하다. 이들은 예를 들면, 도 1에 도시된 바와 같은 npn 타입 바이폴라 트랜지스터일 수 있다. 이 실시예에서, 각각의 트랜지스터(Q8, Q9, Q10, Q11)는 에미터(83, 93, 103, 113)와, 콜렉터(81, 91, 101, 111)와, 콜렉터-에미터 경로를 따라 전류를 게이팅(gate)하는 베이스(82, 92, 102, 112)를 각각 포함한다. 4개의 에미터는 공통 노드에 함께 접속된다. 전류 싱크(current sink)(1)는 그 노드와 Vdd 전원 단자 사이에 접속된다. DC 전압 Vcc-Vdd는 그 단자와 도 1에 도시되지 않은 Vcc 공급 단자 사이에 인가된다. 또한, 도 1에 도시되지 않은 저항기는 Vcc 공급 단자와 4개의 트랜지스터(Q8, Q9, Q10, Q11)의 콜렉터(81, 91, 101, 111) 사이에 접속된다. 이러한 저항기는 정합 저항값(matched resistance values)을 갖는다. 저항기의 정확한 접속은 회로의 적용 분야에 의존한다. 그 예는 이하에 설명될 것이다.
여러 트랜지스터가 함께 공통 에미터 단자에 의해 접속될 때, 전류는 최고 베이스 전압 레벨을 갖는 트랜지스터를 통해서만 흐른다. 이러한 회로를 로직 회로의 식별 스테이지로서 이용하기 위해서는, 4개의 트랜지스터 중 오로지 하나의 트랜지스터만이 비교되는 2개의 입력 신호의 모든 가능한 조합에 대한 최고(또는 최저) 베이스 전압을 갖도록 보장할 필요가 있다. 이것은 이하에서 설명되는 본 발명에 의해 달성된다.
식별 스테이지의 트랜지스터의 2개의 쌍의 베이스는 다음과 같은 방식으로 구동된다. 제 1 차동 입력 신호는 2개의 쌍 중 어느 것이 도전성 트랜지스터를 포함할 것인지 식별하는 데 이용된다. 제 2 차동 입력 신호는 제 1 차동 입력 신호에 의해 선택된 쌍의 2개의 트랜지스터 사이를 식별하는 데 이용된다. 그와 동시에, 제 2 차동 입력 신호는 또한 다른 쌍의 2개의 트랜지스터 사이를 식별한다.
식별 스테이지의 트랜지스터의 베이스(82, 92, 102, 112)는 도 2에 도시된 3상태 전압 신호에 의해 구동될 수 있다. 이러한 신호는 입력 차동 신호(a-aq, b-bq)로부터 유도되고, 여기서 xq는 x의 로직 보수(logic complement)를 지칭한다. 도 2(a)에서, 제 1 입력 신호(b)는 실선으로 도시되어 있고, 상보적 신호(bq)는 점선으로 도시되어 있다. 도 2(b)에서, 제 2 입력 신호(a)는 실선으로 도시되어 있고, 상보적 신호(aq)는 점선으로 도시되어 있다. 각각의 신호는 그것이 보유하는 로직 값에 의존하여 번갈아서 하이(high) 레벨 및 로우(low) 레벨을 갖는다.
입력 신호가 결합 스테이지(그 예는 도 3에 도시되어 있음)에서 결합되는 것에 의해, 식별 스테이지의 트랜지스터는 도 2(c) 및 도 2(d)에 도시된 제 1 및 제 2 입력 신호(b, a) 및 상보적 신호(bq, aq)의 복합 신호에 의해 구동된 각각의 베이스를 갖게 된다.
트랜지스터(Q9, Q10)의 베이스(92, 102)는 도 2(c)에서 각각 실선 및 점선으로 도시되어 있다. 그 공통 부분(일점 쇄선으로 도시됨)은 제 2 차동 입력 신호(a-aq)에 비례하고, 그 차동 부분은 제 1 차동 입력 신호(b-bq)에 비례한다.
트랜지스터(Q11, Q8)의 베이스(112, 82)는 도 2(d)에서 각각 실선 및 점선으로 도시되어 있다. 그 공통 부분(일점 쇄선으로 도시됨)은 제 1 차동 입력 신호(b-bq)에 비례하고, 그 차동 부분은 제 2 차동 입력 신호(a-aq)에 비례한다.
트랜지스터 베이스에 인가된 신호의 3개의 전압 레벨은 Vcc, Vcc-RI 및 Vcc-2RI이고, 여기에서 R 및 I는 사전 결정된 저항 및 전류 값이다.
도 3에 도시된 결합 스테이지는, 제 1 입력 신호(b) 및 그 상보적 입력 신호(bq)와, 제 2 입력 신호(a) 및 그 상보적 입력 신호(aq)에 기초하여, 3상태 전압 레벨을 도 4에 도시된 각각의 트랜지스터(Q8, Q9, Q10, Q11)의 베이스(82, 92, 102, 112)에 인가할 수 있다.
입력 신호(a, b)의 모든 가능한 조합은 도 2(a) 및 도 2(b)에 도시되어 있다.
도 2(c)에서, 차동 입력 신호가 모두 하이일 때 트랜지스터(Q10)의 베이스(102)는 그의 최고 베이스 전압 레벨(Vcc)을 가질 것이다. 차동 입력 신호 중의 하나가 로우이면, 트랜지스터(Q10)의 베이스(102)의 전압 레벨은 RI만큼 감소하여 Vcc-RI가 될 것이다. 차동 입력 신호가 모두 로우이면, 트랜지스터(Q10)의 베이스(102)의 전압 레벨은 다시 RI만큼 감소하여 Vcc-2RI가 될 것이다.
또한 도 2(c)에서, a-aq가 하이이고, b-bq가 로우일 때 트랜지스터(Q9)의 베이스(92)는 그의 최고 베이스 전압 레벨(Vcc)을 가질 것이다. a-aq 및 b-bq 중 어느 하나의 전압 레벨이 변하면, 트랜지스터(Q9)의 베이스(92)의 전압 레벨은 RI만큼 감소하여 Vcc-RI가 될 것이다. 제 2 차동 입력 신호(a-aq)의 전압 레벨이 로우이고, 제 1 차동 입력 신호(b-bq)의 전압 레벨이 하이이면, 트랜지스터(Q9)의 베이스(92)의 전압 레벨은 다시 RI만큼 감소하여 Vcc-2RI가 될 것이다.
도 2(d)에서, b-bq가 하이이고, a-aq가 로우일 때 트랜지스터(Q11)의 베이스(112)는 그의 최고 베이스 전압 레벨(Vcc)을 가질 것이다. a-aq 및 b-bq 중 어느 하나의 전압 레벨이 변하면, 트랜지스터(Q11)의 베이스(112)의 전압 레벨은 RI만큼 감소하여 Vcc-RI가 될 것이다. 제 2 차동 입력 신호(a-aq)의 전압 레벨이 하이이고, 제 1 차동 입력 신호(b-bq)의 전압 레벨이 로우이면, 트랜지스터(Q11)의 베이스(112)의 전압 레벨은 다시 RI만큼 감소하여 Vcc-2RI가 될 것이다.
또한 도 2(d)에서, a-aq 및 b-bq가 모두 로우일 때 트랜지스터(Q8)의 베이스(82)는 그 최고 베이스 전압 레벨(Vcc)을 가질 것이다. 차동 입력 신호 중의 하나가 하이이면, 트랜지스터(Q8)의 베이스(82)의 전압 레벨은 RI만큼 감소하여 Vcc-RI가 될 것이다. 차동 입력 신호가 모두 하이이면, 트랜지스터(Q8)의 베이스(82)의 전압 레벨은 다시 RI만큼 감소하여 Vcc-2RI가 될 것이다.
따라서, 4개의 트랜지스터의 베이스 중 오로지 하나만이 입력 신호(a, b)의 주어진 조합에 대해 최고 전압 레벨을 가져서, 식별 스테이지의 도전성 트랜지스터를 선택할 수 있게 한다.
도 3의 회로는 식별 스테이지의 트랜지스터의 제 1 쌍이 하나의 차동 입력 신호에 의해 구동되는 공통 모드 및 제 2 차동 입력 신호에 의해 구동되는 차동 모드를 갖는 신호에 의해 구동되고, 식별 스테이지의 트랜지스터의 제 2 쌍이 제 2 차동 입력 신호에 의해 구동되는 공통 모드 및 제 1 차동 입력 신호에 의해 구동되는 차동 모드를 갖는 신호에 의해 구동되도록 결합을 실행하는 적절한 방법에 대한 예시에 불과하다.
이러한 식별 스테이지는 로직 회로를 제공하기 위해 이용될 수 있다. 비교 를 위해 2개의 입력 신호가 주어질 때, 의도된 비교 결과가 정(positive)의 값을 가지면 제 1 출력 단자에 접속된 식별 스테이지의 주어진 트랜지스터 집합 중 하나는 그 베이스가 최고 전압 값이 될 것이고, 비교 결과가 부(negative)의 값을 가지면 제 2 출력 단자에 접속된 식별 스테이지의 트랜지스터의 다른 세트 중의 하나는 그 베이스가 최고 전압 레벨이 될 것임을 확인할 수 있다. 명백히 예시적인 예를 다음에 제시한다. 전원과 식별 스테이지의 트랜지스터의 콜렉터 사이에 접속된 저항기에 기인하여, ON 트랜지스터의 콜렉터의 전압 레벨은 식별 스테이지의 다른 트랜지스터의 콜렉터의 전압 레벨보다 더 낮을 것이다.
도 4는 단순화된 AND 로직 회로를 제공하는 식별 스테이지를 나타낸다. 트랜지스터(Q8, Q9, Q11)는 제 1 차동 출력 단자(o)에 접속된 공통 콜렉터 단자(81)를 갖고, 트랜지스터(Q10)는 제 2 차동 출력 단자(oq)에 접속된 개별 콜렉터 단자(101)를 갖는다. 저항기(R5)는 Vcc값의 전압 레벨을 제공하는 전원(2)과 트랜지스터(Q8, Q9, Q11)에 대한 공통 콜렉터 단자 사이에 접속된다. 저항기(R6)는 전원(2)과 트랜지스터(Q10)의 콜렉터 단자 사이에 접속된다.
식별 스테이지의 트랜지스터의 베이스의 전압 레벨은 다음의 방법으로 결합 회로(도 3 참조)에 의해 정의되는데, (i) 제 1 및 제 2 차동 입력 신호(a-aq, b-bq)가 하이이면, 트랜지스터(Q10)는 최고 베이스 전압 레벨을 가질 것이고, 전류는 트랜지스터(Q10)를 통해 흐를 것이다. 제 2 차동 출력 단자는 전압 레벨(Vcc-RI)을 가질 것이다. 동시에, 제 1 차동 출력 단자는 전압 레벨(V)을 갖게 된다. (ii) 제 1 및 제 2 차동 입력 신호(a-aq, b-bq) 중 어느 하나가 로우이면, 트랜지스터(Q8, Q9, Q11) 중의 하나는 최고 베이스 전압 레벨을 가질 것이고, 트랜지스터(Q10)를 통해 전류가 흐르지 않을 것이다. 제 1 차동 출력 단자는 전압 레벨(Vcc-RI)을 가질 것이다. 동시에, 제 2 차동 출력 단자는 전압 레벨(V)을 갖는다.
이와 같이 하기 위해서, 도 3의 결합 스테이지는 다음과 같은 방식으로 구성되는데, 트랜지스터(Q0, Q1)의 베이스 단자는 제 1 입력 신호(b)를 수신하고, 트랜지스터(Q2, Q3)의 베이스 단자는 제 1 상보적 입력 신호(bq)를 수신하고, 트랜지스터(Q4, Q6)의 베이스 단자는 제 2 입력 신호(a)를 수신하고, 트랜지스터(Q5, Q7)의 베이스 단자는 제 2 상보적 입력 신호(aq)를 수신하고, 트랜지스터(Q0, Q1, Q2, Q3)는 2I 전류 싱크(5)에 접속된 공통 에미터 단자를 공유하고, 트랜지스터(Q4, Q5, Q6, Q7)는 2I 전류 싱크(6)에 접속된 공통 에미터 단자를 공유하고, 제 1 저항기(R1)는 전원(4)과 트랜지스터(Q0, Q4)에 대한 공통 콜렉터 단자 사이에 접속되고, 제 2 저항기(R2)는 전원(4)과 트랜지스터(Q1, Q5)에 대한 공통 콜렉터 단자 사이에 접속되고, 제 3 저항기(R3)는 전원(4)과 트랜지스터(Q2, Q6)에 대한 공통 콜렉터 단자 사이에 접속되고, 제 4 저항기(R4)는 전원(4)과 트랜지스터(Q3, Q7)에 대한 공통 콜렉터 단자 사이에 접속되고(여기에서 R1, R2, R3, R4, R5 및 R6은 예를 들면 R과 같은 정합 저항값을 가짐), 트랜지스터(Q8)의 베이스는 트랜지스터(Q0, Q4)의 공통 콜렉터 단자(41)에 접속되고, 트랜지스터(Q9)의 베이스는 트랜지스터(Q2, Q6)의 공통 콜렉터 단자(61)에 접속되고, 트랜지스터(Q10)의 베이스는 트 랜지스터(Q3, Q7)의 공통 콜렉터 단자(71)에 접속되고, 트랜지스터(Q11)의 베이스는 트랜지스터(Q1, Q5)의 공통 콜렉터 단자(51)에 접속된다.
제 1 차동 입력 신호(b-bq)가 하이이면, 트랜지스터(Q2, Q3)는 오프(off)가 되고, 그에 따라 그의 콜렉터 단자의 전압 레벨은 더 높아질 것이다. 베이스가 트랜지스터(Q2, Q3)의 콜렉터 단자에 각각 접속된 식별 스테이지의 트랜지스터(Q9-Q10)의 쌍을 선택한다. 다음에, 제 2 차동 입력 신호(a-aq)가 하이이면, 트랜지스터(Q7)는 또한 오프가 되고, 저항기(R4)를 통해 전류가 흐르지 않을 것이다. 트랜지스터(Q7, Q3)의 공통 콜렉터 단자에 접속된 트랜지스터(Q10)의 베이스 단자는 식별 스테이지의 4개의 트랜지스터 전체 중에서 최고 전압 레벨을 갖는다.
사실상, 제 1 및 제 2 차동 입력 신호가 하이이면, 트랜지스터(Q7, Q3)는 오프가 되고, 저항기(R4)를 통해 전류가 흐르지 않으며, 트랜지스터(Q7)의 콜렉터 단자 및 트랜지스터(Q10)의 베이스 단자는 레벨(V)이 된다. 트랜지스터(Q6)가 온(on)이 되고, 트랜지스터(Q2)는 오프가 되면, 트랜지스터(Q9)의 베이스 단자는 레벨(V-RI)이 된다. 마찬가지로, 트랜지스터(Q0, Q4)가 온이 되면, 트랜지스터(Q8)의 베이스 단자는 레벨(V-2RI)이 된다. 트랜지스터(Q1)가 온이 되고, 트랜지스터(Q5)가 오프가 되면, 트랜지스터(Q11)의 베이스 단자는 레벨(V-RI)이 된다.
그러므로, 전류는 트랜지스터(Q10)를 통해 흐르고, 제 2 차동 출력 단자는 전압 레벨(V-RI)이 되어, 제 1 및 제 2 차동 입력 신호가 모두 하이인 것을 나타낸다. 제 1 및 제 2 차동 입력 신호 중의 하나가 로우이면, 트랜지스터(Q8, Q9 또는 Q11) 중의 하나는 표 1에 표시된 바와 같이 최고 베이스 전압 레벨을 갖는 트랜지 스터가 될 것이다. 제 1 출력 단자가 전압 레벨(V-RI)이 되면, 제 1 또는 제 2 차동 입력 신호 중의 하나 또는 모두가 로우임을 나타낸다. 따라서, 동일 회로에 의해 NOR 로직 게이트가 용이하게 획득된다.
Figure 112006019622943-pct00001
모든 로직 함수는 도 3의 동일 결합 스테이지를 이용하여 용이하게 획득될 수 있다. 도 5는 본 발명의 개시 내용에 따라서 로직 OR을 제공하는 예시적인 식별 스테이지를 도시한다. 도 4에 도시된 로직 A ND와 비교하면, 식별 스테이지에 있어서 단지 몇 개의 차이점이 존재하는데, 이는 제 1 또는 제 2 차동 입력 신호 중의 하나가 하이이면, 제 2 차동 출력 단자가 전압 레벨(V-RI)을 가질 수 있게 한다는 것이다. 이와 같이 하기 위해서, 차동 입력 신호가 모두 로우가 될 때 트랜지스터(Q10)가 더 높은 베이스 전압 레벨을 획득하도록 트랜지스터(Q8, Q10)의 베이스의 접속부를 상호 교환한다. 따라서, 동일 회로에 의해 NAND 게이트가 용이하게 획득된다.
도 4 및 도 5의 식별 스테이지는 출력 단자(oq, o) 상에서 오로지 저항 소자로서 이용되는 2개의 추가적인 패시브 콜렉터(passive collectors)를 각각 접속함으로써 대칭적으로 형성될 수 있다.
도 6은 로직 XOR을 제공하는 예시적인 식별 스테이지를 도시한다. 도 5의 로직 OR와 비교하면, 식별 스테이지에 있어서 단지 몇 개의 차이점이 존재하는데, 이는 제 1 및 제 2 차동 입력 신호가 동시에 하이 또는 로우가 되면, 트랜지스터(Q8 또는 Q9) 중 하나의 트랜지스터의 베이스가 더 높은 전압 레벨을 갖게 되는 반면, 그 외의 경우에, 트랜지스터(Q10 또는 Q11) 중 하나의 트랜지스터의 베이스가 더 높은 전압 레벨을 갖게 할 수 있다는 것이다. 본 발명의 추가적인 특징으로서, 본 명세서에 제공된 로직 XOR은 종래 기술의 XOR과는 다르게, 2개의 차동 입력에 대해 완전한 대칭을 이룬다.
따라서 본 발명의 회로는 여러 로직 회로에서 이용될 수 있고, 상술된 회로는 그 중에서 몇 개의 예에 불과하다.
또한 이러한 회로는 래치 회로를 구현하기 위해 이용될 수 있고, 그 일례는 도 7에 제시되어 있는데, 트랜지스터(Q0, Q1, Q2, Q3)는 2I 전류 싱크(5)에 접속된 공통 에미터 단자를 공유하고, 래치 제어 신호(clk)는 트랜지스터(Q0, Q1)의 베이스 단자에 입력되고, 상보적 래치 제어 신호(clkq)는 트랜지스터(Q2, Q3)의 베이스 단자에 입력되고, 저항기(R1, R2)는 전원(4)과 트랜지스터(Q0, Q1)의 콜렉터 단자 사이에 각각 접속되고, 저항기(R3, R4)는 전원(2)과, 트랜지스터(Q2, Q3)의 콜렉터 단자 사이에 각각 접속되고, 트랜지스터(Q4, Q5)는 I 전류 싱크(6)에 접속된 공통 에미터 단자를 갖고, 트랜지스터(Q4, Q5)의 베이스 단자는 입력 데이터 신호(d) 및 상보적 입력 데이터 신호(dq)를 각각 수신하고, 저항기(R1, R2)는 트랜지스터(Q4, Q5)의 콜렉터 단자를 각각 전원(4)에 대해 접속한다. 따라서, 트랜지스터(Q4, Q5)는 트랜지스터(Q0, Q1)와 각각 공통 콜렉터 단자를 공유하고, 트랜지스터(Q8, Q9, Q10, Q11)는 I 전류 싱크(1)에 접속된 공통 에미터 단자를 갖고, 저항기(R3)는 상보적 출력 신호가 획득된 트랜지스터(Q8, Q9)의 공통 콜렉터 단자를 전원(2)으로 접속하고, 저항기(R4)는 출력 신호가 획득된 트랜지스터(Q10, Q11)의 공통 콜렉터 단자를 전원(2)으로 접속하고, 트랜지스터(Q9, Q10)의 베이스 단자는 트랜지스터(Q11, Q8)의 콜렉터 단자로부터 출력 신호 및 상보적 출력 신호를 각각 수신하고, 트랜지스터(Q8, Q11)의 베이스 단자는 트랜지스터(Q5, Q4)의 콜렉터 단자로부터 각각 신호를 수신한다.
따라서, 차동 래치 제어 신호의 제 1 상태에서, 결합 스테이지에 의해 트랜지스터(Q8, Q11)의 베이스 단자에 입력된 신호는 식별 스테이지 자체에 의해 트랜지스터(Q9, Q10)의 베이스에 입력된 신호보다 더 높은 전압 레벨을 갖는다. 차동 래치 제어 신호의 제 2 상태에서, 결합 스테이지에 의해 트랜지스터(Q8, Q11)의 베이스에 입력된 신호는 식별 스테이지 자체에 의해 트랜지스터(Q9, Q10)의 베이스에 입력된 신호보다 더 낮은 전압 레벨을 갖는다. 이러한 상태에서, 차동 입력 데이터 신호의 변경은 트랜지스터(Q8, Q9, Q10, Q11) 중에서 도전성 트랜지스터의 변경을 유발하지 않을 것이다. 따라서, 데이터는 래치 제어 신호의 상태가 변경될 때까지 래칭된다.
몇몇 복잡한 로직 함수에서, 식별 스테이지는 도 8의 제한적이지 않은 예에 도시된 바와 같은 다음 스테이지 구동기(next stage driver)로서 이용될 수 있다. 이러한 실시예에서, 식별 스테이지에 인가된 게이트 신호는 2개 이상의 차동 입력 신호의 보다 더 복잡한 조합일 수 있다. 도 8은 도 6의 회로와 동일한 제 1 사전-식별 스테이지(first pre-discriminating stage)를 포함한다. 차동 입력 신호(1b-1bq, 1a-1aq)는 상술된 방식으로 제 1 사전-식별 스테이지에 입력되고, 결합된 신호는 제 1 사전-식별 스테이지의 4개의 트랜지스터(Q18, Q19, Q110, Q111)의 각각의 베이스에 입력된다. 저항기(R31, R32, R33, R34) 중에서 선택된 2개의 상이한 저항기는 전원(34)과, 이들 각각의 트랜지스터의 콜렉터 단자 사이에 각각 접속된다. 트랜지스터(Q18, Q19)의 콜렉터 단자는 제 1 3a' 및 제 3 3aq'' 중간 단자에 각각 접속되고, 트랜지스터(Q110, Q111)의 콜렉터 단자는 제 2 3a' 및 제 4 3a'' 중간 단자에 각각 접속된다.
또한, 회로는 도 6의 회로와 동일한 제 2 사전-식별 스테이지를 포함한다. 차동 입력 신호(2b-2bq, 2a-2aq)는 상술된 방식으로 제 2 사전-식별 스테이지에 입력되고, 결합된 신호는 제 2 사전-식별 스테이지의 4개의 트랜지스터(Q28, Q29, Q210, Q211)의 각각의 베이스에 입력된다. 저항기(R31, R32, R33, R34) 중에서 선택된 2개의 서로 다른 저항기는 전원(34)과, 이 트랜지스터 각각의 콜렉터 단자 사이에서 각각 접속된다. 트랜지스터(Q28, Q29)의 콜렉터 단자는 제 1 3aq' 및 제 2 3a'중간 단자에 각각 접속된다. 트랜지스터(Q210, Q211)의 콜렉터 단자는 제 3 3aq'' 및 제 4 3a'' 중간 단자에 각각 접속된다.
식별 스테이지는 이 예에서 도 5의 XOR 게이트에서 이용된 방법으로 접속된 4개의 트랜지스터(Q8, Q9, Q10, Q11)를 포함한다. 식별 스테이지의 4개의 트랜지스터의 베이스 단자는 중간 단자 중에서 각각의 중간 단자에 접속된다.
1a-1aq 및 1b-1bq가 하이이면, 제 1 사전-식별 스테이지의 트랜지스터(Q17, Q13)는 차단(blocked)되고, 트랜지스터(Q111)가 최고 베이스 전압 레벨을 가질 것이다. 전류는 저항기(R32, R34)를 통해 중간 단자(3a', 3a'')에 접속된 트랜지스터(Q111)를 통해 흐르고, 3a' 및 3a'' 전압 레벨은 감소할 것이다.
2a-2aq 및 2b-2bq가 하이이면, 제 2 사전-식별 스테이지의 트랜지스터(Q27, Q23)는 차단되고, 트랜지스터(Q211)는 최고 베이스 전압 레벨을 가질 것이다. 전류는 저항기(R33, R34)를 통해 중간 단자(3aq'', 3a'')에 접속된 트랜지스터(Q211)를 통해 흐르고, 3aq'' 및 3a'' 전압 레벨은 감소할 것이다.
따라서, 신호(3aq')와 연관된 저항기(R31)를 통해 전류가 흐르지 않고, 신호(3aq')를 수신하는 중간 단자에 접속된 트랜지스터(Q10)의 베이스 단자는 최고 전압 레벨을 가질 것이다. 따라서 트랜지스터(Q10)는 온이 되고, 전류는 트랜지스터(Q10)를 통해 흐를 것이다. 따라서 출력 단자(o)의 전압 레벨은 제 2 출력 단자(oq)의 전압 레벨보다 낮을 것이다.
입력 신호(1a, 1b, 2a, 2b)의 다른 상태는 차동 출력 단자에서 상이한 차동 출력 신호를 제공할 것이다. 제 1 및 제 2 사전-식별 스테이지와 식별 스테이지 내에서 접속부를 변경하는 것에 의해서, 모든 로직 회로는 2개 이상의 입력 신호를 제공받을 수 있다.
본 명세서에서는 특정한 구성이 제시되어 있으나, 유사한 회로가 전술한 임의의 종류의 로직 또는 래치 게이트를 결합하여, 낮은 전원 전압 하에서도 높은 속도로 3개 이상의 차동 입력 신호로 이루어진 결합된 로직 함수를 생성할 수 있다.

Claims (11)

  1. 로직 게이트 함수(logic gate function)를 제공하는 전자 회로에 있어서,
    차동 신호 입력 수단(differential signal input menas), 결합 스테이지, 식별 스테이지(discriminating stage) 및 차동 신호 출력 수단을 포함하되,
    상기 식별 스테이지는 4개의 트랜지스터를 포함하되, 각 트랜지스터는 제 1 전극 및 제 2 전극과, 상기 제 1 전극 및 제 2 전극 사이에서의 전류 흐름을 제어하는 게이트 전극을 구비하고,
    상기 4개의 트랜지스터의 상기 제 1 전극은 공통 노드에 접속되고,
    상기 차동 신호 출력 수단은, 각각이 상기 4개의 트랜지스터의 상기 제 2 전극들 중 적어도 하나에 접속된 한 쌍의 차동 출력 단자를 포함하며,
    상기 결합 스테이지는 상기 차동 신호 입력 수단에 의해 수신된 차동 입력 신호를 상기 4개의 트랜지스터 중 적어도 일부의 트랜지스터의 게이트 전극에 각각 인가되는 게이트 신호로 변환하도록 구성되고,
    상기 차동 신호 입력 수단은 차동 입력 데이터 신호의 제 1 쌍 및 제 2 쌍을 각각 수신하는 2 쌍의 차동 입력 단자를 포함하고,
    상기 결합 스테이지는 4개의 결합 트랜지스터의 제 1 그룹 및 제 2 그룹과, 제 1 노드와 제 1 전원 단자 사이에서의 제 1 전류를 생성하는 제 1 전류 생성 수단과, 제 2 노드와 상기 제 1 전원 단자 사이의 제 2 전류를 생성하는 제 2 전류 생성 수단과, 상기 제 1 전원 단자에 접속된 각각의 제 1 단 및 각각의 제 2 단을 각각 구비하는 제 1 저항기, 제 2 저항기, 제 3 저항기 및 제 4 저항기를 포함하며,
    상기 결합 트랜지스터 각각은 제각기의 제 1 전극 및 제 2 전극과, 상기 제 1 전극 및 제 2 전극 사이의 전류 흐름을 제어하는 제각기의 게이트 전극을 구비하고,
    상기 제 1 그룹의 상기 4개의 결합 트랜지스터의 상기 제 1 전극은 공통으로 상기 제 1 노드에 접속되고, 상기 제 2 그룹의 상기 4개의 결합 트랜지스터의 상기 제 1 전극은 공통으로 상기 제 2 노드에 접속되며,
    상기 차동 입력 데이터 신호의 제 1 쌍은 상기 제 1 그룹의 2개의 결합 트랜지스터(Q0, Q1)―상기 결합 트랜지스터는 상기 제 1 저항기 및 제 2 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(b)와, 상기 제 1 그룹의 2개의 다른 결합 트랜지스터(Q2, Q3)―상기 다른 결합 트랜지스터는 상기 제 3 저항기 및 제 4 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(bq)를 포함하고,
    상기 차동 입력 데이터 신호의 제 2 쌍은 상기 제 2 그룹의 2개의 결합 트랜지스터(Q4, Q6)―상기 제 2 그룹의 상기 결합 트랜지스터는 상기 제 1 저항기 및 제 3 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 게이트 전극에 인가된 신호(a)와, 상기 제 2 그룹의 2개의 다른 결합 트랜지스터(Q5, Q7)―상기 제 2 그룹의 상기 다른 결합 트랜지스터는 상기 제 2 저항기 및 제 4 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(aq)를 포함하고,
    상기 제 1 저항기, 제 2 저항기, 제 3 저항기 및 제 4 저항기의 상기 제 2 단은 상기 식별 스테이지의 상기 4개의 트랜지스터의 상기 게이트 전극에 각각 접속되는
    로직 게이트 함수를 제공하는 전자 회로.
  2. 제 1 항에 있어서,
    적어도 게이트 전극의 제 1 쌍은 제 1 차동 입력 신호에 의해 구동되는 공통 모드(common mode) 및 제 2 차동 입력 신호에 의해 구동되는 차동 모드를 갖는 게이트 신호를 수신하는
    로직 게이트 함수를 제공하는 전자 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 식별 스테이지의 상기 4개의 트랜지스터의 각각의 게이트 전극에 인가되는 상기 게이트 신호는, 상기 차동 신호 입력 수단에 의해 수신된 상기 차동 입력 신호로부터 선택된 상기 게이트 전극 중 하나가 최대 또는 최소 전압 값을 갖도록 설계된 3상태(tri-state) 전압 신호인
    로직 게이트 함수를 제공하는 전자 회로.
  4. 제 2 항에 있어서,
    게이트 전극의 제 2 쌍은 상기 제 2 차동 입력 신호에 의해 구동되는 공통 모드 및 상기 제 1 차동 입력 신호에 의해 구동되는 차동 모드를 갖는 게이트 신호를 수신하는
    로직 게이트 함수를 제공하는 전자 회로.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 로직 게이트 함수는 로직 AND 또는 NOR 함수를 포함하며,
    상기 차동 출력 단자의 쌍은 상기 식별 스테이지의 상기 4개의 트랜지스터 중 3개의 트랜지스터―상기 트랜지스터는 상기 제 1 저항기, 제 2 저항기 및 제 3 저항기의 상기 제 2 단에 접속된 각각의 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 1 단자와, 상기 식별 스테이지의 상기 4개의 트랜지스터 중 나머지 하나의 트랜지스터―상기 나머지 하나의 트랜지스터는 상기 제 4 저항기의 상기 제 2 단에 접속된 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 2 단자를 갖는
    로직 게이트 함수를 제공하는 전자 회로.
  7. 제 1 항에 있어서,
    상기 로직 게이트 함수는 로직 OR 또는 NAND 함수를 포함하며,
    상기 차동 출력 단자의 쌍은 상기 식별 스테이지의 상기 4개의 트랜지스터 중 하나의 트랜지스터―상기 하나의 트랜지스터는 상기 제 1 저항기의 상기 제 2 단에 접속된 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 1 단자와, 상기 식별 스테이지의 상기 4개의 트랜지스터 중 나머지 3개의 트랜지스터―상기 나머지 3개의 트랜지스터는 상기 제 2 저항기, 제 3 저항기 및 제 4 저항기의 상기 제 2 단에 접속된 각각의 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 2 단자를 갖는
    로직 게이트 함수를 제공하는 전자 회로.
  8. 제 1 항에 있어서,
    상기 로직 게이트 함수는 로직 EXCLUSIVE OR 함수를 포함하며,
    상기 차동 출력 단자의 쌍은 상기 식별 스테이지의 상기 4개의 트랜지스터 중 2개의 트랜지스터―상기 2개의 트랜지스터는 상기 제 2 저항기 및 제 3 저항기의 상기 제 2 단에 접속된 각각의 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 1 단자와, 상기 식별 스테이지의 상기 4개의 트랜지스터 중 다른 2개의 트랜지스터―상기 다른 2개의 트랜지스터는 상기 제 1 저항기 및 제 4 저항기의 상기 제 2 단에 접속된 각각의 게이트 전극을 구비함―의 상기 제 2 전극에 접속된 제 2 단자를 갖는
    로직 게이트 함수를 제공하는 전자 회로.
  9. 래치 함수(latch function)를 제공하는 전자 회로에 있어서,
    차동 신호 입력 수단, 결합 스테이지, 식별 스테이지 및 차동 신호 출력 수단을 포함하되,
    상기 식별 스테이지는 4개의 트랜지스터를 포함하되, 각 트랜지스터는 제 1 전극 및 제 2 전극과, 상기 제 1 전극 및 제 2 전극 사이에서의 전류 흐름을 제어하는 게이트 전극을 구비하고,
    상기 4개의 트랜지스터의 상기 제 1 전극은 공통 노드에 접속되고,
    상기 차동 신호 출력 수단은, 각각이 상기 4개의 트랜지스터의 상기 제 2 전극들 중 적어도 하나에 접속된 한 쌍의 차동 출력 단자를 포함하며,
    상기 결합 스테이지는 상기 차동 신호 입력 수단에 의해 수신된 차동 입력 신호를 상기 4개의 트랜지스터 중 적어도 일부의 트랜지스터의 게이트 전극에 각각 인가되는 게이트 신호로 변환하도록 구성되고,
    상기 차동 신호 입력 수단은 차동 래치 제어 신호를 수신하는 한 쌍의 차동 입력 단자를 포함하고,
    상기 차동 출력 단자는 상기 전자 회로의 차동 출력 신호에 대응하는 각각의 게이트 신호를 상기 차동 출력 단자에 인가하는 상기 4개의 트랜지스터 중 2개의 트랜지스터의 상기 게이트 전극에 각각 접속되며,
    상기 결합 스테이지 및 식별 스테이지는, 상기 결합 스테이지에 의해 제공된 게이트 신호가 상기 차동 래치 제어 신호의 제 1 상태에서 상기 차동 출력 신호보다 더 높은 전압 레벨을 갖고, 상기 차동 래치 제어 신호의 제 2 상태에서 상기 차동 출력 신호보다 더 낮은 전압 레벨을 갖도록 구성되고,
    상기 차동 신호 입력 수단은 한 쌍의 차동 입력 데이터 신호를 수신하는 한 쌍의 차동 입력 단자를 더 포함하고,
    상기 결합 스테이지는 4개의 결합 트랜지스터로 이루어진 제 1 그룹과, 2개의 결합 트랜지스터로 이루어진 제 2 그룹과, 제 1 노드와 제 1 전원 단자 사이의 제 1 전류를 생성하는 제 1 전류 생성 수단과, 제 2 노드와 상기 제 1 전원 단자 사이의 제 2 전류를 생성하는 제 2 전류 생성 수단과, 상기 제 1 전원 단자에 접속된 각각의 제 1 단 및 각각의 제 2 단을 각각 구비하는 제 1 저항기 및 제 2 저항기를 포함하며,
    상기 식별 스테이지는 제 2 전원 단자에 접속된 각각의 제 1 단과, 상기 차동 출력 단자의 쌍에 각각 접속된 제 2 단을 구비하는 제 3 저항기 및 제 4 저항기를 더 포함하며,
    각각의 상기 결합 트랜지스터는 각각의 제 1 전극 및 제 2 전극과, 상기 제 1 전극 및 제 2 전극 사이의 전류 흐름을 제어하는 각각의 게이트 전극을 구비하고,
    상기 제 1 그룹의 상기 4개의 결합 트랜지스터의 상기 제 1 전극은 공통으로 상기 제 1 노드에 접속되고, 상기 제 2 그룹의 상기 2개의 결합 트랜지스터의 상기 제 1 전극은 공통으로 상기 제 2 노드에 접속되며,
    상기 차동 래치 제어 신호의 쌍은 상기 제 1 그룹의 2개의 결합 트랜지스터(Q0, Q1)―상기 결합 트랜지스터는 상기 제 1 저항기 및 제 2 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(clk)와, 상기 제 1 그룹의 2개의 다른 결합 트랜지스터(Q2, Q3)―상기 다른 결합 트랜지스터는 상기 제 3 저항기 및 제 4 저항기의 상기 제 2 단에 각각 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(clkq)를 포함하고,
    상기 차동 입력 데이터 신호의 쌍은 상기 제 2 그룹의 하나의 결합 트랜지스터(Q4)―상기 하나의 결합 트랜지스터는 상기 제 1 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비함―의 게이트 전극에 인가된 신호(a)와, 상기 제 2 그룹의 다른 결합 트랜지스터(Q5)―상기 다른 결합 트랜지스터는 상기 제 2 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비함―의 상기 게이트 전극에 인가된 신호(aq)를 포함하고,
    상기 식별 스테이지의 상기 4개의 트랜지스터는 상기 제 2 저항기의 상기 제 2 단에 접속된 게이트 전극 및 상기 제 3 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비하는 트랜지스터(Q8)와, 상기 제 4 저항기의 상기 제 2 단에 접속된 게이트 전극 및 상기 제 3 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비하는 트랜지스터(Q9)와, 상기 제 3 저항기의 상기 제 2 단에 접속된 게이트 전극 및 상기 제 4 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비하는 트랜지스터(Q10)와, 상기 제 1 저항기의 상기 제 2 단에 접속된 게이트 전극 및 상기 제 4 저항기의 상기 제 2 단에 접속된 제 2 전극을 구비하는 트랜지스터(Q11)를 포함하는
    래치 함수를 제공하는 전자 회로.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 결합 스테이지는,
    제 1 사전-결합 스테이지(first pre-combining stage), 제 1 사전-식별 스테이지 및 제 1 차동 신호 중간 수단(first differential signal intermediate means)과,
    제 2 사전-결합 스테이지, 제 2 사전-식별 스테이지 및 제 2 차동 신호 중간 수단을 포함하되,
    상기 제 1 사전-식별 스테이지는 각각의 제 1 전극 및 제 2 전극과 상기 제 1 전극 및 제 2 전극 사이의 전류 흐름을 제어하는 각각의 게이트 전극을 각각 구비하는 4개의 트랜지스터를 포함하고,
    상기 4개의 트랜지스터의 상기 제 1 전극은 공통 노드에 접속되며,
    상기 제 1 차동 신호 중간 수단은 상기 4개의 트랜지스터의 상기 제 2 전극 중 2개에 각각 접속된 제 1 차동 중간 단자의 2개의 쌍을 포함하고,
    상기 제 1 사전-결합 스테이지는 상기 차동 신호 입력 수단에 의해 수신된 상기 차동 입력 신호의 제 1 쌍을 상기 제 1 사전-식별 스테이지의 상기 4개의 트랜지스터 중 적어도 일부의 트랜지스터의 상기 게이트 전극에 인가되는 게이트 신호로 각각 변환하도록 구성되며,
    상기 제 2 사전-식별 스테이지는 각각의 제 1 전극 및 제 2 전극과, 상기 제 1 전극 및 제 2 전극 사이의 전류 흐름을 제어하는 각각의 게이트 전극을 각각 구비하는 4개의 트랜지스터를 포함하고,
    상기 4개의 트랜지스터의 상기 제 1 전극은 공통 노드에 접속되고,
    상기 제 2 차동 신호 중간 수단은 상기 4개의 트랜지스터의 상기 제 2 전극 중 적어도 2개에 각각 접속된 제 2 차동 중간 단자의 2개의 쌍을 포함하며,
    상기 제 2 사전-결합 스테이지는 상기 차동 신호 입력 수단에 의해 수신된 차동 입력 신호의 제 2 쌍을 제 2 식별 스테이지의 상기 4개의 트랜지스터 중 적어도 일부의 트랜지스터의 상기 게이트 전극에 인가되는 게이트 신호로 각각 변환하도록 구성되고,
    상기 결합 스테이지는 상기 제 1 차동 중간 단자 및 제 2 차동 중간 단자에 의해 수신된 중간 신호를 식별 스테이지의 상기 4개의 트랜지스터 중 적어도 일부의 트랜지스터의 게이트 전극에 인가된 게이트 신호로 각각 변환하도록 구성되는
    로직 게이트 함수를 제공하는 전자 회로.
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