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KR101118711B1 - 중앙 콘택을 구비한 적층형 마이크로전자 조립체 - Google Patents

중앙 콘택을 구비한 적층형 마이크로전자 조립체 Download PDF

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KR101118711B1
KR101118711B1 KR20100129890A KR20100129890A KR101118711B1 KR 101118711 B1 KR101118711 B1 KR 101118711B1 KR 20100129890 A KR20100129890 A KR 20100129890A KR 20100129890 A KR20100129890 A KR 20100129890A KR 101118711 B1 KR101118711 B1 KR 101118711B1
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KR
South Korea
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microelectronic
dielectric
elements
face
microelectronic element
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KR20100129890A
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English (en)
Inventor
벨가셈 하바
와엘 조니
리차드 드윗 크리스프
Original Assignee
테세라, 인코포레이티드
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Priority to CN201180067766.6A priority patent/CN103370785B/zh
Priority to PCT/US2011/031391 priority patent/WO2012082177A1/en
Priority to BR112013015111A priority patent/BR112013015111A2/pt
Priority to JP2013544460A priority patent/JP2013546197A/ja
Priority to US13/080,876 priority patent/US8787032B2/en
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Abstract

마이크로전자 조립체는 제1 면, 제2 면, 제1 면 및 제2 면 사이에서 연장된 제1 및 제2 개구를 가지며, 제1 및 제2 개구 사이에 제2 면의 중앙 영역이 있고, 중앙 영역에 노출된 중앙 단자를 갖는 유전체 요소, 제1 및 제2 마이크로전자 요소, 및 상기 제1 및 제2 마이크로전자 요소의 앞면에 노출된 콘택으로부터 중앙 영역에 노출된 중앙 단자까지 연장된 리드를 포함한다. 제1 마이크로전자 요소의 앞면은 유전체 요소의 제1 면을 향하게 할 수 있다. 제2 마이크로전자 요소의 앞면은 제1 마이크로전자 요소의 뒷면을 향하도록 할 수 있다. 제2 마이크로전자 요소의 콘택은 제1 마이크로전자 요소의 에지를 넘어 돌출될 수 있다. 리드 중의 적어도 제1 및 제2 리드는 중앙 단자 중의 제1 중앙 단자를 제1 및 제2 마이크로전자 요소의 각각에 전기적으로 접속시킬 수 있다.

Description

중앙 콘택을 구비한 적층형 마이크로전자 조립체{ENHANCED STACKED MICROELECTRIC ASSEMBLIES WITH CENTRAL CONTACTS}
본 발명은 적층형의 마이크로전자 조립체 및 이를 제조하는 방법과, 이러한 조립체에 사용할 수 있는 소자에 관한 것이다.
반도체 칩은 개별의 패키지화된 유닛으로서 제공되는 것이 일반적이다. 표준 칩은 칩의 내부 회로에 접속된 콘택(contact)을 갖는 대형의 앞면을 포함하는 평평한 사각형의 본체를 구비한다. 개별의 칩은 전형적으로 패키지 내에 실장되며, 패키지는 인쇄회로기판과 같은 회로 패널 상에 설치되고, 칩의 콘택을 회로 패널의 도체와 접속시킨다. 많은 종래의 구성에서, 칩 패키지가 회로 패널에서 차지하는 영역은 칩 자체의 면적에 비해 훨씬 더 크다. 앞면(front face)을 갖는 플랫 칩과 관련해서 본 설명에서 사용되는, "칩의 영역"은 앞면의 영역을 의미하는 것으로 이해하여야 한다. "플립 칩"(flip chip) 설계에서, 칩의 앞면은 패키지 기판의 면과 맞닿는다. 즉, 칩 캐리어와 칩 상의 콘택이 솔더 볼이나 다른 접속 요소에 의해 칩 캐리어의 콘택에 직접 접합된다. 이후, 칩 캐리어는 칩의 앞면 위에 배치되는 단자를 통해 회로 패널에 접합될 수 있다. "플립 칩" 설계는 비교적 소규모의 배치를 제공하며, 각각의 칩은 회로 패널에서 칩의 앞면의 영역과 같거나 이보다 약간 큰 영역을 차지한다. 이에 대해서는, 동일 양수인의 미국특허 제5,148,265호, 제5,148,266호 및 제5,679,977호의 실시예에 개시되어 있으며, 이들 특허문헌의 내용을 본 명세서에 참조에 의해 원용한다.
어떤 획기적인 실장 기술은 종래의 플립 칩 본딩(flip-chip bonding)과 동일한 소형화 방식을 제공한다. 칩 자체의 영역과 동일하거나 이보다 약간 큰 회로 패널의 영역에 단일의 칩을 수용할 수 있는 패키지를 일반적으로 "칩 사이즈 패키지"(chip-sized package)라고 한다.
마이크로전자 조립체가 차지하는 회로 패널의 평평한 영역을 최소로 하는 것 외에, 회로 패널의 평면에 대하여 직각을 이루는 전체 높이 또는 치수를 감소시킨 칩 패키지를 제공하는 것이 바람직하다. 이러한 박형의 마이크로전자 패키지에 의하면, 패키지를 이웃하는 구조체와 매우 밀접하게 실장할 수 있도록 회로 패널을 배치할 수 있기 때문에, 회로 패널을 포함하는 제품의 전체 크기를 작게 할 수 있다. 단일의 패키지 또는 모듈 내에 다수의 칩을 제공하기 위한 여러 가지 제안이 이루어져 왔다. 종래의 "멀티 칩 모듈"(multi-chip module)의 경우, 칩은 단일의 패키지 기판상에 나란하게 실장한 후 회로 패널에 설치될 수 있다. 이러한 방법에 의하면, 칩이 차지하는 회로 패널의 전체 영역이 제한적으로만 축소될 뿐이다. 전체 영역은 모듈 내의 개별의 칩의 전체 표면 영역보다 더 크다.
다수의 칩을 "스택"(stack) 구성으로 패키지화하는 방법, 즉 하나의 칩 위에 다른 칩을 적층해서 다수의 칩을 배치하는 방식이 제안되었다. 이러한 적층형의 배치에서는, 여러 개의 칩을 회로 패널의 칩의 전체 영역보다 작은 영역에 실장할 수 있다. 앞서 언급한 미국특허 제5,679,977호, 제5,148,265호, 및 미국특허 제5,347,159호의 관련 실시예의 내용을 본 출원에 참조에 의해 원용한다. 미국특허 제4,941,033호에는, 하나의 칩 위에 다른 칩을 적층하고 칩과 관련된 소위 "배선 막"(wiring films) 위의 도체에 의해 서로 상호접속시킨 구성을 개시하고 있으며, 이러한 내용을 본 명세서에 참조에 의해 원용한다.
본 기술분야에서의 이러한 노력에도, 칩의 실질적으로 중앙 영역에 배치되는 콘택을 구비하는 칩에 대한 멀티 칩 패키지에 대한 개선이 요구되고 있다. 메모리 칩과 같은 반도체 칩의 경우, 실질적으로 칩의 중심 축을 따라 콘택을 하나 또는 두 개의 열로 배치해서 만드는 것이 일반적이다.
본 발명의 하나의 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 제2 마이크로전자 요소, 및 상기 제1 및 제2 마이크로전자 요소의 콘택으로부터 유전체 요소의 단자까지 연장된 리드를 포함할 수 있다. 유전체 요소는 제1 면, 제2 면, 제1 면 및 제2 면 사이에서 연장된 제1 및 제2 개구를 가지며, 제1 및 제2 개구 사이의 제2 면에 중앙 영역이 있고, 중앙 영역에 노출된 중앙 단자를 포함한 전기 전도성 요소를 구비할 수 있다. 제1 마이크로전자 요소는 뒷면 및 유전체 요소의 제1 면과 마주 향하는 앞면을 가지며, 앞면에 다수의 콘택(contact)이 노출되어 있다. 제2 마이크로전자 요소는 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 앞면에 노출되고 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 구비할 수 있다. 리드는 제1 및 제2 마이크로전자 요소의 콘택으로부터 단자까지 연장되어 있으며, 리드 중의 적어도 제1 및 제2 리드는 중앙 단자 중의 제1 중앙 단자와 제1 및 제2 마이크로전자 요소를 각각 전기적으로 상호접속시킬 수 있다.
일실시 형태에서, 제1 및 제2 리드는 제1 중앙 단자와 제1 및 제2 마이크로전자 요소 사이에서 신호 또는 기준 전위(reference potential) 중의 적어도 하나를 전달하도록 하는 데에 사용될 수 있다. 일례로, 제1 및 제2 리드는 제1 중앙 단자와 제1 및 제2 마이크로전자 요소 사이에서 공유 타이밍 신호(shared timing signal)를 전달하도록 하는 데에 사용될 수 있다. 일례로, 제1 및 제2 리드는 적어도 클록 신호(clock signal)를 전달하는 데에 사용될 수 있다. 일례로, 마이크로전자 조립체는 중앙 단자 중의 제2 중앙 단자를 제1 및 제2 마이크로전자 요소와 전기적으로 상호접속시키는 제3 및 제4 리드를 더 포함할 수 있다. 제1 및 제2 리드는 제1 차동 클록 신호(differential clock signal)를 전달하는 데에 사용될 수 있다. 제3 및 제4 리드는 제2 중앙 단자와 제1 및 제2 마이크로전자 요소 사이에서 제2 차동 클록 신호를 전달하는 데에 사용될 수 있다. 제1 및 제2 차동 클록 신호는 함께 차동 클록을 전송할 수 있다.
일실시 형태에서, 제1 및 제2 리드는 제1 중앙 단자와 상기 제1 및 제2 마이크로전자 요소 사이에서 데이터 신호(data signal)를 전달하는 데에 사용될 수 있다. 일례로, 제1 및 제2 마이크로전자 요소는 제1 및 제2 리드를 포함하는 한 세트의 리드를 통해, 다수의 중앙 단자 중의 제1 중앙 단자를 포함하는 한 세트의 공유 단자에 대해, 제1 및 제2 마이크로전자 요소에 의해 공유되는 다수의 데이터 신호의 입력 또는 출력을 위해 사용될 수 있는 콘택을 각각 구비할 수 있다. 일례로, 제1 및 제2 마이크로전자 요소는 기억 요소를 각각 포함하며, 제1 및 제2 리드는 제1 및 제2 마이크로전자 요소의 각각에 있는 기억 요소를 어드레싱하는 데에 사용될 수 있는 어드레스 신호를 전달하는 데에 사용될 수 있다.
일실시 형태에서, 유전체 요소의 제2 면은 제1 주변 에지를 가지며, 제2 면에는 제1 개구와 제1 에지 사이에 제1 주변 영역(peripheral region)이 있을 수 있다. 마이크로전자 조립체는 제1 주변 영역에 노출된 제1 단자로부터 제1 마이크로전자 요소의 콘택들 중 하나 이상의 콘택까지 연장되고 하나 이상의 제1 단자와 제1 마이크로전자 요소 사이에서 제1 데이터 신호를 전달하는 데에 사용될 수 있는 제3 리드를 더 포함할 수 있다. 일례로, 유전체 요소의 제2 면은 제2 주변 에지를 가지며, 또한 제2 면에는 제2 개구와 제2 에지 사이에 제2 주변 영역이 있을 수 있다. 마이크로전자 조립체는 제2 주변 영역에 노출된 제2 단자로부터 제1 마이크로전자 요소의 콘택들 중 하나 이상의 콘택까지 연장될 수 있는 제4 리드를 더 포함할 수 있다. 제4 리드는 제2 단자와 제2 마이크로전자 요소 사이에서 제2 데이터 신호를 전달하는 데에 사용될 수 있다. 일례로, 제1 마이크로전자 요소는 제1 데이터 신호의 입력 또는 출력에는 사용할 수 있지만 제2 데이터 신호의 입력 또는 출력에는 사용할 수 없는 콘택을 구비할 수 있다. 제2 마이크로전자 요소는 제2 데이터 신호의 입력 또는 출력에는 사용할 수 있지만 제1 데이터 신호의 입력 또는 출력에는 사용할 수 없는 콘택을 구비할 수 있다.
본 발명의 다른 관점에 의하면, 마이크로전자 조립체는, 유전체 요소, 제1 마이크로전자 요소, 제2 마이크로전자 요소, 제1 신호 리드 및 제1 기준 리드를 포함할 수 있다. 유전체 요소는 반대 방향을 향하는 제1 면 및 제2 면과 제1 면 및 제2 면 사이에서 연장된 하나 이상의 제1 개구를 가지며, 제2 면상에 노출된 다수의 단자를 포함한 전기 전도성 요소를 구비할 수 있다. 제1 마이크로전자 요소는 뒷면 및 유전체 요소와 마주 향하는 앞면을 가지며, 앞면에 다수의 콘택(contact)이 노출되어 있을 수 있다. 제2 마이크로전자 요소는 뒷면 및 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 앞면에 노출되고 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 구비할 수 있다. 제1 신호 리드는 하나 이상의 개구를 통해 유전체 요소 상의 전도성 요소까지 연장되며, 제1 마이크로전자 요소의 제1 콘택과 유전체 요소의 제1 단자를 전기적으로 접속할 수 있다. 제1 기준 리드는 유전체 요소 상의 하나 이상의 전도성 요소에 접속될 수 있는데, 제1 기준 리드 중의 일부는 제1 신호 리드의 실질적인 부분과 실질적으로 평행하며, 실질적인 부분으로부터 실질적으로 일정한 거리만큼 떨어져 있어서, 제1 신호 리드에 대해 원하는 임피던스(impedance)를 얻을 수 있다.
일례로, 제1 기준 리드는 유전체 요소의 제1 개구를 가로질러 연장될 수 이ㅆ다. 일례로, 마이크로전자 조립체는 유전체 요소를 통해 연장된 제2 개구, 및 제2 개구를 통해 유전체 요소 상의 전도성 요소까지 연장하며 제2 마이크로전자 요소의 콘택과 유전체 요소 상의 단자를 전기적으로 접속하는 제2 신호 리드(signal lead)를 더 포함할 수 있다. 일례로, 마이크로전자 조립체는 유전체 요소 상의 전도성 요소에 전기적으로 접속된 제2 기준 리드를 더 포함할 수 있으며, 제2 기준 리드의 적어도 일부는 제2 신호 리드로부터 실질적으로 일정한 거리만큼 떨어져 있어서, 제2 신호 리드에 대하여 원하는 임피던스를 얻을 수 있다. 일례로, 제1 기준 리드는 유전체 요소의 제1 및 제2 개구를 가로질러 연장될 수 있다. 일례로, 제1 기준 리드의 제1 부분은 제1 신호 리드로부터 실질적으로 일정한 거리만큼 떨어진 위치까지 연장되고, 제1 기준 리드의 제2 부분은 제2 신호 리드로부터 실질적으로 일정한 거리만큼 떨어진 위치까지 연장될 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 제2 마이크로전자 요소, 및 제1 및 제2 본드 와이어를 포함할 수 있다. 유전체 요소는 반대 방향을 향하는 제1 면 및 제2 면과, 제1 면 및 제2 면 사이에서 연장된 하나 이상의 개구를 가지며, 제2 면에 노출된 다수의 콘택과 다수의 단자를 포함하는 전기 전도성 요소를 구비할 수 있다. 제1 마이크로전자 요소는 뒷면 및 유전체 요소와 마주 향하는 앞면을 가지며, 앞면에 노출된 다수의 콘택을 가질 수 있다. 제2 마이크로전자 요소는 뒷면 및 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 앞면에 노출되고 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 포함할 수 있다. 제1 및 제2 본드 와이어는 하나 이상의 개구를 통해 유전체 요소 상의 전도성 요소까지 연장될 수 있으며, 제1 및 제2 본드 와이어는 제1 마이크로전자 요소의 제1 콘택과 유전체 요소의 제1 단자 사이를 전기적으로 접속하여 전기적으로 병렬의 전도성 경로를 제공할 수 있다.
일례로, 제1 본드 와이어는 전도성 요소 중의 제1 전도성 요소와 제2 본드 와이어의 단부에 접합되는데, 제1 본드 와이어가 제1 콘택 또는 제1 전도성 요소 중의 적어도 하나와 접촉하지 않도록 접합될 수 있다. 일례로, 마이크로전자 조립체는 하나 이상의 개구를 통해 유전체 요소 상의 전도성 요소까지 연장하는 전기 전도성의 제3 및 제4 본드 와이어를 더 포함할 수 있다. 제3 및 제4 본드 와이어는 제2 마이크로전자 요소의 제1 콘택과 유전체 요소의 제2 단자 사이를 전기적으로 접속하여, 전기적으로 병렬의 전도성 경로를 제공할 수 있다. 일례로, 마이크로전자 조립체는 유전체 요소 상에 설치되는 하나 이상의 수동 소자(passive component)를 더 포함할 수 있다.
본 발명의 또 다른 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 제2 마이크로전자 요소, 제1 리드, 및 제2 리드를 포함할 수 있다. 유전체 요소는 반대 방향을 향하는 제1 면 및 제2 면과 제1 면 및 제2 면 사이에서 연장된 개구를 가지며, 전도성 요소를 구비할 수 있다. 제1 마이크로전자 요소는 뒷면 및 유전체 요소와 마주 향하는 앞면을 가지며, 제1 에지와, 제1 에지로부터 떨어져 있는 앞면에 노출된 다수의 콘택을 가질 수 있다. 제2 마이크로전자 요소는 뒷면 및 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 앞면에 노출되고 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 포함할 수 있다. 유전체 요소의 개구는 상기 제1 및 제2 마이크로전자 요소의 콘택을 둘러싸도록 될 수 있다. 제1 리드는 제1 마이크로전자 요소의 콘택으로부터 개구를 통해 전도성 요소 중의 적어도 몇몇까지 연장될 수 있다. 제2 리드는 제2 마이크로전자 요소의 콘택으로부터 개구를 통해 전도성 요소 중의 적어도 몇몇까지 연장될 수 있다.
본 발명의 다른 관점에 의하면, 마이크로전자 조립체는 유전체 요소, 제1 마이크로전자 요소, 및 제2 마이크로전자 요소를 포함할 수 있다. 유전체 요소는 반대 방향으로 향하는 제1 면 및 제2 면과 제1 면 및 제2 면 사이에서 연장된 개구를 포함할 수 있다. 제1 마이크로전자 요소는 뒤면, 유전체 요소와 마주 향하는 앞면, 제1 에지, 제1 에지로부터 떨어져 있는 앞면에 노출된 다수의 콘택, 및 제1 면을 따라 콘택으로부터 제1 에지에 인접한 제1 면에 노출된 재분배 패드(redistribution pad)까지 연장된 재분배 도체(redistribution conductor)를 구비할 수 있다. 제2 마이크로전자 요소는 뒷면, 앞면, 및 앞면에 노출되고 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 구비할 수 있다. 제1 마이크로전자 요소의 재분배 패드와 제2 마이크로전자 요소의 콘택은 유전체 요소 내의 개구와 정렬될 수 있다.
일례로, 유전체 요소는 유전체 요소의 제2 면에 노출된 단자를 포함한 전기 전도성 요소를 포함할 수 있다. 마이크로전자 조립체는 제1 마이크로전자 요소의 재분배 패드로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제1 리드와, 제2 마이크로전자 요소의 콘택으로부터 개구를 통해 유전체 요소 상의 전기 전도성 요소 중의 몇몇까지 연장된 제2 리드를 더 포함할 수 있다.
본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 의한 마이크로전자 구조체, 본 발명의 앞서 설명한 관점에 의한 복합의 칩, 다른 전자 장치를 포함하는 시스템을 제공할 수 있다. 예를 들어, 시스템은 단일의 하우징 내에 배치될 수 있으며, 이러한 하우징은 휴대형의 하우징이 될 수 있다. 본 발명의 관점에 의한 바람직한 실시예에 따른 시스템은 종래의 시스템보다 더 소형으로 할 수 있다.
본 발명의 다른 관점에 의하면, 본 발명의 앞서 설명한 관점에 따른 다수의 마이크로전자 조립체를 포함할 수 있는 모듈을 제공할 수 있다. 모듈은 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 각각 가질 수 있다.
본 발명의 또 다른 관점은, 본 발명의 앞서 설명한 관점에 따라 하나 이상의 마이크로전자 조립체를 포함하는 구조체를 제공한다. 이러한 구조체는 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함한다. 제3 마이크로전자 요소는 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 가질 수 있다.
도 1은 본 발명의 실시예에 따른 적층형 마이크로전자 조립체를 개략적으로 나타낸 입단면도이다.
도 2는 도 1의 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 4는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 5는 본 발명의 실시예에 따른 마이크로전자 조립체의 변형 예에서의 접합 요소 사이의 접속을 나타내는 부분 단면도이다.
도 6은 본드 리본을 포함하는 루프형 접속 구성을 나타내는 마이크로전자 조립체의 부분 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 적층형 마이크로전자 조립체를 나타내는 부분 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 적층형 마이크로전자 조립체의 입단면도이다.
도 9는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다.
도 10은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 입단면도이다.
도 11은 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다.
도 12는 본 발명의 다른 실시예에 의한 적층형 마이크로전자 조립체의 단면도이다.
도 13은 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 14는 본 발명의 또 다른 실시예에 의한 적층형 마이크로전자 조립체의 바닥을 나타내는 도면이다.
도 15는 교번 트레이스 경로 구성을 가진 도 13의 일부를 확대해서 나타낸다.
도 16은 본 발명의 일실시예에 의한 모듈을 개략적으로 나타낸다.
도 17은 본 발명의 일실시예에 의한 시스템을 개략적으로 나타낸다.
도 1을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(10)는, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 포함한다. 일례로, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)는 반도체 칩이나 웨이퍼 등이 될 수 있다. 예를 들어, 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14) 중의 하나 또는 모두는 기억 소자를 포함할 수 있다. 본 명세서에서 사용되는 "기억 소자"(memory storage element)는 전기적 인터페이스를 통해 데이터를 전달하는 것과 같이 데이터를 기억 및 인출하는 데에 사용될 수 있는 회로와 함께, 어레이 형태로 배치된 다수의 메모리 셀을 의미한다.
제1 마이크로전자 요소(12)는 앞면(16), 앞면과 떨어져 있는 뒷면(18), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(27, 29)를 포함한다. 제1 마이크로전자 요소(12)의 앞면(16)은 제1 및 제2 단부 영역(15, 17)과, 제1 및 제2 단부 영역(15, 17) 사이에 위치한 중앙 영역(13)을 포함한다. 제1 단부 영역(15)은 중앙 영역(13)과 제1 에지(27) 사이에 있고, 제2 단부 영역(17)은 중앙 영역(13)과 제2 에지(29) 사이에 있다. 제1 마이크로전자 요소(12)의 앞면(16)에는 전기 콘택(electrical contact)(20)이 노출되어 있다. 본 명세서에서, 전기 전도성 요소가 구조체의 표면에 "노출"되어 있다는 표현은, 전기 전도성 요소가 구조체의 외부로부터 표면을 향해 표면에 직각인 방향으로 이동하는 이론적인 점과 접촉할 수 있게 되어 있다는 것을 의미한다. 따라서, 구조체의 표면에 노출된 단자 등의 전도성 요소는 이러한 표면으로부터 돌출되거나, 표면과 동일한 높이를 갖거나, 표면 아래로 함몰되어 있을 수 있으며, 유전체 내의 홀이나 구멍을 통해 노출되어 있을 수 있다. 제1 마이크로전자 요소(12)의 콘택(20)은 앞면(16)의 중앙 영역(13)에 노출되어 있다. 예를 들어, 콘택(20)은 제1 면(16)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다.
제2 마이크로전자 요소(14)는 앞면(22), 앞면으로부터 떨어져 있는 뒷면(24), 및 앞면과 뒷면 사이로 연장된 제1 및 제2 에지(35, 37)를 포함한다. 제2 마이크로전자 요소(14)의 앞면(22)은 제1 및 제2 단부 영역(21, 23)과 제1 및 제2 단부 영역(21, 23) 사이에 위치한 중앙 영역(19)을 포함한다. 제1 단부 영역(21)은 중앙 영역(19)과 제1 에지(35) 사이에 있고, 제2 단부 영역(23)은 중앙 영역(19)과 제2 에지(37) 사이에 있다. 제2 마이크로전자 요소(14)의 앞면(22)에 전기적 콘택(26)이 노출되어 있다. 제2 마이크로전자 요소(14)의 콘택(26)은 앞면(22)의 중앙 영역(19)에 노출되어 있다. 예를 들어, 콘택(26)은 제1 면(22)의 중앙 부근에 하나 또는 두 개의 나란한 열로 배치될 수 있다.
도 1에 나타낸 바와 같이, 제1 및 제2 마이크로전자 요소(12, 14)는 서로 적층되어 있다. 일례로, 제2 마이크로전자 요소(14)의 앞면(22)과 제1 마이크로전자 요소(12)의 뒷면(18)은 서로 마주 향해 있다. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 단부 영역(17)의 적어도 일부 위에 위치한다. 제2 마이크로전자 요소(14)의 중앙 영역(19)의 적어도 일부는 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어 연장되어 있다. 따라서, 제2 마이크로전자 요소(14)의 콘택(26)은 제1 마이크로전자 요소(12)의 제2 에지(29)를 넘어선 위치에 배치된다.
마이크로전자 조립체(10)는 또한 서로 반대 방향을 향하는 제1 면(32)과 제2 면(34)을 갖는 유전체 요소(30)를 포함한다. 도 1에는 유전체 요소(30)를 하나만 도시하고 있지만, 마이크로전자 조립체(10)는 둘 이상의 유전체 요소를 포함할 수 있다. 유전체 요소(30)의 제1 면(32)에 하나 또는 그 이상의 전기 전도성 요소 또는 단자(36)가 노출되어 있다. 이러한 전기 전도성 단자(36) 중의 적어도 일부는 제1 및/또는 제2 마이크로전자 요소(12, 14)에 대하여 이동이 가능하도록 할 수 있다.
유전체 요소(30)는 하나 이상의 개구(aperture)를 더 포함할 수 있다. 도 1에 나타낸 실시예에서, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 실질적으로 중앙 영역(13)과 정렬된 제1 개구(33)와, 제2 마이크로전자 요소(14)의 실질적으로 중앙 영역(19)과 정렬된 제2 개구(39)를 포함함으로써, 콘택(20, 26)에 액세스할 수 있다.
도 1에 나타낸 바와 같이, 유전체 요소(30)는 제1 마이크로전자 요소(12)의 제1 에지(27)와 제2 마이크로전자 요소(14)의 제1 에지(35)를 넘어 연장될 수 있다. 유전체 요소(30)의 제2 면(34)은 제1 마이크로전자 요소(12)의 앞면(16)과 평행하게 배치(juxtapose)될 수 있다. 유전체 요소(30)는 부분적으로 또는 그 전체를 임의의 적당한 유전체 물질로 구성할 수 있다. 예를 들어, 유전체 요소(30)는 폴리이미드, BT 레진, 또는 테이프 자동 접합("TAB": tape automated bonding) 테이프를 만드는 데에 일반적으로 사용되는 다른 유전성 물질과 같은 플렉서블한 재료로 된 층을 포함할 수 있다. 이와 달리, 유전체 요소(30)는 Fr-4 또는 Fr-5 보드와 같이, 섬유 강화 에폭시로 된 두꺼운 층과 같은 재료로 이루어진 비교적 딱딱한 보드를 포함할 수 있다. 사용되는 재료에 관계없이, 유전체 요소(30)는 유전체 재료로 된 단일의 층 또는 다층으로 이루어질 수 있다.
유전체 요소(30)는 또한 제1 면(32)과 전기 전도성 트레이스(42) 상에 노출된 전기 전도성 요소(40)를 더 포함할 수 있다. 전기 전도성 트레이스(42)는 전기 전도성 요소(40)를 단자(36)에 전기적으로 연결시킨다.
제2 마이크로전자 요소(14)의 제1 단부 영역(21)과 유전체 요소(30)의 일부분 사이에 접착층(adhesive layer)과 같은 간격 층(spacing layer)(31)이 배치될 수 있다. 간격 층(31)은 접착제를 포함할 수 있으며, 접착제는 제2 마이크로전자 요소(14)를 유전체 재료(30)에 부착시키기 위한 것이 될 수 있다. 제2 마이크로전자 요소(14)의 제2 단부 영역(23)과 제1 마이크로전자 요소(12)의 제2 단부 영역(17) 사이에 다른 간격 층(60)을 배치할 수 있다. 이러한 간격 층(60)은 제1 마이크로전자 요소(12)와 제2 마이크로전자 요소(14)를 서로 접합하기 위한 접착제를 포함할 수 있다. 이 경우, 간격 층(60)은 그 일부 또는 전체가 다이 부착용 접착제(die-attach adhesive)로 이루어지거나, 실리콘 엘라스토머(silicone elastomer)와 같은 탄성계수가 낮은 재료로 이루어질 수 있다. 그러나 간격 층(60)은 2개의 마이크로전자 요소(12, 14)가 동일한 재료의 통상적인 반도체 칩인 경우에, 그 일부 또는 전체가 탄성계수가 높은 접착제 또는 땜납으로 이루어진 얇은 층으로 제조될 수 있는데, 마이크로전자 요소가 온도의 변화에 따라 함께 팽창 및 수축하는 경향이 있기 때문이다. 사용되는 재료에 관계없이, 간격 층(31, 60)은 단일의 층 또는 다층으로 구성할 수 있다.
도 1 및 도 2에 나타낸 바와 같이, 전기 접속체(electrical connection) 또는 리드(lead)(70)는 제1 마이크로전자 요소(12)의 콘택(20)을 몇몇 전기 전도성 요소(40)에 전기적으로 접속시킨다. 전기 접속체 또는 리드(70)는 다수의 본드 와이어(wire bond)(72, 74)를 포함할 수 있다. 본드 와이어(72, 74)는 제1 개구(33)를 통해 연장하며, 서로에 대해 실질적으로 평행하다. 본드 와이어(72, 74)는 콘택(20)을 유전체 요소의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스(inductance)를 실질적으로 감소시킬 수 있다. 이러한 다중의 와이어 본딩 구조체는 콘택(20)과 유전체 요소의 대응하는 요소(40) 사이에 전기적으로 병렬인 전도성 경로를 제공할 수 있다. 본 명세서의 "리드"(lead)라는 표현은, 2개의 전기 전도성 요소 사이에서 연장하는 전기 접속체의 일부 또는 그 전체를 의미하며, 이러한 전기 전도성 요소의 예로는, 제1 마이크로전자 요소(12)의 콘택(20) 중의 하나로부터 전기 전도성 요소(40) 중의 하나를 통해 단자(36) 중의 하나까지 연장하는 트레이스(42) 및 본드 와이어(72, 74)가 포함된다.
다른 전기 접속체 또는 리드(50)는 제2 마이크로전자 요소(14)의 콘택(26)을 몇몇 전도성 요소(40)에 전기적으로 연결시킨다. 전기 접속체 또는 리드(50)는 다수의 본드 와이어(52, 54)를 포함할 수 있다. 본드 와이어(52, 54)는 제2 개구(39)를 통해 연장되어 있으며, 서로에 대해 실질적으로 평행하게 되어 있다. 본드 와이어(52, 54)는 콘택(26)을 유전체 요소(30)의 대응하는 전도성 요소(40)에 각각 전기적으로 연결시킨다. 본 실시예에 따른 다수의 본드 와이어 구조체는 접속된 콘택들 사이에서 전류가 흐르도록 하는 추가의 경로를 제공함으로써 본드 와이어 접속체의 인덕턴스를 실질적으로 감소시킬 수 있다.
도 3에 나타낸 바와 같이, 전기 접속체 또는 리드(70)의 경우, 제1 본드 와이어(52)는 칩 콘택(20)에 금속적으로 결합된 단부(52A)와, 전기 전도성 요소(40)와 금속적으로 결합된 단부(도시 안 됨)를 가질 수 있다. 예를 들어, 본드 와이어는 초음파 에너지 및/또는 열을 가해서 콘택에 용접될 수 있는 금(gold)과 같은 금속을 포함함으로써, 본드 와이어와 콘택 사이에 금속 접합 구조 또는 본딩 구조를 형성할 수 있다. 이에 대하여, 제2 본드 와이어(54)는 제1 본드 와이어(52)의 단부(52A)에 금속 접합된 단부(54A)와, 단부(54A)의 다른 한쪽에서 제1 본드 와이어(52)의 단부에 금속 접합된 단부(도시 안 됨)를 가질 수 있다.
제2 본드 와이어(54)는 제1 본드 와이어(52)가 금속 접합된 전기 전도성 요소(40)에 접촉되어 있을 필요는 없다. 대신에, 일례로, 제2 본드 와이어(54)의 단부(54A)를 제1 본드 와이어(52)의 단부(52A)에 급속 접합할 수 있는데, 제2 본드 와이어가 제2 본드 와이어의 적어도 하나의 단부에 있는 콘택과 접촉하지 않도록 할 수 있으며, 어느 쪽 단부에 있는 콘택과도 접촉하지 않도록 할 수 있다.
본드 와이어(52, 54)의 단부(52A, 54A)는 와이어 본딩 공정을 수행하는 중에 형성된는 볼(ball)을 포함할 수 있다. 와이어 본딩 도구는 금으로 된 와이어의 끝 부분을 도구의 스풀(spool)에서 끝 부분까지 이동시킴으로써 동작시킨다. 처리 공정의 예로서, 도구가 제1 콘택, 예를 들어 칩 콘택(20)에 제1 본드 와이어를 형성하기 위한 위치에 있는 경우, 도구는 와이어의 끝 부분이 녹아서 볼을 형성할 때까지 초음파 에너지, 열, 또는 이들 두 가지를 와이어에 인가할 수 있다. 이어서 가열된 볼을 콘택의 표면과 금속 접합시킨다. 계속해서, 와이어 본딩 도구의 끝 부분을 제1 콘택에서 제거하면, 볼은 콘택에 접합된 채로 남아 있게 되고, 이러한 콘택과 다른 제2 콘택 사이의 본드 와이어의 길이는 줄어든다. 다음으로, 와이어 본딩 도구를 사용해서 와이어의 다른 쪽 끝을 제2 콘택에 부착하고, 그 단부에서 제2 콘택과 금속 접합 구조를 형성한다.
상기 공정은 제2 본드 와이어를 형성하기 위해 다소 상이한 방식으로 반복할 수 있다. 이 경우, 와이어 본딩 도구를 소정의 위치로 이동시키고, 와이의 끝 부분을 가열해서 제2 본드 와이어의 단부(54A)를 제1 본드 와이어의 단부(52A)에 금속 접합시키는 볼을 형성할 수 있다. 와이어 본딩 도구는 본드 와이어의 다른 쪽 끝을 제1 본드 와이어의 제2 단부에 부착해서, 적어도 제1 본드 와이어와 금속 결합 구조를 형성할 수 있다.
전기 전도성 요소(40) 중의 일부는 시간에 따라 변화하고 정보를 전달하는 전압이나 전류 등의 신호를 포함할 수 있다. 예를 들어, 이러한 신호의 예로서는, 상태, 변경, 측정, 클록 또는 타이밍 입력이나 제어 또는 피드백 입력을 나타내며 시간에 따라 변화하는 전압 또는 전류가 될 수 있다. 다른 전기 전도성 요소(40)는 접지 또는 전원에의 접속을 제공할 수 있다. 접지 또는 전원에 대한 접속은 회로의 동작에 관련된 주파수에 대하여 시간에 따라 적어도 안정적인 전압을 제공하는 것이 통상적이다. 각각의 콘택 쌍들 사이의 이중 또는 다중 본드 와이어는, 특히 접속이 접지 또는 전원인 경우에 유리하다. 일례로, 이중 와이어 접속(72, 74; 52, 54)은 마이크로전자 요소(12, 14)를 유전체 요소(30) 상의 접지 단자에 접속시킬 수 있다. 마찬가지로, 이중 본드 와이어 접속부(72A, 74A; 52A, 54A)는 각각의 마이크로전자 요소를 유전체 요소 상의 전원 단자에 접속시킬 수 있다(도시하지는 않지만, 회로 패널을 통해 전원에 접속될 수 있다). 이러한 접지 또는 전원 단자에의 접속 구조에서 본드 와이어의 수를 증가시키면, 시스템의 노이즈를 감소시킬 수 있다.
본 실시예에 따른 다중 와이어 본딩 구조체 및 방법은, 칩이나 기판상의 본드 패드 등의 콘택에 본드 와이어를 부착하기 위한 면적이 제한되어 있는 경우에, 인덕턴스를 감소시킬 수 있다는 장점도 있다. 몇몇 칩은 특히 높은 접촉 밀도와 미세 피치를 갖는다. 이러한 칩 상의 본드 패드는 매우 제한된 면적을 갖는다. 제2 본드 와이어가 제1 본드 와이어의 단부에 부착된 단부를 갖지만, 자체적으로는 콘택과 접촉하지 않는 구성에 의해 본드 패드의 크기를 증가시키지 않는 이중 또는 다중 본드 와이어 구조체를 달성할 수 있다. 따라서, 도 3과 관련해서 언급한 바와 같은 다중 와이어 본딩은, 미세 피치로 배치된 콘택이나 작은 면적을 갖는 콘택에 대한 본드 와이어 접속을 형성하는 경우에도 달성할 수 있다.
또한, 높은 밀도를 갖는 일부 마이크로전자 요소는 높은 입출력 비율, 즉 신호가 칩으로 전송되거나 칩으로부터 전송되는 빈도가 높을 수 있다. 빈도가 큰 값을 가지면, 접속부의 인덕턴스가 실질적으로 증가할 수 있다. 본 실시예에 따른 다중의 본드 와이어 구조체는 접속된 콘택들 사이로 전류가 흐르는 추가의 경로를 제공함으로써 접지, 전원 또는 신호 전송을 위해 사용되는 본드 와이어 접속부의 인덕턴스를 실질적으로 감소시킬 수 있다.
도 4는 제1 본드 와이어(51)와 제2 본드 와이어(53) 간의 각 단부에서의 접속 구조를 나타낸다. 도 4에 나타낸 바와 같이, 본드 와이어의 제1 단부에서, 볼(51A)과 볼(53A)은 서로 금속 접합되지만, 제2 본드 와이어(53)의 볼은 콘택(20)과 접하지 않는다. 제2 콘택(40)에 있는 본드 와이어의 제2 단부(51B, 53B)에서는, 제2 단부(51B, 53B)에 볼을 형성하지 않고도 와이어들 사이에 전기적 접속을 이룰 수 있다. 이러한 경우, 콘택(20, 40) 중의 하나는 칩의 표면에 노출된 칩 콘택이 될 수 있으며, 콘택(20, 40) 중의 다른 하나는 기판의 표면에 노출된 기판 콘택이 될 수 있다. 도 4를 다시 보면, 제2 본드 와이어의 제2 단부(53B)는 제2 본드 와이어가 콘택(40)과 접하지 않고도 단부(51B)에서 제1 본드 와이어에 연결된다.
도 5는 도 4의 실시예의 변형 예로서, 제1 본드 와이어(55)가 제1 콘택(20)에 접합된 볼 단부(ball end)(55A)를 갖는 실시예를 나타낸다. 제2 본드 와이어(57)의 와이어 단부(57B)는 제1 콘택(20) 위의 제1 본드 와이어의 볼 단부(55A)에 금속 접합된다. 또한, 제2 본드 와이어(57)의 볼 단부(57A)는 제2 콘택(40)에서 제1 본드 와이어(55)의 와이어 단부(55B)에 금속 접합된다.
상기 설명한 실시예의 다른 변형예로서, 다수의 본드 와이어를 형성해서 단부에 있는 콘택과 이미 접합된 기존의 본드 와이어와 접합시켜, 콘택들 사이에 3개 이상의 병렬 경로를 형성할 수 있다. 본 예에서, 제3 본드 와이어를 설치하여, 제1 및 제2 본드 와이어[예를 들어, 도 4의 와이어(51, 53) 또는 도 5의 와이어(55, 57)]와 제3 본드 와이어 사이의 접합부가, 제1 본드 와이어의 단부가 접합된 콘택과 접촉하지 않도록 한다. 필요에 따라, 한 쌍의 콘택 사이에 전류가 흐르도록 하기 위한 병렬의 전기 경로를 제공하기 위해, 본 방식으로 다른 본드 와이어에 금속 접합되는 본드 와이어의 수를 더 많이 해도 된다.
도 6은 본드 와이어 대신에 본드 리본(bond ribbon)(41)을 사용한 전기 접속을 나타내는데, 본드 리본(41)은 콘택 중의 하나[예를 들어, 콘택(20)]에 금속 접합된 제1 단부(43)를 포함한다. 본드 리본(41)은 다른 콘택(40)에 금속 접합되는 중간 부분(45)과 본드 리본의 제1 단부(43)에 접합되는 제2 단부(47)를 포함한다. 본드 리본의 제1 단부(43)와 제2 단부(47) 사이의 접합 구조는, 제1 단부가 접합되는 콘택(20)에 제2 단부(47)가 접촉하지 않도록 하는 구성이 가능하다. 이와 달리, 다른 예(도시 안 됨)로서, 제1 단부(43)가 접합되는 콘택(20)에 제2 단부(47)가 접촉하거나 직접 접합되도록 해도 된다. 콘택, 예를 들어 콘택(20, 40) 중의 하나를 기판 콘택으로 하고 다른 콘택을 칩 콘택으로 해도 된다. 이와 달리, 콘택(20, 40) 모두를 기판의 표면에 노출된 기판 콘택으로 하거나, 콘택 모두를 칩의 표면에 노출된 칩 콘택으로 해도 된다.
마이크로전자 조립체(10; 도 1 참조)는 제1 봉지재(encapsulant)(80)와 제2 봉지재(82)를 포함할 수 있다. 제1 봉지재(80)는 유전체 요소(30)의 제1 개구(33)와 전기 접속부(70)를 덮는다. 제2 봉지재(82)는 유전체 요소(30)의 제2 개구(39)와 전기 접속부(70)를 덮는다.
마이크로전자 조립체(10)는 솔더 볼(81)과 같은 다수의 결합 유닛을 포함할 수 있다. 솔더 볼(81)은 단자(36)에 부착되며, 요소(40), 리드(50, 70), 및 콘택(20, 26) 중의 적어도 몇몇에 전기 접속된다.
도 7은 상기 설명한 실시예의 변형예를 나타낸다. 본 변형예에서, 전기 접속부(170)는 제1 마이크로전자 요소(112)의 콘택(120)을 대응하는 전기 전도성 요소(140)에 전기적으로 접속하는 제1 본드 와이어(172)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 전기적으로 상호접속하는 제2 본드 와이어(174)를 포함한다. 제2 본드 와이어(174)는 유전체 요소(130)의 제1 개구(133)를 가로질러 연장한다. 제2 본드 와이어(174)는 제1 본드 와이어(172)의 실질적인 길이 부분으로부터 일정한 거리만큼 떨어져 위치될 수 있다. 본드 와이어(172, 174) 중의 하나는 칩과 주고받는 신호를 전달하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. 본드 와이어(172, 174) 중의 다른 하나는 접지 또는 전원 등의 기준 전위에 접속하는 데에 사용되는 기판과 마이크로전자 요소의 콘택을 접속시킬 수 있다. 일례로, 상기 제1 본드 와이어의 실질적인 길이 부분은, 적어도 1 밀리미터의 길이가 되거나, 본드 와이어(172)의 전체 길이 중의 25%가 될 수 있다. 마찬가지로, 전기 접속부(150)는 제2 마이크로전자 요소(114)의 콘택(126)을 대응하는 전기 전도성 요소(140)에 전기 접속하는 제1 본드 와이어(152)와, 유전체 요소(130)의 2개의 전기 전도성 요소(140)를 상호접속하는 제2 본드 와이어(154)를 포함할 수 있다. 제2 본드 와이어(154)는 유전체 요소(130)의 제2 개구(139)를 가로질러 연장될 수 있다. 제2 본드 와이어(154)는 제1 본드 와이어(152)의 일부로부터 일정한 거리만큼, 즉 적어도 1 밀리미터 길이 또는 그 이상, 아니면 본드 와이어(152)의 전체 길이의 적어도 25% 떨어져서 위치될 수 있다. 본 실시예에 의한 다중의 본드 와이어 구조체는 본드 와이어(172, 152)에 의해 전달되는 신호에 대한 임피던스를 바람직하게 제어하는 데에 도움이 될 수 있다. 따라서, 예를 들어, 본드 와이어(172, 174)는 25 미크론 등의 표준 직경을 갖는 와이어를 사용하여 형성될 수 있으며, 본드 와이어(172)의 실질적인 부분이 본드 와이어(174)로부터 30 내지 70 미크론의 거리만큼 이격되고 본드 와이어(174)와 평행하기 때문에, 대략 50 옴(ohm)의 특성 임피던스(characteristic impedance)를 달성할 수 있다. 일례로, 본드 와이어(172, 174)는 기판에 대하여 세로 방향의 성분을 포함하는 방향으로 이격되어 있을 수 있다. 즉, 본드 와이어(172, 174)의 실질적으로 평행한 부분들 사이의 분리는 적어도 일부가 마이크로전자 요소(112)의 앞면에 법선을 이루는 세로 방향(158)에 있게 됨으로써, 본드 와이어(172, 174) 중의 어느 하나가 본드 와이어(172, 174) 중의 다른 하나보다 마이크로전자 요소(112)의 앞면으로부터 더 높은 위치에 있게 된다. 마이크로전자 요소(114)에 인접한 개구(139)에 설치된 본드 와이어(152, 154)는 본드 와이어(172, 174)와 유사한 방식으로 배치될 수 있다.
도 8은 도 7의 실시예에 대한 변형예를 나타낸다. 본 예에서, 유전체 요소(230)는 제1 마이크로전자 요소(212)의 콘택(220) 및 제2 마이크로전자 요소(214)의 콘택(226)과 실질적으로 정렬된 단일의 개구(233)를 포함하는데, 제1 및 제2 마이크로전자 요소(212, 214)의 콘택(220, 226)에 접속된 본드 와이어(252, 254)가 동일한 개구(233)를 통해 연장된다. 예를 들어, 본 변형예는 제1 마이크로전자 요소(212)의 콘택(220)을, 개구(233)의 제1 에지(235)를 넘어 유전체 요소(230)의 전기 전도성 요소(240)에 접속시키는 제1 본드 와이어(252)를 포함한다. 제2 본드 와이어(254)는 제2 마이크로전자 요소(214)의 콘택(226)을 개구(233)의 제1 에지(235)를 넘어 전기 전도성 요소(240)에 접속시킬 수 있다. 도시하지는 않지만, 다른 본드 와이어가 제1 및 제2 마이크로전자 요소의 콘택(220, 226)을 개구의 제2 에지(237)를 넘어 배치된 유전체 요소의 콘택(260)과 전기 접속시킬 수 있다. 봉지재(280)는 전기 접속부(250)와 개구(233) 전체를 덮어서 보호한다.
도 9는 도 8의 실시예에 대한 변형예를 나타낸다. 본 예에서, 유전체 요소(330)는 제1 마이크로전자 요소(312)의 콘택(320)과 실질적으로 정렬된 제1 개구(333)와, 제2 마이크로전자 요소(314)의 콘택(326)과 실질적으로 정렬된 제2 개구(339)를 포함한다. 봉지재(380)는 유전체 요소(330)의 제1 개구(333)와 제2 개구(339)를 덮는다. 기준 와이어 본드(reference wire bond)(352)는 제1 개구(333)에 인접한 전기 전도성 요소(340)를 제2 개구(339)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. 전도성 요소(340) 중의 하나 이상은 마이크로전자 조립체(310)의 하나 이상의 단자(336)를 통해 접지 입력 또는 전원 입력과 같은 기준 전위(reference potential)와 상호접속을 하도록 구성될 수 있다. 이러한 기준 와이어 본드(352)는 제1 개구(333)와 제2 개구(339)를 가로질러 연장할 수 있다. 도 9에 나타낸 예에서, 전기 접속부(350)는 제1 신호 와이어 본드(354)와 제2 신호 와이어 본드(356)를 더 포함할 수 있다. 제1 신호 와이어 본드(354)는 제1 개구(333)를 통해 연장하며, 제1 마이크로전자 요소(312)의 콘택(320)을 제1 개구(333)에 인접한 다른 전기 전도성 요소(340)에 전기 접속시킨다. 제2 신호 와이어 본드(356)는 제2 개구(339)를 통해 연장하며, 제2 마이크로전자 요소(314)의 콘택(326)을 제2 개구(339)에 인접한 유전체 요소(330)의 다른 전기 전도성 요소(340)에 전기 접속시킬 수 있다. 이들 기준 와이어 본드는 바람직한 특성 임피던스를 얻기 위하여, 상기 설명한 것과 같이 각각의 와이어 본드(354, 356)의 적어도 실질적인 부분으로부터 이격되어 있을 수 있다. 봉지재(380)는 기준 와이어 본드(352), 제1 신호 와이어 본드(354), 제2 와이어 본드(256), 및 제1 및 제2 개구(333, 339)를 덮어서 보호한다.
하나 이상의 기준 와이어 본드(352)는 유전체 요소의 제1 및 제2 단부(362, 364) 사이의 안정된 접지 또는 전원 전압을 유지하는 데에 도움이 될 수 있다. 이의 변형예로서, 하나 이상의 기준 와이어 본드(368)가 중앙에 있는 각각의 콘택과 유전체 요소(33)의 제2 부분(364, 366)을 전기 접속시킬 수 있다.
도 10은 도 1의 실시예의 변형예이다. 본 예에서, 유전체 요소(430)는 제2 마이크로전자 요소(414)의 콘택(426) 및 제1 마이크로전자 요소(412)의 에지(429)와 실질적으로 정렬된 단일의 개구(433)를 포함한다. 제1 마이크로전자 요소(412)는 중앙 영역에 있는 각각의 콘택(420)을 에지(429)에 인접해서 위치한 전기 전도성 요소(448)(예를 들어, 재분배 패드)를 접속시키는 재분배 층(redistribution layer)을 포함한다.
예를 들어, 다수의 전기 전도성 트레이스 또는 재분배 도체(redistribution conductor)(443)는 제1 마이크로전자 요소(412)의 제1 면(416)상에, 제1 면(416)에 대해 도금을 행하거나, 제1 면(416)에 접합 또는 적층된 금속층을 에칭하거나, 도금 및 에칭의 조합에 의해 형성될 수 있다. 이러한 재분배 도체(443)는 콘택(420)으로부터 제1 면(416)을 따라 에지(429)에 인접한 제1 면에 노출된 재분배 패드 또는 전기 전도성 요소(448)까지 연장될 수 있다.
도 10에 나타낸 바와 같이, 제1 와이어 본드(452)는 제1 마이크로전자 요소(412)의 에지(429)에 인접한 전도성 요소(448)을 유전체 요소(430)의 전기 전도성 요소(440)와 접속시킨다. 제1 와이어 본드(452)는 개구(433)를 통해 연장되어 있다. 제2 와이어 본드(454)는 제2 마이크로전자 요소(414)의 콘택(426)을 전기 전도성 요소(440)와 접속시킨다. 제2 와이어 본드(454)는 유전체 요소(430)의 개구(433)를 통해 연장되어 있다. 제2 마이크로전자 요소(414)의 하나 이상의 콘택(426)은 유전체 요소(430) 내의 개구(433)와 정렬될 수 있다.
도 11은 적어도 2개의 적층되고 전기적으로 접속된 마이크로전자 조립체(900; 900A, 900B)를 포함하는 구조체(1000)를 나타낸다. 마이크로전자 조립체(900)는 앞서 설명한 조립체들 중 하나가 될 수 있다. 솔더 볼과 같은 접합 유닛(981)은 하나 이상의 마이크로전자 조립체의 표면에 노출되어 구조체를 회로 패널에 전기 접속시킨다. 2개의 마이크로전자 조립체(900)는 임의의 적절한 전기 커넥터를 통해 서로 전기 접속된다. 예를 들어, 이러한 마이크로전자 조립체는 마이크로전자 요소의 유전체 요소(930A, 930B) 상의 패드(도시 안 됨)에 접합되는 솔더 컬럼(solder column)(990)을 통해 서로 전기적으로 접속될 수 있다. 도 11에 나타낸 예에서, 전기 전도성 포스트(992)와 솔더(994)는 2개의 마이크로전자 조립체(900A, 900B)를 서로 전기적으로 접속시키는 데에 사용될 수 있다. 포스트(992)는 제1 마이크로전자 조립체나 제2 마이크로전자 조립체 중 하나로부터 다른 하나를 향해 연장될 수 있으며, 어떤 경우에는 2개의 마이크로전자 조립체를 접속시키는 동일한 세로 방향의 컬럼의 일부가 될 수 있다.
도 12는 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914)를 갖는 하나 이상의 마이크로전자 조립체(900B)와 서로 전기적으로 접속되며 세로 방향으로 적층된 제3 마이크로전자 요소(940)를 포함하는 구조체(1010)를 나타낸다. 마이크로전자 조립체(900B)는 앞서 설명한 조립체들 중 어느 것이나 가능하다. 구조체(1010)는 도 11에 나타낸 구조체(1000)와 유사하지만, 마이크로전자 조립체(900B)가 마이크로전자 요소(940)와 적층되어 있다는 점이 다르다. 솔더 볼과 같은 접합 유닛(941)은 제3 마이크로전자 요소(940)의 표면에 노출되어 제3 마이크로전자 요소를 유전체 요소(930A)에 전기 접속시킬 수 있다. 제3 마이크로전자 요소(940)는 솔더 컬럼(900) 및/또는 전기 전도성 포스트(992) 및 솔더(994)와 같은 임의의 적절한 전기 커넥터를 통해 마이크로전자 조립체(900B)와 전기적으로 접속될 수 있다.
제3 마이크로전자 요소(940)는 하나 이상의 마이크로전자 조립체(900B)의 기능과 상이한 기능을 가질 수 있다. 예를 들어, 제1 마이크로전자 요소(912)와 제2 마이크로전자 요소(914) 중의 하나 또는 모두는 기억 소자를 포함할 수 있으며, 제3 마이크로전자 요소(940)는 로직 기능(logic funciton)을 가질 수 있다. 예를 들어, 제3 마이크로전자 요소는 주요 또는 실질적인 기능적 요소로서 로직 기능부를 포함할 수 있다. 일례로, 로직 기능부는 범용 또는 전용의 프로세서 등의 프로세서가 될 수 있다. 예를 들어, 이러한 프로세서로서는 마이크로프로세서, 중앙처리장치, 코프로세서, 또는 그래픽 처리기와 같은 전용 프로세서와 같이 다양하게 사용되는 프로세서가 될 수 있다. 일례로, 제3 마이크로전자 요소(940)가 프로세서를 포함하는 경우, 제3 마이크로전자 요소는 마이크로전자 조립체(900B) 내의 하나 이상의 마이크로전자 요소의 하나 이상의 기억 소자와 관련되어 동작될 수 있다. 이에 의하면, 프로세서는 마이크로전자 조립체(900B)의 기억 소자와 프로세서 사이에서 전송되는 신호를 통해 기억 소자에 데이터를 기억시킬 수 있다. 예를 들어, 신호는 마이크로전자 요소(940) 내의 프로세서로부터 마이크로전자 조립체(900B) 내의 기억 소자까지 전달할 수 있는데, 솔더 범프(941)와 유전체 요소(930A)를 따라 유전에 요소에 접속된 솔더 컬럼(990) 또는 포스트(992)까지 연장하는 리드(도시 안 됨)와 같은 전도성 요소를 포함하는 상기 언급한 전기 접속부를 통해 전달한다. 솔더 컬럼(990) 또는 포스트(992)로부터의 신호는 마이크로전자 조립체(900B)의 리드를 따라 제1 또는 제2 마이크로전자 요소(912, 914) 중의 하나 이상의 요소까지 전달될 수 있다.
도 13을 참조하면, 본 발명의 실시예에 따른 적층형 마이크로전자 조립체(500)는 절반의 워드 폭(half word-width)을 갖는 제1 마이크로전자 요소(501)과 절반의 워드 폭을 갖는 제2 마이크로전자 요소(502)를 포함한다. 제1 마이크로전자 요소(501)와 제2 마이크로전자 요소(502)는 상기 설명한 도 1, 도 7 또는 도 11 중의 어느 하나에 도시한 것과 유사한 적층형 구성으로 배치될 수 있으며, 제2 마이크로전자 요소의 적어도 일부가 제1 마이크로전자 요소의 위에 위치하거나, 제1 및 제2 마이크로전자 요소가 유전체 요소(503) 위에 위치한다.
유전체 요소(503)는 제1 마이크로전자 요소(501)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제1 개구(511)를 가짐으로써, 그 위치에 노출된 전기 콘택(521)에 액세스할 수 있게 되어 있다. 유전체 요소(503)는 또한 제2 마이크로전자 요소(502)의 앞면의 콘택이 있는 영역과 실질적으로 정렬된 제2 개구(512)를 포함함으로써, 그 위치에 노출된 전기 콘택(522)에 대한 액세스가 가능하게 되어 있다. 콘택이 있는 영역은 앞서 설명한 바와 같이(도 1), 마이크로전자 요소의 중앙 영역에 위치할 수 있다. 개구(511, 512)는 도 1-도 7과 관련해서 앞서 설명한 바와 같이, 봉지재(encapsulant)로 채워질 수 있다.
유전체 요소(503)는, 예를 들어 와이어 본드(505), 리드 본드 또는 그외 다른 수단 등의 리드 부분(lead portion)에 의해, 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(531, 533a)를 가질 수 있다. 유전체 요소(503)는 또한, 예를 들어 와이어 본드(505), 리드 본드 또는 다른 수단 등의 리드 부분에 의해, 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있는 표면(504)에 노출된 전기 전도성 요소(532, 533b)를 더 포함할 수 있다. 이러한 리드 부분(505)은 도 1-도 11의 실시예와 관련해서 앞서 설명한 임의의 구성으로, 전기 콘택(521)을 전기 전도성 요소(531, 533a)에 연결시킬 수 있으며, 전기 콘택(522)을 전기 전도성 요소(532, 533b)에 접속시킬 수 있다.
유전체 요소(503)는 제1 마이크로전자 요소(501)의 위의 표면(504)에 노출된 전기 전도성 단자(541, 561, 571)를 더 포함할 수 있다. 이들 단자는 제1 마이크로전자 요소(501)의 전기 콘택(521)에 전기적으로 연결될 수 있다. 단자(541, 561, 571)는 각각의 단자 그룹(546, 566, 576) 내에 배치될 수 있다. 제1 마이크로전자 요소(501)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(546) 내의 단자(541)를 통해 데이터 입출력 신호가 전달될 수 있다. 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은, 단자 그룹(566) 내의 단자(561)를 통해 이루어질 수 있다. 일례로, 제1 기준 전위 단자(561)는, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17) 상의 제1 기준 전위 신호에 전기적으로 접속될 수 있으며, 제2 기준 전위 단자(561)는 회로 패널 또는 다른 소자 상의 별개의 제2 기준 전위 신호에 전기적으로 접속될 수 있다. 제1 마이크로전자 요소(501)와 외부 장치 사이의 어드레스 신호(address signal)는 단자 그룹(576) 내의 단자(571)를 통해 전달될 수 있다. 단자 그룹(546, 566, 576) 내의 각각의 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되고 제2 마이크로전자 요소(502)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다.
유전체 요소(503)는 제2 마이크로전자 요소(502)의 위의 표면(504)에 노출된 전기 전도성 단자(542, 562, 572)를 더 포함할 수 있다. 이들 단자는 제2 마이크로전자 요소(502)의 전기 콘택(522)에 전기적으로 연결될 수 있다. 단자(542, 562, 572)는 단자 그룹(547, 567, 577) 내에 각각 배치될 수 있다. 제2 마이크로전자 요소(502)와 회로 패널(702) 또는 다른 소자(도 17)의 사이에서 단자 그룹(547) 내의 단자(542)를 통해 데이터 입/출력 신호가 전달될 수 있다. 하나 이상의 전원 전압, 기준 전압 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기적 접속은 단자 그룹(567) 내의 단자(562)를 통해 이루어질 수 있다. 제2 마이크로전자 요소(502)와 외부 장치 사이의 어드레스 신호는 단자 그룹(577) 내의 단자(572)를 통해 전달될 수 있다. 단자 그룹(547, 567, 577) 내의 각각의 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속되고 제1 마이크로전자 요소(501)에는 접속되지 않을 수 있으며, 이러한 단자들 중 하나 이상은 제1 및 제2 마이크로전자 요소에 모두 접속될 수 있다.
유전체 요소(503)는, 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있는 경우에도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 배치되며 표면(504)에 노출된 전기 전도성 요소 또는 단자(553, 563, 573)를 구비할 수 있다. 단자(553, 563, 573)는 제1 마이크로전자 요소(501)의 전기 콘택(521)과 제2 마이크로전자 요소(502)의 전기 콘택(522)에 모두 전기적으로 접속될 수 있다. 단자(553, 563, 573)는 각각 단자 그룹(558, 568, 578) 내에 배치될 수 있다. 예를 들어, 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호(shared signal)가, 외부 장치와 마이크로전자 요소(501, 502) 사이에서 단자 그룹(558) 내의 단자(553)를 통해 전송될 수 있다. 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유 전기 접속은 단자 그룹(568) 내의 단자(563)를 통해 이루어질 수 있다. 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(578) 내의 단자(573)를 통해 전송될 수 있다. 단자 그룹(558, 568, 578) 내의 단자(553, 563, 573)는 제1 마이크로전자 요소(501) 및 제2 마이크로전자 요소(502) 중의 하나 또는 모두에 전기적으로 접속될 수 있다.
도 13에 도시된 단자 그룹(546, 547, 558, 566, 567, 568, 576, 577, 578)은 각각 단자(541, 542, 553, 561, 562, 563, 571, 572, 573)를 포함하는 것으로 되어 있지만, 다른 예에서는 각각의 단자 그룹이 임의의 기하학적 구성으로 배치된 임의의 개수의 단자를 포함할 수 있으며, 임의의 단자 그룹 내의 단자는 서로 인접해 있을 필요는 없다. 또한, 2개 이상의 단자 그룹 내의 단자는 서로 중첩되거나 혼재되어 있을 수 있다. 예를 들어, 단자 그룹(546) 내의 단자(541)가 단자 그룹(566) 내의 단자(561)와 혼재(intersperse)되어 있을 수 있다.
바람직한 실시예로서, 제1 개구(511)와 제2 개구(512) 사이에 위치한 단자(553, 563, 573)는 마이크로전자 요소(501, 502)에 전기적으로 연결된 공유 단자이다. 그러나, 단자(553, 563, 573) 중의 하나 이상은 적층형 마이크로전자 조립체(500)의 바람직한 특성에 따라, 마이크로전자 요소(501, 502) 중의 하나에만 전기적으로 연결되도록 할 수 있다. 마찬가지로, 바람직한 실시예로서, 제1 개구(511)의 좌측에 위치한 단자(541, 561, 571)는 제1 마이크로전자 요소(501)에만 전기적으로 접속되도록 하고, 제2 개구(512)의 우측에 위치한 단자(542, 562, 572)는 제2 마이크로전자 요소(502)에만 전기적으로 접속된다. 그러나 도 17에서 추가로 설명하는 바와 같은 조립체 또는 시스템에서와 같이, 회로 패널이나 다른 소자에도 접속되는 경우, 단자(561, 562, 571, 572) 중의 하나 이상은, 예를 들어 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 내의 전기 접속부를 통해 마이크로전자 요소(501, 502)에 전기적으로 접속될 수 있다.
유전체 소자(503)는 표면(504)의 아래에 위치하거나, 제2 면(34)(도 1 참조)에 배치 또는 노출된 접지판(ground plane) 또는 전원판(power plane)(509)을 더 포함할 수 있다. 이러한 판(509)은 하나 이상의 어드레스 신호 단자(571, 572, 573)의 아래에 위치할 수 있다. 이러한 판(509)은 단자(571, 572, 573)를 거쳐가는 신호 내의 노이즈를 감소시킬 수 있으며, 이에 추가로 또는 이와 선택적으로, 적층형 마이크로전자 조립체(500)를 하나 이상의 적용가능한 표준, 예를 들어 JEDEC 표준에 부합하도록 할 수 있다. 도 13에는 접지판 또는 전원판(509)이 유전체 소자(503) 전체를 가로질러 연장하는 단일의 요소로서 도시되어 있지만, 다른 실시예에서는, 판(509)이 별개의 접지판 부분 또는 전원판 부분이 될 수 있다. 예를 들어, 접지판 또는 전원판(509)은 단자 그룹(576, 577, 578)의 각각의 아래에 위치하는 별개의 판 부분을 포함할 수 있는데, 개구(511)와 개구(512)의 위치에 있는 각각의 판 부분 사이에 갭이 존재한다. 적층형 마이크로전자 조립체(500)는 접지판 또는 전원판(509)을 포함하는 것으로 도시되어 있지만, 이러한 접지판 또는 전원판은 임의 선택적이며, 일례로 적층형 마이크로전자 조립체에서 이를 제거해도 된다.
제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 하나는 유전체 요소(503)의 표면(504)에 있는 단자[예를 들어, 단자(541)]를 마이크로전자 요소[예를 들어, 제1 마이크로전자 요소(501)]의 앞면에 노출된 전기 콘택[예를 들어, 전기 콘택(521)]에 전기적으로 접속시키는 상대적으로 짧은 길이의 트레이스(506)를 제공한다는 점이다. 특히 높은 콘택 밀도와 미세 피치를 갖는 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이 인접한 트레이스 사이에서의 기생 용량(parasitic capacitance)이 상당히 클 수 있다. 트레이스의 길이가 비교적 짧은 적층형 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서는, 트레이스(506, 507)와 같이, 특히 인접한 트레이스 사이에서 기생 용량을 감소시킬 수 있다.
제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 다른 하나는 유전체 요소(503)의 표면(504)에 있는 데이터 입/출력 신호 단자[예를 들어, 단자(541, 542)]를 전기 콘택(531, 532)에 전기적으로 연결시켜서, 제1 및 제2 마이크로전자 요소의 각각의 앞면에 있는 전기 콘택(521, 522)에 연결되도록 하는 트레이스(506, 508)가 유사한 길이를 갖는다는 것이다. 절반의 워드 폭을 갖는 마이크로전자 요소(501, 502)를 포함할 수 있는 적층형의 마이크로전자 조립체(500)와 같은 마이크로전자 조립체에서, 서로 유사한 길이를 갖는 트레이스(506, 508)에 의해, 마이크로전자 요소와 단자(5412, 542) 사이에서의 데이터 입출력 신호의 전파 지연(propagation delay)이 비교적 적합하도록 할 수 있다. 또한, 인접한 데이터 입출력 신호 단자(542)를 전기 콘택(532)에 전기적으로 접속시키고, 이에 의해 전기 콘택(522)에도 전기적으로 접속되는 트레이스(516, 517)의 길이를 유사하게 하여 설치할 수 있다.
제1 및 제2 마이크로전자 요소(501, 502) 중의 하나가 제1 및 제2 마이크로전자 요소(501, 502) 중의 다른 요소의 적어도 일부분 위에 배치되는 적층형 마이크로전자 조립체(500)가 갖는 장점 중의 또 다른 하나는 공유 클록 신호 단자(553) 및/또는 공유 데이터 스트로브 신호 단자(553)를 콘택(533a, 533b)에 전기적으로 접속시켜서 각각의 마이크로전자 요소에도 전기적으로 접속되도록 하는 유사한 길이를 갖는 트레이스(518, 519)를 설치할 수 있다는 것이다. 데이터 스트로브 신호 단자(533) 또는 클록 신호 단자(533) 또는 이들 모두는 각각의 마이크로전자 요소(501, 502)에 대하여 실질적으로 동일한 로딩 및 전기 경로 길이를 가질 수 있으며, 마이크로전자 요소에 대한 경로 길이는 비교적 짧게 할 수 있다.
도 14를 참조하면, 본 발명의 실시예에 의한 적층형 마이크로전자 조립체(600)는 풀 워드 폭(full word-width)을 가진 제1 마이크로전자 요소(601)와 풀 워드 폭을 가진 제2 마이크로전자 요소(602)를 포함한다. 마이크로전자 조립체(600)는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 별개의 데이터 입출력 신호 단자에 전기적으로 접속된 마이크로전자 요소가 절반의 워드 폭(half word-width)을 갖는다는 점이 다르다. 마이크로전자 조립체(600)는 동일한 공유의 데이터 입출력 신호 단자에 접속될 수 있는 풀 워드 폭의 마이크로전자 요소를 구비할 수 있다.
제2 마이크로전자 요소(602)의 적어도 일부는 제1 마이크로전자 요소(601)의 위에 위치하며, 제1 및 제2 마이크로전자 요소 모두가 유전체 요소(603)의 위에 위치한다. 유전체 요소(603)는 제1 마이크로전자 요소(601)의 위에 위치한 유전체 요소의 표면(604)에 노출된 전기 전도성 단자(651, 661, 671)를 포함할 수 있다. 단자(651, 661, 671)는 단자 그룹(656, 666, 676)에 각각 배치될 수 있다. 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제1 마이크로전자 요소(601) 사이에서 단자 그룹(656) 내의 단자(651)를 통해 전송될 수 있다. 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(666) 내의 단자(661)를 통해 이루어질 수 있다. 제1 마이크로전자 요소(601)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(676) 내의 단자(671)를 통해 전송될 수 있다.
유전체 요소(603)는 제2 마이크로전자 요소(602)의 위에 위치하는 유전체 요소의 앞면(604)에 노출된 전기 전도성 요소 또는 단자(652, 662, 672)를 더 구비할 수 있다. 이들 단자는 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기 접속될 수 있다. 단자(652, 662, 672)는 단자 그룹(657, 667, 677) 내에 각각 배치될 수 있다. 예를 들어, 클록 신호, 데이터 스트로브 신호, 또는 그외 다른 신호가, 외부 장치와 제2 마이크로전자 요소(602) 사이에서 단자 그룹(657) 내의 단자(652)를 통해 전송될 수 있다. 하나 이상의 전원 전압, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에 대한 전기 접속은 단자 그룹(667) 내의 단자(662)를 통해 이루어질 수 있다. 제2 마이크로전자 요소(602)와 외부 장치 사이에서의 어드레스 신호는 단자 그룹(677) 내의 단자(672)를 통해 전송될 수 있다.
유전체 요소(603)는 제1 마이크로전자 요소가 유전체 요소와 제2 마이크로전자 요소 사이에 배치될 수 있어도, 제1 및 제2 마이크로전자 요소의 적어도 일부분 위에 위치하며 유전체 요소의 표면(604)에 노출된 전기 전도성 요소 또는 단자(643, 653, 663, 673)를 구비할 수 있다. 단자(643, 653, 663, 673) 중의 일부 또는 모두는 제1 마이크로전자 요소(601)의 전기 콘택(621) 및 제2 마이크로전자 요소(602)의 전기 콘택(622)에 전기적으로 연결될 수 있다. 단자(643, 653, 663, 673)는 단자 그룹(648, 658, 668, 678) 내에 각각 배치될 수 있다. 공유 데이터 입출력 신호는 마이크로전자 요소(601, 602)와 회로 패널(702) 또는 그외 다른 소자(도 17 참조) 사이에서, 단자 그룹(648) 내의 단자(643)를 통해 전송될 수 있다. 공유 클록 신호(shared clock signal), 공유 데이터 스트로브 신호, 또는 그외 다른 공유 신호가, 외부 장치와 마이크로전자 요소(601, 602) 사이에서 단자 그룹(658) 내의 단자(653)를 통해 전송될 수 있다. 하나 이상의 전원, 기준 전압, 또는 그외 다른 기준 전위, 예를 들어 접지에의 공유의 전기 접속은 단자 그룹(668) 내의 단자(663)를 통해 이루어질 수 있다. 제1 및 제2 마이크로전자 요소와 외부 장치 사이의 공유의 어드레스 신호는 단자 그룹(678) 내의 단자(673)를 통해 전송될 수 있다.
도 15를 참조하면, 적층형 마이크로전자 조립체(500')는 도 13에 나타낸 적층형 마이크로전자 조립체(500)와 유사하지만, 제1 마이크로전자 요소(501)의 전기 콘택(521)을 단자 그룹(546) 내에 배치된 전기 전도성 단자(541a, 541b)에 전기적으로 접속시키는 교번 트레이스 라우팅(alternate trace routing) 구성이 제공된다는 점이 다르다. 도 15는 도 13 중에서, 도 13의 참조 번호 14로 나타낸 위치의 부분을 확대한 도면이다. 도 13에서, 유전체 요소(503)의 표면(504)에 있는 단자(541)를 전기 콘택(521)에 전기적으로 접속시키는 트레이스(506, 507)가 동일하지 않은 길이를 갖는 것으로 도시되어 있다. 도 15는 단자(541a, 541b)를, 동일한 길이를 갖는 전기 콘택(521)에 전기적으로 연결하는 교번 리드(alternate lead)를 나타낸다.
유전체 층(503')은 2개의 금속층 기판이 될 수 있는데, 트레이스가 도 1에 나타낸 제2 면(34)과 같이, 유전체 층의 표면(504)을 따라 그리고 제2 층을 따라 실질적으로 평행한 2개의 판 내에 경로설정될 수 있다. 이러한 제2 층 또는 면은 단자(541a, 541b) 아래에 위치될 수 있으며, 이에 의해 트레이스(506', 507')가 단자(541a)와 직접 접촉하지 않고 단자(541a)의 바로 아래로 연장될 수 있다.
트레이스(506', 507')는 상이한 리드 라우팅 구성을 통해 전기 콘택(521)에 각각 전기적으로 연결될 수 있다. 일례로, 와이어 본드(505)에 연결된 전기 전도성 요소(531)는 전도성 요소(531)의 아래에 위치할 수 있는 전기 전도성 비아를 통해 제2 표면상의 트레이스(506', 507')에 전기적으로 접속될 수 있다. 일례로, 트레이스(506', 507')는 표면(504)과 제2 층(도시 안 됨) 사이에서 연장하는 별개의 전도성 비아를 통해 전도성 요소(531)에 전기적으로 연결될 수 있다. 다른 예로서, 전기 전도성 요소(531)는 제2 층[예를 들어, 제2 면(34)]에 노출될 수 있으며, 와이어 본드(505)는 전도성 요소(531)와 전기 콘택(521) 사이에서 직접 연장될 수 있다.
도 15에 나타낸 바와 같이, 트레이스(506')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(536)를 통해, 그리고 전도성 비아(536)와 단자(541a) 사이에서 연장하는 트레이스(506")를 통해 단자(541a)에 전기적으로 연결될 수 있다. 트레이스(507')는 표면(504)과 제2 층 사이에서 연장하는 전도성 비아(537)를 통해 그리고 전도성 비아(537)와 단자(541b) 사이에서 연장하는 트레이스(507")를 통해 단자(541b)에 전기적으로 연결될 수 있다. 단자(541a, 541b)와 전기 콘택(521) 사이의 리드의 전체 길이는, 단자(541a, 541b) 사이에 전도성 비아(536, 537)를 형성함으로써 동일하게 할 수 있는데, 트레이스(506')와 트레이스(507')가 동일한 길이가 되도록 하고, 트레이스(506")와 트레이스(507")가 동일한 길이가 되도록 한다.
도 16은 둘 이상의 마이크로전자 조립체(710)를 포함하는 모듈(700)을 나타내는데, 마이크로전자 조립체가 마이크로전자 조립체(710)와 신호를 주고받기 위한 전기적 인터페이스(720)를 갖는 하나의 유닛 내에 함께 배치되어 있다. 전기적 인터페이스는 마이크로전자 요소의 각각에 공통인 신호 또는 기준 전위를 전송하기 위한 하나 이상의 콘택, 예를 들어 전원 및 접지를 포함할 수 있다. 마이크로전자 조립체(710)는 앞서 설명한 조립체들 중 임의의 것으로 해도 된다. 일례로, 모듈(700)은 마더보드 상에 설치될 수 있는 것과 같이, 시스템의 다른 커넥터의 대응하는 슬롯에 삽입하기 위한 크기를 갖는 하나 이상의 부분을 갖는 듀얼 인라인 메모리 모듈("DIMM": dual in-line memory module) 또는 싱글 인라인 메모리 모듈("SIMM": single in-line memory module)이 될 수 있다. 이러한 DIMM 또는 SIMM에서, 전기적 인터페이스(electrical interface)는 슬롯 커넥터 내의 다수의 대응하는 스프링 콘택과 결합시키기에 적합한 콘택(730)을 가질 수 있다. 이러한 스프링 콘택은 대응하는 모듈 콘택에 결합시키기 위해 각 슬롯의 한쪽 면 또는 여러 면상에 배치될 수 있다. 다양한 다른 모듈 및 상호접속 구성이 가능한데, 모듈이 비적층형(unstacked) 또는 적층형(예를 들어, 도 11, 도 12 참조)의 마이크로전자 조립체를 구비하거나, 병렬 또는 직렬의 전기적 인터페이스를 구비하거나, 전기 신호를 모듈과 주고받기 위한 병렬 및 직렬의 전기적 인터페이스의 조합을 구비할 수 있다. 본 발명에 의해 모듈(700)과 시스템 인터페이스 사이의 임의의 유형의 전기 상호접속 구성이 가능하다는 것을 알 수 있을 것이다.
앞서 설명한 마이크로전자 조립체 중의 임의의 것이나 모두는, 제1 또는 제2 마이크로전자 요소 중의 하나 이상의 요소의 뒷면을, 제조 공정을 완료한 후에, 마이크로전자 조립체의 외부 표면에 적어도 부분적으로 노출시킬 수 있다. 따라서, 도 1과 관련해서 앞서 설명한 조립체의 경우, 제1 또는 제2 마이크로전자 요소(12, 14)의 뒷면(18, 24) 중의 하나 또는 모두는 완성된 조립체에서 부분적으로 또는 전체가 노출될 수 있다. 오버몰드(overmold) 또는 그외 다른 봉지 또는 패키징 구조가 마이크로전자 요소와 접촉하거나 이에 인접해서 배치될 수 있지만, 뒷면은 부분적으로 또는 전체적으로 노출될 수 있다.
상기 설명한 실시예 중 임의의 실시예에서, 마이크로전자 조립체는 금속, 그라파이트(graphite) 또는 임의의 다른 적절한 열 전도성을 가진 재료로 만들어진 방열판(heat spreader)을 포함할 수 있다. 일례로, 방열판은 제1 마이크로전자 요소에 인접해서 배치된 금속층을 포함한다. 금속층은 제1 마이크로전자 요소의 뒷면에 노출될 수 있다. 이와 달리, 방열판은 제1 마이크로전자 요소의 뒷면의 적어도 일부를 덮는 봉지재 또는 오버몰드를 포함한다.
상기 설명한 마이크로전자 조립체는 도 17에 나타낸 것과 같은 다양한 전자 시스템의 구성에 사용될 수 있다. 예를 들어, 본 발명의 실시예에 따른 시스템(800)은 다른 전자 부품(808, 810)과 관련하여 앞서 설명한 것과 같은 마이크로전자 조립체(806)를 포함한다. 도시한 예에서, 부품(808)은 반도체 칩이며, 부품(810)은 디스플레이 스크린이지만, 다른 부품을 사용해도 된다. 물론, 도 17에는 예시를 위해 2개의 부품만 도시하고 있지만, 시스템은 이러한 부품을 임의의 수만큼 포함할 수 있다. 마이크로전자 조립체(806)는 앞서 설명한 것들 중 임의의 조립체가 될 수 있다. 변형예로서, 이러한 마이크로전자 조립체를 임의의 수만큼 사용해도 된다.
마이크로전자 조립체(806)와 부품(808, 810)은 점선으로 개략적으로 도시한 공통의 하우징(801) 내에 설치되며, 서로 전기적으로 상호접속되어 원하는 회로를 형성할 수 있다. 도시한 시스템에서, 시스템은 플렉시블 PCB(인쇄회로기판)와 같은 회로 패널(802)을 포함하며, 이 회로 패널은 부품들을 서로 접속시키는 많은 도체(804)를 포함할 수 있는데, 도 17에서는 도체를 하나만 도시하고 있다. 그러나, 이러한 것들은 예시에 불과하며, 전기 접속을 이루기 위한 것이면 임의의 적절한 구조를 사용할 수 있다.
하우징(801)은, 예를 들어 셀폰이나 PDA 등에 사용할 수 있는 유형의 휴대형 하우징으로 도시되어 있으며, 스크린(810)이 하우징의 표면에 노출되어 있다. 구조체(806)가 이미징 칩(imaging chip)과 같은 감광성 요소를 포함하는 경우, 렌즈(811) 또는 그외 다른 광학 장치가 광을 구조체로 제공하기 위해 설치될 수 있다. 도 17에 개략적으로 나타낸 시스템은 예시에 불과하며, 상기 설명한 구조체를 사용해서, 데스크톱 컴퓨터, 라우터 등과 같은 고정형 구조체로서 간주되는 시스템을 포함한 다른 시스템을 구성할 수 있다.
본 명세서에서는 본 발명을 특정 실시예를 들어 설명하였지만, 이들 실시예는 본 발명의 원리와 응용에 대한 예시에 불과하다는 것을 이해할 수 있을 것이다. 따라서, 청구범위에서 청구하는 본 발명의 정신과 범위를 벗어남이 없이, 예시한 실시예에 대해 많은 변형이 가능하다는 것을 이해하여야 한다.
본 명세서에서 개시한 많은 종속 청구항 및 특징은 독립 청구항에 제시된 것보다 다양한 방식으로 조합될 수 있다. 개별 실시예들과 관련해서 기재한 특징들은 개시된 실시예들의 다른 특징들과 공유될 수 있다는 것을 이해하여야 한다.

Claims (27)

  1. 제1 면, 제2 면, 상기 제1 면 및 상기 제2 면 사이에서 연장된 제1 및 제2 개구를 가지며, 상기 제1 및 제2 개구 사이의 상기 제2 면에 중앙 영역(central region)이 있고, 상기 중앙 영역에 노출된 중앙 단자들을 포함한 전기 전도성 요소를 갖는 유전체 요소(dielectric element);
    뒷면 및 상기 유전체 요소의 제1 면과 마주 향하는 앞면을 가지며, 상기 앞면에 다수의 콘택(contact)이 노출되어 있는 제1 마이크로전자 요소(microelectronic element);
    상기 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 구비하는 제2 마이크로전자 요소;
    상기 제1 및 제2 마이크로전자 요소의 콘택으로부터 상기 단자까지 연장된 리드(lead)
    를 포함하며,
    상기 리드는 제1 및 제2 리드를 적어도 포함하고, 상기 제1 및 제2 리드는 상기 중앙 단자들 중의 제1 중앙 단자와 상기 제1 및 제2 마이크로전자 요소를 각각 전기적으로 상호접속시키며,
    상기 제1 및 제2 리드는 상기 제1 중앙 단자와 상기 제1 및 제2 마이크로전자 요소 사이에서 신호 또는 기준 전위(reference potential) 중의 적어도 하나를 전달하도록 하는 데에 사용될 수 있는 것을 특징으로 하는 마이크로전자 조립체.
  2. 제1항에 있어서,
    상기 제1 및 제2 리드는 상기 제1 중앙 단자와 상기 제1 및 제2 마이크로전자 요소 사이에서 공유 타이밍 신호(shared timing signal)를 전달하도록 하는 데에 사용될 수 있도록 된, 마이크로전자 조립체.
  3. 제2항에 있어서,
    상기 제1 및 제2 리드는 적어도 클록 신호(clock signal)를 전달하는 데에 사용될 수 있도록 된, 마이크로전자 조립체.
  4. 제3항에 있어서,
    상기 리드는 제3 및 제4 리드를 더 포함하고, 상기 제3 및 제4 리드는 상기 중앙 단자들 중의 제2 중앙 단자를 상기 제1 및 제2 마이크로전자 요소와 전기적으로 상호접속시키며,
    상기 제1 및 제2 리드는 제1 차동 클록 신호(differential clock signal)를 전달하는 데에 사용되며, 상기 제3 및 제4 리드는 상기 제2 중앙 단자와 상기 제1 및 제2 마이크로전자 요소 사이에서 제2 차동 클록 신호를 전달하는 데에 사용될 수 있도록 되어 있으며, 상기 제1 및 제2 차동 클록 신호는 함께 차동 클록을 전송하는, 마이크로전자 조립체.
  5. 제2항에 있어서,
    상기 제1 및 제2 리드는 상기 제1 중앙 단자와 상기 제1 및 제2 마이크로전자 요소 사이에서 데이터 신호(data signal)를 전달하는 데에 사용될 수 있도록 된, 마이크로전자 조립체.
  6. 제5항에 있어서,
    상기 제1 및 제2 마이크로전자 요소는 상기 제1 및 제2 리드를 포함하는 한 세트의 리드를 통해, 다수의 중앙 단자들 중의 상기 제1 중앙 단자를 포함하는 한 세트의 공유 단자에 대해, 상기 제1 및 제2 마이크로전자 요소에 의해 공유되는 다수의 데이터 신호의 입력 또는 출력을 위해 사용될 수 있는 콘택을 각각 구비하는, 마이크로전자 조립체.
  7. 제2항에 있어서,
    상기 제1 및 제2 마이크로전자 요소는 기억 요소를 각각 포함하며, 상기 제1 및 제2 리드는 상기 제1 및 제2 마이크로전자 요소의 각각에 있는 기억 요소를 어드레싱하는 데에 사용될 수 있는 어드레스 신호를 전달하는 데에 사용될 수 있도록 된, 마이크로전자 조립체.
  8. 제2항에 있어서,
    상기 유전체 요소의 제2 면은 제1 주변 에지를 가지며, 또한 상기 제2 면에는 상기 제1 개구와 상기 제1 에지 사이에 제1 주변 영역(peripheral region)이 있으며,
    상기 마이크로전자 조립체는 상기 제1 주변 영역에 노출된 제1 단자로부터 상기 제1 마이크로전자 요소의 콘택들 중 하나 이상의 콘택까지 연장되고 상기 하나 이상의 제1 단자와 상기 제1 마이크로전자 요소 사이에서 제1 데이터 신호를 전달하는 데에 사용될 수 있는 제3 리드를 더 포함하는 마이크로전자 조립체.
  9. 제8항에 있어서,
    상기 유전체 요소의 제2 면은 제2 주변 에지를 가지며, 또한 상기 제2 면에는 상기 제2 개구와 상기 제2 에지 사이에 제2 주변 영역이 있고,
    상기 마이크로전자 조립체는 상기 제2 주변 영역에 노출된 제2 단자로부터 상기 제1 마이크로전자 요소의 콘택들 중 하나 이상의 콘택까지 연장되고 상기 제2 단자와 상기 제2 마이크로전자 요소 사이에서 제2 데이터 신호를 전달하는 데에 사용될 수 있는 제4 리드를 더 포함하는 마이크로전자 조립체.
  10. 제9항에 있어서,
    상기 제1 마이크로전자 요소는 상기 제1 데이터 신호의 입력 또는 출력에는 사용할 수 있지만 상기 제2 데이터 신호의 입력 또는 출력에는 사용할 수 없는 콘택을 구비하며, 상기 제2 마이크로전자 요소는 상기 제2 데이터 신호의 입력 또는 출력에는 사용할 수 있지만 상기 제1 데이터 신호의 입력 또는 출력에는 사용할 수 없는 콘택을 구비하는, 마이크로전자 조립체.
  11. 반대 방향을 향하는 제1 면 및 제2 면과 상기 제1 면 및 상기 제2 면 사이에서 연장된 하나 이상의 제1 개구를 가지며, 상기 제2 면상에 노출된 다수의 단자를 포함한 전기 전도성 요소를 구비하는 유전체 요소(dielectric element);
    뒷면 및 상기 유전체 요소와 마주 향하는 앞면을 가지며, 상기 앞면에 다수의 콘택(contact)이 노출되어 있는 제1 마이크로전자 요소(microelectronic element);
    뒷면 및 상기 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 갖는 제2 마이크로전자 요소;
    상기 하나 이상의 개구를 통해 상기 유전체 요소 상의 전도성 요소까지 연장되며, 상기 제1 마이크로전자 요소의 제1 콘택과 상기 유전체 요소의 제1 단자를 전기적으로 접속하는 제1 신호 리드; 및
    상기 유전체 요소 상의 하나 이상의 전도성 요소에 접속된 제1 기준 리드(reference lead)
    를 포함하며,
    상기 제1 기준 리드 중의 일부는 상기 제1 신호 리드의 일부와 평행하며, 상기 제1 신호 리드의 일부로부터 일정한 거리만큼 떨어져 있어서, 상기 제1 신호 리드에 대해 원하는 임피던스(impedance)를 얻을 수 있으며,
    상기 제1 기준 리드는 기준 전위에 접속되는 데에 사용되고 상기 제1 마이크로전자 요소의 하나 이상의 콘택에 전기적으로 접속되는 것을 특징으로 하는 마이크로전자 조립체.
  12. 제11항에 있어서,
    상기 제1 기준 리드는 상기 유전체 요소의 제1 개구를 가로질러 연장되어 있는, 마이크로전자 조립체.
  13. 제12항에 있어서,
    상기 유전체 요소를 통해 연장된 제2 개구; 및
    상기 제2 개구를 통해 상기 유전체 요소 상의 전도성 요소까지 연장하며 상기 제2 마이크로전자 요소의 콘택과 상기 유전체 요소 상의 단자를 전기적으로 접속하는 제2 신호 리드(signal lead)
    를 더 포함하는 마이크로전자 조립체.
  14. 제13항에 있어서,
    상기 마이크로전자 조립체는 상기 유전체 요소 상의 전도성 요소에 전기적으로 접속된 제2 기준 리드를 더 포함하며,
    상기 제2 기준 리드의 적어도 일부는 상기 제2 신호 리드로부터 일정한 거리만큼 떨어져 있어서, 상기 제2 신호 리드에 대하여 원하는 임피던스를 얻을 수 있는, 마이크로전자 조립체.
  15. 제12항에 있어서,
    상기 제1 기준 리드는 상기 유전체 요소의 제1 및 제2 개구를 가로질러 연장되어 있는, 마이크로전자 조립체.
  16. 제15항에 있어서,
    상기 제1 기준 리드의 제1 부분은 상기 제1 신호 리드로부터 일정한 거리만큼 떨어진 위치까지 연장되고, 상기 제1 기준 리드의 제2 부분은 상기 제2 신호 리드로부터 일정한 거리만큼 떨어진 위치까지 연장된, 마이크로전자 조립체.
  17. 반대 방향을 향하는 제1 면 및 제2 면과, 상기 제1 면 및 상기 제2 면 사이에서 연장된 하나 이상의 개구를 가지며, 상기 제2 면에 노출된 다수의 콘택과 다수의 단자를 포함하는 전기 전도성 요소를 갖는 유전체 요소(dielectric element);
    뒷면 및 상기 유전체 요소와 마주 향하는 앞면을 가지며, 상기 앞면에 노출된 다수의 콘택을 갖는 제1 마이크로전자 요소(microelectronic element);
    뒷면 및 상기 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 에지를 넘어 돌출된 다수의 콘택을 포함하는 제2 마이크로전자 요소; 및
    상기 하나 이상의 개구를 통해 상기 유전체 요소 상의 전도성 요소까지 연장된 제1 및 제2 본드 와이어(bond wire)
    를 포함하며,
    상기 제1 및 제2 본드 와이어는 상기 제1 마이크로전자 요소의 제1 콘택에 전기적으로 접속된 제1 단부와 상기 유전체 요소의 제1 단자에 전기적으로 접속된 제2 단부를 가지며, 전기적으로 병렬의 전도성 경로를 제공하는 것을 특징으로 하는 마이크로전자 조립체.
  18. 제17항에 있어서,
    상기 제1 본드 와이어는 상기 전도성 요소 중의 제1 전도성 요소와 상기 제2 본드 와이어의 단부에 접합되는데, 상기 제1 본드 와이어가 상기 제1 콘택 또는 제1 전도성 요소 중의 적어도 하나와 접촉하지 않도록 접합되는, 마이크로전자 조립체.
  19. 제17항에 있어서,
    상기 마이크로전자 조립체는 상기 하나 이상의 개구를 통해 상기 유전체 요소 상의 전도성 요소까지 연장하는 전기 전도성의 제3 및 제4 본드 와이어를 더 포함하며,
    상기 제3 및 제4 본드 와이어는 상기 제2 마이크로전자 요소의 제1 콘택과 상기 유전체 요소의 제2 단자 사이를 전기적으로 접속하여, 전기적으로 병렬의 전도성 경로를 제공하는, 마이크로전자 조립체.
  20. 제17항에 있어서,
    상기 유전체 요소 상에 설치되는 하나 이상의 수동 소자(passive component)를 더 포함하는 마이크로전자 조립체.
  21. 반대 방향을 향하는 제1 면 및 제2 면과 상기 제1 면 및 상기 제2 면 사이에서 연장된 개구를 가지며, 전도성 요소를 구비하는 유전체 요소;
    뒷면 및 상기 유전체 요소와 마주 향하는 앞면을 가지며, 제1 에지와, 상기 제1 에지로부터 떨어져 있는 상기 앞면에 노출된 다수의 콘택을 갖는 제1 마이크로전자 요소;
    뒷면 및 상기 제1 마이크로전자 요소의 뒷면과 마주 향하는 앞면을 가지며, 상기 앞면에 노출되고 상기 제1 마이크로전자 요소의 제1 에지를 넘어 돌출된 다수의 콘택을 포함하는 제2 마이크로전자 요소; 및
    상기 제1 마이크로전자 요소의 콘택으로부터 상기 개구를 통해 상기 전도성 요소 중의 적어도 몇몇까지 연장된 제1 리드; 및
    상기 제2 마이크로전자 요소의 콘택으로부터 상기 개구를 통해 상기 전도성 요소 중의 적어도 몇몇까지 연장된 제2 리드
    를 포함하며,
    상기 유전체 요소의 개구는 상기 제1 및 제2 마이크로전자 요소의 콘택을 둘러싸도록 되어 있는, 마이크로전자 조립체.
  22. 삭제
  23. 삭제
  24. 제1항, 제11항, 제17항 또는 제21항 중 어느 한 항의 구조체와 상기 구조체에 전기적으로 접속된 하나 이상의 전자 부품을 포함하는 것을 특징으로 하는 시스템.
  25. 제24항에 있어서,
    상기 구조체와 상기 하나 이상의 전자 부품이 설치되는 하우징(housing)을 더 포함하는 시스템.
  26. 제1항, 제11항, 제17항 또는 제21항 중 어느 한 항에 따른 다수의 마이크로전자 조립체를 포함하는 모듈(module)로서,
    상기 마이크로전자 조립체와 신호를 주고받기 위한 공통의 전기적 인터페이스를 포함하는 것을 특징으로 하는 모듈.
  27. 제1항, 제11항, 제17항 또는 제21항 중 어느 한 항에 따른 하나 이상의 마이크로전자 조립체를 포함하는 구조체로서,
    상기 구조체는 상기 하나 이상의 마이크로전자 조립체와 세로 방향으로 적층되고 상기 마이크로전자 조립체와 전기적으로 상호접속된 하나 이상의 제3 마이크로전자 요소를 포함하며, 상기 제3 마이크로전자 요소는 상기 하나 이상의 마이크로전자 조립체의 기능과는 상이한 기능을 갖는 것을 특징으로 하는 구조체.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088133A (ko) * 2011-10-03 2014-07-09 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
KR20210006115A (ko) * 2019-07-08 2021-01-18 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896126B2 (en) * 2011-08-23 2014-11-25 Marvell World Trade Ltd. Packaging DRAM and SOC in an IC package
KR101061531B1 (ko) * 2010-12-17 2011-09-01 테세라 리써치 엘엘씨 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
US9013033B2 (en) 2011-04-21 2015-04-21 Tessera, Inc. Multiple die face-down stacking for two or more die
US8952516B2 (en) 2011-04-21 2015-02-10 Tessera, Inc. Multiple die stacking for two or more die
US8338963B2 (en) * 2011-04-21 2012-12-25 Tessera, Inc. Multiple die face-down stacking for two or more die
US8928153B2 (en) 2011-04-21 2015-01-06 Tessera, Inc. Flip-chip, face-up and face-down centerbond memory wirebond assemblies
US8633576B2 (en) 2011-04-21 2014-01-21 Tessera, Inc. Stacked chip-on-board module with edge connector
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8569884B2 (en) 2011-08-15 2013-10-29 Tessera, Inc. Multiple die in a face down package
US8653646B2 (en) 2011-10-03 2014-02-18 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8629545B2 (en) 2011-10-03 2014-01-14 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
TWI515864B (zh) 2011-10-03 2016-01-01 英帆薩斯公司 具有自封裝中心偏移之端子格柵之短線最小化
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP5947904B2 (ja) 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US9287249B2 (en) * 2012-04-11 2016-03-15 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
CN103000543A (zh) * 2012-12-18 2013-03-27 可天士半导体（沈阳）有限公司 高信赖性键合方法
TWI567844B (zh) * 2013-01-18 2017-01-21 聯華電子股份有限公司 電子元件的佈局結構及其測試方法
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9123555B2 (en) * 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
US10418330B2 (en) 2014-04-15 2019-09-17 Micron Technology, Inc. Semiconductor devices and methods of making semiconductor devices
JP2015216263A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9543277B1 (en) * 2015-08-20 2017-01-10 Invensas Corporation Wafer level packages with mechanically decoupled fan-in and fan-out areas
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
EP3343600A1 (de) * 2016-12-28 2018-07-04 Siemens Aktiengesellschaft Halbleitermodul mit einem ersten und einem zweiten verbindungselement zum verbinden eines halbleiterchips sowie herstellungsverfahren
CN108037816A (zh) * 2017-12-21 2018-05-15 曙光信息产业(北京)有限公司 通流器件和浸没式液冷服务器
US11908823B2 (en) 2021-01-11 2024-02-20 Wolfspeed, Inc. Devices incorporating stacked bonds and methods of forming the same
US11876067B2 (en) * 2021-10-18 2024-01-16 Nanya Technology Corporation Semiconductor package and method of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382035B1 (ko) * 2000-02-10 2003-05-01 미쓰비시덴키 가부시키가이샤 반도체 장치
US7095104B2 (en) 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
KR100690247B1 (ko) * 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02174255A (ja) 1988-12-27 1990-07-05 Mitsubishi Electric Corp 半導体集積回路装置
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5679977A (en) 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
AU5924196A (en) 1995-05-26 1996-12-11 Rambus Inc. Chip socket assembly and chip file assembly for semiconducto r chips
US7525813B2 (en) * 1998-07-06 2009-04-28 Renesas Technology Corp. Semiconductor device
SE519108C2 (sv) 1999-05-06 2003-01-14 Sandvik Ab Belagt skärverktyg för bearbetning av grått gjutjärn
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6414396B1 (en) * 2000-01-24 2002-07-02 Amkor Technology, Inc. Package for stacked integrated circuits
JP2002076252A (ja) 2000-08-31 2002-03-15 Nec Kyushu Ltd 半導体装置
SG95637A1 (en) * 2001-03-15 2003-04-23 Micron Technology Inc Semiconductor/printed circuit board assembly, and computer system
SG106054A1 (en) 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
US6385049B1 (en) 2001-07-05 2002-05-07 Walsin Advanced Electronics Ltd Multi-board BGA package
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
TW557556B (en) * 2002-09-10 2003-10-11 Siliconware Precision Industries Co Ltd Window-type multi-chip semiconductor package
US6812580B1 (en) * 2003-06-09 2004-11-02 Freescale Semiconductor, Inc. Semiconductor package having optimized wire bond positioning
US7061121B2 (en) * 2003-11-12 2006-06-13 Tessera, Inc. Stacked microelectronic assemblies with central contacts
JP2005251957A (ja) 2004-03-04 2005-09-15 Renesas Technology Corp 半導体装置
US7078808B2 (en) * 2004-05-20 2006-07-18 Texas Instruments Incorporated Double density method for wirebond interconnect
KR101070913B1 (ko) 2005-05-19 2011-10-06 삼성테크윈 주식회사 반도체 칩 적층 패키지
US7402911B2 (en) * 2005-06-28 2008-07-22 Infineon Technologies Ag Multi-chip device and method for producing a multi-chip device
TWI306658B (en) 2006-08-07 2009-02-21 Chipmos Technologies Inc Leadframe on offset stacked chips package
US20080088030A1 (en) * 2006-10-16 2008-04-17 Formfactor, Inc. Attaching and interconnecting dies to a substrate
US7772683B2 (en) * 2006-12-09 2010-08-10 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
KR101479461B1 (ko) 2008-10-14 2015-01-06 삼성전자주식회사 적층 패키지 및 이의 제조 방법
KR100950511B1 (ko) 2009-09-22 2010-03-30 테세라 리써치 엘엘씨 와이어 본딩 및 도전성 기준 소자에 의해 제어되는 임피던스를 포함하는 마이크로전자 어셈블리
KR101601847B1 (ko) 2009-05-21 2016-03-09 삼성전자주식회사 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100382035B1 (ko) * 2000-02-10 2003-05-01 미쓰비시덴키 가부시키가이샤 반도체 장치
US7095104B2 (en) 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
KR100690247B1 (ko) * 2006-01-16 2007-03-12 삼성전자주식회사 이중 봉합된 반도체 패키지 및 그의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140088133A (ko) * 2011-10-03 2014-07-09 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
KR101894825B1 (ko) 2011-10-03 2018-10-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
KR20210006115A (ko) * 2019-07-08 2021-01-18 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR102683202B1 (ko) * 2019-07-08 2024-07-10 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지

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US20140239513A1 (en) 2014-08-28

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