KR101186916B1 - Switched-capacitor cyclic digital to analog converter with capacitor mismatch compensation - Google Patents
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Abstract
본 발명은 디지털-아날로그 컨버터에 관한 것으로, 본 발명에 따른 디지털-아날로그 컨버터는 커패시터 간의 미스매치를 보정하는 과정을 수행하기 때문에 커패시터 간의 용량 차이가 크더라도 고해상도의 디지털 데이터를 오류 없이 처리할 수가 있다.The present invention relates to a digital-to-analog converter. Since the digital-to-analog converter according to the present invention performs a process for correcting mismatch between capacitors, it is possible to process high-resolution digital data without errors even if the capacitance difference between capacitors is large. .
Description
본 발명은 디지털-아날로그 컨버터에 관한 것으로, 더욱 구체적으로는 디스플레이의 드라이버IC 내에 마련되어 디지털 데이터를 아날로그 데이터로 변환시켜주는 디지털-아날로그 컨버터에 관한 것이다.
The present invention relates to a digital-to-analog converter, and more particularly to a digital-to-analog converter which is provided in a driver IC of a display to convert digital data into analog data.
디스플레이의 구동을 위해서는 드라이버IC가 사용되며, 드라이버IC에 입력된 디지털 신호는 디지털-아날로그 컨버터(DAC, Digital to Analog converter)에서 아날로그 신호로 변환되고, 이렇게 변환된 아날로그 신호가 패널로 전달되어 화상이 표현된다.The driver IC is used to drive the display, and the digital signal input to the driver IC is converted into an analog signal by a digital-to-analog converter (DAC), and the converted analog signal is transferred to a panel to display an image. Is expressed.
종래의 드라이버IC에서는 저항 기반의 DAC 회로가 사용되었다. 그러나 저항 기반의 DAC 회로를 구현할 경우 DAC가 드라이버IC에서 차지하게 되는 면적이 너무 넓어진다. 예컨대 8비트의 디지털 데이터를 아날로그 신호로 변환하는 DAC의 경우 256(=28)개의 저항이 필요하고, 10비트의 디지털 데이터를 변환하기 위해서는 1024(=210)개의 저항이 필요로 하는 등, 디스플레이의 고계조화 및 고해상도화에 따라 저항의 개수는 기하급수적으로 늘어나고, DAC의 설계면적 또한 늘어나게 된다.In a conventional driver IC, a resistor-based DAC circuit is used. However, when implementing resistor-based DAC circuits, the area occupied by the DAC in the driver IC is too large. For example, a DAC that converts 8-bit digital data into an analog signal requires 256 (= 2 8 ) resistors and 1024 (= 2 10 ) resistors to convert 10-bit digital data. As the display's high gradation and high resolution increases, the number of resistors increases exponentially, and the design area of the DAC increases.
이를 해결하기 위해 도1에서와 같은 스위치드 커패시터를 이용하여 설계면적을 줄이고 생산비용을 절감할 수 있는 DAC 회로가 제안된 바 있다.To solve this problem, a DAC circuit has been proposed that can reduce the design area and reduce the production cost by using a switched capacitor as shown in FIG.
도1에 도시된 종래의 커패시터를 이용한 DAC 회로는 OP앰프, 샘플링 커패시터(C2), 피드백 커패시터(C1), 다수의 스위치(S1,S2,S3,S4,S5,S6,S7) 및 출력단(RL,CL)으로 구현된다.DAC circuit using a conventional capacitor shown in Figure 1 is an OP amplifier, sampling capacitor (C 2 ), feedback capacitor (C 1 ), a plurality of switches (S 1 , S 2 , S 3 , S 4 , S 5 , S 6 , S 7 ) and the output terminals R L and C L.
이러한 DAC 회로에서 8비트의 데이터를 처리하는 예를 설명하면, 8비트의 데이터가 순차적으로 LSB(Least Significant Bit, 최하위 비트)부터 한 비트씩 샘플링 커패시터(C2)로 입력된다. 이후 스위치들의 제어를 통해 두 단계의 동작으로 각 비트를 처리한다.Referring to the example of processing 8-bit data in such a DAC circuit, 8-bit data is sequentially input to the sampling capacitor C 2 one by one from the least significant bit (LSB). Each bit is then processed in two stages of operation through the control of the switches.
우선 LSB의 데이터가 입력되면 이에 대응하는 전압이 C2에 저장된다. 즉 입력 데이터가 1이면 입력전압은 VREF가 되어 C2에 저장되고, 입력 데이터가 0이면 입력전압은 0이 된다.First, when data of the LSB is input, a corresponding voltage is stored in C 2 . That is, if the input data is 1, the input voltage becomes V REF and stored in C 2. If the input data is 0, the input voltage becomes 0.
다음 단계에서는 C1과 C2가 병렬로 연결되어 C2에 저장된 전압이 절반으로 나뉘어 C1에 저장되고, 그 절반의 전압이 출력전압(VOUT)으로 나타난다.In the next step, C 1 and C 2 are connected in parallel so that the voltage stored in C 2 is divided in half and stored in C 1 , and that half of the voltage is represented by the output voltage (V OUT ).
이렇게 하나의 비트에 대한 처리가 이루어진 후 차상위 비트의 데이터가 들어오면 앞의 두 단계의 동작을 다시 반복 처리하는데, 이때 앞에서 출력되었던 출력전압이 피드백 커패시터(C1)에 저장되어 있다가 중첩되어 처리되며 결과적으로 비트수가 반복될 때 마다 그 값이 1/2로 계속 줄어들어 가중치 역할을 하게 된다. 8비트의 데이터를 처리하려면 위와 같은 동작을 8회 반복하여 중첩 처리된 결과가 최종 출력값이 된다.When the data of the next higher bit comes in after the processing for one bit, the operation of the previous two steps is repeated again. At this time, the output voltage previously output is stored in the feedback capacitor C 1 and overlapped. As a result, each time the number of bits is repeated, the value is continuously reduced to 1/2 to serve as a weight. In order to process 8-bit data, the above operation is repeated eight times, and the result of overlapping is the final output value.
스위치드 커패시터를 이용하여 도1과 같은 DAC를 구현하면, 기존의 저항 기반의 DAC에 비해 설계 면적을 대폭 줄일 수 있고, 생산 비용도 절감할 수가 있다. 또한, 이러한 도1의 스위치드 커패시터를 이용한 DAC에 의하면 감마(gamma) 특성을 적용할 때 look up table 방식으로 별도의 특성을 메모리에 저장하여 사용 할 수 있어서 R,G,B별로 독립적인 감마 특성을 적용하는 데에도 유리한 장점이 있다.By implementing a DAC as shown in FIG. 1 using a switched capacitor, the design area can be significantly reduced and production cost can be reduced compared to a conventional resistor-based DAC. In addition, according to the DAC using the switched capacitor of FIG. 1, when the gamma characteristic is applied, a separate characteristic may be stored and used in a memory by using a look up table method, thereby providing independent gamma characteristics for R, G, and B. There is also an advantage in application.
그러나 도1에 도시된 종래의 커패시터를 이용한 DAC 회로에서는, 사용되는 두 개의 커패시터(C1,C2)의 용량이 이상적으로 일치해야만 에러가 발생하지 않고 올바른 출력 값을 얻을 수가 있다. 하지만 실제 사용되는 커패시터들은 미세하게나마 용량 차이를 보여 상호 간의 전압 분배에 있어서 오차가 발생하게 되며, 각 비트에 대한 처리가 순차적으로 진행되면서 오차는 누적되어 최종적인 출력 오류는 커지게 된다. 따라서 화질에 악영향을 미칠 우려가 있는 것이다.
However, in the DAC circuit using the conventional capacitor shown in FIG. 1, an error does not occur and a correct output value can be obtained only when the capacities of the two capacitors C 1 and C 2 used are ideally matched. However, the capacitors actually used show a slight difference in capacity, resulting in an error in voltage distribution between them. As the processing for each bit proceeds sequentially, the error accumulates and the final output error increases. Therefore, there is a risk of adversely affecting the image quality.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위해 안출된 것으로, 커패시터들 간의 미스매치(용량 차이)에 따른 오류를 보정하여 출력함으로써, 화면 출력의 에러 발생 가능성을 줄일 수 있는 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터를 제공하는 데 그 목적이 있다.
The present invention has been made to solve the problems of the prior art as described above, by correcting the error according to the mismatch (capacity difference) between the capacitors, by outputting the error between the capacitors that can reduce the possibility of error in screen output The objective is to provide a digital-to-analog converter that compensates for a match.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터는 1비트의 디지털 데이터 입력시 제1구간, 제2구간, 제3구간 및 제4구간(4구간을 포함하여 1 사이클이라 함)이 순차적으로 이루어지고, N비트의 디지털 데이터 입력시 N회의 사이클이 반복하여 아날로그 데이터를 출력하는 디지털-아날로그 컨버터에 있어서, 제1입력단자, 제2입력단자 및 출력단자를 갖는 연산증폭기; 각각 제1단자 및 제2단자를 갖는 제1커패시터, 제2커패시터 및 제3커패시터; 및 상기 연산증폭기, 제1커패시터, 제2커패시터 또는 제3커패시터의 각 단자들 간의 연결을 제어하는 복수의 스위치;를 포함하며, 상기 복수의 스위치는, 제1구간 동안에는 입력되는 디지털 데이터의 논리 레벨에 대응하는 전압에 따라 상기 제1커패시터를 충전시키고, 상기 제1커패시터에 충전된 전하량만큼을 분배하여 상기 제2커패시터 및 제3커패시터를 충전시키도록 하고, 제2구간 동안에는 상기 제3커패시터에 충전된 전하량은 유지시키고, 상기 제2커패시터에 충전된 전하량이 방전되어 상기 제1커패시터에 충전된 전하량을 상쇄시키도록 하고, 제3구간 동안에는 상기 제1커패시터에 충전된 전하량은 유지시키고, 상기 제3커패시터에 충전된 전하량이 분배되어 상기 제2커패시터를 충전시키도록 하고, 제4구간 동안에는 상기 제2커패시터와 제3커패시터에 충전된 전하량의 차이에 의해 상기 제1커패시터에 충전된 전하량을 보정하여 출력이 이루어지도록 제어한다.In order to achieve the above object, a digital-to-analog converter for correcting mismatches between capacitors according to the present invention includes a first section, a second section, a third section, and a fourth section (four sections) upon inputting 1-bit digital data. In the digital-to-analog converter in which one cycle) is sequentially performed and N cycles are repeatedly outputted when N-bit digital data is input, the digital-analog converter has a first input terminal, a second input terminal, and an output terminal. Operational amplifiers; A first capacitor, a second capacitor, and a third capacitor having a first terminal and a second terminal, respectively; And a plurality of switches for controlling connections between respective terminals of the operational amplifier, the first capacitor, the second capacitor, or the third capacitor, wherein the plurality of switches include a logic level of the digital data input during the first period. The first capacitor is charged according to a voltage corresponding to the second capacitor, the amount of charge charged in the first capacitor is distributed to charge the second capacitor and the third capacitor, and the third capacitor is charged during the second period. Maintain the amount of charge charged in the second capacitor to cancel the amount of charge charged in the first capacitor, and maintain the amount of charge charged in the first capacitor during the third section. The amount of charge charged in the capacitor is distributed to charge the second capacitor, and the second capacitor and the third capacitor during the fourth period. And by the difference in the charge amount to the emitter corrects the charge amount of the first capacitor is controlled such that the output is achieved.
여기서, 상기 복수의 스위치는, 제1구간 동안에는 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 입력단자(디지털 데이터의 논리 레벨에 대응하는 전압이 입력되는 단자)에 접속시키며, 상기 제2커패시터 및 제3커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키도록 하고, 제2구간 동안에는 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키며, 상기 제2커패시터의 제2단자는 접지단자에 접속시키고, 상기 제3커패시터의 제2단자는 플로팅(floating) 시키도록 하고, 제3구간 동안에는 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 플로팅 시키며, 상기 제2커패시터 및 제3커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키도록 하고, 제4구간 동안에는 상기 제1커패시터의 제1단자, 상기 제2커패시터의 제2단자 및 상기 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키고, 상기 제2커패시터의 제1단자 및 제3커패시터의 제2단자는 각각 접지단자에 접속시키도록 제어할 수 있다.Here, the plurality of switches, the first terminal of the first capacitor, the second capacitor and the third capacitor is connected to the first input terminal of the operational amplifier during the first section, the second terminal of the first capacitor An input terminal (a terminal into which a voltage corresponding to a logic level of digital data is input), and a second terminal of the second capacitor and a third capacitor are connected to an output terminal of the operational amplifier, and during the second section. The first terminal of the first capacitor, the second capacitor and the third capacitor is connected to the first input terminal of the operational amplifier, the second terminal of the first capacitor is connected to the output terminal of the operational amplifier, and the The second terminal of the two capacitors is connected to the ground terminal, and the second terminal of the third capacitor is to be floated, and the first capacitor, the second capacitor and the third capacitor during the third section. The first terminal of the sitter is connected to the first input terminal of the operational amplifier, the second terminal of the first capacitor is floated, and the second terminal of the second capacitor and the third capacitor is connected to the output terminal of the operational amplifier. The first terminal of the first capacitor, the second terminal of the second capacitor and the first terminal of the third capacitor are connected to the first input terminal of the operational amplifier during the fourth section. The second terminal of the one capacitor may be connected to the output terminal of the operational amplifier, and the first terminal of the second capacitor and the second terminal of the third capacitor may be connected to the ground terminal, respectively.
또한, 상기 제1구간 내지 제4구간을 포함하는 N회의 사이클이 LSB부터 MSB까지 순차적으로 입력되어 중첩처리된 결과 값이 최종 출력값이다.In addition, the final output value is a result value of N cycles including the first to fourth sections sequentially inputted from the LSB to the MSB and overlaid.
또, 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 (+)단자이고, 제2단자는 (-)단자이며, 상기 연산증폭기의 제1입력단자는 반전 입력단자(-)이고, 제2입력단자는 비반전 입력단자(+)이며, 상기 제2입력단자는 접지단자에 접속되어 있는 것이 바람직하다.
The first terminal of the first capacitor, the second capacitor, and the third capacitor is a positive terminal, the second terminal is a negative terminal, and the first input terminal of the operational amplifier is an inverting input terminal (-). It is preferable that the second input terminal is a non-inverting input terminal (+), and the second input terminal is connected to the ground terminal.
본 발명에 따르는 디지털-아날로그 컨버터에 의하면 다음과 같은 효과가 있다.The digital-to-analog converter according to the present invention has the following effects.
첫째, 디스플레이가 고계조화 및 고해상도화 되더라도 저항을 사용하지 않고 디지털-아날로그 컨버터를 구현하기 때문에 DAC가 차지하는 면적이 대폭 줄어든다.First, even if the display is high gradation and high resolution, the area occupied by the DAC is greatly reduced because the digital-to-analog converter is implemented without using a resistor.
둘째, 커패시터들 간의 미스매치에 따른 오류를 보정하여 출력할 수 있다. 특히, 커패시터들 간의 미스매치에 따른 출력 오류를 커패시터들 간의 미스매치 값을 이용하여 보정하기 때문에 출력 오류를 최소화 시킬 수가 있다. 따라서 출력된 아날로그 데이터에 의해 표시되는 화상의 표현 오류가 거의 없다.Second, the error due to mismatch between the capacitors can be corrected and output. In particular, output errors due to mismatches between capacitors are corrected using mismatch values between capacitors, thereby minimizing output errors. Therefore, there is almost no representation error of the image displayed by the output analog data.
셋째, 스위치들의 연결을 제어하는 것 이외에 다른 추가 구성이 필요 없어서 생산 단가도 절감된다.
Third, there is no need for any additional configuration besides controlling the connections of the switches, which reduces production costs.
도1은 종래의 커패시터를 이용한 디지털-아날로그 컨버터 회로를 설명하기 위한 도면.
도2는 본 발명의 실시예에 따른 디지털-아날로그 컨버터 회로를 설명하기 위한 도면.
도3은 도2에 도시된 디지털-아날로그 컨버터 회로에서 스위치들의 컨트롤 클럭 파형을 설명하기 위한 도면.
도4는 도2에 도시된 디지털-아날로그 컨버터 회로에서 제1구간 동안의 회로 상태를 설명하기 위한 도면.
도5는 도4의 회로를 재구성한 도면.
도6은 도2에 도시된 디지털-아날로그 컨버터 회로에서 제2구간 동안의 회로 상태를 설명하기 위한 도면.
도7는 도6의 회로를 재구성한 도면.
도8은 도2에 도시된 디지털-아날로그 컨버터 회로에서 제3구간 동안의 회로 상태를 설명하기 위한 도면.
도9는 도8의 회로를 재구성한 도면.
도10은 도2에 도시된 디지털-아날로그 컨버터 회로에서 제4구간 동안의 회로 상태를 설명하기 위한 도면.
도11은 도10의 회로를 재구성한 도면.
도12는 미스매치 보정이 없을 때와 있을 때의 INL 특성을 설명하기 위한 도면.1 is a view for explaining a digital-analog converter circuit using a conventional capacitor.
2 is a diagram for explaining a digital-analog converter circuit according to an embodiment of the present invention;
FIG. 3 is a diagram for explaining a control clock waveform of switches in the digital-analog converter circuit shown in FIG.
FIG. 4 is a diagram for explaining a circuit state during a first section in the digital-analog converter circuit shown in FIG.
5 is a diagram reconstructing the circuit of FIG.
FIG. 6 is a diagram for explaining a circuit state during a second section in the digital-analog converter circuit shown in FIG.
7 is a diagram reconstructing the circuit of FIG.
FIG. 8 is a diagram for explaining a circuit state during a third section in the digital-analog converter circuit shown in FIG.
9 is a diagram reconstructing the circuit of FIG.
FIG. 10 is a diagram for explaining a circuit state during a fourth section in the digital-analog converter circuit shown in FIG.
Figure 11 is a diagram reconstructing the circuit of Figure 10;
Fig. 12 is a diagram for explaining INL characteristics when there is no mismatch correction.
이하에서는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 다만 발명의 요지와 무관한 일부 구성은 생략 또는 압축할 것이나, 생략된 구성이라고 하여 반드시 본 발명에서 필요가 없는 구성은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 결합되어 사용될 수 있다.
Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described. However, some components irrelevant to the gist of the present invention will be omitted or compressed, but the omitted elements are not necessarily required in the present invention, and may be combined and used by those skilled in the art. Can be.
도2는 본 발명의 실시예에 따른 디지털-아날로그 컨버터(DAC)의 회로 구성을 설명하기 위한 도면이다. 도2에 도시된 본 발명의 실시예에 따른 DAC를 스위치드 커패시터 사이클릭 디지털-아날로그 컨버터(Switched capacitor cyclic Digital to Analog converter)라 부르기도 한다.2 is a diagram for explaining a circuit configuration of a digital-to-analog converter (DAC) according to an embodiment of the present invention. The DAC according to the embodiment of the present invention shown in FIG. 2 is also called a switched capacitor cyclic digital to analog converter.
도2에 도시된 DAC는 1개의 연산증폭기(op amp, Operational Amplifier)(10)와 용량이 같은 3개의 커패시터(C1,C2,C3), 그리고 이들의 연결 관계를 제어하는 스위치(S1~S9)들로 구성된다.The DAC shown in FIG. 2 includes three operational capacitors (C1, C2, C3) having the same capacity as one operational amplifier (op amp, Operational Amplifier) 10, and switches S1 to S9 for controlling their connection relationship. It consists of
연산증폭기(10)는 제1입력단자(반전 입력단자, - )와 제2입력단자(비반전 입력단자, +) 및 출력단자를 가지며, 제2입력단자는 접지단자와 연결되어 있다.The
각각 제1단자(+)와 제2단자(-)를 갖는 커패시터들(C1,C2,C3) 중, 제1커패시터(C1)는 입력되는 디지털 데이터에 대응하는 전압을 샘플링하는 과정과, 이후 입력되는 디지털 데이터에 대응하는 전압과 서밍(summing)하는 과정을 수행한다. 그리고 제2커패시터(C2) 및 제3커패시터(C3)는 커패시터들 간의 미스매치(용량 불일치)를 보정하기 위해 사용된다.Among the capacitors C1, C2, and C3 having the first terminal (+) and the second terminal (−), respectively, the first capacitor C1 is configured to sample a voltage corresponding to the input digital data, and then input the same. Summing with the voltage corresponding to the digital data is performed. The second capacitor C2 and the third capacitor C3 are used to correct mismatches (capacity mismatches) between the capacitors.
제1커패시터(C1), 제2커패시터(C2), 제3커패시터(C3) 및 연산증폭기(10)는 스위치들(S1~S9)의 턴 온 및 턴 오프 동작에 따라 샘플링과 미스매치 보정을 위해 서로 다르게 연결된다.The first capacitor C1, the second capacitor C2, the third capacitor C3, and the
여기서 각 스위치(S1~S9)들은 스위칭 신호 발생기(미도시)에서 발생되는 스위칭 신호에 의해 제어되며, 각 스위치들(S1~S9)을 제어하기 위한 컨트롤 클럭 파형이 도3에 도시되어 있다.Here, each of the switches S1 to S9 is controlled by a switching signal generated by a switching signal generator (not shown), and a control clock waveform for controlling each of the switches S1 to S9 is illustrated in FIG. 3.
도2에 도시된 DAC의 스위치들(S1~S9)은 도3에 도시된 컨트롤 클럭 파형에 따라 제1구간(1A), 제2구간(2A), 제3구간(1B) 및 제4구간(2B)의 동작을 순차적으로 반복한다. 이러한 제1구간 내지 제4구간(1A,2A,1B,2B)의 동작(1 사이클) 동안에는 입력되는 1비트의 디지털 데이터를 처리하고, N비트의 디지털 데이터를 처리하기 위해서는 N회의 사이클이 반복하여 제1커패시터(C1)에 충전된 값이 최종적인 아날로그 데이터의 출력값이 된다.The switches S1 to S9 of the DAC shown in FIG. 2 are configured as a
N비트의 디지털 데이터는 LSB(Least Significant Bit)부터 MSB(Most Significant Bit)까지 한 비트씩 순차적으로 입력된다. 디지털 데이터는 제1커패시터(C1)의 제2단자(-) 측으로 입력되는데, 보다 구체적으로는 입력되는 디지털 데이터의 논리 레벨에 대응하는 전압이 입력된다. 즉, C1의 제2단자는 입력단자에 연결되어 디지털 데이터의 논리 레벨이 1일 경우에는 기준 전압값(VR)이 입력되고, 논리 레벨이 0일 경우에는 0의 값이 입력되는 것이다.
N bits of digital data are sequentially input by bits from LSB (Least Significant Bit) to MSB (Most Significant Bit). The digital data is input to the second terminal (−) side of the first capacitor C1. More specifically, a voltage corresponding to the logic level of the input digital data is input. That is, the second terminal of C1 is connected to the input terminal so that the reference voltage value V R is input when the logic level of the digital data is 1, and a value of 0 is input when the logic level is 0.
도2에 도시된 DAC에 대해서는 이하의 도4 내지 도11을 통해 설명하게 되는 각 구간별 회로의 동작에 의해 더욱 명확히 이해될 것이다.
The DAC shown in FIG. 2 will be more clearly understood by the operation of each section circuit described with reference to FIGS. 4 through 11 below.
먼저, 제1구간(1A)에서는 S1, S2, S3, S4의 스위치들이 턴 온 되어 도4와 같은 회로 구성을 나타낸다. 도4의 회로를 재구성한 도5를 참조하면, 제1커패시터(C1)의 제1단자는 연산증폭기(10)의 제1입력단자에 연결되고 제2단자는 입력단자에 연결된다. 즉, 제1커패시터(C1)의 제2단자는 디지털 데이터의 논리 레벨에 대응하는 전압(biVR)이 입력되는 단자에 연결되는 것이다. 이에 따라 제1커패시터(C1)에 biVR에 대응하여 전하가 충전된다.First, in the
제2커패시터(C2)와 제3커패시터(C3)는 각각의 제1단자가 연산증폭기(10)의 제1입력단자에 연결되고 제2단자는 연산증폭기의 출력단자에 연결됨으로써 병렬연결되고, 연산증폭기(10)의 피드백 커패시터 역할을 하게 된다.The second capacitor C2 and the third capacitor C3 are connected in parallel by connecting each first terminal to the first input terminal of the
디지털 데이터가 입력되어 제1커패시터(C1)에 샘플링 되면, 연산증폭기(10)의 회로구성 특성상 제1커패시터(C1)에 저장된 전햐랑과 같은 전하량이 절반씩 나뉘어 제2커패시터(C2)와 제3커패시터(C3)에 각각 저장된다. 그러나 커패시터들 간에 용량 차이가 있다면 C2와 C3에 저장되는 전하량은 같지 않을 것이다.
When the digital data is input and sampled to the first capacitor C1, due to the circuit configuration of the
제2구간(2A)에서는 S2, S5, S6의 스위치들이 턴 온 되고, 나머지 스위치들은 턴 오프되어 도6과 같은 회로 구성을 나타낸다. 도6의 회로를 재구성한 도7을 참조하면, 제1커패시터(C1), 제2커패시터(C2) 및 제3커패시터(C3)의 제1단자는 연산증폭기(10)의 제1입력단자에 연결되고, 제1커패시터(C1)의 제2단자는 연산증폭기(10)의 출력단자에 연결되며, 제2커패시터(C2)의 제2단자는 접지단자에 연결되고, 제3커패시터(C3)의 제2단자는 플로팅(floating) 된 상태가 된다.In the
이러한 회로 상태에서의 동작은, 제2커패시터(C2)에 저장된 전하량이 방전되어 제1커패시터(C1)에 충전된 전하량을 상쇄시키고, 제3커패시터(C3)는 플로팅 상태이므로 전하량이 유지된다. 커패시터들간의 용량이 정확하게 일치하는 이상적인 경우라면, 제2구간(2A)의 과정을 통해 제1커패시터(C1)의 전하량이 절반으로 줄어들게 된다.
In this circuit state, the amount of charge stored in the second capacitor C2 is discharged to offset the amount of charge charged in the first capacitor C1, and the amount of charge is maintained because the third capacitor C3 is in a floating state. In an ideal case where the capacitances of the capacitors are exactly matched, the amount of charge of the first capacitor C1 is reduced by half through the process of the
제3구간(1B)에서는 S2, S3, S4의 스위치들이 턴 온 되고, 나머지 스위치들은 턴 오프되어 도8과 같은 회로 구성을 나타낸다. 도8의 회로를 재구성한 도9를 참조하면, 제1커패시터(C1), 제2커패시터(C2) 및 제3커패시터(C3)의 제1단자는 연산증폭기(10)의 제1입력단자에 연결되고, 제1커패시터(C1)의 제2단자는 플로팅되어 있으며, 제2커패시터(C2) 및 제3커패시터(C3)의 제2단자는 연산증폭기(10)의 출력단자에 접속된 상태가 된다.In the
이러한 회로 상태에서의 동작은, C1은 플로팅 되어 있기 때문에 충전된 전하량이 유지되고, C2와 C3가 병렬연결되어 있기 때문에, 두 커패시터간의 전하가 분배된다. 이때 C2는 제2구간(2A)에서 모두 방전된 상태이기 때문에 결과적으로 C3의 전하량을 C2와 C3가 반씩 나누어 갖게 된다. 물론 C2와 C3의 미스매치에 의해 저장되는 전하량은 완전히 동일하지는 않을 것이다.
In this circuit state, since the charged amount of charge is maintained because C1 is floating, the charge between the two capacitors is distributed because C2 and C3 are connected in parallel. At this time, since C2 is discharged in the
제4구간(2B)에서는 S5, S7, S8, S9의 스위치들이 턴 온 되고, 나머지 스위치들은 턴 오프되어 도10과 같은 회로 구성을 나타낸다. 도10의 회로를 재구성한 도11을 참조하면, 제1커패시터(C1)의 제1단자, 제2커패시터(C2)의 제2단자 및 제3커패시터(C3)의 제1단자는 연산증폭기(10)의 제1입력단자에 연결되고, 제1커패시터(C1)의 제2단자는 연산증폭기(10)의 출력단자에 연결되며, 제2커패시터(C2)의 제1단자 및 제3커패시터(C3)의 제2단자는 각각 접지단자에 연결된다.In the
이러한 회로 상태에서의 동작은, 제2커패시터(C2)와 제3커패시터(C3)가 서로 다른 극성으로 마주하고 있기 때문에 상호간에 전하량이 상쇄된다. 물론 C2와 C3 간의 미스매치가 없다면 상호간의 전하량이 동일하여 상쇄된 이후 남은 전하는 없을 것이다. 하지만 커패시터들이 불일치 한다면, C2와 C3 간의 차이만큼 남게되는 전하가 C1에 저장된 전하량에 보정된다. 즉, 제2구간(2A)의 과정에서 C1에서 C2에 저장된 전하량이 상쇄된 값은, C2와 C3의 미스매치에 의한 불일치 값을 포함하고 있었던 것이지만, 제4구간(2B)의 과정에서는 C2와 C3의 미스매치에 의한 불일치 값을 다시 C1에서 보정하도록 하는 것이다.In the operation in this circuit state, since the second capacitor C2 and the third capacitor C3 face each other with different polarities, the amounts of charges cancel each other out. Of course, if there is no mismatch between C2 and C3, there will be no charge left after the mutual charges are offset. However, if the capacitors do not match, the charge remaining by the difference between C2 and C3 is corrected for the amount of charge stored in C1. That is, the value of the amount of charge stored in C1 to C2 in the process of the
따라서 C1에 최종적으로 저장된 전하량은 커패시터들 간의 미스매치에 의해 발생된 불일치 값을, 다시 커패시터들 간의 미스매치에 의해 발생된 불일치 값으로 상쇄시켜 보정 처리가 된 값이 되는 것이다.
Therefore, the amount of charge finally stored in C1 is a value that has been corrected by canceling the mismatch value generated by mismatches between capacitors again to the mismatch value generated by mismatches between capacitors.
여기서, 제1구간(1A) 및 제2구간(2A)의 동작이 반복되는 것만으로도 도2에 도시된 DAC 회로는 디지털-아날로그 변환이라는 고유의 역할을 충분히 수행해 낼 수는 있다. 그러나 커패시터들 간의 미스매치에 의해 출력값에 오류가 발생할 가능성이 있는 것이며, 이를 염두해 두고 각 구간별 동작을 수학식을 참고하여 다시 살펴보기로 한다.
Here, even if the operations of the
제1구간(1A)에서 입력된 디지털 비트는 제1커패시터(C1)에서 샘플되고, 제1커패시터(C1)에 충전되는 전하량 만큼이 절반으로 나뉘어 제2커패시터(C2)와 제3커패시터(C3)에 충전된다. 만약 커패시터들 간의 미스매치가 없다면, 제1커패시터(C1)에 저장된 전하량의 정확하게 절반이 제2커패시터(C2)와 제3커패시터(C3)에 저장될 것이다.The digital bit input in the
그리고 제2구간에서 제1커패시터(C1)와 제2커패시터(C2)의 위치가 바뀌고, 접지단자에 연결된 제2커패시터(C2)가 방전되면서 제2커패시터(C2)에 저장된 전하량만큼을 제1커패시터(C1)에서 상쇄시킨다. 이는 제1커패시터(C1)에 저장된 전하량을 절반으로 줄이게 되는 효과를 갖는다.In addition, the positions of the first capacitor C1 and the second capacitor C2 are changed in the second section, and the second capacitor C2 connected to the ground terminal is discharged to discharge the amount of charge stored in the second capacitor C2 as much as the first capacitor. Offset in (C1). This has the effect of reducing the amount of charge stored in the first capacitor C1 in half.
N비트의 디지털 데이터를 처리하기 위해 제1구간과 제2구간의 동작이 N회의 사이클 만큼 반복 된다면, DAC의 출력은 수학식 1과 같이 표현된다.If the operation of the first section and the second section is repeated by N cycles to process N bits of digital data, the output of the DAC is represented by Equation 1 below.
여기서 VR은 기준 전압, N은 해상도(즉 처리해야할 디지털 입력 비트 수), bi는 i번째 디지털 입력 비트(즉 10비트의 디지털 데이터가 입력될 시 b0가 LSB이고 b9가 MSB임)이다.Where V R is the reference voltage, N is the resolution (i.e. the number of digital input bits to be processed), and b i is the i-th digital input bit (i.e. b 0 is LSB and b 9 is MSB when 10 bits of digital data is input). to be.
그러나 제2커패시터(C2)와 제3커패시터(C3) 사이의 미스매치에 의해 분배되는 전하량은 불일치 할 것이며 이는 DAC의 성능 저하로 이어진다. 여기서 제1커패시터(C1)는 디지털 입력 비트의 샘플링과 전하 서밍(summing)을 위한 요소로 사용되기 때문에, 제1커패시터(C1)와 제2커패시터(C2) 간의 미스매치, 또는 제1커패시터(C1)와 제3커패시터(C3) 간의 미스매치는 문제 되지 않는다.However, the amount of charge distributed by the mismatch between the second capacitor C2 and the third capacitor C3 will be inconsistent, which leads to deterioration of the performance of the DAC. Here, since the first capacitor C1 is used as an element for sampling and charge summing of the digital input bits, a mismatch between the first capacitor C1 and the second capacitor C2, or the first capacitor C1 is used. ) And the mismatch between the third capacitor C3 does not matter.
그렇다면 C1=C3=C라고 가정하고, C2와 C3 사이의 불일치 값을 ε이라고 한다면, C2=C×(1+ε)라 나타낼 수 있다. 또한 i번째 사이클의 제1구간(1A)에서 C1에 저장되는 전하량은 수학식 2와 같이 표현된다.If it is assumed that C1 = C3 = C, and the discrepancy value between C2 and C3 is ε, it can be expressed as C2 = C × (1 + ε). In addition, in the
여기서
제2커패시터(C2)와 제3커패시터(C3)의 미스매치를 고려한다면, 제1구간(1A)에서 C2와 C3에 저장되는 전하량은 각각 수학식 3과 4로 표현될 수 있다.Considering mismatches of the second capacitor C2 and the third capacitor C3, the amounts of charges stored in C2 and C3 in the
제2구간(2A)에서 제1커패시터(C1)에 저장되는 전하는 제2커패시터(C2)와 제3커패시터(C3)의 미스매치에 의해 정확하게 절반으로 나누어지지 않는다. 따라서 제2구간(2A)에서 제1커패시터(C1)에 저장되는 전하는 수학식 5로 표현될 수 있다.The charge stored in the first capacitor C1 in the
여기서 미스매치를 염두하였을 때 N회의 사이클 이후 DAC에서 출력되는 전압(Vo)은 수학식 6처럼 표현될 수 있다.Here, when mismatch is taken into consideration, the voltage V o output from the DAC after N cycles may be expressed as Equation 6.
이 경우 각 사이클에 의하 출력되는 전압의 오류는 불일치 값 ε에 비례하게 되며, 이는 DAC의 해상도를 제한하는 결과를 초래한다.
In this case, the error of the voltage output by each cycle is proportional to the mismatch value ε, which results in limiting the resolution of the DAC.
따라서 제3구간(1B) 및 제4구간(2B)의 미스매치를 보정하는 과정을 수행한다. 미스매치를 보정하는 과정에서는 C3에 저장된 전하가 방전되지 않고 보정을 위한 전하로 사용된다.Therefore, a process of correcting mismatches of the
제2구간(2A)에서 C3에 저장된 전하는 방전되지 않고 수학식 4에 의해 충전된 상태이다. 제3구간(1B) 과정에서는 C3에 저장된 전하가 C2와 C3에 재분배된다. 여기서 C2는 제2구간(2A) 동안 방전된 상태이며, C2와 C3의 미스매치를 고려하여 C2=C3×(1+ε)라고 한다면, 제3구간(1B)의 전하 재분배 과정 이후 C2와 C3에 저장된 전하량은 각각 수학식 7과 8처럼 표현될 수 있다.In the
제3구간(1B)에서 C1은 플로팅 된 상태이기 때문에 저장된 전하량은 유지되어 있다.
Since C1 is in a floating state in the
제4구간(2B)에서, C2와 C3 사이의 전하량의 차이는 보정 전하로서, C1에 저장된 전하량에 중첩된다. 즉 도11의 회로도를 참조하면, C2의 제2단자(-)와 C3의 제1단자(+)가 연산증폭기(10)의 제1입력단자에 접속된 서밍 노드(summing node)에 연결되어 있다. 따라서 C1에 저장되는 최종적인 전하량은 수학식 9와 같이 표현된다.In the
제1구간(1A)과 제2구간(2A)의 동작에 의한 DAC의 출력은 미스매치에 의해 샘플된 전하가 정확하게 분배된 것이 아니었다. 하지만 제3구간(1B)과 제4구간(2B)의 동작에 의해 미스매치에 의한 오류가 보정되는 것이다.The output of the DAC by the operation of the
여기서 보정 전하(C2와 C3의 차이)는 미스매치 극성에 따라, 즉 ε이 0보다 큰 것인지 작은 것인지에 따라 양의 값과 음의 값을 모두 취할 수 있다.The correction charge (difference between C2 and C3) can take both positive and negative values depending on the mismatch polarity, ie whether ε is greater or less than zero.
만약 ε>0이라면, 제1구간(1A) 및 제2구간(2A)의 동작에 의해 C1에 저장되는 전하량은 이상적으로 2등분 된
결과적으로 수학식 9, 7 및 8에 의해 C1의 최종적으로 남게되는 전하량은 수학식 10처럼 표현된다.As a result, the remaining amount of charge of C1 by
여기서 수학식 10의 분모에서 매우 작은 값인 ε2를 무시한다면, C1에 저장되는 최종 전하량은 이상적인 상황에서의 값인
Here, if we ignore the very small value of ε 2 in the denominator of
또한, 도2에 도시된 DAC가 전하의 보정 과정을 포함하여 구동되되, N회의 사이클이 반복된다면, 미스매치를 감안한 DAC의 출력은 수학식 11처럼 표현된다.In addition, if the DAC shown in FIG. 2 is driven including the process of correcting the charge, and N cycles are repeated, the output of the DAC in consideration of mismatch is expressed as Equation (11).
따라서 각 사이클동안의 출력 오류는 ε2/4이 되며, 이는 미스매치 보정 과정이 없을 때의 출력 오류와 비교하여 상당하게 감소된 것이다. 여기서, C1은 각 구간에서 전하의 샘플링과 최종 전하를 서밍하는 요소로 모두 사용되기 때문에, C1의 미스매치는 DAC의 출력 전압에 영향을 미치지 않게 된다.
Thus, the output of the error during each cycle is the ε 2/4, which is reduced considerably as compared with the output of the error correction process in the absence of a mismatch. Here, since C1 is used as both the sampling of the charge and the sum of the final charge in each section, the mismatch of C1 does not affect the output voltage of the DAC.
본 발명의 실시예에 따른 디지털-아날로그 컨버터의 효과는 도12에 시뮬레이션 결과를 통해 확인할 수 있다. 이러한 검증과정에서는 0.18㎛ CMOS 공정으로 구현된 10-bit 스위치드 커패시터 사이클릭 디지털-아날로그 컨버터가 사용되었으며, 미스매치 보정이 없을 때와 미스매치 보정 과정이 있을 때의 INL(Integral nonlinearity)을 각각 도12의 a와 b에 표시한 것이다.The effect of the digital-analog converter according to the embodiment of the present invention can be confirmed through a simulation result in FIG. 12. In this verification process, a 10-bit switched capacitor cyclic digital-to-analog converter implemented in a 0.18µm CMOS process was used, and the integrated nonlinearity (INL) in the absence of mismatch correction and the mismatch correction process was shown in Fig. 12, respectively. In a and b.
검증 과정에서 사용된 2개의 DAC에서는 모두 250fF 커패시터들이 사용되었으며, 연산증폭기의 이득(DC gain)은 70dB, 스위치들의 저항은 각각 50Ω으로 세팅되었다. 또한 도3에 도시된 컨트롤 클럭 파형으로 스위치들을 제어하였다. 그리고 1%의 커패시터 미스매치(ε=0.01)가 있을 때의 각 DAC에서의 INL을 도시하였다.In the two DACs used during the verification, 250fF capacitors were used. The op amp gain (DC gain) was set to 70dB and the switches' resistances were set to 50µs, respectively. Also, the switches were controlled by the control clock waveform shown in FIG. And the INL at each DAC with a 1% capacitor mismatch (ε = 0.01).
INL의 최대값을 확인하였을 때, 미스매치 보정이 없을 때에는 0.64 × LSB의 INL을 확인할 수 있으며, 미스매치 보정이 있을 때에는 0.012 × LSB의 INL을 확인할 수 있다. 즉, 미스매치 보정에 의해 에러가 1/55이나 감소된 것이다. 이는 미스매치 보정 과정을 통해 6.5%의 커패시터 미스매치가 있더라도 10-bit 해상도를 처리할 수 있음을 나타내는 것이다.When the maximum value of the INL is confirmed, an INL of 0.64 × LSB can be confirmed when there is no mismatch correction, and an INL of 0.012 × LSB can be confirmed when there is no mismatch correction. That is, the error is reduced by 1/55 due to mismatch correction. This means that the mismatch correction process can handle 10-bit resolution even with a 6.5% capacitor mismatch.
즉, 본 발명의 실시예에 따른 DAC에서는 사용되는 커패시터의 용량 차이가 크더라도 미스매치 보정 과정을 통해 고해상도의 디지털 데이터를 처리할 수가 있는 것이다.
That is, in the DAC according to the embodiment of the present invention, even if the capacitance difference of the capacitor used is large, the mismatch correction process may process digital data of high resolution.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면, 본 발명의 사상과 범위 안에서 다양한 수정, 변경 및 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 본 발명의 특허청구 범위에 속하는 것으로 보아야 할 것이다.
Preferred embodiments of the present invention described above are disclosed for the purpose of illustration, and those skilled in the art will be able to make various modifications, changes and additions within the spirit and scope of the present invention. And additions should be considered to be within the scope of the claims of the present invention.
10 : 연산증폭기10: operational amplifier
Claims (4)
제1입력단자, 제2입력단자 및 출력단자를 갖는 연산증폭기;
각각 제1단자 및 제2단자를 갖는 제1커패시터, 제2커패시터 및 제3커패시터; 및
컨트롤 클럭에 의해 턴 온 또는 턴 오프되어 상기 연산증폭기, 제1커패시터, 제2커패시터 또는 제3커패시터의 각 단자들 간의 연결을 제어하는 복수의 스위치(S1 내지 S9);를 포함하며,
상기 S1은 디지털 데이터의 논리 레벨에 대응하는 전압이 입력되는 입력단자(이하 '입력단자'라 함)와 상기 제1커패시터의 제2단자를 선택적으로 연결하고, 상기 S2는 상기 연산증폭기의 제1입력단자와 상기 제2커패시터의 제1단자를 선택적으로 연결하며, 상기 S3는 상기 제2커패시터의 제2단자와 상기 연산증폭기의 출력단자를 선택적으로 연결하고, 상기 S4는 상기 제3커패시터의 제2단자와 상기 연산증폭기의 출력단자를 선택적으로 연결하며, 상기 S5는 상기 제1커패시터의 제2단자와 상기 연산증폭기의 출력단자를 선택적으로 연결하고, 상기 S6는 상기 제2커패시터의 제2단자와 접지를 선택적으로 연결하며, 상기 S7은 상기 제2커패시터의 제2단자와 상기 연산증폭기의 제1입력단자를 선택적으로 연결하고, 상기 S8은 상기 제2커패시터의 제1단자와 접지를 선택적으로 연결하며, 상기 S9는 상기 제3커패시터의 제2단자와 접지를 선택적으로 연결하되,
제1구간 동안에는 상기 S1, S2, S3, S4가 턴 온 되어, 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 입력단자에 접속시키며, 상기 제2커패시터 및 제3커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키도록 함으로써, 입력되는 디지털 데이터의 논리 레벨에 대응하는 전압에 따라 상기 제1커패시터를 충전시키고, 상기 제1커패시터에 충전된 전하량만큼을 분배하여 상기 제2커패시터 및 제3커패시터를 충전시키도록 하고,
제2구간 동안에는 상기 S2, S5, S6가 턴 온 되어, 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키며, 상기 제2커패시터의 제2단자는 접지단자에 접속시키고, 상기 제3커패시터의 제2단자는 플로팅(floating) 시키도록 함으로써, 상기 제3커패시터에 충전된 전하량은 유지시키고, 상기 제2커패시터에 충전된 전하량이 방전되어 상기 제1커패시터에 충전된 전하량을 상쇄시키도록 하고,
제3구간 동안에는 상기 S2, S3, S4가 턴 온 되어, 상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 플로팅 시키며, 상기 제2커패시터 및 제3커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키도록 함으로써, 상기 제1커패시터에 충전된 전하량은 유지시키고, 상기 제3커패시터에 충전된 전하량이 분배되어 상기 제2커패시터를 충전시키도록 하고,
제4구간 동안에는 상기 S5, S7, S8, S9가 턴 온 되어, 상기 제1커패시터의 제1단자, 상기 제2커패시터의 제2단자 및 상기 제3커패시터의 제1단자는 상기 연산증폭기의 제1입력단자에 접속시키고, 상기 제1커패시터의 제2단자는 상기 연산증폭기의 출력단자에 접속시키고, 상기 제2커패시터의 제1단자 및 제3커패시터의 제2단자는 각각 접지단자에 접속시키도록 함으로써, 상기 제2커패시터와 제3커패시터에 충전된 전하량의 차이에 의해 상기 제1커패시터에 충전된 전하량을 보정하여 출력이 이루어지도록 제어하는 것을 특징으로 하는 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터.
The first section, the second section, the third section, and the fourth section (referred to as one cycle including four sections) are sequentially performed when inputting one bit of digital data, and N cycles are performed when inputting N bits of digital data. In a digital-to-analog converter that repeatedly outputs analog data,
An operational amplifier having a first input terminal, a second input terminal, and an output terminal;
A first capacitor, a second capacitor, and a third capacitor having a first terminal and a second terminal, respectively; And
And a plurality of switches S1 to S9 that are turned on or turned off by a control clock to control connections between terminals of the operational amplifier, the first capacitor, the second capacitor, or the third capacitor.
S1 selectively connects an input terminal (hereinafter, referred to as an “input terminal”) to which a voltage corresponding to a logic level of digital data is input and a second terminal of the first capacitor, and S2 is a first terminal of the operational amplifier. Selectively connecting an input terminal with a first terminal of the second capacitor, wherein S3 selectively connects a second terminal of the second capacitor with an output terminal of the operational amplifier, and S4 is a third terminal of the third capacitor. Selectively connecting two terminals to an output terminal of the operational amplifier, wherein S5 selectively connects a second terminal of the first capacitor and an output terminal of the operational amplifier, and S6 is a second terminal of the second capacitor And ground are selectively connected to each other, wherein S7 selectively connects a second terminal of the second capacitor and a first input terminal of the operational amplifier, and S8 is a ground of the first terminal of the second capacitor. And selectively fixed to the S9, but are selectively connected to the second terminal and ground of the third capacitor,
During the first section, the S1, S2, S3, and S4 are turned on, so that the first terminals of the first capacitor, the second capacitor, and the third capacitor are connected to the first input terminal of the operational amplifier, and the first capacitor The second terminal of the second terminal and the second terminal of the third capacitor and the third capacitor is connected to the output terminal of the operational amplifier, and according to the voltage corresponding to the logic level of the input digital data Charging the first capacitor and distributing the amount of charge charged in the first capacitor to charge the second capacitor and the third capacitor,
The second terminals S2, S5, and S6 are turned on during the second section, and the first terminals of the first capacitor, the second capacitor, and the third capacitor are connected to the first input terminal of the operational amplifier, and the first capacitor of the first capacitor is connected. The second terminal is connected to the output terminal of the operational amplifier, the second terminal of the second capacitor is connected to the ground terminal, and the second terminal of the third capacitor to be floated (floating), thereby to the third capacitor Maintain the charged charge amount, and discharge the charge amount charged in the second capacitor to offset the charge amount charged in the first capacitor,
During the third section, S2, S3, and S4 are turned on, so that the first terminals of the first capacitor, the second capacitor, and the third capacitor are connected to the first input terminal of the operational amplifier, and the first capacitor of the first capacitor is connected. The second terminal is floated, and the second terminals of the second capacitor and the third capacitor are connected to the output terminal of the operational amplifier, thereby maintaining the amount of charge charged in the first capacitor and charging the third capacitor. An amount of charge is distributed to charge the second capacitor,
During the fourth section, the S5, S7, S8, and S9 are turned on so that the first terminal of the first capacitor, the second terminal of the second capacitor, and the first terminal of the third capacitor are the first of the operational amplifier. An input terminal, a second terminal of the first capacitor to an output terminal of the operational amplifier, and a first terminal of the second capacitor and a second terminal of the third capacitor to a ground terminal, respectively. And correcting the mismatch between the capacitors according to a difference between the amounts of charges charged in the second capacitor and the third capacitor, thereby controlling the output of the mismatched capacitors.
상기 제1구간 내지 제4구간을 포함하는 N회의 사이클이 LSB부터 MSB까지 순차적으로 입력되어 중첩처리된 결과 값이 최종 출력값인 것을 특징으로 하는 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터.
The method of claim 1,
N-cycles including the first to fourth sections are sequentially input from LSB to MSB so that the overlapped result is a final output value.
상기 제1커패시터, 제2커패시터 및 제3커패시터의 제1단자는 (+)단자이고, 제2단자는 (-)단자이며,
상기 연산증폭기의 제1입력단자는 반전 입력단자(-)이고, 제2입력단자는 비반전 입력단자(+)이며, 상기 제2입력단자는 접지단자에 접속되어 있는 것을 특징으로 하는 커패시터 간의 미스매치를 보정하는 디지털-아날로그 컨버터.The method of claim 1,
The first terminal of the first capacitor, the second capacitor and the third capacitor is a (+) terminal, the second terminal is a (-) terminal,
The first input terminal of the operational amplifier is an inverting input terminal (-), the second input terminal is a non-inverting input terminal (+), the second input terminal is a miss between capacitors, characterized in that connected to the ground terminal Digital-to-analog converter to correct the match.
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| KR1020100085037A KR101186916B1 (en) | 2010-08-31 | 2010-08-31 | Switched-capacitor cyclic digital to analog converter with capacitor mismatch compensation |
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