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KR101188260B1 - 반도체 메모리 장치 및 이를 이용한 구동 방법 - Google Patents

반도체 메모리 장치 및 이를 이용한 구동 방법 Download PDF

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KR101188260B1
KR101188260B1 KR1020090093609A KR20090093609A KR101188260B1 KR 101188260 B1 KR101188260 B1 KR 101188260B1 KR 1020090093609 A KR1020090093609 A KR 1020090093609A KR 20090093609 A KR20090093609 A KR 20090093609A KR 101188260 B1 KR101188260 B1 KR 101188260B1
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Abstract

본 발명은 제어 신호에 응답하여 셀 플레이트 전압 라인과 셀 플레이트 전극을 연결 또는 분리시키는 스위칭부, 및 제 1 시점에 상기 제어 신호를 인에이블시키고 제 2 시점에 상기 제 2 제어 신호를 디스에이블시키는 스위칭 제어부를 포함한다.
셀 플레이트 전극, 셀 플레이트 전압, 셀 플레이트 전압 라인

Description

반도체 메모리 장치 및 이를 이용한 구동 방법{A Semiconductor Memory Apparatus and Driving Method Using the Same}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치 및 이를 이용한 구동 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀을 포함하고, 각 메모리 셀은 NMOS 트랜지스터와 커패시터로 구성된다.
일반적인 메모리 셀은 도 1에 도시된 바와 같이, 트랜지스터(N1)와 커패시터(C1)를 포함한다. 상기 트랜지스터(N1)는 게이트에 워드라인(WL)이 연결되고 드레인과 소오스 각각에 비트라인(BL)과 상기 커패시터(C1)가 각각 연결된다. 상기 커패시터(C1)는 일단에 상기 트랜지스터(N1)가 연결되고 타단에 셀 플레이트 전압(VCP)을 인가 받는다.
상기 메모리 셀에 하이 레벨의 데이터가 저장되어있을 경우, 상기 워드라인(WL)이 인에이블되면 상기 비트라인(BL)은 상기 커패시터(C1)로부터 전압을 인가 받아 전압 레벨이 높아지게 된다.
상기 메모리 셀에 로우 레벨의 데이터가 저장되어있을 경우, 상기 워드라 인(WL)이 인에이블되면 상기 비트라인(BL)은 상기 커패시터(C1)에 전압을 인가하여 전압 레벨이 낮아지게 된다.
센스 앰프(미도시)는 상기 비트라인(BL)의 전압 레벨 변화를 감지하여 상기 비트라인(BL)의 전압 레벨을 증폭시킨다. 예를 들어, 상기 센스 앰프는 상기 비트라인(BL)의 전압 레벨이 낮아지면 상기 비트라인(BL)을 접지 전압 레벨로 낮추고, 상기 비트라인(BL)의 전압 레벨이 높아지면 상기 비트라인(BL)의 전압 레벨을 코어 전압 레벨로 높인다. 상기 센스 앰프가 상기와 같이 정상적으로 동작하기 위해선, 상기 워드라인(WL)이 인에이블되었을 때 상기 비트라인(BL)의 전압 레벨 변화폭이 설정된 전압폭이상으로 변해야 한다.
반도체 메모리 장치는 무수히 많은 메모리 셀을 구비하고 있고, 주변 데이터와 다른 데이터 값을 저장하고 있는 메모리 셀이 비트라인으로 데이터를 전달할 경우, 예를 들어 주변 비트라인 전압 레벨은 높아지는 반면 전압 레벨이 낮아지는 비트라인은 커플링 현상으로 설정된 전압폭만큼 낮아지지 못한다. 또한 반대의 경우 주변 비트라인 전압 레벨은 낮아지는 반면 전압 레벨이 높아지는 비트라인은 커플링 현상으로 설정된 전압폭만큼 높아지지 못한다. 비트라인의 전압 변화폭이 설정된 전압 레벨폭 이상으로 변하지 않으면 센스 앰프는 정상적으로 증폭 동작을 수행하기 어렵다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 워드라인이 인에이블될 경우 비트라인의 전압 레벨 변화폭을 설정된 전압 레벨 변화폭 이상으로 변화시킬 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제어 신호에 응답하여 셀 플레이트 전압 라인과 셀 플레이트 전극을 연결 또는 분리시키는 스위칭부, 및 제 1 시점에 상기 제어 신호를 인에이블시키고 제 2 시점에 상기 제 2 제어 신호를 디스에이블시키는 스위칭 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 셀 플레이트 전압 라인과 셀 플레이트 전극을 워드라인이 인에이블된 시점부터 센스 앰프가 인에이블되는 시점까지 분리시키는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 구동 방법은 셀 플레이트 전압 라인으로부터 셀 플레이트 전극에 셀 플레이트 전압을 인가시키는 제 1 단계, 워드라인이 인에이블된 시점으로부터 센스 앰프가 인에이블된 시점까지 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압 인가를 방지하는 제 2 단계, 및 상기 센스 앰프가 인에이블되면 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압을 인가하는 제 3 단계를 포함한다.
본 발명에 따른 반도체 메모리 장치는 워드라인이 인에이블될 경우 비트라인의 전압 레벨 변화폭을 설정된 전압 레벨 변화폭 이상으로 변화시킬 수 있어, 반도체 메모리 장치의 신뢰성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 셀 플레이트 전압 라인(VCP_line), 셀 플레이트 전극(PLATE), 스위칭부(100), 및 스위칭 제어부(200)를 포함한다.
상기 셀 플레이트 전압 라인(VCP_line)은 도 1을 참조하면, 메모리 셀을 구성하는 커패시터(C1)에 셀 플레이트 전압(VCP)을 제공하는 전압 라인이다.
상기 셀 플레이트 전극(PLATE)는 도 1을 참조하면, 메모리 셀을 구성하는 커패시터(C1)가 상기 셀 플레이트 전압 라인(VCP_line)으로부터 상기 셀 플레이트 전압(VCP)을 인가 받는 단자이다.
상기 스위칭부(100)는 제어 신호(ctrl)에 응답하여 상기 셀 플레이트 전압 라인(VCP_line)과 상기 셀 플레이트 전극(PLATE)을 연결 또는 분리시킨다.
상기 스위칭 제어부(200)는 제 1 시점에서 상기 제어 신호(ctrl)를 인에이블시키고, 제 2 시점에서 상기 제어 신호(ctrl)를 디스에이블시킨다. 이때, 상기 제 1 시점은 예를 들어, 액티브 신호(ACT)가 인에이블되는 시점부터 워드라인(도 1에 도시)이 인에이블되는 시점 중 하나의 시점이며, 상기 제 2 시점은 센스 앰프(미도시)가 인에이블되는 시점일 수 있다.
상기 스위칭부(100)는 도 3에 도시된 바와 같이, 트랜지스터(N11)일 수 있다. 상기 트랜지스터(N11)는 게이트에 상기 제어 신호(ctrl)를 입력 받으며 소오스와 드레인 각각에 상기 셀 플레이트 전압 라인(VCP_line)과 상기 셀 플레이트 전극(PLATE)이 각각 연결된다. 이때, 본 발명의 상세한 설명에서는 상기 스위칭부(100)를 NMOS 트랜지스터를 예로 하였으나, 노드와 노드 사이를 연결 및 분리시키는 모든 스위칭 소자 및 스위칭 회로로 대신할 수 있다.
상기 스위칭 제어부(200)는 도 4에 도시된 바와 같이, 낸드 게이트(ND11)일 수 있다. 상기 스위칭 제어부(200)가 상기 액티브 신호(ACT)가 인에이블될 때 상기 제어 신호(ctrl)를 인에이블시키고, 센스 앰프 인에이블 신호(SA_enable)가 인에이블될 때 상기 제어 신호(ctrl)를 디스에이블시키도록 구성될 수 있다. 이때, 상기 낸드 게이트(ND11)는 센스 앰프 인에이블 신호(SA_enable), 및 상기 액티브 신호(ACT)를 입력 받아 상기 제어 신호(ctrl)를 출력하도록 구성된다.
또한, 상기 스위칭 제어부(200)는 워드라인 인에이블 신호(WL_en)가 인에이블될 때 상기 제어 신호(ctrl)를 인에이블시키고, 상기 센스 앰프 인에이블 신호(SA_enable)가 인에이블될 때 상기 제어 신호(ctrl)를 디스에이블시키도록 구성될 수 있다. 이때, 상기 낸드 게이트(ND11)는 상기 센스 앰프 인에이블 신호(SA_enable) 및 상기 워드라인 인에이블 신호(WL_en)를 입력 받아 상기 제어 신호(ctrl)를 출력하도록 구성된다.
또한, 상기 스위칭 제어부(200)는 비트라인 프리차지 신호(BLEQB)가 디스에이블될 때 상기 제어 신호(ctrl)를 인에이블시키고, 상기 센스 앰프 인에이블 신 호(SA_enable)가 인에이블될 때 상기 제어 신호(ctrl)를 디스에이블시키도록 구성될 수 있다. 이때, 상기 낸드 게이트(ND11)는 상기 센스 앰프 인에이블 신호(SA_enable) 및 상기 비트라인 프리차지 신호(BLEQB)를 입력 받아 상기 제어 신호(ctrl)를 출력하도록 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 5를 참조하여 설명하면 다음과 같다.
스위칭 제어부(200)는 액티브 신호(ACT), 워드라인 인에이블 신호(WL_en), 비트라인 프리차지 신호(BLEQB) 중 하나와 센스 앰프 인에이블 신호(SA_enable)를 입력 받아 상기 제어 신호(ctrl)를 생성한다. 이때, 상기 제어 신호(ctrl)의 인에이블 타이밍은 상기 액티브 신호(ACT)의 인에이블 타이밍과 상기 워드라인 인에이블 신호(WL_en)의 인에이블 타이밍 사이의 타이밍일 수 있다. 또한, 상기 제어 신호(ctrl)의 디스에이블 타이밍은 워드라인이 인에이블되어 비트라인의 차지 쉐어링(charge sharing completed) 완료되는 타이밍일 수 있다. 일반적으로 비트라인에 차지 쉐어링이 완료된 이후 센스 앰프가 활성화됨으로, 본 발명에서는 센스 앰프 인에이블 신호(SA_enable)를 예로 하여 설명하지만 센스 앰프 인에이블 신호(SA_enable)만을 한정하는 것이 아님을 밝혀둔다.
상기 스위칭 제어부(200)는 상기 액티브 신호(ACT)와 상기 워드라인 인에이블 신호(WL_en)가 인에이블되는 타이밍 사이에 상기 제어 신호(ctrl)를 인에이블시키고, 비트라인의 차지 쉐어링이 완료되는 시점 예를 들어, 상기 센스 앰프 인에이블 신호(SA_enable)가 인에이블되는 시점에 상기 제어 신호(ctrl)를 디스에이블시 킨다.
스위칭부(100)는 상기 제어 신호(ctrl)가 인에이블되는 구간동안 셀 플레이트 전압 라인(VCP_line)과 셀 플레이트 전극(PLATE)을 분리시키고, 상기 제어 신호(ctrl)가 디스에이블되는 구간동안 상기 셀 플레이트 전압 라인(VCP_line)과 상기 셀 플레이트 전극(PLATE)을 연결시킨다.
본 발명의 효과를 살펴보면 다음과 같다.
종래 기술에서 주변 데이터와 다른 데이터 값을 저장하고 있는 메모리 셀이 비트라인으로 데이터를 전달할 경우, 예를 들어 주변 비트라인 전압 레벨은 높아지는 반면 전압 레벨이 낮아지는 비트라인은 커플링 현상으로 설정된 전압폭만큼 낮아지지 못한다. 또한 반대의 경우 주변 비트라인 전압 레벨은 낮아지는 반면 전압 레벨이 높아지는 비트라인은 커플링 현상으로 설정된 전압폭만큼 높아지지 못한다. 결국, 비트라인의 전압 변화폭이 설정된 전압 레벨폭 이상으로 변하지 않으면 센스 앰프는 정상적으로 증폭 동작을 수행하기 어렵다.
하지만, 본 발명은 워드라인이 인에이블되어 메모리 셀이 비트라인으로 데이터를 전달할 경우, 셀 플레이트 전압 라인(VCP_line)과 셀 플레이트 전극(PLATE)을 분리시켜 셀 플레이트 전극(PLATE)을 플로팅 상태로 만든다.
따라서, 주변 메모리 셀들에 연결된 셀 플레이트 전극(PLATE) 레벨이 높아지면 주변 메모리 셀들과 다른 데이터를 저장한 메모리 셀에 연결된 셀 플레이트 전극(PLATE) 레벨 또한 높아지게 된다. 셀 플레이트 전극(PLATE) 레벨이 높아지게될 경우는 비트라인(BL)의 전압 레벨이 커패시터(C1)로 유입될 경우이다. 즉, 커패시 터(C1)에 로우 데이터가 존재할 때이다.
주변 데이터와 다른 데이터 값을 저장하고 있는 메모리 셀이 비트라인으로 데이터를 전달할 경우, 예를 들어 주변 데이터 값은 로우 데이터라고 가정하면 주변 메모리 셀에 연결된 셀 플레이트 전극(PLATE) 레벨이 높아져 하이 데이터를 가지고 있는 메모리 셀에 연결된 비트라인의 전압을 높인다.
한편, 주변 데이터 값은 하이 데이터라고 가정하면 주변 메모리 셀에 연결된 셀 플레이트 전극(PLATE) 레벨은 낮아져 로우 데이터를 가지고 있는 메모리 셀에 연결된 비트라인 전압을 낮춘다.
따라서, 주변 데이터와 다른 데이터를 저장하고 있는 메모리 셀에 연결된 센스 앰프는 정상적인 동작을 수행할 수 있다.
본 발명은 워드라인이 인에이블될 때부터 비트라인의 차지 쉐어링이 완료될 때까지 셀 플레이트 전극을 플로팅시킨다. 따라서 본 발명은 주변 데이터와 다른 데이터 값을 갖는 메모리 셀이 비트라인에 데이터를 전달할 경우 셀 플레이트 전극 레벨 변화를 이용하여, 주변 데이터와 다른 데이터 값을 갖는 메모리 셀에 연결된 비트라인이 주변 비트라인과의 커플링 현상으로 같은 레벨 변화를 가지는 것을 방지한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 메모리 셀을 도시한 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 블록도,
도 3은 도 2의 스위칭부의 구성도,
도 4는 도 2의 스위칭 제어부의 구성도,
도 5는 본 발명의 실시예에 따른 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 스위칭부 200: 스위칭 제어부

Claims (15)

  1. 제어 신호를 입력 받아, 상기 제어 신호에 응답하여 셀 플레이트 전압 라인과 셀 플레이트 전극을 연결시키거나, 연결되지 않도록 분리시켜, 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 셀 플레이트 전압이 인가 또는 차단이 되도록 제어하는 스위칭부; 및
    제 1 시점에 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극이 연결되지 않도록 인에이블된 상기 제어 신호를 생성하고, 제 2 시점에 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극이 연결되도록 상기 제어 신호를 디스에이블시키는 스위칭 제어부를 포함하며,
    상기 셀 플레이트 전극은 메모리 셀을 구성하는 커패시터가 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전압을 인가 받기 위한 단자인 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 스위칭부는
    상기 제어 신호가 인에이블되면 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극을 분리시키고, 상기 제어 신호가 디스에이블되면 상기 셀 플레이트 전압 레벨과 상기 셀 플레이트 전극을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 시점은 액티브 신호가 인에이블되는 시점부터 워드라인이 인에이블되는 시점까지의 구간에 대응하는 어느 하나의 시점이며, 상기 제 2 시점은 센스 앰프가 인에이블되는 시점인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 스위칭 제어부는
    상기 액티브 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 센스 앰프 인에이블 신호가 인에이블되면 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도쳄 메모리 장치.
  5. 제 3 항에 있어서,
    상기 스위칭 제어부는
    비트라인 이퀄라이져 신호가 디스에이블되면 상기 제어 신호를 인에이블시키고, 센스 앰프 인에이블 신호가 인에이블되면 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 스위칭 제어부는
    워드라인 인에이블 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 센스 앰프 인에이블 신호가 인에이블되면 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 워드라인이 인에이블되는 시점부터 센스 앰프가 인에이블되는 시점까지 셀 플레이트 전압 라인과 셀 플레이트 전극이 연결되지 않도록 분리시켜, 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극으로 셀 플레이트 전압이 인가되는 것을 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 워드라인이 인에이블된 시점부터 상기 센스 앰프가 인에이블되는 시점을 제외하면 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극은 연결된 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    제어 신호에 응답하여 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극을 연결 또는 분리시키는 스위칭부, 및
    상기 워드라인 인에이블 신호 및 상기 센스 앰프 인에이블 신호에 응답하여 상기 제어 신호를 생성하는 스위칭 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 스위칭부는
    상기 제어 신호가 인에이블되면 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극을 분리시키고, 상기 제어 신호가 디스에이블되면 상기 셀 플레이트 전압 라인과 상기 셀 플레이트 전극을 연결시키는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 스위칭 제어부는
    상기 워드라인 인에이블 신호가 인에이블되면 상기 제어 신호를 인에이블시키고, 상기 센스 앰프 인에이블 신호가 디스에이블되면 상기 제어 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  12. 셀 플레이트 전압 라인으로부터 셀 플레이트 전극에 셀 플레이트 전압을 인가시키는 제 1 단계;
    워드라인이 인에이블되어 비트라인이 차지 쉐어링(charge sharing)을 시작하는 시점부터 완료되는 시점까지 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압 인가를 차단하는 제 2 단계; 및
    센스 앰프가 인에이블되면 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압을 인가하는 제 3 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  13. 제 12 항에 있어서,
    상기 제 2 단계는
    액티브 신호가 인에이블되는 시점부터 센스 앰프 인에이블 신호가 인에이블되는 시점까지 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압 인가를 차단하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  14. 제 12 항에 있어서,
    상기 제 2 단계는
    비트라인 프리차지 신호가 디스에이블되는 시점부터 센스 앰프 인에이블 신호가 인에이블되는 시점까지 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압 인가를 차단하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  15. 제 12 항에 있어서,
    상기 제 2 단계는
    워드라인 인에이블 신호가 인에이블되는 시점부터 센스 앰프 인에이블 신호가 인에이블되는 시점까지 상기 셀 플레이트 전압 라인으로부터 상기 셀 플레이트 전극에 상기 셀 플레이트 전압 인가를 차단하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
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