KR101195259B1 - Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof - Google Patents
Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof Download PDFInfo
- Publication number
- KR101195259B1 KR101195259B1 KR1020100092572A KR20100092572A KR101195259B1 KR 101195259 B1 KR101195259 B1 KR 101195259B1 KR 1020100092572 A KR1020100092572 A KR 1020100092572A KR 20100092572 A KR20100092572 A KR 20100092572A KR 101195259 B1 KR101195259 B1 KR 101195259B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride semiconductor
- thin film
- semiconductor thin
- electrode
- mosfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/605—Source, drain, or gate electrodes for FETs comprising highly resistive materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28537—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
질화물 반도체 MOSFET 및 그의 제조 방법이 제공된다. 본 질화물 반도체 MOSFET 제조 방법은 단결정 실리콘 기판상에 유기 금속 화학 증착기(MOCVD)를 이용하여 완충층을 증착하고, 완충층 상에 질화물 반도체 박막을 형성하며, 질화물 반도체 박막 상에 황화암모늄 처리하고, 황화암모늄 처리 후 질화물 반도체 박막 위에 ITO를 이용하여 전극을 형성하며, 전극을 감싸면서, 상기 질화물 반도체 상에 게이트 유전체를 형성하고, 상기 질화물 반도체 위에 ITO를 이용하여 게이트 전극을 형성한다. 이에 의해, 질화물 반도체가 Enhancement-mode로 동작함으로써, 누설전류 및 출력소모를 감소시킬 수 있고, 센서와 집적화가 간단하게 구현될 수 있다.A nitride semiconductor MOSFET and a method of manufacturing the same are provided. The present nitride semiconductor MOSFET manufacturing method deposits a buffer layer on a single crystal silicon substrate using an organic metal chemical vapor deposition (MOCVD), forms a nitride semiconductor thin film on the buffer layer, treats ammonium sulfide on the nitride semiconductor thin film, and treats ammonium sulfide After that, an electrode is formed on the nitride semiconductor thin film using ITO, the electrode is wrapped, a gate dielectric is formed on the nitride semiconductor, and a gate electrode is formed on the nitride semiconductor using ITO. As a result, since the nitride semiconductor is operated in enhancement mode, leakage current and output consumption can be reduced, and integration with the sensor can be easily implemented.
Description
본 발명은 질화물 반도체 MOSFET 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 대기상태에서는 전력소모가 거의 없는 정상 오프(Normally off)형 질화물 반도체 MOSFET 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nitride semiconductor MOSFET and a method of manufacturing the same, and more particularly, to a normally off nitride semiconductor MOSFET and a method of manufacturing the same, which consume little power in the standby state.
최근 질화물 반도체는 LED(Lighting Emitter Diodes), LD(Laser-Diodes), UV 광검출기(photodetector)와 같은 광소자 및 수광소자뿐만 아니라, HFET(Hetero-structure Field Effect Transistor)와 같은 고출력 고주파 전자소자 등에도 활발한 연구와 함께 시제품으로도 활용되고 있다.In recent years, nitride semiconductors include optical and light receiving devices such as LEDs (Light Emitter Diodes), laser diodes (LDs), and UV photodetectors, as well as high power high frequency electronic devices such as hetero-structure field effect transistors (HFETs). In addition to active research, it is also used as a prototype.
이는 질화물 반도체가 기존의 화합물 반도체로 널리 알려진 GaAs 보다 에너지 갭이 크고 포화 전자속도가 높아, 소자의 동작속도나 열적인 안정성에서 우수한 특성을 가지며, 화학적 안정성도 뛰어난 장점을 가지고 있기 때문이다.This is because the nitride semiconductor has a larger energy gap and a higher saturated electron velocity than GaAs, which is widely known as a conventional compound semiconductor, and has excellent characteristics in operating speed and thermal stability of the device, and also has excellent chemical stability.
또한, 질화물 중 AlGaN/GaN이 이종접합의 계면에서 밴드 불연속성이 크고, 압전효과를 나타내는 물성에 의하여 기존의 헤테로 접합보다 2차원 전자농도를 10배 정도 높게 하는 것이 가능하며, 소자의 동작 속도를 더욱 증가시킬 수 있어서, 고주파 및 고출력용 전자소자로의 응용으로도 기대되고 있다.In addition, AlGaN / GaN in nitrides has a large band discontinuity at the interface of heterojunctions, and it is possible to increase the two-dimensional electron concentration by about 10 times higher than conventional heterojunctions due to the properties of piezoelectric effect, and further increase the operation speed of the device. Increasingly, it is expected to be applied to high frequency and high output electronic devices.
그러나, HFET의 경우 주로 게이트 하에서 패시베이션 되지 않은(unpassivated) AlGaN 표면으로 인해, 상대적으로 큰 게이트 누설 전류와 전류 붕괴 현상(current collapse)의 위험성이 존재하는 문제점이 있다.However, in the case of HFETs, there is a problem in that a relatively large gate leakage current and a risk of current collapse exist due to an unpassivated AlGaN surface under the gate.
반면에, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 보다 낮아진 게이트 누설 전류를 가지고 정상 오프 모드(normally-off mode) 트랜지스터 동작을 제공하기 때문에, 구동 회로를 단순화할 수 있고 전력 소비를 낮추어, 로직, 전력 소자, 및 집적회로에 응용시 더 바람직하다.Metal Oxide Semiconductor Field Effect Transistors (MOSFETs), on the other hand, provide normally-off mode transistor operation with lower gate leakage current, which simplifies the drive circuitry and lowers power consumption. It is more desirable for applications in power devices and integrated circuits.
그러나, 질화물 화합물 반도체에서는 큰 분극전하로 인해 소자의 대부분이 depletion mode 혹은 정상 온 모드(normally-on) 상태에서 동작하므로 많은 전류 및 파워 소모가 발생하는 바, enhancement mode 혹은 정상 오프 모드 상태에서 동작하는 질화물 반도체에 대한 개발의 모색이 요구된다.However, in nitride compound semiconductors, a large amount of current and power consumption occur in the depletion mode or the normally-on state due to the large polarization charge. There is a need for development of nitride semiconductors.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 소스와 드레인에 낮은 전자장벽을 유도하기 위해 쇼트키 접촉을 가지는 ITO 투명전극을 증착하는 질화물 반도체 MOSFET 및 그의 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a nitride semiconductor MOSFET for depositing an ITO transparent electrode having a Schottky contact in order to induce a low electron barrier in the source and drain, and a manufacturing method thereof. .
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른, 질화물 반도체 MOSFET의 제조 방법은 단결정 실리콘 기판상에 유기 금속 화학 증착기(MOCVD)를 이용하여 완충층을 증착하는 단계; 상기 완충층 상에 질화물 반도체 박막을 형성하는 단계; 상기 질화물 반도체 박막에 황화암모늄 처리하는 단계; 상기 황화암모늄 처리 후, 상기 질화물 반도체 박막 위에 ITO(Indume tin oxide)를 이용한 전극을 형성하는 단계; 상기 전극을 감싸며, 상기 질화물 반도체 박막 상에 게이트 유전체를 형성하는 단계; 및 상기 게이트 유전체 상에 ITO를 증착하여 게이트 전극을 형성하는 단계;를 포함한다.According to one or more exemplary embodiments, a method of manufacturing a nitride semiconductor MOSFET includes depositing a buffer layer using an organic metal chemical vapor deposition (MOCVD) on a single crystal silicon substrate; Forming a nitride semiconductor thin film on the buffer layer; Ammonium sulfide treatment on the nitride semiconductor thin film; After the ammonium sulfide treatment, forming an electrode using indium tin oxide (ITO) on the nitride semiconductor thin film; Surrounding the electrode and forming a gate dielectric on the nitride semiconductor thin film; And depositing ITO on the gate dielectric to form a gate electrode.
그리고, 상기 질화물 반도체 박막을 형성하는 단계는, 1070℃에서 0.7um 두께의 질화물 반도체 박막을 형성시킬 수 있다.In addition, the forming of the nitride semiconductor thin film may form a nitride semiconductor thin film having a thickness of 0.7um at 1070 ° C.
또한, 상기 황화암모늄 처리하는 단계는, 상기 질화물 반도체 박막 부분을 60℃의 황화암모늄 용액에 15분 동안 담글 수 있다.In addition, the ammonium sulfide treatment may immerse the nitride semiconductor thin film portion in an ammonium sulfide solution at 60 ° C. for 15 minutes.
그리고, 상기 게이트 유전체를 형성하는 단계는, 상기 플라즈마 화학 증착 장치(PECVD)에 의해 300Å의 두께의 SiO2를 증착하여 상기 게이트 유전체를 형성할 수 있다.In the forming of the gate dielectric, the gate dielectric may be formed by depositing SiO 2 having a thickness of 300 μs by the plasma chemical vapor deposition apparatus (PECVD).
또한, 상기 전극을 형성하는 단계는, RF 스퍼터링 시스템에 의해 1000Å 두께의 ITO를 증착함으로써 형성될 수 있다.In addition, the forming of the electrode may be formed by depositing 1000 Å thick ITO by an RF sputtering system.
그리고, 상기 질화물 반도체는, GaN으로 이루어질 수 있다.The nitride semiconductor may be made of GaN.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른, 질화물 반도체 MOSFET은 단결정 실리콘 기판; 상기 단결정 실리콘 기판상에 유기 금속 화학 증착기(MOCVD)를 이용하여 증착된 완충층; 상기 완충층 상에 형성된 질화물 반도체 박막; 상기 질화물 반도체 박막 위에 ITO(Indume tin oxide)를 이용하여 형성된 전극; 상기 전극을 감싸며, 상기 질화물 반도체 박막 상에 형성된 게이트 유전체; 및 상기 게이트 유전체 상에 ITO를 증착하여 형성된 게이트 전극;을 포함한다.According to an embodiment of the present invention for achieving the above object, a nitride semiconductor MOSFET is a single crystal silicon substrate; A buffer layer deposited on the single crystal silicon substrate using an organometallic chemical vapor deposition (MOCVD); A nitride semiconductor thin film formed on the buffer layer; An electrode formed on the nitride semiconductor thin film by using indium tin oxide (ITO); A gate dielectric surrounding the electrode and formed on the nitride semiconductor thin film; And a gate electrode formed by depositing ITO on the gate dielectric.
그리고, 상기 질화물 반도체 박막은, GaN으로 이루어질 수 있다.The nitride semiconductor thin film may be made of GaN.
또한, 상기 질화물 반도체 박막은, 황화암모늄 처리될 수 있다.In addition, the nitride semiconductor thin film may be treated with ammonium sulfide.
그리고, 상기 질화물 반도체 박막은, 상기 질화물 반도체 박막 부분을 60℃의 황화암모늄 용액에 15분 동안 담글 수 있다.The nitride semiconductor thin film may immerse the nitride semiconductor thin film portion in an ammonium sulfide solution at 60 ° C. for 15 minutes.
상술한 바와 같이 본 발명의 다양한 실시예에 따르면, 질화물 반도체가 Enhancement-mode로 동작함으로써, 누설전류 및 출력소모를 감소시킬 수 있고, 센서와 집적화가 간단하게 구현될 수 있다.As described above, according to various embodiments of the present disclosure, since the nitride semiconductor operates in enhancement mode, leakage current and output consumption may be reduced, and integration with the sensor may be simplified.
도 1은 본 발명의 일 실시예에 따른, 실리콘 기판상에 성장된 에피텍셜(epitaxial)층 구조를 설명하기 위한 도면,
도 2는 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 단면도를 도시한 도면,
도 3은 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 동작 모드를 설명하기 위해 도시한 도면,
도 4a 및 도 4b는 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 출력특성을 설명하기 위한 그래프,
도 5a 및 도 5b는 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 전달특성을 설명하기 위한 그래프, 그리고,
도 6은 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 누설 전류를 나타낸 그래프이다.1 is a view for explaining an epitaxial layer structure grown on a silicon substrate according to an embodiment of the present invention;
2 is a cross-sectional view of a nitride semiconductor MOSFET according to an embodiment of the present invention;
3 is a view illustrating an operating mode of a nitride semiconductor MOSFET according to an embodiment of the present invention;
4A and 4B are graphs illustrating output characteristics of a nitride semiconductor MOSFET according to an embodiment of the present invention;
5A and 5B are graphs illustrating transfer characteristics of a nitride semiconductor MOSFET according to an embodiment of the present invention, and
6 is a graph showing a leakage current of a nitride semiconductor MOSFET according to an embodiment of the present invention.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명하기로 한다.Hereinafter, with reference to the drawings will be described the present invention in more detail.
도 1은 본 발명의 일 실시예에 따른, 실리콘 기판 상에 성장된 에피텍셜(epitaxial)층 구조를 설명하기 위한 도면이다. 도 1a에 도시된 바와 같이, 실리콘 기판 상에 성장된 에피텍셜(epitaxial)층 구조는 n형 Si 기판(110)과, 상기 n형 Si 기판(110) 상에 형성되는 완충층(120)과, 상기 완충층(120) 상에 형성되는 양질의 GaN층(130)을 포함한다.1 is a view for explaining an epitaxial layer structure grown on a silicon substrate according to an embodiment of the present invention. As shown in FIG. 1A, an epitaxial layer structure grown on a silicon substrate includes an n-
여기서, n형 Si 기판(110)은, 저비용, 대면적 유용성 및 잘 성장된 Si 공정과 결합되어 OEIC(OptoElectronic IntegratedCircuit) 구현의 유용성 때문에, GaN 계열 반도체의 기판으로서 바람직하다.Here, the n-
에피텍셜 층에 크랙(crack)이 발생하는 것을 방지하기 위하여, n형 Si 기판(110) 상에 완충층(120)을 형성한다. In order to prevent cracks in the epitaxial layer, a
구체적으로, 기존의 사파이어 또는 SiC 기판상에 GaN층을 성장시키는 것에 비해 Si 기판상에 GaN층을 성장시킬 경우, Si 기판과 GaN층 간의 열팽창 계수의 차이가 크기 때문에, 고온의 성장온도를 냉각시키는 동안 발생된 큰 인장변형율(tensile strain)은 에피텍셜 층에 크랙을 발생시킨다. 따라서, 완충층(120)을 형성함으로써 이러한 크랙이 발생을 방지할 수 있다.Specifically, when the GaN layer is grown on the Si substrate as compared to the growth of the GaN layer on the sapphire or SiC substrate, the difference in thermal expansion coefficient between the Si substrate and the GaN layer is large. The large tensile strain generated during the generation of cracks in the epitaxial layer. Therefore, by forming the
이때, 완충층(120)은 도 1에 도시된 바와 같이, 150nm의 두께를 가진 HT(high temperature) 질화 알루미늄(AlN) 완충층(121) 상에 170nm의 두께를 가지는 HT GaN(121-1)와 30nm의 두께를 가지는 LT(low temperature) AlN을 적어도 한 번 이상 주기적으로 성장시켜 형성될 수 있다.In this case, as shown in FIG. 1, the
그리고 나서, 완충층(120) 상에 0.7nm 두께를 가지는 양질의 GaN 층(130)이 1070℃에서 성장된다. 이때, 양질의 GaN 층(130)은 크랙 프리(crack free) 및 높은 내성(highly resistive)의 특성을 가진다.Then, a high
도 2는 본 발명의 일 실시예 따른, 질화물 반도체 MOSFET(100)의 단면도를 도시한 도면이다. 도 2에 도시된 바와 같이, n형 Si 기판(110), 상기 n형 Si 기판(110) 상에 형성되는 완충층(120), 완충층(120) 상에 형성되는 양질의 GaN층(130), 양질의 GaN층(130)의 양측에 형성되는 소스 및 드레인(140), 소스 및 드레인(140)을 감싸며 GaN층(130) 상에 형성되는 게이트 유전체층(150) 및 게이트 유전체층(150) 상에 형성되는 게이트 전극(160)을 포함한다.2 is a cross-sectional view of the
n형 Si 기판(110), 완충층(120) 및 양질의 GaN층(130)은 도 1에서 상술한 바와 같이 형성된다.The n-
양질의 GaN층(130)을 형성한 후, 소스 및 드레인(140), 게이트 유전체(150)를 형성하기 전에, GaN 기판에 황화암모늄 처리를 수행한다. 구체적으로, GaN 기판을 60℃ 황화암모늄 용액에 15분 동안 담근다. 그 후, N2의 220℃상에서 10분 동안 베이킹(baking)을 함으로써, GaN 기판 표면에 약하게 붙어있던 황 여분을 제거할 수 있다.After forming the high
상술한 황화암모늄 처리를 통하여 GaN 기판에 포함된 이물질에 의해 발생하는 미스매치를 감소시킬 수 있게 되어 GaN 기판의 전기적 특성을 향상시킬 수 있게 된다.Through the ammonium sulfide treatment described above, mismatches generated by foreign matter included in the GaN substrate can be reduced, thereby improving the electrical characteristics of the GaN substrate.
황화암모늄 처리 후, GaN 기판상에 ITO(Indume tin oxide) 전극을 이용하여 소스 및 드레인 (140)을 형성한다. 구체적으로, 소스 및 드레인(140)을 RF 스퍼터링 시스템에 의해 1000Å 두께의 ITO 물질을 증착한다. 이때, ITO의 일함수는 4.5eV로 GaN의 전자 친화도와 비슷하다.After ammonium sulfide treatment, source and
이때, 소스 및 드레인(140)과 GaN층(130)의 접촉, 즉 금속과 p형 반도체의 접촉에 따른 전류특성은 다음과 같다.In this case, the current characteristics according to the contact between the source and
즉, 소스 및 드레인(140)으로 사용되는 금속(ITO) 보다 일함수가 큰 GaN층(p형 반도체)을 금속과 접촉하면, 금속 측의 페르미 준위가 높기 때문에 전자가 금속(소스 또는 드레인)으로부터 반도체(GaN)층으로 이동한다. 이때의 에너지 장벽이 정공에 대한 쇼트키 장벽이 된다.That is, when the GaN layer (p-type semiconductor) having a larger work function than the metal (ITO) used as the source and
따라서, 소스 및 드레인(140)을 쇼트키 장벽(schottky barrier)으로 하여, n형 도핑을 하지 않고도, n 채널 증가형 전계효과 트랜지스터(n-channel enhancement field effect transistor)를 구현할 수 있다.Accordingly, an n-channel enhancement field effect transistor can be implemented without using n-type doping using the source and drain 140 as a schottky barrier.
소스 및 드레인(140)을 형성한 후, 소스 및 드레인(140)을 감싸며, 양질의 GaN층(130) 상에 게이트 유전체층(150)이 300Å 두께로 증착된다. 이때, 게이트 유전체층(150)은 플라즈마 화학 증착 장치(PECVD)에 의해 300Å의 두께의 SiO2를 증착하여 형성될 수 있다. 이때, 게이트 유전체층(150)은 양질의 GaN 층(130)과 후술할 게이트 전극(160)을 절연시켜 준다.After the source and
게이트 유전체층(150) 형성 후, 게이트 유전체층(150) 상에 ITO 전극을 증착하여 게이트 전극(160)을 형성한다.After the gate
상술한 바와 같이, 질화물 반도체가 Enhancement-mode로 동작함으로써, 누설전류 및 출력소모를 감소시킬 수 있고, 센서와 집적화가 간단하게 구현될 수 있다.As described above, since the nitride semiconductor is operated in enhancement mode, leakage current and output consumption can be reduced, and integration with the sensor can be easily implemented.
이하에서는, 질화물 반도체 MOSFET(100)의 동작 모드를 설명하기로 한다.Hereinafter, an operation mode of the
도 3은 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET(100)의 동작 모드를 설명하기 위해 도시한 도면이다.3 is a diagram illustrating an operation mode of the
일반적으로 MOSFET의 구조는 게이트 영역을 중심으로 좌우에 기판보다 높은 농도의 영역(n+, p+ )을 정의하고 두 영역 사이의 전위차에 의해서 전류가 흐를 때, 캐리어의 주입구를 소스(source), 출구를 드레인(drain)으로 정한다.In general, the MOSFET structure defines regions (n +, p +) with higher concentrations than the substrate on the left and right around the gate region, and when the current flows due to the potential difference between the two regions, the carrier inlet and the outlet It is decided to drain.
여기서, 본 발명에 따른 소스 및 드레인(금속)과 기판(반도체)의 접촉은, 순바이어스에서는 전류가 많이 흐르지만 역바이어스에서는 전류가 거의 흐르지 않는 정류특성(rectifying)을 보여주는 쇼트키 장벽으로서의 역할을 수행한다.Here, the contact between the source and drain (metal) and the substrate (semiconductor) according to the present invention serves as a Schottky barrier showing a rectifying characteristic in which a large current flows in the forward bias but little current flows in the reverse bias. Perform.
따라서, i) VGS =VDS=0의 경우를 보여주는데, 이때 n형 전계효과 트랜지스터는 동작하지 않는 차단상태가 된다.(cut-off state) Therefore, i) V GS = V DS = 0, where the n-type field effect transistor is in a cut-off state in which it does not operate.
ii) VGS를 더욱 증가시키면 많은 전자가 게이트(Gate) 밑의 기판 표면에 모여 이 부분을 n형으로 바꾸는 반전층(inversion layer)이 생성되어 채널이 만들어진다. 이때의 전압이 바로 문턱전압(threshold voltage) VT 이다.ii) Increasing V GS further creates an inversion layer where many electrons gather on the substrate surface under the gate and change this to n-type, creating a channel. The voltage at this time is the threshold voltage V T.
여기서, VGS>VT, VDS=0의 경우를 보여주는데, 이때 원래 p형이었던 표면이 n형으로 변화된 반전층을 형성하여 채널이 만들어지고, 미세한 전류가 채널을 흐르기 시작한다(Inversion state).Here, the case of V GS > V T , V DS = 0, where a channel is formed by forming an inversion layer in which the surface of the original p-type is changed to n-type, and a minute current starts to flow through the channel (Inversion state). .
iii) VGS>VT, VDS>0의 경우를 보여주는데, VDS가 (+)전압을 가질 경우 MOSFET가 온 상태로 VDS의 증가에 따라 채널을 따라 흐르는 전류도 선형적으로 증가하다가(linear region), 핀치-오프(pinch-off) 상태에 도달하면 VDS가 증가하여도 드레인 전류는 거의 일정하게 유지하게 된다(On state).iii) V GS > V T , V DS > 0.If V DS has a positive voltage, the current flowing along the channel increases linearly with the increase of V DS with the MOSFET on. linear region, when the pinch-off state is reached, the drain current remains almost constant even when V DS increases (On state).
이하에서는, 도 4a 내지 도 6을 참고하여, 본 발명의 일 실시예에 따라 형성된 질화물 반도체의 특성을 설명하기로 한다.Hereinafter, the characteristics of the nitride semiconductor formed according to the exemplary embodiment of the present invention will be described with reference to FIGS. 4A to 6.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET(100)의 출력특성(output characteristics)을 설명하기 위한 그래프이다. 구체적으로, 도 4a 및 도 4b는 질화물 반도체 MOSFET(100)은, 게이트 길이(L)가 10㎛이고 게이트 폭(W)이 100㎛일 때, 출력전압(VDS)-출력전류(IDS) 관계를 나타낸 그래프이다. 도 4a는 소스 및 드레인(140)이 ITO 전극으로 형성된 경우이고, 도 4b는 소스 및 드레인(140)이 Al로 형성된 경우이다.4A and 4B are graphs for describing output characteristics of the
도 4a 및 도 4b를 비교하면, 본 발명의 일 실시예에 따른, ITO 전극을 이용하여 소스 및 드레인(140)을 형성한 경우, 일반적인 소스 및 드레인(140)보다 낮은 VT 및 증가된 최고 드레인 전류와 같은 향상된 특성을 보인다.4A and 4B, when the source and drain 140 are formed using an ITO electrode, according to an embodiment of the present invention, lower V T and increased peak drain than the general source and drain 140 are shown. It shows improved characteristics such as current.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 전달특성(transconductance characteristics)을 설명하기 위한 그래프이다. 구체적으로, 도 5a 및 도 5b는 질화물 반도체 MOSFET(100)은, 게이트 길이(L)가 10㎛이고 게이트 폭(W)이 100㎛일 때, 입력전압인 게이트 전압(VGs)에 대한 출력전류인 드레인 전류(IDS)의 전달특성 관계를 나타낸 그래프이다. 도 5a는 출력전압(VDS)이 0.05V인 경우 전달특성 관계를 나타낸 그래프이고, 도 5b는 출력전압(VDS)이 3V인 경우 전달특성 관계를 나타낸 그래프이다.5A and 5B are graphs for describing the transconductance characteristics of a nitride semiconductor MOSFET according to an embodiment of the present invention. Specifically, FIGS. 5A and 5B illustrate that the
도 5a는 게이트 길이(L)가 10㎛이고 게이트 폭(W)이 100㎛인 질화물 반도체 MOSFET의 전형적인 선형 전달 특성과 로그 전달 특성을 보여준다.FIG. 5A shows typical linear and log transfer characteristics of a nitride semiconductor MOSFET with a gate length L of 10 μm and a gate width W of 100 μm.
도 5b에 도시된 바와 같이, 황화암모늄 처리된 GaN 기판의 경우, 출력 전압이 3V일 때, 최대 드레인 전류가 3.2mA/mm 이상이고, 최대 트렌스컨덕턴스은 2.7mS/mm를 가진다. 또한, 황화암모늄이 처리된 GaN 기판은 3V의 경계 전압을 가지며, 황화암모늄이 처리되지 않은 샘플의 경계 전압인 3.8V보다 낮다. 그리고 황화암모늄이 처리된 GaN 기판은 3.2mA/mm의 최대 드레인 전류를 가지며, 황화암모늄이 처리되지 않은 샘플의 최대의 최대 드레인 전류인 2.9mA/mm보다 높다. 이는 황화암모늄 처리를 통해 GaN 기판상의 자연 산화물이 제거되고, 산소에 의한 질소 결함이 제거되기 때문이다. 또한, 최대 트렌스컨덕턴스는 황화암모늄을 처리한 경우, 2.7mS/mm이고, 황화암모늄을 처리하지 않은 경우, 2.5mS/mm이다. As shown in FIG. 5B, for an ammonium sulfide-treated GaN substrate, when the output voltage is 3V, the maximum drain current is 3.2 mA / mm or more, and the maximum transconductance has 2.7 mS / mm. In addition, the GaN substrate treated with ammonium sulfide has a threshold voltage of 3 V, which is lower than 3.8 V, which is the threshold voltage of an untreated ammonium sulfide sample. The GaN substrate treated with ammonium sulfide has a maximum drain current of 3.2 mA / mm, which is higher than the maximum drain current of 2.9 mA / mm for an unammonium sulfide-treated sample. This is because the natural oxide on the GaN substrate is removed through the ammonium sulfide treatment, and the nitrogen defects caused by oxygen are removed. In addition, the maximum transconductance is 2.7 mS / mm when ammonium sulfide is treated and 2.5 mS / mm when ammonium sulfide is not treated.
도 6은 본 발명의 일 실시예에 따른, 질화물 반도체 MOSFET의 누설 전류를 나타낸 그래프이다. 도 6에 도시된 바와 같이, 질화물 반도체에 황화암모늄을 처리한 경우, 황화암모늄을 처리하지 않은 샘플보다 낮은 누설전류를 가지게 된다.6 is a graph showing a leakage current of a nitride semiconductor MOSFET according to an embodiment of the present invention. As shown in FIG. 6, when ammonium sulfide is treated to the nitride semiconductor, the leakage current is lower than that of the sample not treated with ammonium sulfide.
따라서, GaN 기판에 황화암모늄을 처리함으로써, 질화물 반도체 MOSFET(100)의 누설전류를 감소시킬 수 있게 된다.Therefore, by treating ammonium sulfide on the GaN substrate, it is possible to reduce the leakage current of the
이상에서는, 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In the above, the preferred embodiments of the present invention have been shown and described, but the present invention is not limited to the specific embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.
110: n형 Si 기판 120: 완충층
130: 양질의 GaN층 140: 소스 및 드레인
150: 게이트 유전체층 160: 게이트 전극110: n-type Si substrate 120: buffer layer
130: good quality GaN layer 140: source and drain
150: gate dielectric layer 160: gate electrode
Claims (10)
상기 완충층 상에 질화물 반도체 박막을 형성하는 단계;
상기 질화물 반도체 박막에 황화암모늄 처리하는 단계;
상기 황화암모늄 처리 후, 상기 질화물 반도체 박막 위에 ITO(Indume tin oxide)를 이용한 전극을 형성하는 단계;
상기 전극을 감싸며, 상기 질화물 반도체 박막 상에 게이트 유전체를 형성하는 단계; 및
상기 게이트 유전체 상에 ITO를 증착하여 게이트 전극을 형성하는 단계;를 포함하는 질화물 반도체 MOSFET의 제조 방법.Depositing a buffer layer on a single crystal silicon substrate using an organometallic chemical vapor deposition (MOCVD);
Forming a nitride semiconductor thin film on the buffer layer;
Ammonium sulfide treatment on the nitride semiconductor thin film;
After the ammonium sulfide treatment, forming an electrode using indium tin oxide (ITO) on the nitride semiconductor thin film;
Surrounding the electrode and forming a gate dielectric on the nitride semiconductor thin film; And
Depositing ITO on the gate dielectric to form a gate electrode.
상기 질화물 반도체 박막을 형성하는 단계는,
1070℃에서 0.7um 두께의 질화물 반도체 박막을 형성하는 것을 특징으로 하는 질화물 반도체 MOSFET의 제조 방법.The method of claim 1,
Forming the nitride semiconductor thin film,
A method of manufacturing a nitride semiconductor MOSFET, characterized in that to form a nitride semiconductor thin film of 0.7um thickness at 1070 ℃.
상기 황화암모늄 처리하는 단계는,
상기 질화물 반도체 박막 부분을 60℃의 황화암모늄 용액에 15분 동안 담그는 것을 특징으로 하는 질화물 반도체 MOSFET의 제조 방법.The method of claim 1,
The step of treating ammonium sulfide,
And immersing the nitride semiconductor thin film portion in an ammonium sulfide solution at 60 ° C. for 15 minutes.
상기 전극을 형성하는 단계는,
RF 스퍼터링 시스템에 의해 1000Å 두께의 ITO가 증착됨으로써 형성하는 것을 특징으로 하는 질화물 반도체 MOSFET의 제조 방법.The method of claim 1,
Forming the electrode,
A method of manufacturing a nitride semiconductor MOSFET, which is formed by depositing 1000 kW thick ITO by an RF sputtering system.
상기 게이트 유전체를 형성하는 단계는,
플라즈마 화학 증착 장치(PECVD)에 의해 300Å의 두께의 SiO2를 증착하여 상기 게이트 유전체를 형성하는 것을 특징으로 하는 질화물 반도체 MOSFET의 제조 방법.The method of claim 1,
Forming the gate dielectric,
A method of manufacturing a nitride semiconductor MOSFET characterized in that the gate dielectric is formed by depositing SiO 2 having a thickness of 300 GPa by a plasma chemical vapor deposition apparatus (PECVD).
상기 질화물 반도체 박막은,
GaN으로 이루어진 것을 특징으로 하는 질화물 반도체 MOSFET의 제조 방법.The method of claim 1,
The nitride semiconductor thin film,
A method of manufacturing a nitride semiconductor MOSFET, comprising GaN.
상기 단결정 실리콘 기판상에 유기 금속 화학 증착기(MOCVD)를 이용하여 증착된 완충층;
상기 완충층 상에 형성된 질화물 반도체 박막;
상기 질화물 반도체 박막 위에 ITO(Indume tin oxide)를 이용하여 형성된 전극;
상기 전극을 감싸며, 상기 질화물 반도체 박막 상에 형성된 게이트 유전체; 및
상기 게이트 유전체 상에 ITO를 증착하여 형성된 게이트 전극;을 포함하고,
상기 질화물 반도체 박막은,
황화암모늄 처리된 것을 특징으로 하는 질화물 반도체 MOSFET.Single crystal silicon substrates;
A buffer layer deposited on the single crystal silicon substrate using an organometallic chemical vapor deposition (MOCVD);
A nitride semiconductor thin film formed on the buffer layer;
An electrode formed on the nitride semiconductor thin film by using indium tin oxide (ITO);
A gate dielectric surrounding the electrode and formed on the nitride semiconductor thin film; And
A gate electrode formed by depositing ITO on the gate dielectric;
The nitride semiconductor thin film,
A nitride semiconductor MOSFET characterized in that the ammonium sulfide treatment.
상기 질화물 반도체 박막은,
GaN으로 이루어진 것을 특징으로 하는 질화물 반도체 MOSFET.The method of claim 7, wherein
The nitride semiconductor thin film,
A nitride semiconductor MOSFET comprising GaN.
상기 질화물 반도체 박막은,
상기 질화물 반도체 박막 부분을 60℃의 황화암모늄 용액에 15분 동안 담그는 것을 특징으로 하는 질화물 반도체 MOSFET.The method of claim 7, wherein
The nitride semiconductor thin film,
And immersing the nitride semiconductor thin film portion in an ammonium sulfide solution at 60 ° C. for 15 minutes.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092572A KR101195259B1 (en) | 2010-09-20 | 2010-09-20 | Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof |
| JP2011205099A JP2012064946A (en) | 2010-09-20 | 2011-09-20 | Nitride semiconductor mosfet and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092572A KR101195259B1 (en) | 2010-09-20 | 2010-09-20 | Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120030811A KR20120030811A (en) | 2012-03-29 |
| KR101195259B1 true KR101195259B1 (en) | 2012-10-29 |
Family
ID=46060274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100092572A Expired - Fee Related KR101195259B1 (en) | 2010-09-20 | 2010-09-20 | Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2012064946A (en) |
| KR (1) | KR101195259B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040077133A1 (en) | 1999-11-19 | 2004-04-22 | U.S. Philips Corporation | Top gate thin-film transistor and method of producing the same |
| KR100731583B1 (en) | 2005-10-25 | 2007-06-22 | 경북대학교 산학협력단 | Schottky Barrier Field Effect Transistor and Manufacturing Method Thereof |
-
2010
- 2010-09-20 KR KR1020100092572A patent/KR101195259B1/en not_active Expired - Fee Related
-
2011
- 2011-09-20 JP JP2011205099A patent/JP2012064946A/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040077133A1 (en) | 1999-11-19 | 2004-04-22 | U.S. Philips Corporation | Top gate thin-film transistor and method of producing the same |
| KR100731583B1 (en) | 2005-10-25 | 2007-06-22 | 경북대학교 산학협력단 | Schottky Barrier Field Effect Transistor and Manufacturing Method Thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120030811A (en) | 2012-03-29 |
| JP2012064946A (en) | 2012-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10658500B2 (en) | Layer structure for a group-III-nitride normally-off transistor | |
| JP5323527B2 (en) | Manufacturing method of GaN-based field effect transistor | |
| US20080258243A1 (en) | Field effect transistor | |
| JP4897948B2 (en) | Semiconductor element | |
| JP2005286135A (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP4956155B2 (en) | Semiconductor electronic device | |
| JP2010166027A (en) | GaN-BASED FIELD-EFFECT TRANSISTOR AND METHOD OF MANUFACTURING THE SAME | |
| CN104201199B (en) | Enhanced semiconductor device and semiconductor integrated circuit device | |
| Yan et al. | An enhancement mode MOSFET based on GaN-on-silicon platform for monolithic OEIC | |
| JP2007273649A (en) | Semiconductor device, substrate for manufacturing same, and its manufacturing method | |
| Pala et al. | Low-frequency noise in AlGaN/GaN MOS-HFETs | |
| KR20130083198A (en) | Nitride-based heterojuction semiconductor device | |
| JP2010283372A (en) | Semiconductor device | |
| CN103548126B (en) | Manufacturing method of semiconductor substrate and semiconductor substrate | |
| KR100731583B1 (en) | Schottky Barrier Field Effect Transistor and Manufacturing Method Thereof | |
| JP2011129607A (en) | Gan-based mos field-effect transistor | |
| KR101195259B1 (en) | Nitride semiconductor MOSFET and method for fabricating Nitride semiconductor MOSFET thereof | |
| US20230163207A1 (en) | Semiconductor structure and the forming method thereof | |
| US20130248878A1 (en) | Method for manufacturing nitride semiconductor device and the same manufactured thereof | |
| US9240474B2 (en) | Enhanced GaN transistor and the forming method thereof | |
| JP4539105B2 (en) | Manufacturing method of nitride semiconductor device | |
| TWI748225B (en) | Enhancement mode hemt device | |
| US20250324646A1 (en) | Method for forming semiconductor structure | |
| JP2008218785A (en) | Manufacturing method of semiconductor device | |
| CN117133803A (en) | GaN HEMT device with gate structure of SBD diode and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| D13-X000 | Search requested |
St.27 status event code: A-1-2-D10-D13-srh-X000 |
|
| D14-X000 | Search report completed |
St.27 status event code: A-1-2-D10-D14-srh-X000 |
|
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| E13-X000 | Pre-grant limitation requested |
St.27 status event code: A-2-3-E10-E13-lim-X000 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| PE0902 | Notice of grounds for rejection |
St.27 status event code: A-1-2-D10-D21-exm-PE0902 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| P11-X000 | Amendment of application requested |
St.27 status event code: A-2-2-P10-P11-nap-X000 |
|
| P13-X000 | Application amended |
St.27 status event code: A-2-2-P10-P13-nap-X000 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
St.27 status event code: A-2-4-F10-F11-exm-PR0701 |
|
| PR1002 | Payment of registration fee |
St.27 status event code: A-2-2-U10-U11-oth-PR1002 Fee payment year number: 1 |
|
| PG1601 | Publication of registration |
St.27 status event code: A-4-4-Q10-Q13-nap-PG1601 |
|
| FPAY | Annual fee payment |
Payment date: 20150924 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 4 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170922 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 6 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| FPAY | Annual fee payment |
Payment date: 20180920 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20190917 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 8 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| PR1001 | Payment of annual fee |
St.27 status event code: A-4-4-U10-U11-oth-PR1001 Fee payment year number: 9 |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: A-4-4-U10-U13-oth-PC1903 Not in force date: 20211023 Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE |
|
| PC1903 | Unpaid annual fee |
St.27 status event code: N-4-6-H10-H13-oth-PC1903 Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE Not in force date: 20211023 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-5-5-R10-R18-oth-X000 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-5-5-R10-R13-asn-PN2301 St.27 status event code: A-5-5-R10-R11-asn-PN2301 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-4-4-P10-P22-nap-X000 |