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KR101221871B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR101221871B1
KR101221871B1 KR1020090120620A KR20090120620A KR101221871B1 KR 101221871 B1 KR101221871 B1 KR 101221871B1 KR 1020090120620 A KR1020090120620 A KR 1020090120620A KR 20090120620 A KR20090120620 A KR 20090120620A KR 101221871 B1 KR101221871 B1 KR 101221871B1
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buried insulating
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구재본
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한국전자통신연구원
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Abstract

본 발명은 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 그의 방법은, 실리콘 산화막의 매몰 절연막 상에 활성 층이 형성된 SOI 기판에 실리콘 질화막 재질의 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 양측의 상기 활성 층에 소스/드레인 영역을 형성한 후, 상기 게이트 전극 및 상기 소스/드레인 영역을 포함하는 박막트랜지스터의 주변에 형성된 상기 매몰 절연막을 노출시키고, 상기 박막트랜지스터를 상기 제 1 기판으로부터 분리하기 위해 상기 매몰 절연막을 식각하여 언더 컷을 형성하는 과정에서 사용되는 식각 용액으로부터 게이트 절연막이 보호될 수 있기 때문에 생산수율을 향상시킬 수 있다.
SOI(silicon on insulator), 게이트(gate), 기판, 매몰, 절연막

Description

반도체 소자의 제조방법{method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로 플라스틱 기판에 박막트랜지스터를 형성하는 반도체 소자의 제조방법에 관한 것이다.
본 발명은 지식경제부의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-F-024-02, 과제명: 모바일 플렉시블 입출력 플랫폼].
일반적으로 유기 박막트랜지스터(Organic Thin Film Transistor, OTFT)는 플렉시블 디스플레이 구동 소자(flexible display driving device) 또는 RFID 응용 소자에서 많이 사용되고 있다. OTFT에서 유기물을 채널 층으로 사용할 경우, 전도 메커니즘과 결정성이 불량함으로 이동도가 1cm2/Vs 이상으로 실현되기 어렵다. 그럼에도 불구하고, 플렉시블 전자소자를 구현하기 위해 OTFT를 사용하였으나, OTFT의 경우 대기중에 노출되었을 때 짧은 수명과 구동 신뢰성이 떨어지는 문제점을 가지고 있어 상용화가 난이한 설정이다.
따라서, 수명과 신뢰성에서 문제를 안고 있는 OTFT의 기술적인 교착 상태와 특수용 고속 플렉시블 소자에 대한 요구 증가로 인해 최근 OTFT의 대안으로 제시된 것은 기존의 실리콘 기판 반도체를 유리 기판이나 웨이퍼 기판으로부터 분리하여 플라스틱 기판에 전이(transfer)시키는 기술이다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 기판에서 박막트랜지스터의 형성을 완료한 후 플라스틱 기판에 전이시켜 생산수율을 증대 또는 극대화할 수 있는 반도체 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 SOI 기판에 형성된 박막트랜지스터의 분리 시 게이트 절연막의 손상을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 그 방법은, 매몰 절연막 상에 활성 층이 형성된 제 1 기판을 제공하는 단계; 상기 활성 층 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 활성 층에 소스/드레인 영역을 형성하는 단계; 상기 게이트 전극 및 상기 소스/드레인 영역을 포함하는 박막트랜지스터의 주변에 형성된 상기 매몰 절연막을 노출시키는 단계; 상기 매몰 절연막의 일부를 제거하여 상기 박막트랜지스터 하부에 언더 컷을 형성하는 단계; 및 상기 박막트랜지스터를 제 2 기판 상에 전이하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 절연막과 상기 매몰 절연막은 서로 다른 종류의 절연막 재질로 형성될 수 있다.
일 실시예에 따르면, 상기 매몰 절연막은 실리콘 산화막으로 형성되고, 상기 게이트 절연막은 실리콘 질화막으로 형성될 수 있다.
일 실시예에 따르면, 매몰 절연막을 노출시키는 단계는, 상기 박막트랜지스터의 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 절연막을 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 절연막은 건식식각방법으로 식각될 수 있다.
일 실시예에 따르면, 상기 건식식각방법은 불화탄소계 가스를 사용할 수 있다.
일 실시예에 따르면, 상기 매몰 절연막은 상기 포토레지스트 패턴 및 상기 게이트 절연막을 식각 마스크로 사용하는 습식식각방법으로 제거될 수 있다.
일 실시예에 따르면, 상기 매몰 절연막의 상기 습식식각방법은 완충 불산 용액을 사용할 수 있다.
일 실시예에 따르면, 상기 매몰 절연막을 식각한 후, 상기 포토레지스트 패턴을 하드 베이크하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 포토레지스트 패턴을 스탬프에 고정하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 스탬프는 상기 포토레지스트 패턴에 접촉되는 면에 PDMS(Polydimethylsiloxane)가 형성될 수 있다.
일 실시예에 따르면, 상기 포토레지스트 패턴은 상기 스탬프에 고정되기 전에 자외선에 노광될 수 있다.
일 실시예에 따르면, 상기 포토레지스트 패턴은 상기 박막트랜지스터가 상기 제 2 기판에 전이된 후 현상액에 의해 제거될 수 있다.
일 실시예에 따르면, 상기 게이트 절연막과 상기 게이트 전극은 상기 활성 층 상에 게이트 스택으로 형성될 수 있다.
일 실시예에 따르면, 상기 소스/드레인 영역을 형성 한 후 상기 게이트 전극 및 상기 활성 영역 상에 상기 매몰 절연막과 서로 다른 종류의 재질로 이루어진 층간 절연막을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 매몰 절연막은 실리콘 산화막으로 형성되고, 상기 층간 절연막은 실리콘 질화막으로 형성될 수 있다.
일 실시예에 따르면, 상기 매몰 절연막을 노출시키는 단계는, 상기 박막트랜지스터 상부의 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막은 건식식각방법으로 식각될 수 있다.
일 실시예에 따르면, 상기 매몰 절연막은, 상기 포토레지스트 패턴 및 층간 절연막을 식각 마스크로 사용한 습식식각방법으로 제거될 수 있다.
일 실시예에 따르면, 상기 게이트 절연막이 형성되기 전에 상기 활성 층을 분리시키는 단계를 더 포함할 수 있다.
본 발명의 실시예적 구성에 따르면, SOI 기판의 매몰 절연막과 게이트 절연막을 서로 다른 종류의 재질로 형성하여 박막트랜지스터의 분리과정 중 상기 매몰 절연막의 제거 시 상기 게이트 절연막의 손상을 방지할 수 있기 때문에 생산수율을 증대시킬 수 있는 효과가 있다.
또한, 게이트 전극 및 게이트 절연막을 포함하는 게이트 스택 상에 층간 절연막을 형성하여 박막트랜지스터의 분리 시에 매몰 절연막의 식각 용액에 게이트 절연막이 노출되지 않도록 할 수 있기 때문에 생산수율을 극대화할 수 있는 효과가 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 층 또는 막이 다른 층 또는 막과, 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 막과, 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층 또는 막이 개재될 수도 있다는 것을 의미한다. 또한, 도 면들에 있어서, 층 또는 막과 어떤 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 층, 및 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 층들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 층, 또는 막을 다른 영역, 층, 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
이하, 도면을 참조하여 본 발명의 제 1 및 제 2 실시예에 따른 반도체 소자의 제조방법을 설명한다.
(제 1 실시예)
본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 SOI 기판의 매몰 절연막과, 박막트랜지스터의 게이트 절연막을 서로 다른 종류의 재질로 형성하여 상기 SOI 기판으로부터 박막트랜지스터을 분리시키는 과정에서 상기 매몰 절연막의 식각 용액에 상기 게이트 절연막이 손상되는 것을 방지할 수 있다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다.
도 1을 참조하면, 단결정 실리콘 웨이퍼(12) 상에 매몰 절연막(14)과 활성 층(16)이 적층된 제 1 기판(10)을 준비한다. 매몰 절연막(14)과 활성 층(16)은 단결정 실리콘 웨이퍼(12) 상에 형성될 수 있다. 매몰 절연막(14)은 실리콘 산화막(silicon oxide)을 포함하며, 활성 층(16)은 단결정 실리콘 층을 포함할 수 있 다. 예를 들어, 제 1 기판(10)은 약 290nm 두께의 활성 층(16)을 갖는 SOI(Silicon On Insulator)기판을 포함할 수 있다.
도 2를 참조하면, 제 1 기판(10)의 활성 층(16)들을 분리한다. 여기서, 활성 층(16)은 박막트랜지스터의 채널 층으로 사용되는 불투명한 단결정 실리콘 박막으로 이루어질 수 있다. 따라서, 활성 층(16)의 아일랜드 공정은 박막트랜지스터를 이용한 표시장치에서 투과율을 높이기 위해 요구되는 공정이 될 수 있다. 예를 들어, 활성 층(16)은 제 1 포토리소그래피 공정 및 제 1 식각 공정에 의해 분리될 수 있다.
도 3을 참조하면, 활성 층(16)을 포함하는 제 1 기판(10)의 전면에 게이트 절연막(18)을 형성한다. 게이트 절연막(18)은 화학기상증착(CVD)방법 또는 원자층증착(ALD)방법으로 형성된 실리콘 질화막(SiN)을 포함할 수 있다. 화학기상증착방법 또는 원자층증착방법은 약 200℃이상의 고온에서 이루어질 수 있다. 예를 들어, 게이트 절연막(18)은 약 30Å 내지 약 300Å정도의 두께로 형성될 수 있다.
도 4를 참조하면, 활성 층(16) 상부의 게이트 절연막(18) 상에 게이트 전극(20)을 형성한다. 게이트 전극(20)은 게이트 절연막(18) 상에서 형성되는 도전성 금속과, 도전성 불순물로 도핑된 폴리 실리콘과, 또는 금속 실리사이드가 포함될 수 있다. 게이트 전극(20)은 게이트 절연막(18) 하부의 활성 층(16)에 채널을 유도하는 스위칭 전압이 인가되는 것으로서, 활성 층(16)의 상부에 독립적으로 패터닝될 수 있다. 예를 들어, 게이트 전극(20)은 게이트 절연막(18) 상에 도전성 금속이 증착된 후, 제 2 포토리소그래피 공정 및 제 2 식각 공정에 의해 상기 도전성 금속 이 패터닝되어 형성될 수 있다.
도 5를 참조하면, 게이트 전극(20) 양측의 활성 영역에 도전성 불순물을 이온주입하여 소스/드레인 불순물 영역(22, 24)을 형성한다. 소스/드레인 불순물 영역(22, 24)은 게이트 전극(20)을 이온주입마스크로 사용하는 자기정렬(self align)이온주입방법으로 형성될 수 있다. 이온주입 시 도전성 불순물은 게이트 절연막(18)을 통과하여 활성 층(16)으로 이온주입될 수 있다.
한편, 도전성 불순물은 보론(B), 갈륨(Ga), 인듐(In) 등과 같은 3족 원소의 p형 불순물과, 안티몬(Sb), 아세닉(As), 인(P) 등과 같은 5족 원소의 n형 불순물을 포함할 수 있다. 박막트랜지스터(21)는 소스/드레인 불순물 영역(22, 24)에 이온주입되는 도전성 불순물의 종류가 달라짐에 따라 PMOS, 또는 NMOS로 형성될 수 있다. 제 1 기판(10)에 PMOS 및 NMOS 박막트랜지스터(21)가 동시에 설계될 경우, 각기 서로 다른 영역에 다른 종류의 도전성 불순물이 순차적으로 이온주입되어야 할 수 있다. 도전성 불순물이 이온주입될 때마다, 해당 영역을 선택적으로 노출시키는 이온주입 마스크를 형성하는 포토리소그래피 공정이 필수적으로 요구될 수 있다. 따라서, PMOS 및 NMOS 박막트랜지스터(21)를 제 1 기판(10) 상에서 함께 구현하고자 할 경우, 복수의 포토리소그래피 공정 및 이온주입공정이 추가적으로 요구될 수 있다.
도 6을 참조하면, 게이트 전극(20) 및 소스/드레인 불순물 영역(22, 24)을 포함하는 박막트랜지스터(21) 상에 포토레지스트 패턴(26)을 형성한다. 여기서, 포토레지스트 패턴(26)은 제 3 포토리소그래피 공정을 통해 박막트랜지스터(21) 또는 활성 층(16) 상부에 형성될 수 있다.
도 7을 참조하면, 포토레지스트 패턴(26)에 의해 노출되는 게이트 절연막(18)을 제거하여 제 1 기판(10)의 매몰 절연막(14)을 노출시킨다. 여기서, 게이트 절연막(18)은 포토레지스트 패턴(26)을 식각 마스크로 사용하는 제 3 식각 공정을 통해 제거될 수 있다. 제 3 식각 공정은 게이트 절연막(18)을 비등방적으로 제거시키는 건식식각방법으로 이루어질 수 있다. 이때, 게이트 절연막(18)은 매몰 절연막(14)에 대해 선택식각비가 높은 식각가스에 의해 제거될 수 있다. 예를 들어, 실리콘 질화막의 식각가스는 사불화탄소(CF4), 디플로우르메탄(CH2F2), 트리플로우메탄(CHF3)과 같은 불화탄소계 가스를 포함할 수 있다.
도 8을 참조하면, 매몰 절연막(14)을 등방적으로 제거하여 박막트랜지스터(21)의 하부에 언더 컷을 형성한다. 이때, 매몰 절연막(14)의 일부는 잔류하여 웨이퍼(12) 상에 박막트랜지스터(21)을 지지 할 수도 있다. 매몰 절연막(14)은 포토레지스트 패턴(26) 및 게이트 절연막(18)을 식각 마스크로 사용하는 제 4 식각 공정에 의해 제거될 수 있다. 예를 들어, 제 4 식각 공정은 매몰 절연막(14)을 등방적으로 제거시키는 습식식각방법으로 이루어질 수 있다. 예를 들어, 매몰 절연막(14)은 완충 불산(buffered HF)을 포함하는 식각 용액에 의해 등방적으로 제거될 수 있다. 완충 불산 용액은 실리콘 질화막의 게이트 절연막(18)보다 실리콘 산화막의 매몰 절연막(14)에 대해 선택식각비가 높을 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 게이트 절연막(18)보다 매몰 절연막(14)의 선택식각비가 높은 식각 용액을 이용한 습식식각방법으로 게이트 절연막(18)을 손상시키지 않고 박막트랜지스터(21)를 제 1 기 판(10)으로부터 용이하게 분리토록 할 수 있다.
이후, 제 4 식각 공정에서 식각 마스크로 사용되는 포토레지스트 패턴(26)의 하드 베이크 공정이 더 수행될 수도 있다. 왜냐하면, 제 3 식각 공정 및 제 4 식각 공정을 통해 포토레지스트 패턴(26)이 손상되거나 습윤으로 인해 여물어져 후속의 스탬프 고정이 어려워질 수 있기 때문이다.
도 9를 참조하면, 박막트랜지스터(21) 상의 포토레지스트를 스탬프(28)에 고정시키고, 상기 박막트랜지스터(21)를 제 1 기판(10)으로부터 분리시킨다. 스탬프(28)는 포토레지스트 패턴(26)에 접착되면서 상기 포토레지스트 패턴(26) 하부의 박막트랜지스터(21)를 물리적으로 고정시키고, 상기 박막트랜지스터(21)가 제 1 기판(10)으로부터 분리되도록 할 수 있다. 예를 들어, 스탬프(28)는 포토레지스트 패턴(26)과 접촉되는 표면에 PDMS(Polydimethylsiloxane)와 같은 접착성이 우수한 접착물질을 포함할 수 있다. 또한, 스탬프(28)는 글래스와 같은 기판을 포함하며 상기 기판의 표면에 PDMS를 포함하는 접착제가 형성되어 있을 수도 있다.
도 10을 참조하면, 접착제가 도포된 제 2 기판(30)에 박막트랜지스터(21)를 전이시킨다. 여기서, 제 2 기판(30)은 투명하고 유연한(flexible) 플라스틱 기판을 포함할 수 있다. 또한, 접착제는 에폭시, 실리콘, 핫멜트, 고분자, PVAc 들과 같은 석유화학 접착제를 포함할 수 있다
도 11을 참조하면, 스탬프(28)와 포토레지스트 패턴(26)을 제거한다. 포토레지스트 패턴(26)은 알코올과 같은 휘발성 용매에 쉽게 제거될 수 있다. 반면, 제 2 기판(30)과 박막트랜지스터(21) 사이에 접착되는 접착제 또한 휘발성 용매에 매 우 쉽게 용해될 수 있다. 포토레지스트 패턴(26)은 스탬프(28)에 고정되기 전에 먼저 자외선(UV : ultra violet)에 노광되고, 현상액(development solution)에 의해 접착제와 차별적으로 제거될 수도 있다.
도시되지는 않았지만, 박막트랜지스터(21) 상에 제 1 층간 절연막을 증착하고 제 4 포토리소그래피 공정 및 제 5 식각 공정을 통해 소스/드레인 불순물 영역(22, 24)을 노출시키는 콘택 홀을 형성할 수 있다. 또한, 콘택 홀 내부 및 상기 층간 절연막 상에 도전성 금속 층을 증착하고, 제 5 포토리소그래피 공정 및 제 6 식각 공정으로 소스/드레인 전극을 포함하는 배선들을 형성할 수 있다. 나아가, 제 2 기판(30) 상에 제 2 층간 절연막 및 배선들을 더 형성할 수도 있다.
결국, 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법은 제 1 기판(10)의 매몰 절연막(14)과 서로 다른 재질의 게이트 절연막(18)을 형성하여 제 1 기판(10)으로부터 박막트랜지스터(21)의 분리 시 게이트 절연막(18)의 손상을 방지할 수 있다.
또한, 고온의 제조공정이 요구되는 박막트랜지스터(21)를 제 1 기판(10) 상에서 형성한 후에 상기 박막트랜지스터(21)를 고온에 상대적으로 약한 제 2 기판(30)으로 전이시킬 수 있기 때문에 생산수율을 향상시킬 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 게이트 전극과 게이트 절연막을 게이트 스택으로 만들고, 상기 게이트 스택 상에 층간 절연막을 형성하여 SOI 기판으로부터 박막트랜지스터를 분리시키는 과정에서 매몰 절연막의 식 각 용액에 상기 게이트 절연막이 손상되는 것을 방지할 수 있다.
도 12 내지 도 23은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들이다.
도 12를 참조하면, 웨이퍼(12) 상에 매몰 절연막(14)과 활성 층(16)이 적층된 제 1 기판(10)을 준비한다. 매몰 절연막(14)은 실리콘 산화막(silicon oxide)을 포함하며, 활성 층(16)은 단결정 실리콘 층을 포함할 수 있다. 예를 들어, 제 1 기판(10)은 약 290nm 두께의 활성 층(16)을 갖는 SOI(Silicon On Insulator)기판을 포함할 수 있다.
도 13을 참조하면, 제 1 기판(10)의 활성 층(16)들을 분리한다. 여기서, 활성 층(16)은 박막트랜지스터의 채널 층으로 사용되는 불투명한 단결정 실리콘 박막으로 이루어질 수 있다. 따라서, 활성 층(16)의 아일랜드 공정은 박막트랜지스터를 이용한 표시장치에서 투과율을 높이기 위해 필수적으로 이루어지는 공정이 될 수 있다. 예를 들어, 활성 층(16)은 제 1 포토리소그래피 공정 및 제 1 식각 공정에 의해 분리될 수 있다.
도 14를 참조하면, 활성 층(16)을 포함하는 제 1 기판(10)의 전면에 게이트 절연막(18) 및 게이트 전극(20)을 순차적으로 적층한다. 게이트 절연막(18)은 실리콘 산화막을 포함할 수 있다. 게이트 절연막(18)은 약 200℃이상의 고온의 분위기가 요구되는 급속열처리(Rapid Thermal Process)방법 또는 화학기상증착(CVD)방법으로 형성될 수 있다. 게이트 전극(20)은 화학기상증착방법 또는 스퍼터링 방법으로 형성된 도전성 불순물이 도핑된 폴리 실리콘, 도전성 금속, 또는 금속 실리사이 드를 포함할 수 있다.
도 15를 참조하면, 활성 층(16) 상에 게이트 절연막(18) 및 게이트 전극(20)으로 이루어진 게이트 스택(19)을 형성한다. 여기서, 게이트 전극(20) 및 게이트 절연막(18)은 제 2 포토리소그래피 공정 및 제 2 식각 공정에 의해 활성 층(16) 상에서 게이트 스택(19)으로 패터닝될 수 있다. 제 2 식각 공정은 게이트 전극(20) 및 게이트 절연막(18)을 비등방적으로 제거하는 건식식각방법을 통해 수행될 수 있다.
도 16을 참조하면, 게이트 스택(19) 양측의 활성 층(16)에 도전성 불순물을 이온주입하여 소스/드레인 불순물 영역(22, 24)을 형성한다. 소스/드레인 불순물 영역(22, 24)은 게이트 스택(19)을 이온주입마스크로 사용하는 자기정렬(self align)이온주입방법으로 형성될 수 있다. 상술한 바와 같이, 도전성 불순물은 p형 불순물과, n형 불순물을 포함할 수 있다. 박막트랜지스터(21)는 소스/드레인 불순물 영역(22, 24)에 이온주입되는 도전성 불순물의 종류가 달라짐에 따라 PMOS, 또는 NMOS로 형성될 수 있다. 제 1 기판(10)에 PMOS 및 NMOS 박막트랜지스터(21)가 동시에 설계될 경우, 각기 서로 다른 영역에 다른 종류의 도전성 불순물이 순차적으로 이온주입되어야 할 수 있다. 도전성 불순물이 이온주입될 때마다, 해당 영역을 선택적으로 노출시키는 이온주입 마스크를 형성하는 포토리소그래피 공정이 필수적으로 요구될 수 있다. 따라서, PMOS 및 NMOS 박막트랜지스터(21)를 제 1 기판(10) 상에서 함께 구현하고자 할 경우, 복수의 포토리소그래피 공정 및 이온주입공정이 추가적으로 요구될 수 있다.
도 17을 참조하면, 기판의 전면에 층간 절연막(40)을 형성한다. 여기서, 층간 절연막(40)은 실리콘 질화막을 포함할 수 있다. 층간 절연막(40)은 고온의 화학기상증착방법으로 형성될 수 있다. 또한, 층간 절연막(40)은 활성 층(16) 상의 게이트 스택(19)에서 노출되는 게이트 절연막(18)을 커버링할 수 있다.
도 18을 참조하면, 게이트 전극(20) 및 소스/드레인 불순물 영역(22, 24)을 포함하는 박막트랜지스터(21) 상부의 층간 절연막(40) 상에 포토레지스트 패턴(26)을 형성한다. 여기서, 포토레지스트 패턴(26)은 제 3 포토리소그래피 공정을 통해 박막트랜지스터(21) 또는 활성 층(16) 상부에 형성될 수 있다.
도 19를 참조하면, 포토레지스트 패턴(26)에 의해 노출되는 층간 절연막(40)을 비등방적으로 제거하여 제 1 기판(10)의 매몰 절연막(14)을 노출시킨다. 여기서, 게이트 절연막(18)은 포토레지스트 패턴(26)을 식각 마스크로 사용하는 제 3 식각 공정을 통해 제거될 수 있다. 제 3 식각 공정은 건식식각방법으로 이루어질 수 있다. 이때, 층간 절연막(40)은 매몰 절연막(14)에 대해 선택식각비가 높은 식각가스에 의해 제거될 수 있다. 예를 들어, 실리콘 질화막의 식각가스는 사불화탄소(CF4), 디플로우르메탄(CH2F2), 트리플로우메탄(CHF3)과 같은 불화탄소계 가스를 포함할 수 있다.
도 20을 참조하면, 매몰 절연막(14)을 등방적으로 제거하여 언더 컷을 형성한다. 이때, 매몰 절연막(14)의 일부는 잔류하여 웨이퍼(12) 상에 박막트랜지스터(21)을 지지 할 수 있다. 매몰 절연막(14)은 포토레지스트 패턴(26) 및 층간 절연막(40)을 식각 마스크로 사용하는 제 4 식각 공정에 의해 제거될 수 있다. 예를 들어, 제 4 식각 공정은 습식식각방법으로 이루어질 수 있다. 예를 들어, 매몰 절연막(14)은 완충 불산(buffered HF)을 포함하는 식각 용액에 의해 등방적으로 제거될 수 있다. 완충 불산 용액은 실리콘 질화막 재질의 층간 절연막(40)보다 실리콘 산화막의 매몰 절연막(14)에 대해 선택식각비가 높을 수 있다. 이때, 매몰 절연막(14)과 동일한 실리콘 산화막으로 이루어진 게이트 절연막(18)은 층간 절연막(40)에 의해 식각 용액으로부터 보호될 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 게이트 절연막(18)과 게이트 전극(20)을 게이트 스택(19)으로 형성하고 상기 게이트 스택(19) 상에 층간 절연막(40)을 형성하여 박막트랜지스터(21)의 분리 시에 매몰 절연막(14)의 식각 용액으로부터 게이트 절연막(18)이 보호되도록 할 수 있다.
이후, 제 4 식각 공정에서 식각 마스크로 사용되는 포토레지스트 패턴(26)의 하드 베이크 공정이 더 수행될 수도 있다. 왜냐하면, 제 3 식각 공정 및 제 4 식각 공정을 통해 포토레지스트 패턴(26)이 손상되거나 습윤으로 인해 여물어져 후속의 스탬프(28) 고정이 어려워질 수 있기 때문이다.
도 21을 참조하면, 박막트랜지스터(21) 상의 포토레지스트를 스탬프(28)에 고정시키고, 상기 박막트랜지스터(21)를 제 1 기판(10)으로부터 분리시킨다. 스탬프(28)는 포토레지스트 패턴(26)에 접착되면서 상기 포토레지스트 패턴(26) 하부의 박막트랜지스터(21)를 물리적으로 고정시키고, 제 1 기판(10)으로부터 상기 박막트랜지스터(21)가 분리되도록 할 수 있다. 예를 들어, 스탬프(28)는 포토레지스트 패턴(26)과 접촉되는 표면에 PDMS(Polydimethylsiloxane)와 같은 접착성이 우수한 접 착물질을 포함할 수 있다. 또한, 스탬프(28)는 글래스와 같은 기판을 포함하며 상기 기판의 표면에 PDMS를 포함하는 접착제가 형성되어 있을 수도 있다.
도 22를 참조하면, 접착제가 도포된 제 2 기판(30)에 박막트랜지스터(21)를 전이시킨다. 여기서, 제 2 기판(30)은 투명하고 유연한(flexible) 플라스틱 기판을 포함할 수 있다. 또한, 접착제는 에폭시, 실리콘, 핫멜트, 고분자, PVAc 들과 같은 석유화학 접착제를 포함할 수 있다.
도 23을 참조하면, 스탬프(28)와 포토레지스트 패턴(26)을 제거한다. 포토레지스트 패턴(26)은 알코올과 같은 휘발성 용매에 쉽게 제거될 수 있다. 반면, 제 2 기판(30)과 박막트랜지스터(21) 사이에 접착되는 접착제 또한 휘발성 용매에 매우 쉽게 용해될 수 있다. 포토레지스트 패턴(26)은 스탬프(28)에 고정되기 전에 자외선(UV : ultra violet)에 노광된 후 현상액(development solution)에 의해 접착제와 차별적으로 제거될 수 있다.
도시되지는 않았지만, 박막트랜지스터(21) 상에 제 2 층간 절연막을 증착하고 제 4 포토리소그래피 공정 및 제 5 식각 공정을 통해 소스/드레인 불순물 영역(22, 24)을 노출시키는 콘택 홀을 형성할 수 있다. 또한, 콘택 홀 내부 및 상기 층간 절연막 상에 도전성 금속 층을 증착하고, 제 5 포토리소그래피 공정 및 제 6 식각 공정으로 소스/드레인 전극을 포함하는 배선들을 형성할 수 있다. 나아가, 제 2 기판(30) 상에 제 3 층간 절연막 및 배선들을 더 형성할 수도 있다.
결국, 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법은 매몰 절연막(14)과 게이트 절연막(18)이 동일 물질로 이루어지더라도 층간 절연막으로 상기 게이트 절연막(18)을 커버링 하여 제 1 기판(10)으로부터 박막트랜지스터(21)의 분리 시 게이트 절연막(18)의 손상을 방지할 수 있다.
또한, 고온의 제조공정이 요구되는 박막트랜지스터(21)를 제 1 기판(10) 상에서 형성한 후에 고온에 상대적으로 약한 제 2 기판(30)으로 전이시킬 수 있기 때문에 생산수율을 향상시킬 수 있다.
이 분야에 종사하는 통상의 지식을 가진 자라면, 상술한 본 발명의 기술적 사상에 기초하여 용이하게 이러한 변형된 실시예를 구현할 수 있을 것이다.
도 1 내지 도 11은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.
도 12 내지 도 23는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 나타낸 공정 단면도들.

Claims (20)

  1. 매몰 절연막 상에 활성 층이 형성된 제 1 기판을 제공하는 단계;
    상기 활성 층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 상기 활성 층에 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극 및 상기 소스/드레인 영역을 포함하는 박막트랜지스터의 주변에 형성된 상기 매몰 절연막을 노출시키는 단계;
    상기 매몰 절연막의 일부를 제거하여 상기 박막트랜지스터 하부에 언더 컷을 형성하는 단계; 및
    상기 박막트랜지스터를 제 2 기판 상에 전이하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 게이트 절연막과 상기 매몰 절연막은 서로 다른 종류의 절연막 재질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 매몰 절연막은 실리콘 산화막으로 형성되고, 상기 게이트 절연막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 매몰 절연막을 노출시키는 단계는,
    상기 박막트랜지스터의 상부에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 게이트 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 게이트 절연막은 건식식각방법으로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 건식식각방법은 불화탄소계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서, 상기 매몰 절연막은 상기 포토레지스트 패턴 및 상기 게이트 절연막을 식각 마스크로 사용하는 습식식각방법으로 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 매몰 절연막의 상기 습식식각방법은 완충 불산 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 매몰 절연막을 식각한 후, 상기 포토레지스트 패턴 을 하드 베이크하는 단계를 더 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 포토레지스트 패턴을 스탬프에 고정하는 단계를 더 포함하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 스탬프는 상기 포토레지스트 패턴에 접촉되는 면에 PDMS(Polydimethylsiloxane)가 형성된 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 포토레지스트 패턴은 상기 스탬프에 고정되기 전에 자외선에 노광되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서, 상기 포토레지스트 패턴은 상기 박막트랜지스터가 상기 제 2 기판에 전이된 후 현상액에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서, 상기 게이트 절연막과 상기 게이트 전극은 상기 활성 층 상에 게이트 스택으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 소스/드레인 영역을 형성 한 후 상기 게이트 전극 및 상기 활성 영역 상에 상기 매몰 절연막과 서로 다른 종류의 재질로 이루어진 층간 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 매몰 절연막은 실리콘 산화막으로 형성되고, 상기 층간 절연막은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 15 항에 있어서, 상기 매몰 절연막을 노출시키는 단계는,
    상기 박막트랜지스터 상부의 상기 층간 절연막 상에 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 층간 절연막은 건식식각방법으로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서, 상기 매몰 절연막은, 상기 포토레지스트 패턴 및 층간 절연막을 식각 마스크로 사용한 습식식각방법으로 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 1 항에 있어서, 상기 게이트 절연막이 형성되기 전에 상기 활성 층을 분리시키는 단계를 더 포함하는 반도체 소자의 제조방법.
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