KR101254473B1

KR101254473B1 - 주사 신호선 구동 회로 및 그것을 구비한 표시 장치

Info

Publication number: KR101254473B1
Application number: KR1020127026527A
Authority: KR
Inventors: 요시히사 다카하시; 야스아키 이와세
Original assignee: 샤프 가부시키가이샤
Priority date: 2010-03-15
Filing date: 2010-10-14
Publication date: 2013-04-12
Anticipated expiration: 2030-10-14
Also published as: US20120320008A1; CN102792363B; US8565369B2; WO2011114562A1; EP2549465A4; CN102792363A; JPWO2011114562A1; KR20130006657A; EP2549465A1; JP5165153B2

Abstract

쌍 안정 회로는, 세트 신호용의 입력 단자(41), 리셋 신호용의 입력 단자(42), 상태 신호용의 출력 단자(48), 출력 단자(48)의 전위를 제1 클럭에 기초하여 상승시키기 위한 박막 트랜지스터(M2), 박막 트랜지스터(M2)의 게이트 단자에 접속된 제1 노드의 전위를 세트 신호에 기초하여 상승시키기 위한 박막 트랜지스터(M1), 제1 노드의 전위를 저하시키기 위한 박막 트랜지스터(M5), 박막 트랜지스터(M5)의 게이트 단자에 접속된 제2 노드의 전위를 리셋 신호에 기초하여 상승시키기 위한 박막 트랜지스터(M7), 제2 노드의 전위에 기초하여 출력 단자(48)의 전위를 저하시키기 위한 박막 트랜지스터(M6), 제2 노드의 전위를 세트 신호에 기초하여 상승시키기 위한 박막 트랜지스터(M3), 및 일단이 제2 노드, 타단이 입력 단자(41)에 접속된 캐패시터(CAP2)를 구비한다.

Description

주사 신호선 구동 회로 및 그것을 구비한 표시 장치{SCANNING SIGNAL LINE DRIVE CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}

본 발명은, 표시 장치 및 그 구동 회로에 관한 것으로, 상세하게는, 표시 장치의 표시부에 배치된 주사 신호선을 구동하는, 시프트 레지스터를 구비한 주사 신호선 구동 회로에 관한 것이다.

최근, 액정 표시 장치에 있어서, 게이트 버스 라인(주사 신호선)을 구동하기 위한 게이트 드라이버(주사 신호선 구동 회로)의 모놀리식화가 진행되고 있다. 종래, 게이트 드라이버는 액정 패널을 구성하는 기판의 주변부에 IC(Integrated Circuit) 칩으로서 탑재되는 경우가 많았지만, 최근, 기판 상에 직접적으로 게이트 드라이버를 형성하는 경우가 서서히 많이 이루어지고 있다. 이러한 게이트 드라이버는 「모놀리식 게이트 드라이버」 등이라고 불리고 있다. 모놀리식 게이트 드라이버를 구비한 액정 표시 장치에서는, 종래부터 아몰퍼스 실리콘(a-Si)을 이용한 박막 트랜지스터(이하 「a-SiTFT」라고 함)가 구동 소자로서 채용되어 있지만, 최근, 미결정 실리콘(μc-Si)이나 산화물 반도체(예를 들면 IGZO)를 이용한 박막 트랜지스터의 채용이 도모되고 있다. 미결정 실리콘이나 산화물 반도체의 이동도는 아몰퍼스 실리콘의 이동도보다도 크므로, 미결정 실리콘이나 산화물 반도체를 이용한 박막 트랜지스터를 구동 소자로서 채용함으로써, 프레임 면적의 축소나 고정밀화를 실현할 수 있다.

그런데, 액티브 매트릭스형의 액정 표시 장치의 표시부에는, 복수개의 소스 버스 라인(영상 신호선)과, 복수개의 게이트 버스 라인과, 그들 복수개의 소스 버스 라인과 복수개의 게이트 버스 라인의 교차점에 각각 대응해서 설치된 복수개의 화소 형성부가 포함되어 있다. 이들 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터나, 화소 전압값을 유지하기 위한 화소 용량 등을 포함하고 있다. 액티브 매트릭스형의 액정 표시 장치에는, 또한, 상술한 게이트 드라이버와, 소스 버스 라인을 구동하기 위한 소스 드라이버(영상 신호선 구동 회로)가 설치되어 있다.

화소 전압값을 나타내는 영상 신호는 소스 버스 라인에 의해 전달되지만, 각 소스 버스 라인은 복수행 분의 화소 전압값을 나타내는 영상 신호를 일시(동시)에 전달할 수 없다. 이 때문에, 매트릭스 형상으로 배치된 상술한 화소 형성부 내의 화소 용량에의 영상 신호의 기입(충전)은 1행씩 순차적으로 행해진다. 그래서, 복수개의 게이트 버스 라인이 소정 기간씩 순차적으로 선택되도록, 게이트 드라이버는 복수단을 포함하는 시프트 레지스터에 의해 구성되어 있다. 시프트 레지스터의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중의 어느 한쪽의 상태로 되어 있고 해당 상태를 나타내는 신호(이하, 「상태 신호」라고 함.)를 주사 신호로서 출력하는 쌍 안정 회로로 되어 있다. 그리고, 시프트 레지스터 내의 복수의 쌍 안정 회로로부터 순차적으로 액티브한 주사 신호가 출력됨으로써, 상술한 바와 같이, 화소 용량에의 영상 신호의 기입이 1행씩 순차적으로 행해진다.

종래의 표시 장치에 있어서는, 쌍 안정 회로는, 예를 들면 도 51(일본의 일본 특허 출원 공개 제2006-107692호 공보의 도 1)이나 도 52(일본의 일본 특허 출원 공개 제2006-107692호 공보의 도 14)에 도시하는 바와 같이 구성되어 있다. 이들 쌍 안정 회로에서는, 전단으로부터 보내지는 주사 신호 Gn-1이 하이 레벨로 되면, 트랜지스터 그룹 TG1이 온 상태로 되므로, 제2 노드 N2의 전위는 로우 레벨로 된다. 이에 의해, 트랜지스터 TG3, TR4는 오프 상태로 된다. 따라서, 주사 신호 Gn-1이 하이 레벨로 됨으로써, 제1 노드 N1의 전위는 하이 레벨로 되고, 출력 캐패시터 Cb가 충전된다. 이 상태 시에, 클럭 CK의 전위가 게이트 버스 라인에 나타난다. 이상으로부터, 각 쌍 안정 회로에 있어서 전단으로부터 보내지는 주사 신호 Gn-1이 하이 레벨로 된 후에, 해당 각 쌍 안정 회로에 공급하는 클럭 CK의 전위를 하이 레벨로 함으로써, 시프트 레지스터 내의 복수의 쌍 안정 회로로부터 순차적으로 액티브한 주사 신호가 출력된다. 이에 의해, 복수개의 게이트 버스 라인이 1개씩 순차적으로 구동된다.

또한, 일본의 일본 특허 출원 공개 제2001-52494호 공보, 일본의 일본 특허 출원 공개 제2003-16794호 공보, 일본의 일본 특허 출원 공개 제2005-94335호 공보, 일본의 일본 특허 출원 공개 제2006-106394호 공보, 및 일본의 일본 특허 출원 공개 제2006-127630호 공보에도, 표시 장치 등에 설치되는 시프트 레지스터(쌍 안정 회로)의 구성이 개시되어 있다.

일본의 일본 특허 출원 공개 제2006-107692호 공보 일본의 일본 특허 출원 공개 제2001-52494호 공보 일본의 일본 특허 출원 공개 제2003-16794호 공보 일본의 일본 특허 출원 공개 제2005-94335호 공보 일본의 일본 특허 출원 공개 제2006-106394호 공보 일본의 일본 특허 출원 공개 제2006-127630호 공보

그렇지만, 종래의 구성에 의하면, 이하와 같이 회로 동작의 안정성이 부족하다. 도 51에 도시한 구성에 있어서는, 주사 신호 Gn-1이 로우 레벨로부터 하이 레벨로 변화함으로써 제1 노드 N1이 충전된다. 여기서, 주사 신호 Gn-1이 로우 레벨로부터 하이 레벨로 변화하는 시점에는, 제2 노드 N2의 전위는 하이 레벨로 되어 있으므로, 트랜지스터 TR4는 온 상태로 되어 있다. 상세하게는, 주사 신호 Gn-1이 로우 레벨로부터 하이 레벨로 변화해도, 트랜지스터 그룹 TG1이 온 상태로 되어 제2 노드 N2의 전위가 로우 레벨로 될 때까지의 기간에는, 트랜지스터 TR4는 온 상태로 유지되어 있다. 이 때문에, 제1 노드 N1에의 충전이 불충분하게 되는 경우가 있다. 특히 회로 동작을 고속화한 경우에는, 충전 기간이 짧아지므로, 제1 노드 N1에의 충전이 보다 불충분하게 된다. 그 결과, 회로 동작이 불안정해진다. 또한, 제1 전극이 제1 노드 N1에 접속되고, 제2 전극에 클럭 CK가 공급되고 있는 트랜지스터 TG2의 게이트-드레인간에는 기생 용량이 존재하므로, 클럭 CK의 파형의 변동에 기인해서 제1 노드 N1에 노이즈가 발생한다. 그리고, 그 노이즈에 의해 트랜지스터 그룹 TG1이 온 상태로 되고 제2 노드 N2의 전위가 저하한다. 그렇게 하면, 제1 노드 N1의 전위가 로우 레벨로 유지되어야 할 기간에, 트랜지스터 TR4가 완전한 온 상태로 되지 않아, 제1 노드 N1의 전위가 로우 레벨로 유지되지 않게 된다. 제1 노드 N1의 전위의 상승이나 제2 노드 N2의 전위의 저하는 정귀환(positive feedback)적으로 발생하여, 회로 동작은 불안정해진다.

또한, 도 52에 도시한 구성에 있어서는, 트랜지스터 그룹 TG1의 게이트 단자는 제1 노드 N1에는 접속되어 있지 않다. 이 때문에, 주사 신호 Gn이 하이 레벨로 되어 있는 기간 동안에 트랜지스터 그룹 TG1이 온 상태로 되어 제2 노드 N2의 전위가 저하하는 경우는 없다. 주사 신호 Gn이 하이 레벨로 되어 있는 기간 동안에는, 트랜지스터 TG3, TR4의 게이트-드레인간의 기생 용량의 존재에 기인하여, 제2 노드 N2의 전위는 상승한다. 이에 의해, 트랜지스터 TR4가 간신히 온 상태로 되고, 제1 노드 N1의 전위가 하이 레벨로 유지되어야 할 기간에 해당 제1 노드 N1의 전위가 저하한다. 그 결과, 회로 동작이 불안정해진다.

그래서 본 발명은, 모놀리식 게이트 드라이버에 있어서, 회로 동작의 안정성을 높이는 것을 목적으로 한다.

본 발명의 제1 국면은, 표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서,

서로 직렬로 접속된 복수의 쌍 안정 회로를 포함하고, 외부로부터 입력되고 제1 레벨과 제2 레벨을 주기적으로 반복하는 복수의 클럭 신호에 기초하여 상기 복수의 쌍 안정 회로의 출력 신호가 순차적으로 액티브로 되는 시프트 레지스터를 구비하고,

각 쌍 안정 회로는,

해당 각 쌍 안정 회로보다도 이전 단의 쌍 안정 회로의 출력 신호를 세트 신호로서 수취하기 위한 제1 입력 노드와,

해당 각 쌍 안정 회로보다도 이후 단의 쌍 안정 회로의 출력 신호를 리셋 신호로서 수취하기 위한 제2 입력 노드와,

해당 각 쌍 안정 회로의 출력 신호를 상기 주사 신호선을 구동하는 주사 신호로서 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와,

상기 복수의 클럭 신호 중 하나가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와,

상기 세트 신호에 기초하여, 상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드의 레벨을 온 레벨로 변화시키기 위한 제1 노드 턴온용 스위칭 소자와,

상기 제1 노드에 제2 전극이 접속되고 상기 제1 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 노드 턴오프용 스위칭 소자, 및, 상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 제1 출력 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 출력 노드 턴오프용 스위칭 소자 중의 적어도 한쪽과,

상기 리셋 신호에 기초하여, 상기 제1의 제1 노드 턴오프용 스위칭 소자 및 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자 중의 적어도 한쪽의 제1 전극에 접속된 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제1의 제2 노드 턴온용 스위칭 소자와,

상기 제1 입력 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 세트 신호에 기초하여 상기 제2 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제2 노드 턴오프용 스위칭 소자와,

상기 제2 노드에 일단이 접속되고, 상기 제1 입력 노드에 타단이 접속된 용량 소자를 갖는 것을 특징으로 한다.

본 발명의 제2 국면은, 본 발명의 제1 국면에 있어서,

상기 용량 소자의 용량값을 C2라 하고, 상기 제1의 제2 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C3라 하고, 상기 제1의 제1 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C5라 하고, 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C6라 했을 때, 하기의 식을 만족시키는 것을 특징으로 한다.

C2≥C5+C6-C3

본 발명의 제3 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로에 있어서, 상기 제1 노드가 오프 레벨로 유지되어야 할 기간에는, 상기 제2 노드의 전위는 하이 레벨의 직류 전원 전위로 유지되는 것을 특징으로 한다.

본 발명의 제4 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로에 포함되는 스위칭 소자는, 제1 전극으로서의 게이트 전극, 제2 전극으로서의 드레인 전극, 및 제3 전극으로서의 소스 전극을 포함하는 박막 트랜지스터로서,

상기 용량 소자는, 상기 박막 트랜지스터의 게이트 전극과 소스 전극 사이에 형성되어 있는 것을 특징으로 한다.

본 발명의 제5 국면은, 본 발명의 제4 국면에 있어서,

상기 용량 소자와 상기 제1의 제2 노드 턴오프용 스위칭 소자는 서로 인접하도록 배치되고,

상기 용량 소자의 일단측은, 박막 트랜지스터인 상기 제1의 제2 노드 턴오프용 스위칭 소자의 드레인 전극을 구성하는 금속막으로 형성되고,

상기 용량 소자의 타단측은, 상기 제1의 제2 노드 턴오프용 스위칭 소자의 게이트 전극을 구성하는 금속막으로 형성되어 있는 것을 특징으로 한다.

본 발명의 제6 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는, 상기 제1의 제1 노드 턴오프용 스위칭 소자를 구비하고,

상기 제1의 제1 노드 턴오프용 스위칭 소자의 제3 전극은, 상기 제1 출력 노드에 접속되어 있는 것을 특징으로 한다.

본 발명의 제7 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는,

상기 제1 출력 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제2 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제8 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는,

상기 제2 입력 노드에 제1 전극이 접속되고, 상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제1 출력 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제9 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는,

상기 제2 입력 노드에 제1 전극이 접속되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제1 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제10 국면은, 본 발명의 제1 국면에 있어서,

상기 제1 노드 턴온용 스위칭 소자는, 멀티 채널 구조를 갖는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제11 국면은, 본 발명의 제1 국면에 있어서,

상기 제1의 제1 노드 턴오프용 스위칭 소자는, 멀티 채널 구조를 갖는 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제12 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는,

해당 각 쌍 안정 회로의 출력 신호를 해당 각 쌍 안정 회로 이외의 쌍 안정 회로의 동작을 제어하는 타단 제어 신호로서 출력하기 위한 제2 출력 노드와,

제1 전극이 상기 제1 노드에 접속되고, 제2 전극이 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 접속되고, 제3 전극이 상기 제2 출력 노드에 접속된 제2 출력 제어용 스위칭 소자를 갖고,

각 쌍 안정 회로로부터 출력되는 상기 타단 제어 신호는, 해당 각 쌍 안정 회로보다도 이전 단의 쌍 안정 회로에 상기 리셋 신호로서 공급되는 것을 특징으로 한다.

본 발명의 제13 국면은, 본 발명의 제12 국면에 있어서,

각 쌍 안정 회로로부터 출력되는 상기 타단 제어 신호는, 또한, 해당 각 쌍 안정 회로보다도 이후 단의 쌍 안정 회로에 상기 세트 신호로서 공급되는 것을 특징으로 한다.

본 발명의 제14 국면은, 본 발명의 제12 국면에 있어서,

상기 제1의 제2 노드 턴온용 스위칭 소자의 제2 전극에는, 상기 복수의 클럭 신호 중 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 공급되는 신호와는 상이한 신호가 공급되는 것을 특징으로 한다.

본 발명의 제15 국면은, 본 발명의 제12 국면에 있어서,

상기 제1 출력 제어용 스위칭 소자의 제2 전극에는, 상기 복수의 클럭 신호 중 하나 대신에 직류 전원 전위가 공급되는 것을 특징으로 한다.

본 발명의 제16 국면은, 본 발명의 제15 국면에 있어서,

상기 복수의 클럭 신호의 진폭 전압을 VCK라 하고, 상기 복수의 클럭 신호의 로우 레벨측의 전위를 기준으로 해서 상기 주사 신호선이 구동될 때의 상기 주사 신호의 전압을 VGH라 했을 때, 하기의 식을 만족시키는 것을 특징으로 한다.

VGH≥VCK≥VGH/2

본 발명의 제17 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는,

외부로부터 보내지는 신호를 클리어 신호로서 수취하기 위한 제3 입력 노드와,

상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제2의 제2 노드 턴온용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제18의 국면은, 본 발명의 제17 국면에 있어서,

상기 복수의 쌍 안정 회로의 최종단의 쌍 안정 회로에는, 상기 클리어 신호가 상기 리셋 신호로서 공급되는 것을 특징으로 한다.

본 발명의 제19 국면은, 본 발명의 제17 국면에 있어서,

각 쌍 안정 회로는,

외부로부터 보내지는 신호를 리프레시(refresh) 신호로서 수취하기 위한 제4 입력 노드와,

상기 리프레시 신호에 기초하여, 상기 제2 노드의 레벨을 오프 레벨보다도 낮은 레벨로 변화시키기 위한 제2 노드 레벨 저하용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제20 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로는, 외부로부터 보내지는 신호를 클리어 신호로서 수취하기 위한 제3 입력 노드와,

상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제2의 제2 노드 턴온용 스위칭 소자와,

상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 오프 레벨보다도 낮은 레벨로 변화시키기 위한 제2 노드 레벨 저하용 스위칭 소자를 더 갖는 것을 특징으로 한다.

본 발명의 제21 국면은, 본 발명의 제1 국면에 있어서,

각 쌍 안정 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 한다.

본 발명의 제22 국면은, 표시 장치로서, 상기 표시부를 포함하고, 본 발명의 제1 국면에 따른 주사 신호선 구동 회로를 구비하는 것을 특징으로 한다.

본 발명의 제23 국면은, 제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍 안정 회로를 포함하는 시프트 레지스터로서, 외부로부터 입력되고 제1 레벨과 제2 레벨을 주기적으로 반복하는 복수의 클럭 신호에 기초하여 상기 복수의 쌍 안정 회로의 출력 신호가 순차적으로 액티브로 되는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서,

각 쌍 안정 회로에 대해서,

상기 제2 상태로부터 상기 제1 상태로 변화시키기 위한 예비 상태로 하는 제1 구동 스텝과,

상기 예비 상태로부터 상기 제1 상태로 변화시키는 제2 구동 스텝과,

상기 제1 상태로부터 상기 제2 상태로 변화시키는 제3 구동 스텝을 포함하고,

각 쌍 안정 회로는,

상기 제1 노드에 제2 전극이 접속되고, 상기 제1 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 노드 턴오프용 스위칭 소자, 및, 상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 제1 출력 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 출력 노드 턴오프용 스위칭 소자 중의 적어도 한쪽과,

상기 제2 노드에 일단이 접속되고, 상기 제1 입력 노드에 타단이 접속된 용량 소자를 갖고,

각 쌍 안정 회로에 대해서,

상기 제1 구동 스텝에서는, 상기 세트 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1 노드 턴온용 스위칭 소자가 온 상태로 되고,

상기 제2 구동 스텝에서는, 상기 세트 신호가 상기 제1 레벨로부터 상기 제2 레벨로 변화함으로써 상기 제1 노드 턴온용 스위칭 소자가 오프 상태로 됨과 함께, 상기 복수의 클럭 신호 중 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 공급되는 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1 노드의 레벨이 변화하고,

상기 제3 구동 스텝에서는, 상기 리셋 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1의 제2 노드 턴오프용 스위칭 소자가 온 상태로 되는 것을 특징으로 한다.

본 발명의 제1 국면에 따르면, 주사 신호선 구동 회로를 구성하는 시프트 레지스터의 각 쌍 안정 회로에는, 세트 신호에 기초하여 제2 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제2 노드 턴오프용 스위칭 소자가 설치되어 있다. 이 때문에, 세트 신호의 전위가 변화함으로써(예를 들면, 스위칭 소자로서 n채널형의 박막 트랜지스터가 채용되어 있는 경우, 세트 신호의 전위가 로우 레벨로부터 하이 레벨로 변화함으로써) 직접적으로 제2 노드의 전위가 오프 레벨로 변화한다. 또한, 제1의 제1 노드 턴오프용 스위칭 소자의 제1 전극이 제2 노드에 접속되어 있으므로, 제2 노드의 전위가 오프 레벨로 되면 제1의 제1 노드 턴오프용 스위칭 소자는 오프 상태로 된다. 이상으로부터, 제1 노드의 전위가 온 레벨로 되어야 할 기간(세트 기간)에는, 신속하게 제2 노드의 전위가 오프 레벨로 되어 제1의 제1 노드 턴오프용 스위칭 소자는 오프 상태로 되므로, 제1 노드의 전위의 오프 레벨로부터 온 레벨로의 변화가 방해받는 일은 없다. 그 결과, 종래의 구성과 비교하여, 회로 동작의 안정성이 향상된다.

또한, 본 발명의 제1 국면에 따르면, 제1 노드의 전위를 오프 레벨로 하기 위한 제2 노드에 관해, 「제1 노드의 전위가 온 레벨로 됨으로써 제2 노드의 전위가 오프 레벨로 된다」라고 하는 구성을 채용하지 않고 있으므로, 제1 노드에 노이즈가 발생해도 제2 노드의 전위가 그 노이즈의 영향을 받는 일은 없다. 이 때문에, 제1 노드의 전위가 오프 레벨로 유지되어야 할 기간(통상 동작 기간)에 제2 노드의 전위는 온 레벨로 유지되어, 제1 노드에 큰 노이즈가 발생하는 것이 억제된다. 또한, 세트 기간에 제1 입력 노드-제2 노드간의 용량 소자가 충전되므로, 제1 노드의 전위가 충분히 온 레벨로 유지되어야 할 기간(선택 기간)에는, 세트 기간과는 역방향으로 세트 신호의 전위를 변화시킴으로써, 제2 노드의 전위를 오프 레벨로 유지할 수 있다. 이 때문에, 스위칭 소자의 기생 용량에 기인해서 제2 노드의 전위가 변동하려고 해도, 제2 노드의 전위는 오프 레벨로 유지되어, 선택 기간에 제1 노드의 전위가 저하하는 것이 억제되고, 이에 의해, 회로 동작의 안정성이 확보된다.

또한, 본 발명의 제1 국면에 따르면, 통상 동작 기간에, 세트 신호나 리셋 신호에 발생하는 노이즈의 영향에 의해 제1의 제2 노드 턴오프용 스위칭 소자나 제1의 제2 노드 턴온용 스위칭 소자에서 전류의 리크가 발생하여 제2 노드의 전위가 변동할 수 있지만, 세트 기간에 용량 소자가 충전됨으로써, 그러한 전류의 리크에 기인하는 제2 노드의 전위의 변동이 억제된다. 또한, 종래 구성과 비교해서 필요한 회로 소자를 늘리지 않고, 동작의 안정성이 우수한 시프트 레지스터를 구비한 주사 신호선 구동 회로가 실현된다.

본 발명의 제2 국면에 따르면, 용량 소자의 용량값은, 「선택 기간에 있어서 온 레벨로 레벨 변화하는 노드가 제2 전극에 접속되고, 제1 전극이 제2 노드에 접속된 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값의 합」으로부터 「선택 기간에 있어서 오프 레벨로 레벨 변화하는 노드가 제1 전극에 접속되고, 제2 전극이 제2 노드에 접속된 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값」을 감함으로써 얻어지는 값 이상이다. 이 때문에, 선택 기간에, 제2 노드의 전위가 온 레벨로 되는 것이 확실하게 억지된다.

본 발명의 제3 국면에 따르면, 스위칭 소자로서 임계값 시프트가 작은 박막 트랜지스터(미결정 실리콘, 산화물 반도체 등)를 이용한 구성에 적절한 주사 신호선 구동 회로가 실현된다.

본 발명의 제4 국면에 따르면, 기존의 구성 요소를 이용하여, 제1 입력 노드-제2 노드간에 용량 소자를 구비하는 것이 가능하게 된다.

본 발명의 제5 국면에 따르면, 제1 입력 노드-제2 노드간에 용량 소자를 구비하는 것에 의한 배선 면적·실장 면적의 증대가 억제된다. 이에 의해, 패널의 프레임 협소화가 가능하게 된다. 또한, 배선 부하가 저감되므로, 회로 동작의 신뢰성이 향상된다.

본 발명의 제6 국면에 따르면, 제1의 제1 노드 턴오프용 스위칭 소자의 제3 전극에는 쌍 안정 회로로부터의 출력 신호의 전위가 공급된다. 이 때문에, 선택 기간에 있어서의 제1의 제1 노드 턴오프용 스위칭 소자의 제2 전극-제3 전극 사이의 전압이 비교적 작아진다. 이에 의해, 제1 노드로부터의 제1의 제1 노드 턴오프용 스위칭 소자를 통한 전하의 유출이 억제된다. 그 결과, 선택 기간에 제1 노드의 전위가 확실하게 높은 레벨로 유지되어, 회로 동작의 안정성이 효과적으로 높아진다. 또한, 제1 노드의 턴 오프의 타이밍이 제1 출력 노드의 턴 오프의 타이밍보다도 늦어지기 때문에, 제1 출력 제어용 스위칭 소자에 의한 제1 출력 노드를 턴 오프시키는 기능이 보다 강해져, 보다 신속하게 제1 출력 노드의 턴 오프가 행해진다. 이에 의해, 회로의 고속 동작이 가능하게 된다.

본 발명의 제7 국면에 따르면, 제2의 제2 노드 턴오프용 스위칭 소자의 제1 전극은, 주사 신호를 출력하기 위한 제1 출력 노드에 접속되어 있다. 이 때문에, 선택 기간에는, 제2의 제2 노드 턴오프용 스위칭 소자는 온 상태로 된다. 또한, 제2의 제2 노드 턴오프용 스위칭 소자에 대해서는, 제2 전극은 제2 노드에 접속되고, 제3 전극에는 오프 레벨의 전위가 공급된다. 이 때문에, 선택 기간 동안, 제2 노드의 전위는 오프 레벨로 인입된다. 이상으로부터, 선택 기간에 제2 노드의 전위가 확실하게 오프 레벨로 유지되어, 회로 동작의 안정성이 효과적으로 높아진다.

본 발명의 제8 국면에 따르면, 주사 신호선 구동 회로를 구성하는 시프트 레지스터의 각 쌍 안정 회로에는, 리셋 신호에 기초하여 제1 출력 노드의 레벨을 오프 레벨로 변화시키기 위한 제2의 제2 노드 턴오프용 스위칭 소자가 설치되어 있다. 이 때문에, 리셋 신호의 전위가 변화함으로써(예를 들면, 스위칭 소자로서 n채널형의 박막 트랜지스터가 채용되어 있는 경우, 리셋 신호의 전위가 로우 레벨로부터 하이 레벨로 변화함으로써) 직접적으로 제1 출력 노드의 전위가 오프 레벨로 변화한다. 또한, 제1 출력 노드의 전위가 온 레벨로부터 오프 레벨로 변화해야 할 기간(리셋 기간)에는, 제1 출력 노드의 전위가 저하하도록 2개의 스위칭 소자(제1의 제1 출력 노드 턴오프용 스위칭 소자, 제2의 제1 출력 노드 턴오프용 스위칭 소자)가 기능한다. 이 때문에, 주사 신호선의 부하 용량이 큰 경우에도, 리셋 기간에 제1 출력 노드의 전위를 신속하게 오프 레벨로 하는 것이 가능해져, 제1 출력 노드로부터의 이상 펄스의 출력이 억제된다.

본 발명의 제9 국면에 따르면, 주사 신호선 구동 회로를 구성하는 시프트 레지스터의 각 쌍 안정 회로에는, 리셋 신호에 기초하여 제1 노드의 레벨을 오프 레벨로 변화시키기 위한 제2의 제1 노드 턴오프용 스위칭 소자가 설치되어 있다. 이 때문에, 리셋 신호의 전위가 변화함으로써 직접적으로 제1 노드의 전위가 오프 레벨로 변화한다. 또한, 리셋 기간에는, 제1 노드의 전위가 저하하도록 2개의 스위칭 소자(제1의 제1 노드 턴오프용 스위칭 소자, 제2의 제1 노드 턴오프용 스위칭 소자)가 기능한다. 이 때문에, 회로를 고속 동작시키는 경우에도, 리셋 기간에 제1 노드의 전위를 확실하게 오프 레벨로 하는 것이 가능해져, 회로 동작의 안정성이 향상된다.

본 발명의 제10 국면에 따르면, 세트 기간에 있어서의 제1 노드의 전위의 상승이 비교적 작아지고, 제1의 제1 노드 턴온용 스위칭 소자의 오프 전류가 비교적 작아진다. 이 때문에, 선택 기간 종료 시점에 있어서의 제1 노드의 전위는, 출력 제어에 필요한 전위를 유지하면서, 비교적 낮은 값을 취한다. 이에 의해, 제1 출력 제어용 스위칭 소자의 제1 전극에 공급되는 전압이 저하하고, 제1 출력 제어용 스위칭 소자의 파괴가 억제된다. 또한, 제1 노드로부터의 전류의 리크가 억제되므로, 회로 동작의 안정성이 향상된다.

본 발명의 제11 국면에 따르면, 제1의 제1 노드 턴오프용 스위칭 소자의 오프 전류가 비교적 작아진다. 이 때문에, 리크 전류가 큰 박막 트랜지스터가 스위칭 소자로서 채용되어 있는 경우에도, 선택 기간에 제1 출력 노드의 전위를 충분히 높일 수 있음과 함께, 리셋 기간에 제1 출력 노드의 전위를 신속하게 저하시킬 수 있다.

본 발명의 제12 국면에 따르면, 시프트 레지스터의 각 쌍 안정 회로에 대해서, 해당 각 쌍 안정 회로에 대응하는 주사 신호선을 구동하기 위한 신호와 해당 각 쌍 안정 회로의 전단의 쌍 안정 회로의 동작을 제어하기 위한 신호가 상이한 신호로 된다. 이 때문에, 각 쌍 안정 회로에 있어서 리셋 신호의 파형 둔화를 작게 할 수 있다. 이에 의해, 주사 신호선의 부하 용량이 큰 경우에도, 각 쌍 안정 회로에 있어서 리셋 신호에 기초하는 동작이 신속하게 행해져, 회로 동작의 신뢰성을 높일 수 있다.

본 발명의 제13 국면에 따르면, 시프트 레지스터의 각 쌍 안정 회로에 대해서, 해당 각 쌍 안정 회로에 대응하는 주사 신호선을 구동하기 위한 신호와 해당 각 쌍 안정 회로의 전단 및 다음 단의 쌍 안정 회로의 동작을 제어하기 위한 신호가 상이한 신호로 된다. 이 때문에, 각 쌍 안정 회로에 있어서 세트 신호 및 리셋 신호의 파형 둔화를 작게 할 수 있다. 이에 의해, 주사 신호선의 부하 용량이 큰 경우에도, 각 쌍 안정 회로에 있어서 세트 신호에 기초하는 동작 및 리셋 신호에 기초하는 동작이 신속하게 행해져, 회로 동작의 안정성을 높일 수 있다.

본 발명의 제14 국면에 따르면, 제1의 제2 노드 턴온용 스위칭 소자의 제2 전극에는 클럭 신호가 공급되므로, 전원 전압이 제1의 제2 노드 턴온용 스위칭 소자의 전하 공급원으로 된다. 또한, 제2 입력 노드에 걸리는 부하가 저감된다. 이 때문에, 제2 입력 노드로부터 제2 노드에의 전하의 흐름이 억지되어, 제2 입력 노드의 전위가 신속하게 변화한다. 또한, 본 발명의 제12 국면과 마찬가지로, 리셋 신호의 파형 둔화가 작아진다. 이에 의해, 리셋 기간 종료 후의 기간에 있어서의 제2 노드의 전위의 저하가 억제된다.

본 발명의 제15 국면에 따르면, 제1 출력 제어용 스위칭 소자의 제2 전극에는 직류 전원 전위가 공급되므로, 제1 출력 노드의 전위의 오프 레벨로부터 온 레벨로의 변화가 세트 기간에 개시된다. 이 때문에, 선택 기간에 주사 신호선은 신속하게 선택 상태로 되어, 화소 용량에의 충전 시간이 충분히 확보된다. 또한, 제1 출력 제어용 스위칭 소자의 제2 전극에 클럭 신호가 공급되는 구성과 비교하여, 클럭 신호용의 배선에 걸리는 부하가 저감된다. 이 때문에, 클럭 신호에 관한 파형 둔화의 발생이 억제됨과 함께, 소비 전력이 저감된다.

본 발명의 제16 국면에 따르면, 선택 기간에 주사 신호의 전위가 충분히 온 레벨로 됨과 함께, 소비 전력 저감의 효과가 얻어진다.

본 발명의 제17 국면에 따르면, 시프트 레지스터의 동작 개시 전에 클리어 신호에 기초하여 제2의 제2 노드 턴온용 스위칭 소자를 온 상태로 함으로써, 시프트 레지스터의 동작 개시 시점에는 모든 쌍 안정 회로에 있어서 제1 노드의 전위 및 제1 출력 노드의 전위가 오프 레벨로 되어, 회로 동작의 안정성이 향상된다.

본 발명의 제18 국면에 따르면, 신호수를 삭감하면서, 본 발명의 제17 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제19 국면에 따르면, 리프레시 신호에 기초하여 제2 노드 레벨 저하용 스위칭 소자를 온 상태로 함으로써, 제2 노드의 레벨을 오프 레벨보다도 낮은 레벨로 할 수 있다. 이 때문에, 제1 전극이 제2 노드에 접속되어 있는 스위칭 소자(제1의 제1 노드 턴오프용 스위칭 소자, 제1의 제1 출력 노드 턴오프용 스위칭 소자)의 임계값 시프트를 억제하는 것이 가능하게 된다.

본 발명의 제20 국면에 따르면, 리프레시 신호를 이용하지 않고, 본 발명의 제19 국면과 마찬가지의 효과가 얻어진다.

본 발명의 제21 국면에 따르면, 주사 신호선 구동 회로의 제조 코스트를 낮출 수 있다.

본 발명의 제22 국면에 따르면, 본 발명의 제1 국면과 마찬가지의 효과가 얻어지는 주사 신호선 구동 회로를 구비한 표시 장치가 실현된다.

도 1은 본 발명의 제1 실시 형태에 따른 액정 표시 장치의 게이트 드라이버 내의 시프트 레지스터에 포함되는 쌍 안정 회로의 구성을 도시하는 회로도.
도 2는 상기 제1 실시 형태에 있어서, 액정 표시 장치의 전체 구성을 도시하는 블록도.
도 3은 상기 제1 실시 형태에 있어서, 게이트 드라이버의 구성을 설명하기 위한 블록도.
도 4는 상기 제1 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 5는 상기 제1 실시 형태에 있어서, 게이트 드라이버의 동작을 설명하기 위한 신호 파형도.
도 6은 상기 제1 실시 형태에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 7은 상기 제1 실시 형태에 있어서, 제1 노드의 전위 및 제2 노드의 전위의 변화를 도시하는 신호 파형도.
도 8은 도 51에 도시하는 종래 구성에 있어서, 제1 노드의 전위 및 제2 노드의 전위의 변화를 도시하는 신호 파형도.
도 9는 도 52에 도시하는 종래 구성에 있어서, 제1 노드의 전위 및 제2 노드의 전위의 변화를 도시하는 신호 파형도.
도 10은 상기 제1 실시 형태의 제1 변형예에 있어서의 박막 트랜지스터 M1 근방의 구성을 도시하는 도면.
도 11은 상기 제1 실시 형태의 제1 변형예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 12는 상기 제1 실시 형태의 제1 변형예에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 13은 상기 제1 실시 형태의 제2 변형예에 있어서의 박막 트랜지스터 M1 근방의 구성을 도시하는 도면.
도 14는 상기 제1 실시 형태의 제3 변형예에 있어서의 박막 트랜지스터 M7 근방의 구성을 도시하는 도면.
도 15는 상기 제1 실시 형태의 제4 변형예에 있어서의 박막 트랜지스터 M7 근방의 구성을 도시하는 도면.
도 16은 상기 제1 실시 형태의 제5 변형예에 있어서의 박막 트랜지스터 M7 근방의 구성을 도시하는 도면.
도 17은 상기 제1 실시 형태의 제6 변형예에 있어서의 박막 트랜지스터 M3 근방의 구성을 도시하는 도면.
도 18은 상기 제1 실시 형태의 제7 변형예에 있어서의 박막 트랜지스터 M3 근방의 구성을 도시하는 도면.
도 19는 게이트 드라이버나 화소 회로 등이 형성되어 있는 어레이 기판의 부분 단면도.
도 20은 상기 제1 실시 형태에 있어서, 캐패시터 CAP2의 바람직한 배치에 대해서 설명하기 위한 회로도.
도 21은 본 발명의 제2 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 22는 본 발명의 제3 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 23은 본 발명의 제4 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 24는 상기 제4 실시 형태에 있어서, 상태 신호의 전위의 변화에 관한 시뮬레이션 결과를 도시하는 도면.
도 25는 상기 제4 실시 형태의 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 26은 본 발명의 제5 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 27은 상기 제5 실시 형태에 있어서, 제1 노드의 전위의 변화에 관한 시뮬레이션 결과를 도시하는 도면.
도 28은 상기 제5 실시 형태의 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 29는 상기 제5 실시 형태의 변형예에 관하여, 도 25에 도시한 구성에 있어서 박막 트랜지스터 M11을 멀티 게이트화했을 때의 회로도.
도 30은 본 발명의 제6 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 31은 상기 제6 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 32는 상기 제6 실시 형태의 제1 변형예에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 33은 상기 제6 실시 형태의 제2 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 34는 상기 제6 실시 형태의 제2 변형예에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 35는 상기 제6 실시 형태의 제3 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 36은 상기 제6 실시 형태의 제3 변형예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 37은 본 발명의 제7 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 38은 상기 제7 실시 형태에 있어서, 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 39는 상기 제7 실시 형태에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 40은 상기 제7 실시 형태에 있어서, 게이트 엔드 펄스 신호를 클리어 신호로서 이용했을 때의 게이트 드라이버 내의 시프트 레지스터의 구성을 도시하는 블록도.
도 41은 상기 제7 실시 형태에 있어서, 게이트 엔드 펄스 신호를 클리어 신호로서 이용했을 때의 바람직한 구동 방법을 설명하기 위한 신호 파형도.
도 42는 상기 제7 실시 형태의 제1 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 43은 상기 제7 실시 형태의 제1 변형예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 44는 상기 제7 실시 형태의 제2 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 45는 상기 제7 실시 형태의 제2 변형예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 46은 제1 참고예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 47은 제1 참고예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 48은 제1 참고예에 있어서, 캐패시터 CAP2의 바람직한 배치에 대해서 설명하기 위한 회로도.
도 49는 제2 참고예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도.
도 50은 제2 참고예에 있어서, 쌍 안정 회로의 동작에 대해서 설명하기 위한 신호 파형도.
도 51은 종래의 표시 장치에 있어서, 시프트 레지스터에 포함되는 쌍 안정 회로의 구성의 일례를 도시하는 회로도.
도 52는 종래의 표시 장치에 있어서, 시프트 레지스터에 포함되는 쌍 안정 회로의 구성의 다른 예를 도시하는 회로도.

이하, 첨부 도면을 참조하면서, 본 발명의 실시 형태에 대해서 설명한다. 또한，이하의 설명에 있어서는, 박막 트랜지스터의 게이트 단자(게이트 전극)는 제1 전극에 상당하고, 드레인 단자(드레인 전극)는 제2 전극에 상당하고, 소스 단자(소스 전극)는 제3 전극에 상당한다. 또한, 쌍 안정 회로 내에 설치되어 있는 박막 트랜지스터는 모두 n채널형인 것으로서 설명한다.

<1. 제1 실시 형태>

<1.1 전체 구성 및 동작>

도 2는, 본 발명의 제1 실시 형태에 따른 액티브 매트릭스형의 액정 표시 장치의 전체 구성을 도시하는 블록도이다. 도 2에 도시하는 바와 같이, 이 액정 표시 장치는, 전원(100)과 DC/DC 컨버터(110)와 표시 제어 회로(200)와 소스 드라이버(영상 신호선 구동 회로)(300)와 게이트 드라이버(주사 신호선 구동 회로)(400)와 공통 전극 구동 회로(500)와 표시부(600)를 구비하고 있다. 또한, 게이트 드라이버(400)는, 아몰퍼스 실리콘, 다결정 실리콘, 미결정 실리콘, 산화물 반도체(예를 들면 IGZO) 등을 이용하여, 표시부(600)를 포함하는 표시 패널 상에 형성되어 있다. 즉, 본 실시 형태에 있어서는, 게이트 드라이버(400)와 표시부(600)는 동일 기판(액정 패널을 구성하는 2매의 기판 중 한 쪽의 기판인 어레이 기판) 상에 형성되어 있다.

표시부(600)에는, 복수개(j개)의 소스 버스 라인(영상 신호선) SL1∼SLj와, 복수개(i개)의 게이트 버스 라인(주사 신호선) GL1∼GLi와, 그들 소스 버스 라인 SL1∼SLj와 게이트 버스 라인 GL1∼GLi의 교차점에 각각 대응해서 설치된 복수개(i×j개)의 화소 형성부를 포함하는 화소 회로가 형성되어 있다. 상기 복수개의 화소 형성부는 매트릭스 형상으로 배치되어 화소 어레이를 구성하고 있다. 각 화소 형성부는, 대응하는 교차점을 통과하는 게이트 버스 라인에 게이트 단자가 접속됨과 함께 해당 교차점을 통과하는 소스 버스 라인에 소스 단자가 접속된 스위칭 소자인 박막 트랜지스터(TFT)(60)와, 그 박막 트랜지스터(60)의 드레인 단자에 접속된 화소 전극과, 상기 복수개의 화소 형성부에 공통적으로 설치된 대향 전극인 공통 전극 Ec와, 상기 복수개의 화소 형성부에 공통적으로 설치되어 화소 전극과 공통 전극 Ec 사이에 협지된 액정층을 포함한다. 그리고, 화소 전극과 공통 전극 Ec에 의해 형성되는 액정 용량에 의해, 화소 용량 Cp가 구성된다. 또한 통상적으로, 화소 용량 Cp에 확실하게 전압을 유지하기 위해, 액정 용량에 병렬로 보조 용량이 설치되지만, 보조 용량은 본 발명에는 직접 관련되지는 않으므로 그 설명 및 도시를 생략한다.

전원(100)은, DC/DC 컨버터(110)와 표시 제어 회로(200)와 공통 전극 구동 회로(500)에 소정의 전원 전압을 공급한다. DC/DC 컨버터(110)는, 소스 드라이버(300) 및 게이트 드라이버(400)를 동작시키기 위한 소정의 직류 전압을 전원 전압으로부터 생성하고, 그것을 소스 드라이버(300) 및 게이트 드라이버(400)에 공급한다. 공통 전극 구동 회로(500)는, 공통 전극 Ec에 소정의 전위 Vcom을 공급한다.

표시 제어 회로(200)는, 외부로부터 보내지는 화상 신호 DAT 및 수평 동기 신호나 수직 동기 신호 등의 타이밍 신호군 TG를 수취하고, 디지털 영상 신호 DV와, 표시부(600)에 있어서의 화상 표시를 제어하기 위한 소스 스타트 펄스 신호 SSP, 소스 클럭 신호 SCK, 래치 스트로브 신호 LS, 게이트 스타트 펄스 신호 GSP, 게이트 엔드 펄스 신호 GEP, 및 게이트 클럭 신호 GCK를 출력한다. 또한, 본 실시 형태에 있어서는, 게이트 클럭 신호 GCK는, 후술하는 바와 같이 2상의 클럭 신호 GCK1(이하 「제1 게이트 클럭 신호」라고 함.) 및 GCK2(이하 「제2 게이트 클럭 신호」라고 함.)로 구성되어 있다. 또한, 게이트 클럭 신호 GCK는 전원 전압으로부터 생성되고 있고, 그 하이 레벨측의 전위는 VDD, 로우 레벨측의 전위는 VSS로 되어 있다.

소스 드라이버(300)는, 표시 제어 회로(200)로부터 출력되는 디지털 영상 신호 DV, 소스 스타트 펄스 신호 SSP, 소스 클럭 신호 SCK, 및 래치 스트로브 신호 LS를 수취하고, 각 소스 버스 라인 SL1∼SLj에 구동용 영상 신호 S(1)∼S(j)를 인가한다.

게이트 드라이버(400)는, 표시 제어 회로(200)로부터 출력되는 게이트 스타트 펄스 신호 GSP, 게이트 엔드 펄스 신호 GEP, 및 게이트 클럭 신호 GCK에 기초하여, 액티브한 주사 신호 GOUT(1)∼GOUT(i)의 각 게이트 버스 라인 GL1∼GLi에의 인가를 1수직 주사 기간을 주기로 해서 반복한다. 또한, 이 게이트 드라이버(400)에 관한 상세한 설명은 후술한다.

이상과 같이 해서, 각 소스 버스 라인 SL1∼SLj에 구동용 영상 신호 S(1)∼S(j)가 인가되고, 각 게이트 버스 라인 GL1∼GLi에 주사 신호 GOUT(1)∼GOUT(i)가 인가됨으로써, 외부로부터 보내진 화상 신호 DAT에 기초하는 화상이 표시부(600)에 표시된다.

<1.2 게이트 드라이버의 구성 및 동작>

다음으로, 도 3∼도 5를 참조하면서, 본 실시 형태에 있어서의 게이트 드라이버(400)의 구성 및 동작의 개요에 대해서 설명한다. 도 3에 도시하는 바와 같이, 게이트 드라이버(400)는 복수단을 포함하는 시프트 레지스터(410)에 의해 구성되어 있다. 표시부(600)에는 i행×j열의 화소 매트릭스가 형성되어 있으므로, 그들 화소 매트릭스의 각 행과 일대일로 대응하도록 시프트 레지스터(410)의 각 단이 설치되어 있다. 또한, 시프트 레지스터(410)의 각 단은, 각 시점에 있어서 2개의 상태(제1 상태 및 제2 상태) 중의 어느 한쪽의 상태로 되어 있어 해당 상태를 나타내는 신호(이하 「상태 신호」라고 함.)를 출력하는 쌍 안정 회로로 되어 있다. 이와 같이, 이 시프트 레지스터(410)는 i개의 쌍 안정 회로(40(1)∼40(i))로 구성되어 있다. 또한, 본 실시 형태에 있어서는, 쌍 안정 회로가 제1 상태로 되어 있으면, 해당 쌍 안정 회로로부터는 하이 레벨(H레벨)의 상태 신호가 출력되고, 쌍 안정 회로가 제2 상태로 되어 있으면, 해당 쌍 안정 회로로부터는 로우 레벨(L레벨)의 상태 신호가 출력된다. 또한，이하에 있어서는, 쌍 안정 회로로부터 하이 레벨의 상태 신호가 출력되고 해당 쌍 안정 회로에 대응하는 게이트 버스 라인에 하이 레벨의 주사 신호가 인가되는 기간을 「선택 기간」이라고 한다.

도 4는, 게이트 드라이버(400) 내의 시프트 레지스터(410)의 구성을 도시하는 블록도이다. 상술한 바와 같이, 이 시프트 레지스터(410)는 i개의 쌍 안정 회로(40(1)∼40(i))로 구성되어 있다. 각 쌍 안정 회로에는, 클럭 신호 CK(이하 「제1 클럭」이라고 함.)를 수취하기 위한 입력 단자와, 로우 레벨의 직류 전원 전위 VSS(이 전위의 크기를 「VSS 전위」라고도 함.)를 수취하기 위한 입력 단자와, 세트 신호 S를 수취하기 위한 입력 단자와, 리셋 신호 R을 수취하기 위한 입력 단자와, 상태 신호 Q를 출력하기 위한 출력 단자가 설치되어 있다.

시프트 레지스터(410)에는, 게이트 클럭 신호 GCK로서, 2상의 클럭 신호인 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2가 공급된다. 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2에 대해서는, 도 5에 도시하는 바와 같이, 서로 1수평 주사 기간만큼 위상이 어긋나 있고, 모두 2수평 주사 기간 중의 1수평 주사 기간만 하이 레벨(H레벨) 상태로 된다.

시프트 레지스터(410)의 각 단(각 쌍 안정 회로)의 입력 단자에 공급되는 신호는 다음과 같이 되어 있다. 제1단(40(1))에 대해서는, 제1 게이트 클럭 신호 GCK1이 제1 클럭 CK로서 공급된다. 제2단(40(2))에 대해서는, 제2 게이트 클럭 신호 GCK2가 제1 클럭 CK로서 공급된다. 제3단 이후에 대해서는, 상술한 제1단 및 제2단의 구성과 마찬가지의 구성이 2단씩 반복된다. 또한, 제1단(40(1))에는, 게이트 스타트 펄스 신호 GSP가 세트 신호 S로서 공급된다. 제2단(40(2)) 이후의 단에 대해서는, 전단의 상태 신호 Q가 세트 신호 S로서 공급된다. 또한, 제i단(40(i))에는, 게이트 엔드 펄스 신호 GEP가 리셋 신호 R로서 공급된다. 제(i-1)단(40(i-1)) 이전 단에 대해서는, 다음 단의 상태 신호 Q가 리셋 신호 R로서 공급된다. 또한, 로우 레벨의 직류 전원 전위 VSS에 대해서는, 모든 쌍 안정 회로에 공통적으로 공급된다.

이상과 같은 구성에 있어서, 시프트 레지스터(410)의 제1단(40(1))에 세트 신호 S로서의 게이트 스타트 펄스 신호 GSP가 공급되면, 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2에 기초하여, 게이트 스타트 펄스 신호 GSP에 포함되는 펄스(이 펄스는 각 단으로부터 출력되는 상태 신호 Q에 포함됨)가 제1단(40(1))으로부터 제i단(40(i))으로 순차적으로 전송된다. 그리고, 이 펄스의 전송에 따라서, 각 단(40(1)∼40(i))으로부터 출력되는 상태 신호 Q가 순차적으로 하이 레벨로 된다. 그리고, 이들 각 단(40(1)∼40(i))으로부터 출력되는 상태 신호 Q는, 주사 신호 GOUT(1)∼GOUT(i)로서 각 게이트 버스 라인 GL1∼GLi에 공급된다. 이에 의해, 도 5에 도시하는 바와 같이, 1수평 주사 기간씩 순차적으로 하이 레벨(액티브)로 되는 주사 신호가 표시부(600) 내의 게이트 버스 라인에 공급된다.

<1.3 쌍 안정 회로의 구성>

도 1은, 본 실시 형태에 있어서의 쌍 안정 회로의 구성(시프트 레지스터(410)의 일단분의 구성)을 도시하는 회로도이다. 도 1에 도시하는 바와 같이, 이 쌍 안정 회로는, 6개의 박막 트랜지스터 M1∼M3, M5∼M7과, 2개의 캐패시터 CAP1, CAP2를 구비하고 있다. 또한, 이 쌍 안정 회로는, 로우 레벨의 직류 전원 전위 VSS용의 입력 단자 외에, 3개의 입력 단자(41∼43)와 1개의 출력 단자(48)를 갖고 있다. 여기서, 세트 신호 S를 수취하는 입력 단자에는 부호 41을 붙이고, 리셋 신호 R을 수취하는 입력 단자에는 부호 42를 붙이고, 제1 클럭 CK를 수취하는 입력 단자에는 부호 43을 붙이고 있다. 또한, 상태 신호 Q를 출력하는 출력 단자에는 부호 48을 붙이고 있다.

다음으로, 이 쌍 안정 회로 내에 있어서의 구성 요소간의 접속 관계에 대해서 설명한다. 박막 트랜지스터 M1의 소스 단자, 박막 트랜지스터 M2의 게이트 단자, 박막 트랜지스터 M5의 드레인 단자, 및 캐패시터 CAP1의 일단은 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「제1 노드」라고 한다. 박막 트랜지스터 M3의 드레인 단자, 박막 트랜지스터 M5의 게이트 단자, 박막 트랜지스터 M6의 게이트 단자, 박막 트랜지스터 M7의 소스 단자, 및 캐패시터 CAP2의 일단은 서로 접속되어 있다. 또한, 이들이 서로 접속되어 있는 영역(배선)을 편의상 「제2 노드」라고 한다. 제1 노드에는 부호 N1을 붙이고, 제2 노드에는 부호 N2를 붙이고 있다.

박막 트랜지스터 M1에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(41)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자는 제1 노드 N1에 접속되어 있다. 박막 트랜지스터 M2에 대해서는, 게이트 단자는 제1 노드 N1에 접속되고, 드레인 단자는 입력 단자(43)에 접속되고, 소스 단자는 출력 단자(48)에 접속되어 있다. 박막 트랜지스터 M3에 대해서는, 게이트 단자는 입력 단자(41)에 접속되고, 드레인 단자는 제2 노드 N2에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M5에 대해서는, 게이트 단자는 제2 노드 N2에 접속되고, 드레인 단자는 제1 노드 N1에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M6에 대해서는, 게이트 단자는 제2 노드 N2에 접속되고, 드레인 단자는 출력 단자(48)에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M7에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(42)에 접속되고(즉, 다이오드 접속으로 되어 있음), 소스 단자는 제2 노드 N2에 접속되어 있다. 캐패시터 CAP1에 대해서는, 일단은 제1 노드 N1에 접속되고, 타단은 출력 단자(48)에 접속되어 있다. 캐패시터 CAP2에 대해서는, 일단은 제2 노드 N2에 접속되고, 타단은 입력 단자(41)에 접속되어 있다.

또한, 박막 트랜지스터 M3, M5, 및 M6의 게이트-드레인간의 기생 용량의 용량값을 각각 C3, C5, 및 C6라 하면, 캐패시터 CAP2의 용량값 C2는, 다음의 수학식 1을 만족시키는 것이 바람직하다.

보다 상세하게는, 제2 노드 N2에 대한 입력 단자(41), 제1 노드 N1, 및 출력 단자(48)의 배선 용량을 포함시킨 용량값을 각각 C41, CN1, 및 C48이라 하면, 캐패시터 CAP2의 용량값 C2는, 다음의 수학식 2를 만족시키는 것이 바람직하다.

다음으로, 각 구성 요소의 이 쌍 안정 회로에 있어서의 기능에 대해서 설명한다. 박막 트랜지스터 M1은, 세트 신호 S가 하이 레벨로 되어 있을 때에, 제1 노드 N1의 전위를 하이 레벨로 변화시킨다. 박막 트랜지스터 M2는, 제1 노드 N1의 전위가 하이 레벨로 되어 있을 때에, 제1 클럭 CK의 전위를 출력 단자(48)에 공급한다. 박막 트랜지스터 M3은, 세트 신호 S가 하이 레벨로 되어 있을 때에, 제2 노드 N2의 전위를 VSS 전위로 변화시킨다. 박막 트랜지스터 M5는, 제2 노드 N2의 전위가 하이 레벨로 되어 있을 때에, 제1 노드 N1의 전위를 VSS 전위로 변화시킨다. 박막 트랜지스터 M6은, 제2 노드 N2의 전위가 하이 레벨로 되어 있을 때에, 출력 단자(48)의 전위를 VSS 전위로 변화시킨다. 박막 트랜지스터 M7은, 리셋 신호 R이 하이 레벨로 되어 있을 때에, 제2 노드 N2의 전위를 하이 레벨로 변화시킨다. 캐패시터 CAP1은, 이 쌍 안정 회로에 접속된 게이트 버스 라인이 선택 상태로 되어 있는 기간 동안에 제1 노드 N1의 전위를 하이 레벨로 유지하기 위한 보상 용량으로서 기능한다. 캐패시터 CAP2는, 이 쌍 안정 회로에 접속된 게이트 버스 라인이 선택 상태로 될 때에 제2 노드 N2의 전위를 저하시켜서 회로 동작을 안정화시키기 위해서 기능한다.

또한, 본 실시 형태에 있어서는, 박막 트랜지스터 M1에 의해 제1 노드 턴온용 스위칭 소자가 실현되고, 박막 트랜지스터 M2에 의해 제1 출력 제어용 스위칭 소자가 실현되고, 박막 트랜지스터 M3에 의해 제1의 제2 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터 M5에 의해 제1의 제1 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터 M6에 의해 제1의 제1 출력 노드 턴오프용 스위칭 소자가 실현되고, 박막 트랜지스터 M7에 의해 제1의 제2 노드 턴온용 스위칭 소자가 실현되어 있다. 또한, 입력 단자(41)에 의해 제1 입력 노드가 실현되고, 입력 단자(42)에 의해 제2 입력 노드가 실현되고, 출력 단자(48)에 의해 제1 출력 노드가 실현되어 있다.

<1.4 쌍 안정 회로의 동작>

다음으로, 도 1 및 도 6을 참조하면서, 본 실시 형태에 있어서의 쌍 안정 회로의 동작에 대해서 설명한다. 도 6에서는, 시점 t1로부터 시점 t2까지의 기간이 선택 기간에 상당한다. 또한，이하에 있어서는, 선택 기간 직전의 1수평 주사 기간을 「세트 기간」이라고 하고, 선택 기간 직후의 1수평 주사 기간을 「리셋 기간」이라고 한다. 또한, 선택 기간, 세트 기간, 및 리셋 기간 이외의 기간을 「통상 동작 기간」이라고 한다.

통상 동작 기간(시점 t0 이전의 기간 및 시점 t3 이후의 기간)에는, 제2 노드 N2의 전위는 하이 레벨로 유지되어 있다. 이 때문에, 박막 트랜지스터 M5, M6은 온 상태로 되어 있다. 박막 트랜지스터 M2의 게이트-드레인간에는 기생 용량이 존재하므로 제1 클럭 CK의 파형의 변동(도 6 참조)에 기인해서 제1 노드 N1에 노이즈가 발생하지만, 박막 트랜지스터 M5가 온 상태로 되어 있기 때문에, 제1 노드 N1의 전위는 로우 레벨로 인입된다. 또한, 제1 노드 N1에 생긴 노이즈나 영상 신호 전압의 변동에 기인해서 상태 신호 Q(출력 단자(48))에도 노이즈가 발생하지만, 박막 트랜지스터 M6이 온 상태로 되어 있기 때문에, 상태 신호 Q의 전위는 로우 레벨로 인입된다. 이상으로부터, 이 기간 동안, 제1 노드 N1의 전위 및 상태 신호 Q의 전위는 로우 레벨로 유지된다.

세트 기간이 되면(시점 t0이 되면), 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화한다. 박막 트랜지스터 M1은 도 1에 도시하는 바와 같이 다이오드 접속으로 되어 있으므로, 세트 신호 S가 하이 레벨로 됨으로써 박막 트랜지스터 M1은 온 상태로 되고, 캐패시터 CAP1이 충전(여기서는 프리차지)된다. 이에 의해, 제1 노드 N1의 전위는 로우 레벨로부터 하이 레벨로 변화하고, 박막 트랜지스터 M2는 온 상태로 된다. 그러나, 세트 기간에는, 제1 클럭 CK는 로우 레벨로 되어 있으므로, 상태 신호 Q의 전위는 로우 레벨로 유지된다. 또한, 세트 신호 S가 하이 레벨로 됨으로써 박막 트랜지스터 M3은 온 상태로 되고, 제2 노드 N2의 전위는 로우 레벨로 된다. 이에 의해, 박막 트랜지스터 M5, M6은 오프 상태로 된다. 이상으로부터, 세트 기간에는, 세트 신호 S가 하이 레벨로 되고, 제2 노드 N2의 전위가 로우 레벨로 되므로, 입력 단자(41)와 제2 노드 N2의 전위차에 기초하여 캐패시터 CAP2가 충전된다.

선택 기간이 되면(시점 t1이 되면), 세트 신호 S가 하이 레벨로부터 로우 레벨로 변화한다. 이때, 제2 노드 N2의 전위는 로우 레벨로 되어 있으므로, 박막 트랜지스터 M5는 오프 상태로 되어 있다. 이상으로부터, 제1 노드 N1은 플로팅 상태로 된다. 여기서, 시점 t1에는 제1 클럭 CK가 로우 레벨로부터 하이 레벨로 변화한다. 상술한 바와 같이 박막 트랜지스터 M2의 게이트-드레인간에는 기생 용량이 존재하므로, 입력 단자(43)의 전위의 상승에 따라 제1 노드 N1의 전위도 상승한다(제1 노드 N1이 부트스트랩된다). 그 결과, 박막 트랜지스터 M2가 완전하게 온 상태로 되고, 이 쌍 안정 회로의 출력 단자(48)에 접속되어 있는 게이트 버스 라인이 선택 상태로 되기에 충분한 레벨까지 상태 신호 Q의 전위가 상승한다. 그런데, 박막 트랜지스터 M5, M6에 대해서도 게이트-드레인간에 기생 용량이 존재하므로, 제1 노드 N1의 전위 및 상태 신호 Q의 전위의 상승에 수반하여, 제2 노드 N2의 전위는 상승하려고 한다. 그러나, 세트 기간에 입력 단자(41)와 제2 노드 N2의 전위차에 기초하여 캐패시터 CAP2가 충전되어 있는 것, 및 이 기간에 세트 신호 S가 하이 레벨로부터 로우 레벨로 변화함으로써, 제2 노드 N2의 전위는 로우 레벨로 유지된다.

리셋 기간이 되면(시점 t2가 되면), 제1 클럭 CK가 하이 레벨로부터 로우 레벨로 변화한다. 시점 t2에는 박막 트랜지스터 M2는 온 상태로 되어 있으므로, 입력 단자(43)의 전위의 저하와 함께 상태 신호 Q의 전위는 저하한다. 이와 같이 상태 신호 Q의 전위가 저하함으로써, 캐패시터 CAP1을 거쳐서 제1 노드 N1의 전위도 저하한다. 또한, 이 기간에는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화한다. 이 때문에, 박막 트랜지스터 M7은 온 상태로 되고, 제2 노드 N2의 전위는 하이 레벨로 된다. 이에 의해, 박막 트랜지스터 M5, M6은 온 상태로 된다. 그 결과, 리셋 기간에는, 제1 노드 N1의 전위 및 상태 신호 Q의 전위는 로우 레벨까지 저하된다.

<1.5 효과>

도 7∼도 9를 참조하면서, 본 실시 형태에 있어서의 효과에 대해서 설명한다. 도 7은, 본 실시 형태에 있어서의 제1 노드 N1 및 제2 노드 N2의 전위의 변화를 도시하는 신호 파형도이다. 도 8은, 도 51에 도시한 종래 구성에 있어서의 제1 노드 N1 및 제2 노드 N2의 전위의 변화를 도시하는 신호 파형도이다. 도 9는, 도 52에 도시한 종래 구성에 있어서의 제1 노드 N1 및 제2 노드 N2의 전위의 변화를 도시하는 신호 파형도이다.

도 51에 도시한 종래 구성에 의하면, 제1 노드 N1의 전위의 상승에 의해 제2 노드 N2의 전위가 저하할 때, 제2 노드 N2의 전위의 저하는 다음과 같은 순서로 행해진다. 우선, 세트 신호 Gn-1이 로우 레벨로부터 하이 레벨로 변화함으로써, 제1 노드 N1의 전위가 상승한다. 다음으로, 제1 노드 N1의 전위의 상승에 기초하여 트랜지스터 그룹 TG1이 온 상태로 됨으로써, 제2 노드 N2의 전위가 저하한다. 이와 같이, 제2 노드 N2의 전위의 저하는 제1 노드 N1의 전위의 상승 후에 행해진다. 그런데, 도 51에 도시하는 바와 같이, 쌍 안정 회로에는, 제2 노드 N2의 전위에 기초하여 제1 노드 N1의 전위를 저하시키기 위한 트랜지스터 TR4가 설치되어 있다. 이 때문에, 세트 기간 개시 직후의 기간에는, 제1 노드 N1의 전위는, 제2 노드 N2의 전위에 기초하여 저하하려고 하면서, 세트 신호 Gn-1에 기초하여 상승하려고 한다. 그 결과, 도 8에서 부호 73으로 나타내는 부분의 파형으로부터 파악되는 바와 같이, 세트 기간에 있어서의 제1 노드 N1의 전위는 신속하게는 상승하지 않는다. 따라서, 회로 동작의 안정성이 부족하다.

이에 반해, 본 실시 형태에 따르면, 세트 신호 S의 전위가 로우 레벨로부터 하이 레벨로 변화함으로써, 직접적으로 제2 노드 N2의 전위가 저하한다. 제2 노드 N2의 전위가 저하함으로써 박막 트랜지스터 M5는 오프 상태로 되므로, 세트 기간에 있어서의 제1 노드 N1의 전위의 상승이 방해받는 일은 없다. 그 결과, 도 7에서 부호 71로 나타내는 부분의 파형으로부터 파악되는 바와 같이, 세트 기간에 있어서의 제1 노드 N1의 전위는 신속하게 상승한다. 따라서, 종래의 구성과 비교하여, 회로 동작의 안정성이 향상된다.

또한, 도 51에 도시한 종래 구성에 의하면, 제1 전극이 제1 노드 N1에 접속되고, 제2 전극에 클럭 CK가 공급되고 있는 트랜지스터 TG2의 게이트-드레인간에는 기생 용량이 존재하므로, 클럭 CK의 파형의 변동에 기인해서 제1 노드 N1에 노이즈가 발생한다. 이 때문에, 해당 노이즈에 의해 제2 노드 N2의 전위가 저하한다. 그 결과, 제1 노드 N1의 전위를 저하시키는 기능을 갖는 트랜지스터 TR4가 완전한 온 상태로는 되지 않아, 제1 노드 N1에 생긴 노이즈가 증대된다.

이에 반해, 본 실시 형태에 따르면, 제1 노드의 전위의 저하시키기 위한 제2 노드 N2에 관하여, 「제1 노드 N1의 전위의 상승에 의해 제2 노드 N2의 전위를 저하시킨다」라고 하는 구성을 채용하지 않고 있으므로, 제1 노드 N1에 큰 노이즈가 발생하는 것이 억제된다. 또한, 세트 기간에 캐패시터 CAP2가 충전되는 것, 및, 선택 기간에 세트 신호 S가 하이 레벨로부터 로우 레벨로 변화함으로써, 선택 기간에는 제2 노드 N2의 전위는 로우 레벨로 유지된다. 이 때문에, 세트 기간에 제1 노드 N1의 전위가 저하하는 것이 억제되어, 회로 동작의 안정성이 확보된다.

또한, 도 52에 도시한 종래 구성에 의하면, 세트 신호 Gn-1의 전위의 상승에 기초하여 제2 노드 N2의 전위가 상승한 후, 선택 기간에는 제2 노드 N2는 플로팅 상태로 된다. 여기서, 선택 기간에는, 트랜지스터 TG3, TR4의 게이트-드레인간의 기생 용량의 존재에 기인하여, 제2 노드 N2의 전위는 상승한다. 이 때문에, 선택 기간에는, 트랜지스터 TG3, TR4가 간신히 온 상태로 된다. 이에 의해, 게이트 신호 Gn(본 실시 형태에 있어서의 상태 신호 Q에 상당)의 전위의 상승을 방해할 수 있음과 함께, 높은 레벨로 유지되어야 할 제1 노드 N1의 전위가 도 9에서 부호 74로 나타내는 부분과 같이 저하한다.

이에 반해, 본 실시 형태에 따르면, 세트 기간 동안에 캐패시터 CAP2에는 입력 단자(41) 측을 플러스로 하는 전하가 축적된다. 그리고, 선택 기간에는, 입력 단자(41)에 공급되는 세트 신호 S가 하이 레벨로부터 로우 레벨로 저하한다. 이 때문에, 박막 트랜지스터 M5, M6의 게이트-드레인간의 기생 용량의 존재에 기인해서 선택 기간 동안에 제2 노드 N2의 전위가 상승하려고 해도, 캐패시터 CAP2의 타단측(입력 단자(41) 측)의 전위가 저하하므로, 제2 노드 N2의 전위의 상승은 억제된다. 이에 의해, 선택 기간에 있어서의 제1 노드 N1의 전위의 저하가 억제된다. 그 결과, 도 7에서 부호 72로 나타내는 부분과 같이, 선택 기간에 있어서 제1 노드 N1의 전위는 충분히 높은 레벨로 유지된다. 또한, 선택 기간 동안에 있어서의 제2 노드 N2의 전위의 상승이 확실하게 억지되도록, 박막 트랜지스터 M3, M5, 및 M6의 용량값과 캐패시터 CAP2의 용량값의 관계는 상기 수학식 1을 만족시키는 것이 바람직하다. 또한, 세트 신호 S나 리셋 신호 R에 발생하는 노이즈의 영향에 의해 박막 트랜지스터 M3, M7에서 전류의 리크가 발생하여 제2 노드 N2의 전위가 저하할 수 있지만, 본 실시 형태에 따르면, 캐패시터 CAP2에 전하가 축적됨으로써, 그러한 전류의 리크에 기인하는 제2 노드 N2의 전위의 저하가 억제된다.

또한, 본 실시 형태에 있어서는, 캐패시터 CAP2가 도 51이나 도 52에 도시한 구성에 있어서의 프레임 캐패시터 Ccharge와 동등한 기능도 갖고 있다. 이 때문에, 종래 구성과 비교해서 필요한 회로 소자를 늘리지 않고, 동작의 안정성이 우수한 시프트 레지스터가 실현된다.

<1.6 변형예>

다음으로, 상기 제1 실시 형태의 변형예에 대해서 설명한다.

<1.6.1 박막 트랜지스터 M1 근방의 구성에 관한 변형예>

상기 제1 실시 형태에서는, 박막 트랜지스터 M1에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(41)에 접속되고, 소스 단자는 제1 노드 N1에 접속되어 있었다. 그러나, 본 발명은 이것에 한정되지 않는다. 도 10에 도시하는 바와 같이, 게이트 단자가 입력 단자(41)에 접속되고, 드레인 단자가 클럭 신호 CKB(이하 「제2 클럭」이라고 함.)를 수취하기 위한 입력 단자(44)(이하에 있어서도, 제2 클럭 CKB를 수취하기 위한 입력 단자에는 부호 44를 붙임)에 접속되고, 소스 단자가 제1 노드 N1에 접속되도록, 박막 트랜지스터 M1이 구성되어 있어도 된다(제1 변형예). 이 구성이 채용되는 경우, 도 11에 도시하는 바와 같이 1수평 주사 기간마다 교대로 하이 레벨로 되는 제1 클럭 CK와 제2 클럭 CKB가 쌍 안정 회로에 공급되도록, 시프트 레지스터(411)는 도 12에 도시하는 바와 같이 구성된다. 즉, 제1 변형예에 있어서는, 시프트 레지스터(411)의 홀수번째단에 대해서는, 제1 게이트 클럭 신호 GCK1이 제1 클럭 CK로서 공급되고, 제2 게이트 클럭 신호 GCK2가 제2 클럭 CKB로서 공급된다. 시프트 레지스터(411)의 짝수번째단에 대해서는, 제2 게이트 클럭 신호 GCK2가 제1 클럭 CK로서 공급되고, 제1 게이트 클럭 신호 GCK1이 제2 클럭 CKB로서 공급된다.

제1 변형예에 따르면, 박막 트랜지스터 M1의 드레인 단자에는, 제2 클럭 CKB가 공급된다. 도 12에 도시하는 바와 같이 각 쌍 안정 회로에는 제2 클럭 CKB로서 제1 게이트 클럭 신호 GCK1 또는 제2 게이트 클럭 신호 GCK2가 공급되므로, 상술한 바와 같이 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2는 전원 전압으로부터 생성된다. 따라서, 제1 변형예에 있어서는, 전원 전압이 제1 노드 N1의 전하 공급원으로 된다. 이 때문에, 상기 제1 실시 형태와는 달리, 입력 단자(41)로부터 제1 노드 N1에의 전하의 흐름이 억지되어, 입력 단자(41)의 전위가 신속하게 상승한다. 또한, 박막 트랜지스터 M1의 드레인 단자가 하이 레벨의 직류 전원 전위 VDD(이 전위의 크기를 「VDD전위」 라고도 한다.)를 수취하기 위한 입력 단자에 접속된 구성이어도, 도 10에 도시하는 구성과 마찬가지의 효과가 얻어진다.

또한, 도 13에 도시하는 바와 같이, 게이트 단자가 입력 단자(44)에 접속되고, 드레인 단자가 입력 단자(41)에 접속되고, 소스 단자가 제1 노드 N1에 접속되도록, 박막 트랜지스터 M1이 구성되어 있어도 된다(제2 변형예). 제2 변형예에 따르면, 박막 트랜지스터 M1은 전원 전압에 기초하여 온 상태로 된다. 이 때문에, 세트 기간에 박막 트랜지스터 M1은 신속하게 온 상태로 되고, 제1 노드 N1의 전위는 신속하게 상승한다.

<1.6.2 박막 트랜지스터 M7 근방의 구성에 관한 변형예>

상기 제1 실시 형태에서는, 박막 트랜지스터 M7에 대해서는, 게이트 단자 및 드레인 단자는 입력 단자(42)에 접속되고, 소스 단자는 제2 노드 N2에 접속되어 있었다. 그러나, 본 발명은 이것에 한정되지 않는다. 도 14에 도시하는 바와 같이, 게이트 단자가 입력 단자(42)에 접속되고, 드레인 단자가 입력 단자(44)에 접속되고, 소스 단자가 제2 노드 N2에 접속되도록, 박막 트랜지스터 M7이 구성되어 있어도 된다(제3 변형예). 제3 변형예에 따르면, 박막 트랜지스터 M7의 드레인 단자에는 제2 클럭 CKB가 공급되므로, 전원 전압이 제2 노드 N2의 전하 공급원으로 된다. 이 때문에, 상기 제1 실시 형태와는 달리, 입력 단자(42)로부터 제2 노드 N2에의 전하의 흐름이 억지되어, 입력 단자(42)의 전위가 신속하게 상승한다. 또한, 박막 트랜지스터 M7의 드레인 단자가 하이 레벨의 직류 전원 전위 VDD용의 입력 단자에 접속된 구성이어도, 도 14에 도시하는 구성과 마찬가지의 효과가 얻어진다.

또한, 도 15에 도시하는 바와 같이, 게이트 단자 및 드레인 단자가 입력 단자(44)에 접속되고, 소스 단자가 제2 노드 N2에 접속되도록, 박막 트랜지스터 M7이 구성되어 있어도 된다(제4 변형예). 또한, 도 16에 도시하는 바와 같이, 게이트 단자가 입력 단자(44)에 접속되고, 드레인 단자가 하이 레벨의 직류 전원 전위 VDD용의 입력 단자에 접속되고, 소스 단자가 제2 노드 N2에 접속되도록, 박막 트랜지스터 M7이 구성되어 있어도 된다(제5 변형예). 도 1에 도시한 구성(제1 실시 형태에 있어서의 구성)에 있어서는, 박막 트랜지스터 M7은 1수직 주사 기간 동안에 1회만 온 상태로 되지만, 제4 변형예 및 제5 변형예에 따르면, 박막 트랜지스터 M7은 2수평 주사 기간마다 온 상태로 되므로, 단주기로 제2 노드 N2에 전하가 공급된다. 이 때문에, 통상 동작 기간 동안, 제2 노드 N2의 전위가 확실하게 하이 레벨로 유지된다. 그런데, 세트 기간에는 세트 신호 S와 제2 클럭 CKB가 하이 레벨로 되기 때문에(도 11의 시점 t0으로부터 시점 t1까지의 기간을 참조), 박막 트랜지스터 M3와 박막 트랜지스터 M7이 거의 동일한 타이밍에서 온 상태로 되어 회로 동작이 불안정해지는 것이 걱정된다. 그래서, 박막 트랜지스터 M7의 트랜지스터 사이즈(채널 폭/채널 길이)를 박막 트랜지스터 M3의 트랜지스터 사이즈보다도 충분히 작게 하는 것이 바람직하다. 이에 의해, 박막 트랜지스터 M7의 구동력이 박막 트랜지스터 M3의 구동력보다도 작아지고, 세트 기간에 박막 트랜지스터 M3와 박막 트랜지스터 M7이 거의 동일한 타이밍에서 온 상태로 되어도 제2 노드 N2의 전위는 저하하여, 회로 동작이 불안정해지는 것이 억제된다.

또한, 제3∼제5 변형예에 있어서는, 시프트 레지스터(411)는 도 12에 도시하는 바와 같이 구성된다.

<1.6.3 박막 트랜지스터 M3 근방의 구성에 관한 변형예>

상기 제1 실시 형태에서는, 박막 트랜지스터 M3에 대해서는, 게이트 단자는 입력 단자(41)에 접속되고, 드레인 단자는 제2 노드 N2에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있었다. 그러나, 본 발명은 이것에 한정되지 않는다. 도 17에 도시하는 바와 같이, 박막 트랜지스터 M3의 소스 단자는 출력 단자(48)에 접속되어 있어도 된다(제6 변형예). 또한, 도 18에 도시하는 바와 같이, 박막 트랜지스터 M3의 소스 단자는 입력 단자(43)에 접속되어 있어도 된다(제7 변형예). 이 이유는 이하와 같다. 세트 기간에는, 제1 노드 N1의 전위를 상승시켜야만 하므로, 제2 노드 N2의 전위는 로우 레벨로 유지되어야 한다. 또한, 도 6으로부터 파악되는 바와 같이, 세트 기간에는 출력 단자(48)의 전위(상태 신호 Q의 전위) 및 입력 단자(43)의 전위(제1 클럭 CK의 전위)는 로우 레벨로 되어 있다. 이상으로부터, 게이트 단자에 세트 신호 S가 공급되고, 또한, 드레인 단자에 제2 노드 N2가 접속된 박막 트랜지스터 M3에 관하여, 소스 단자가 출력 단자(48)나 입력 단자(43)에 접속되어 있어도, 세트 기간에는 제2 노드 N2의 전위는 로우 레벨로 된다.

<1.6.4 캐패시터 CAP2의 배치에 대해서>

다음으로, 캐패시터 CAP2의 배치에 관한 바람직한 구성에 대해서 설명한다. 도 19는, 게이트 드라이버(400)나 화소 회로 등이 형성되어 있는 어레이 기판의 부분 단면도이다. 어레이 기판은 게이트 드라이버(400)나 화소 회로 등을 형성하기 위해 적층 구조로 되어 있고, 그 적층 구조 내에는 2개의 금속막(금속층)이 포함되어 있다. 구체적으로는, 도 19에 도시하는 바와 같이, 글래스 기판(700) 상에 금속막(702), 보호막(712), 금속막(701), 및 보호막(711)이 적층되어 있다. 금속막(701)은, 게이트 드라이버(400)나 화소 회로에 설치되는 박막 트랜지스터의 소스 전극(및 드레인 전극)을 형성하기 위해서 이용되고 있다. 그래서，이하, 이러한 금속막(701)을 「소스 메탈」(701)이라고 한다. 금속막(702)은, 박막 트랜지스터의 게이트 전극을 형성하기 위해서 이용되고 있다. 그래서，이하, 이러한 금속막(702)을 「게이트 메탈」(702)이라고 한다. 또한, 소스 메탈(701) 및 게이트 메탈(702)에 대해서는, 박막 트랜지스터의 전극으로서 이용될 뿐만 아니라, 게이트 드라이버(400) 내 혹은 화소 회로 내에 형성되는 배선 패턴으로서도 이용된다.

상기 제1 실시 형태에서는, 캐패시터 CAP2에 대해서는, 일단은 제2 노드 N2에 접속되고, 타단은 입력 단자(41)에 접속되어 있다. 이 캐패시터 CAP2에 관하여, 일단측의 전극은 소스 메탈(701)로 형성되고, 타단측의 전극은 게이트 메탈(702)로 형성되는 것이 바람직하다. 또한, 도 20에 도시하는 바와 같이, 캐패시터 CAP2와 박막 트랜지스터 M3이 서로 인접해서 배치되는 것이 바람직하다. 이때, 박막 트랜지스터 M3에 대해서는, 드레인 전극은 소스 메탈(701)로 형성되고, 게이트 전극은 게이트 메탈(702)로 형성된다. 이러한 구성으로 함으로써, 캐패시터 CAP2를 구비하는 것에 의한 배선 면적·실장 면적의 증대가 억제된다. 이에 의해, 패널의 프레임 협소화가 가능하게 된다. 또한, 배선 부하가 저감되므로, 회로 동작의 신뢰성이 향상된다.

<2. 제2 실시 형태>

<2.1 쌍 안정 회로의 구성>

도 21은, 본 발명의 제2 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다.

상기 제1 실시 형태에 있어서는, 박막 트랜지스터 M5에 대해서는, 게이트 단자는 제2 노드 N2에 접속되고, 드레인 단자는 제1 노드 N1에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있었다. 그러나, 본 발명은 이것에 한정되지 않는다. 도 21에 도시하는 바와 같이, 박막 트랜지스터 M5의 소스 단자는, 출력 단자(48)에 접속되어 있어도 된다.

<2.2 효과>

본 실시 형태에 따르면, 박막 트랜지스터 M5의 소스 단자에는 상태 신호 Q의 전위가 공급된다. 여기서, 선택 기간에는, 박막 트랜지스터 M5의 드레인 단자에 접속되어 있는 제1 노드 N1의 전위는 하이 레벨로 되어 있고, 상태 신호 Q도 하이 레벨로 되어 있다(도 6 참조). 이 때문에, 박막 트랜지스터 M5의 소스 단자에 직류 전원 전위 VSS가 공급되는 구성인 상기 제1 실시 형태와 비교하여, 선택 기간에 있어서의 박막 트랜지스터 M5의 드레인-소스간의 전압이 저감된다. 이에 의해, 선택 기간에 있어서, 제1 노드 N1로부터의 박막 트랜지스터 M5를 통한 전하의 유출이 억제된다. 그 결과, 선택 기간에는 제1 노드 N1의 전위가 확실하게 높은 레벨로 유지되어, 회로 동작의 안정성이 효과적으로 높아진다.

<3. 제3 실시 형태>

<3.1 쌍 안정 회로의 구성>

도 22는, 본 발명의 제3 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다.

본 실시 형태에 있어서는, 쌍 안정 회로에는, 도 1에 도시한 제1 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M4가 설치되어 있다. 박막 트랜지스터 M4에 대해서는, 게이트 단자는 출력 단자(48)에 접속되고, 드레인 단자는 제2 노드 N2에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M4는, 출력 단자(48)의 전위가 하이 레벨일 때에 제2 노드 N2의 전위를 VSS 전위로 변화시키도록 기능한다. 이 박막 트랜지스터 M4에 의해, 제2의 제2 노드 턴오프용 스위칭 소자가 실현되어 있다.

<3.2 효과>

상술한 바와 같이, 박막 트랜지스터 M4의 게이트 단자는 출력 단자(48)에 접속되어 있다. 또한, 선택 기간에는, 상태 신호 Q의 전위(출력 단자(48)의 전위)는 하이 레벨로 된다. 이상으로부터, 선택 기간에는, 박막 트랜지스터 M4는 온 상태로 된다. 이에 의해, 선택 기간 동안, 제2 노드 N2의 전위는 로우 레벨로 인입된다. 따라서, 본 실시 형태에 따르면, 선택 기간에는 제2 노드 N2의 전위가 확실하게 로우 레벨로 유지되어, 회로 동작의 안정성이 효과적으로 높아진다.

<4. 제4 실시 형태>

<4.1 쌍 안정 회로의 구성>

도 23은, 본 발명의 제4 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다.

본 실시 형태에 있어서는, 쌍 안정 회로에는, 도 22에 도시한 제3 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M10이 설치되어 있다. 박막 트랜지스터 M10에 대해서는, 게이트 단자는 입력 단자(42)에 접속되고, 드레인 단자는 출력 단자(48)에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M10은, 리셋 신호 R이 하이 레벨일 때에 상태 신호 Q의 전위를 VSS 전위로 변화시키도록 기능한다. 이 박막 트랜지스터 M10에 의해, 제2의 제1 출력 노드 턴오프용 스위칭 소자가 실현되어 있다. 또한, 도 1에 도시한 제1 실시 형태에 있어서의 구성 요소 외에 박막 트랜지스터 M10이 설치된 구성이어도 된다.

<4.2 효과>

상기 제1∼제3 실시 형태에 있어서는, 리셋 기간에는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화해서 박막 트랜지스터 M7이 온 상태로 됨으로써, 제2 노드 N2의 전위가 로우 레벨로부터 하이 레벨로 변화하고 있었다. 그리고, 제2 노드 N2의 전위가 로우 레벨로부터 하이 레벨로 변화해서 박막 트랜지스터 M6이 온 상태로 됨으로써, 상태 신호 Q의 전위가 저하하고 있었다. 이에 반해, 본 실시 형태에 있어서는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화함으로써, 박막 트랜지스터 M10이 온 상태로 된다. 이 때문에, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화함으로써 직접적으로 상태 신호 Q의 전위가 저하한다. 또한, 본 실시 형태에 있어서는, 리셋 기간에는 상태 신호 Q의 전위가 저하하도록 2개의 박막 트랜지스터 M6, M10이 기능한다. 이 때문에, 게이트 버스 라인의 부하 용량이 큰 경우에도, 리셋 기간에 상태 신호 Q의 전위를 신속하게 로우 레벨까지 저하시키는 것이 가능하게 된다. 도 24는, 상태 신호 Q의 전위의 변화에 관한 시뮬레이션 결과를 도시하는 도면이다. 도 24에 도시하는 바와 같이, 박막 트랜지스터 M10을 갖는 구성에 있어서는, 박막 트랜지스터 M10을 갖지 않는 구성 에 비해, 리셋 기간 동안에 상태 신호 Q의 전위가 신속하게 저하하고 있다. 이상과 같이, 본 실시 형태에 따르면, 게이트 버스 라인의 부하 용량이 큰 경우에도, 상태 신호 Q의 전위가 리셋 기간에 신속하게 저하하여, 출력 단자(48)로부터의 이상 펄스의 출력이 억제된다.

<4.3 변형예>

도 25는, 상기 제4 실시 형태의 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 쌍 안정 회로에는, 도 23에 도시한 구성 요소 외에, 박막 트랜지스터 M11이 설치되어 있다. 박막 트랜지스터 M11에 대해서는, 게이트 단자는 입력 단자(42)에 접속되고, 드레인 단자는 제1 노드 N1에 접속되고, 소스 단자는 직류 전원 전위 VSS용의 입력 단자에 접속되어 있다. 박막 트랜지스터 M11은, 리셋 신호 R이 하이 레벨로 되어 있을 때에 제1 노드 N1의 전위를 VSS 전위로 변화시키도록 기능한다. 이 박막 트랜지스터 M11에 의해, 제2의 제1 노드 턴오프용 스위칭 소자가 실현되어 있다.

상기 제1∼제3 실시 형태에 있어서는, 리셋 기간에는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화해서 박막 트랜지스터 M7이 온 상태로 됨으로써, 제2 노드 N2의 전위가 로우 레벨로부터 하이 레벨로 변화하고 있었다. 그리고, 제2 노드 N2의 전위가 로우 레벨로부터 하이 레벨로 변화해서 박막 트랜지스터 M5가 온 상태로 됨으로써, 제1 노드 N1의 전위가 로우 레벨까지 저하되고 있었다. 이에 반해, 본 변형예에 따르면, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화함으로써, 박막 트랜지스터 M11이 온 상태로 된다. 이 때문에, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화함으로써 직접적으로 제1 노드 N1의 전위가 VSS 전위로 저하한다. 또한, 본 변형예에 있어서는, 리셋 기간에는 제1 노드 N1의 전위가 저하하도록 2개의 박막 트랜지스터 M5, M11이 기능한다. 이 때문에, 회로를 고속 동작시키는 경우에도, 리셋 기간에 제1 노드 N1의 전위를 확실하게 로우 레벨까지 저하시키는 것이 가능하게 된다. 이에 의해, 게이트 버스 라인의 부하 용량이 큰 경우의 회로 동작의 안정성이 향상된다.

<5. 제5 실시 형태>

<5.1 쌍 안정 회로의 구성>

도 26은, 본 발명의 제5 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 또한, 액정 표시 장치의 전체 구성 및 동작, 게이트 드라이버의 구성 및 동작에 대해서는, 상기 제1 실시 형태와 마찬가지이므로 설명을 생략한다.

상기 제1∼제4 실시 형태에 있어서는, 제1 노드 N1은, 세트 기간에 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화하는 것에 기초하여 프리차지된다. 여기서, 제1 클럭 CK에 관해서 하이 레벨의 전위가 VDD 전위이며 로우 레벨의 전위가 VSS 전위이면, 세트 기간 종료 직전에 있어서의 제1 노드 N1의 전위 Vn은, 이론적으로는 다음의 수학식 3으로 나타내지는 값으로 된다. 단，Vth는, 박막 트랜지스터 M1의 임계값 전압이다.

선택 기간이 되면, 제1 클럭 CK가 로우 레벨로부터 하이 레벨로 변화한다. 상술한 바와 같이 박막 트랜지스터 M2의 게이트-드레인간에는 기생 용량이 존재하므로, 입력 단자(43)의 전위의 상승에 따라 제1 노드 N1의 전위도 상승한다. 그리고, 선택 기간 종료 직전에 있어서의 제1 노드 N1의 전위 Vn은, 이론적으로는 다음의 수학식 4로 나타내지는 값으로 된다.

그런데, 미결정 실리콘(μc-Si)이나 산화물 반도체(예를 들면 IGZO) 등 이동도가 높은 것을 반도체층에 이용한 박막 트랜지스터가 채용되어 있는 경우, 상기 수학식 4로 나타내는 만큼 제1 노드 N1의 전위를 상승시키지 않아도, 게이트 버스 라인을 충분히 구동할 수 있다. 이 점에 관하여, 박막 트랜지스터 M2의 게이트-드레인간의 기생 용량에 기초하는 제1 노드 N1의 전위의 상승은 필연적으로 이루어지는 것이다. 그래서, 본 실시 형태에 있어서는, 도 26에 도시하는 바와 같이, 세트 신호 S에 기초하여 제1 노드 N1의 전위를 높이기 위한 박막 트랜지스터 M1이 멀티 게이트화된 구성으로 되어 있다. 이 구성에 따르면, 세트 기간에 제1 노드 N1이 프리차지되었을 때, 제1 노드 N1의 전위 Vn은, 이론적으로는 다음의 수학식 5로 나타내지는 값으로 된다. 단，n은 박막 트랜지스터 M1의 게이트 전극의 수이다.

<5.2 효과>

상기 수학식 3 및 상기 수학식 5로부터 파악되는 바와 같이, 본 실시 형태에 있어서는, 세트 기간에 있어서의 프리차지 직후의 제1 노드 N1의 전위가 상기 제1∼제4 실시 형태와 비교해서 낮아진다. 이 때문에, 본 실시 형태와 상기 제1∼제4 실시 형태를 비교하면, 선택 기간 종료 직전에 있어서의 제1 노드 N1의 전위는, 상기 제1∼제4 실시 형태보다도 본 실시 형태 쪽이 낮아진다. 이에 의해, 박막 트랜지스터 M2의 게이트 단자에 공급되는 전압이 저하하여, 박막 트랜지스터 M2에 관한 게이트 절연막 파괴가 억제된다. 특히, 산화물 반도체(예를 들면 IGZO)를 반도체층에 이용한 박막 트랜지스터에 대해서는, 비교적 내압이 낮으므로, 본 실시 형태에 있어서의 구성을 채용함으로써 박막 트랜지스터 M2의 게이트 절연막 파괴가 효과적으로 억제된다.

도 27은, 제1 노드 N1의 전위의 변화에 관한 시뮬레이션 결과를 도시하는 도면이다. 도 27에 도시하는 바와 같이, 박막 트랜지스터 M1이 멀티 게이트화된 구성에 있어서는, 박막 트랜지스터 M1이 멀티 게이트화되지 않은 구성에 비해, 세트 기간에 있어서의 제1 노드 N1의 전위의 상승이 작게 되어 있다. 그 결과, 박막 트랜지스터 M1이 멀티 게이트화된 구성에 있어서는, 박막 트랜지스터 M1이 멀티 게이트화되지 않은 구성에 비해, 선택 기간 종료 직전에 있어서의 제1 노드 N1의 전위가 낮아져 있다.

이상과 같이, 본 실시 형태에 따르면, 산화물 반도체(예를 들면 IGZO) 등 비교적 내압이 낮은 것을 반도체층에 이용한 박막 트랜지스터가 채용되어 있는 경우에도, 박막 트랜지스터의 게이트 절연막 파괴가 억제되어, 회로 동작의 안정성을 높일 수 있다.

<5.3 변형예>

도 28은, 상기 제5 실시 형태의 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 박막 트랜지스터 M1 외에, 박막 트랜지스터 M5가 멀티 게이트화되어 있다.

상기 제1∼제4 실시 형태에 있어서는, 드레인-소스간에 고전압이 인가되어 있을 때의 리크 전류(게이트-소스간의 전압이 0V일 때의 리크 전류)가 큰 박막 트랜지스터가 채용되어 있는 경우, 선택 기간 동안에 제1 노드 N1의 전위가 저하하는 것이 걱정된다. 이 이유는 이하와 같다. 도 1 및 도 6으로부터 파악되는 바와 같이, 선택 기간에는, 박막 트랜지스터 M1, M5에 관한 드레인-소스간의 전압이 커진다. 또한, 선택 기간에는, 세트 신호 S의 전위 및 제2 노드 N2의 전위는 로우 레벨로 되어 있다. 이 때문에, 선택 기간 동안, 박막 트랜지스터 M1, M5에 전류의 리크가 생기고, 제1 노드 N1의 전위가 저하한다. 이와 같이 선택 기간 동안에 제1 노드 N1의 전위가 저하하면, 상태 신호 Q의 전위가 제1 클럭 CK의 하이 레벨의 전위로까지 상승하지 않게 될 우려가 있다. 또한, 리셋 기간에는 출력 단자(48) 측으로부터 입력 단자(43) 측으로 박막 트랜지스터 M2를 거쳐서 전하가 흐르는 것에 의해 상태 신호 Q의 전위가 저하하므로, 박막 트랜지스터 M2의 게이트 단자에 접속되어 있는 제1 노드 N1의 전위가 낮으면, 상태 신호 Q의 전위가 로우 레벨까지 저하되는데 필요로 하는 시간이 길어진다. 그래서, 본 변형예에 있어서는, 도 28에 도시하는 바와 같이, 제1 노드 N1에 드레인 단자 또는 소스 단자가 접속되어 있는 박막 트랜지스터 M1, M5가 멀티 게이트화된 구성으로 되어 있다.

본 변형예에 따르면, 박막 트랜지스터 M1, M5의 오프 전류가 비교적 작아진다. 이 때문에, 예를 들면 미결정 실리콘(μc-Si)을 반도체층에 이용한 박막 트랜지스터 즉 리크 전류가 큰 박막 트랜지스터가 채용되어 있는 경우에도, 선택 기간에 상태 신호 Q의 전위를 충분히 높일 수 있음과 함께, 리셋 기간에 상태 신호 Q의 전위를 신속하게 저하시킬 수 있다.

또한, 상기와 마찬가지의 취지에 의해, 상기 제4 실시 형태의 변형예에 따른 구성(도 25 참조)에 있어서, 도 29에 도시하는 바와 같이 박막 트랜지스터 M11이 멀티 게이트화된 구성으로 해도 된다.

<6. 제6 실시 형태>

<6.1 쌍 안정 회로의 구성>

도 30은, 본 발명의 제6 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 실시 형태에 있어서는, 쌍 안정 회로에는, 도 22에 도시한 제3 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M9와 출력 단자(49)가 설치되어 있다. 박막 트랜지스터 M9에 의해 제2 출력 제어용 스위칭 소자가 실현되고, 출력 단자(49)에 의해, 제2 출력 노드가 실현되어 있다. 각 쌍 안정 회로의 출력 단자(49)로부터 출력되는 신호는, 해당 각 쌍 안정 회로와는 상이한 단의 쌍 안정 회로의 동작을 제어하기 위한 신호(이하 「타단 제어 신호」라고 함.) Z로서, 해당 상이한 단의 쌍 안정 회로에 공급된다. 또한, 본 실시 형태에 있어서는, 시프트 레지스터(412)는, 도 31에 도시하는 바와 같이 구성된다. 즉, 시프트 레지스터(412)의 각 단의 출력 단자(49)로부터 출력되는 타단 제어 신호 Z는, 리셋 신호 R로서 전단에 공급됨과 함께, 세트 신호 S로서 다음 단에 공급된다. 시프트 레지스터(412)의 각 단의 출력 단자(48)로부터 출력되는 상태 신호 Q에 대해서는, 해당 출력 단자(48)에 접속된 게이트 버스 라인을 구동하기 위한 신호로서만 이용된다. 또한, 도 1에 도시한 제1 실시 형태에 있어서의 구성 요소 외에 박막 트랜지스터 M9와 출력 단자(49)가 설치된 구성이어도 된다.

<6.2 효과>

본 실시 형태에 따르면, 시프트 레지스터(412)의 각 단에 대해서, 해당 각 단에 대응하는 게이트 버스 라인을 구동하기 위한 신호와 해당 각 단의 전단 및 다음 단의 동작을 제어하기 위한 신호가 상이한 신호로 된다. 이 때문에, 각 쌍 안정 회로에 있어서 세트 신호 S 및 리셋 신호 R의 파형 둔화를 작게 할 수 있다. 이에 의해, 게이트 버스 라인의 부하 용량이 큰 경우에도, 각 쌍 안정 회로에 있어서 세트 신호 S에 기초하는 동작 및 리셋 신호 R에 기초하는 동작이 신속하게 행해져, 회로 동작의 안정성을 높일 수 있다.

<6.3 변형예>

<6.3.1 제1 변형예>

도 32는, 상기 제6 실시 형태의 제1 변형예에 있어서의 게이트 드라이버(400) 내의 시프트 레지스터(413)의 구성을 도시하는 블록도이다. 본 변형예에 있어서는, 상기 제6 실시 형태와는 달리, 쌍 안정 회로로부터 출력되는 타단 제어 신호 Z는 세트 신호 S로서 다음 단에는 공급되지 않는다. 즉, 본 변형예에 있어서는, 쌍 안정 회로로부터 출력되는 타단 제어 신호 Z는 리셋 신호 R로서만 이용된다. 이 때문에, 쌍 안정 회로로부터 출력되는 상태 신호 Q에 대해서는, 게이트 버스 라인을 구동하기 위한 신호로서 이용되는 것 이외에, 다음 단의 동작을 제어하기 위한 세트 신호 S로서 이용된다.

도 6으로부터 파악되는 바와 같이, 세트 기간에 관해서는, 세트 기간의 종료 시점까지 제1 노드 N1의 전위가 충분한 레벨까지 상승되면 된다. 또한, 리셋 기간에 관해서는, 리셋 기간의 개시 후에 신속하게 상태 신호 Q의 전위가 로우 레벨까지 저하되어야 한다. 이들을 고려하면, 회로 동작상, 세트 신호 S에 파형 둔화가 생기는 것보다도 리셋 신호 R에 파형 둔화가 생기는 편이 바람직하지 않다고 생각된다. 그래서, 본 변형예와 같이 타단 제어 신호 Z가 리셋 신호 R로서만 이용되는 구성으로 함으로써, 출력 단자(49)에 걸리는 부하가 상기 제6 실시 형태와 비교해서 저감되고, 시프트 레지스터(413)의 각 단에 있어서의 리셋 신호 R의 상승 시간이 단축된다. 이에 의해, 선택 기간 종료 후에 상태 신호 Q의 전위는 신속하게 로우 레벨까지 저하되어, 회로 동작의 신뢰성을 높일 수 있다.

<6.3.2 제2 변형예>

도 33은, 상기 제6 실시 형태의 제2 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 박막 트랜지스터 M7의 드레인 단자가 제2 클럭 CKB를 수취하기 위한 입력 단자(44)에 접속되어 있다. 이 구성이 채용되는 경우, 도 11에 도시하는 바와 같이 1수평 주사 기간마다 교대로 하이 레벨로 되는 제1 클럭 CK와 제2 클럭 CKB가 쌍 안정 회로에 공급되도록, 시프트 레지스터(414)는 도 34에 도시하는 바와 같이 구성된다.

본 변형예에 있어서는, 박막 트랜지스터 M7의 드레인 단자에는 제2 클럭 CKB가 공급되므로, 전원 전압이 제2 노드 N2의 전하 공급원으로 된다. 또한, 입력 단자(42)에 걸리는 부하가 저감된다. 이 때문에, 상기 제6 실시 형태와 비교하여, 입력 단자(42)로부터 제2 노드 N2에의 전하의 흐름이 억지되어, 입력 단자(42)의 전위가 신속하게 상승한다.

상기 제1 실시 형태의 제3 변형예(도 14 참조)에 있어서는, 리셋 신호 R의 상승 타이밍 제2 클럭 CKB의 상승 타이밍은 거의 동일해지지만, 제2 클럭 CKB보다도 리셋 신호 R 쪽이 완전하게 상승할 때까지 많은 시간을 필요로 한다. 이것은, 그들 신호의 하강에 대해서도 마찬가지이다. 이 이유는, 쌍 안정 회로로부터 출력되는 상태 신호 Q가 전단의 리셋 신호 R로서 이용될 뿐만 아니라 게이트 버스 라인을 구동하는 주사 신호 및 다음 단의 세트 신호 S로서도 이용되고 있어, 게이트 버스 라인에 걸리는 부하가 크기 때문이다. 따라서, 제2 클럭 CKB보다도 리셋 신호 R 쪽이 파형 둔화가 생기기 쉽다. 이 때문에, 도 11의 시점 t3 이후의 기간에, 박막 트랜지스터 M7의 드레인 단자의 전위가 VSS 전위로까지 저하한 후, 박막 트랜지스터 M7의 게이트 단자의 전위가 VSS 전위보다도 커져 있는 경우가 있다. 그 결과, 시점 t3 이후의 기간에 제2 노드 N2의 전위가 저하하는 것이 걱정된다. 이에 반해, 본 변형예에 따르면, 리셋 신호 R로서 이용되는 신호와 주사 신호 및 세트 신호 S로서 이용되는 신호가 상이한 신호로 된다. 상세하게는, 시프트 레지스터(414)의 각 단의 출력 단자(49)로부터 출력되는 타단 제어 신호 Z가 해당 각 단의 전단의 리셋 신호 R로서 이용되고, 시프트 레지스터(414)의 각 단의 출력 단자(48)로부터 출력되는 상태 신호 Q가 해당 각 단에 대응하는 게이트 버스 라인을 구동하기 위한 주사 신호 및 해당 각 단의 다음 단의 세트 신호 S로서 이용된다. 이에 의해, 비교적 부하가 작은 출력 단자(49)로부터 출력되는 신호(타단 제어 신호 Z)가 리셋 신호 R이 되므로, 리셋 신호 R의 파형 둔화는 억제된다. 따라서, 리셋 기간 종료 후의 기간에 있어서의 제2 노드 N2의 전위의 저하가 억제된다.

<6.3.3 제3 변형예>

도 35는, 상기 제6 실시 형태의 제3 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 박막 트랜지스터 M2의 드레인 단자가 하이 레벨의 직류 전원 전위 VDD용의 입력 단자에 접속되어 있다. 본 변형예에 따르면, 세트 기간 및 선택 기간에 쌍 안정 회로는 이하와 같이 동작한다(도 36 참조).

세트 기간이 되면(시점 t0이 되면), 세트 신호 S가 로우 레벨로부터 하이 레벨로 변화한다. 이에 의해, 박막 트랜지스터 M1은 온 상태로 되고, 캐패시터 CAP1이 충전(여기서는 프리차지)된다. 이 때문에, 제1 노드 N1의 전위는 로우 레벨로부터 하이 레벨로 변화하고, 박막 트랜지스터 M2, M9는 온 상태로 된다. 박막 트랜지스터 M2의 드레인 단자에는 VDD전위가 공급되고 있으므로, 박막 트랜지스터 M2가 온 상태로 됨으로써, 상태 신호 Q의 전위가 상승한다. 타단 제어 신호 Z의 전위에 대해서는, 세트 기간에는 제1 클럭 CK가 로우 레벨로 되어 있으므로, 로우 레벨로 유지된다. 또한, 세트 신호 S가 하이 레벨로 됨으로써 박막 트랜지스터 M3은 온 상태로 되고, 제2 노드 N2의 전위는 로우 레벨로 된다.

선택 기간이 되면(시점 t1이 되면), 세트 신호 S가 하이 레벨로부터 로우 레벨로 변화한다. 이에 의해, 상기 제1 실시 형태와 마찬가지로, 제1 노드 N1은 플로팅 상태로 된다. 여기서, 시점 t1에는 제1 클럭 CK가 로우 레벨로부터 하이 레벨로 변화한다. 박막 트랜지스터 M9의 게이트-드레인간에는 기생 용량이 존재하므로, 입력 단자(43)의 전위의 상승에 따라 제1 노드 N1의 전위도 상승한다. 그 결과, 박막 트랜지스터 M2, M9가 완전하게 온 상태로 된다. 박막 트랜지스터 M2가 완전한 온 상태로 됨으로써, 상태 신호 Q의 전위가 VDD 전위로까지 상승한다. 또한, 박막 트랜지스터 M2가 완전한 온 상태로 됨으로써, 타단 제어 신호 Z의 전위가 제1 클럭 CK의 하이 레벨의 전위로까지 상승한다. 또한, 제2 노드 N2의 전위에 대해서는, 상기 제1 실시 형태와 마찬가지로, 로우 레벨로 유지된다.

본 변형예에 따르면, 상태 신호 Q의 전위의 상승이 세트 기간에 개시된다. 이 때문에, 선택 기간에 있어서 게이트 버스 라인은 신속하게 선택 상태로 되고, 화소 용량에의 충전 시간이 충분히 확보된다. 또한, 박막 트랜지스터 M2의 드레인 단자에는 클럭 신호가 아니라 VDD 전위가 공급되는 구성으로 되어 있으므로, 클럭 신호용의 배선에 걸리는 부하가 저감된다. 이 때문에, 클럭 신호에 관한 파형 둔화의 발생이 억제됨과 함께, 소비 전력이 저감된다.

그런데, 본 변형예에 있어서는, 주사 신호용의 전압원과 회로 구동용의 전압원이 다른 계통으로 된다. 여기서, 클럭 신호의 하이 레벨측의 전위 VCK와 주사 신호의 하이 레벨측의 전위(주사 신호를 전달하는 게이트 버스 라인에 게이트 단자가 접속된 박막 트랜지스터를 온 상태로 하는 전위) VGH의 관계는, 다음의 수학식 6 및 다음의 수학식 7을 만족시키는 것이 바람직하다.

상기 수학식 6을 만족시키는 것이 바람직한 이유는 다음과 같다. 선택 기간에는, 표시부(600) 내의 각 화소 형성부의 박막 트랜지스터(60)(도 2 참조)가 온 상태로 되도록, 주사 신호의 전위는 충분히 상승해야 한다. 이 때문에, 제1 노드 N1의 전위는, 선택 기간에 상기 VGH 이상의 크기로 되어야만 한다. 여기서, 선택 기간에는, 이상적으로는 제1 노드 N1의 전위는 VCK의 2배의 크기로 된다. 이 때문에, VCK를 VGH의 2분의 1보다도 작게 하면, 제1 노드 N1의 전위는 선택 기간에 VGH이상으로는 되지 않는다. 그 결과, 각 게이트 버스 라인을 구동하기 위한 주사 신호의 전위가, 선택 기간에 충분히 높아지지 않는다.

보다 상세하게는, 기준 전위를 0V, 선택 기간에 있어서의 제1 노드 N1의 상승 전압을 A×VCK, 박막 트랜지스터 M1의 임계값 전압을 V1th, 박막 트랜지스터 M2의 임계값 전압을 V2th라 하면, 다음의 수학식 8이 성립하는 것이 바람직하다.

상기 수학식 8에 대해서는, 다음의 수학식 9와 같이 변형할 수 있다.

상기 수학식 9에 있어서, 임계값 전압 V1th, V2th를 0으로 하고, A를 1로 하면, 상기 수학식 6이 도출된다.

또한, 상기 수학식 7을 만족시키는 것이 바람직한 이유는 다음과 같다. 일반적으로, 전기 신호에 의한 소비 전력 W는, 전압(진폭) V의 제곱과 용량 C와 주파수 f의 곱에 비례한다. 여기서, 클럭 신호에 대해서는 주파수 f가 비교적 크고, 또한, 소비 전력 W가 전압 V의 제곱에 비례하고 있기 때문에, 클럭 신호의 전압 V 즉 클럭 신호의 하이 레벨측의 전위 VCK를 낮게 함으로써 소비 전력 W는 크게 저감된다. 따라서, 상기 수학식 7이 성립하는 것이 바람직하다. 또한, 본 변형예에 따르면, 비교적 기생 용량이 큰 박막 트랜지스터 M2에 클럭 신호가 공급되지 않게 되므로, 상기 수학식 7이 성립하지 않는 경우에도, 클럭 신호에 의한 소비 전력 W의 크기에 영향을 미치는 용량 C의 크기가 작아져, 소비 전력 저감의 효과가 얻어진다.

<7. 제7 실시 형태>

<7.1 쌍 안정 회로의 구성>

도 37은, 본 발명의 제7 실시 형태에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 실시 형태에 있어서는, 쌍 안정 회로에는, 도 1에 도시한 제1 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M8이 설치되어 있다. 이 박막 트랜지스터 M8에 의해, 제2의 제2 노드 턴온용 스위칭 소자가 실현되어 있다. 박막 트랜지스터 M8에 대해서는, 게이트 단자 및 드레인 단자는 각 쌍 안정 회로를 초기화하기 위한 클리어 신호 CLR을 수취하기 위한 입력 단자(45)에 접속되고, 소스 단자는 제2 노드 N2에 접속되어 있다. 또한, 입력 단자(45)에 의해, 제3 입력 노드가 실현되어 있다. 박막 트랜지스터 M8은, 클리어 신호 CLR이 하이 레벨일 때에 제2 노드 N2의 전위를 하이 레벨로 변화시키도록 기능한다. 이 구성이 채용되는 경우, 각 쌍 안정 회로에 클리어 신호 CLR이 공급되도록, 시프트 레지스터(415)는 도 38에 도시하는 바와 같이 구성된다. 또한, 클리어 신호 CLR은, 도 39에 도시하는 바와 같이, 장치의 전원 투입 후의 기간 중 게이트 스타트 펄스 신호 GSP의 최초의 펄스가 발생하기 전의 일부의 기간에 대해서만 하이 레벨로 되고, 그 이외의 기간에는 로우 레벨로 된다. 또한, 도 39에서는 클리어 신호 CLR의 변화 타이밍과 제1 클럭 CK의 변화 타이밍이 동기하고 있지만, 양자는 동기하지 않고 있어도 된다.

상기 제1∼제6 실시 형태에 있어서는, 제2 노드 N2의 충전은 리셋 신호 R에 의해서만 행해지고 있었다. 이 때문에, 장치의 전원 투입 후, 각 쌍 안정 회로에 있어서, 최초로 리셋 신호 R이 하이 레벨이 될 때까지의 기간, 제2 노드 N2의 전위는 일정하지 않다. 예를 들면, 장치의 전원 투입 후에 있어서의 제2 노드 N2의 전위가 VSS 전위이면, 최초의 화상의 표시가 행해지는 기간에 박막 트랜지스터 M5, M6은 오프 상태로 된다. 이 때문에, 박막 트랜지스터 M2의 게이트-드레인간의 기생 용량의 존재에 기인해서 제1 노드 N1에 노이즈가 발생했을 때에, 본래 로우 레벨로 유지되어야 할 상태 신호 Q의 전위가 로우 레벨로 유지되지 않게 된다.

이에 반해, 본 실시 형태에 있어서는, 장치의 전원 투입 후, 시프트 레지스터(415)의 동작이 개시될 때까지의 기간에, 클리어 신호 CLR이 하이 레벨로 된다. 박막 트랜지스터 M8은 도 37에 도시하는 바와 같이 다이오드 접속으로 되어 있으므로, 클리어 신호 CLR이 하이 레벨로 됨으로써 박막 트랜지스터 M8은 온 상태로 되고, 제2 노드 N2의 전위는 부정 상태로부터 하이 레벨로 변화한다. 이 때문에, 시프트 레지스터(415)의 동작이 개시될 때까지, 박막 트랜지스터 M5, M6은 온 상태로 된다. 이에 의해, 시프트 레지스터(415)의 동작 개시 시점에는 모든 쌍 안정 회로에 있어서 제1 노드 N1의 전위 및 상태 신호 Q의 전위가 로우 레벨로 되어, 회로 동작의 안정성이 향상된다.

또한, 수직 귀선 기간(게이트 엔드 펄스 신호 GEP의 펄스의 발생 시점으로부터 게이트 스타트 펄스 신호 GSP의 펄스의 발생 시점까지의 기간)에도 클리어 신호 CLR이 하이 레벨로 되는 기간을 설정하는 것이 바람직하다. 이에 의해, 1수직 주사 기간마다 모든 쌍 안정 회로에 있어서 제1 노드 N1의 전위 및 상태 신호 Q의 전위가 로우 레벨로 되므로, 회로 동작의 안정성이 보다 높아진다. 또한, 도 40에 도시하는 바와 같이, 게이트 엔드 펄스 신호 GEP를 클리어 신호 CLR로서 이용해도 된다. 이에 의해, 신호수를 삭감하면서, 회로 동작의 안정성이 보다 높아진다. 또한，게이트 엔드 펄스 신호 GEP를 클리어 신호 CLR로서 이용한 경우에는, 도 41에 도시하는 바와 같이, 게이트 엔드 펄스 신호 GEP의 발진에 따라서 시프트 레지스터의 구동이 개시되도록 하는 것이 바람직하다.

<7.2 변형예>

<7.2.1 제1 변형예>

도 42는, 상기 제7 실시 형태의 제1 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 도 37에 도시한 제7 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M12가 설치되어 있다. 이 박막 트랜지스터 M12에 의해, 제2 노드 레벨 저하용 스위칭 소자가 실현되어 있다. 박막 트랜지스터 M12에 대해서는, 게이트 단자는 로우 레벨의 직류 전원 전위 VSS용의 입력 단자에 접속되고, 드레인 단자는 제2 노드 N2에 접속되고, 소스 단자는 제2 노드 N2의 전위를 VSS 전위보다도 낮은 전위로까지 저하시키기 위한 리프레시 신호 RFR을 수취하기 위한 입력 단자(46)에 접속되어 있다. 또한, 입력 단자(46)에 의해, 제4 입력 노드가 실현되어 있다.

리프레시 신호 RFR에 대해서는, 도 43에 도시하는 바와 같이, 일부의 기간을 제외하고 VSS 전위로 유지된다. 상세하게는, 클리어 신호 CLR이 하이 레벨로 되는 기간 이전의 일부의 기간만 VSS 전위보다도 낮은 전위로 된다. 또한, 도 43에서는 리프레시 신호 RFR의 변화 타이밍과 제1 클럭 CK의 변화 타이밍이 동기하고 있지만, 양자는 동기하지 않고 있어도 된다.

상기 제1∼제7 실시 형태에 있어서는, 대부분의 기간, 제2 노드 N2의 전위는 하이 레벨로 유지되어 있다. 이 때문에, 대부분의 기간, 박막 트랜지스터 M5, M6은 온 상태로 되어 있다. 따라서, 박막 트랜지스터 M5, M6에 관하여, 임계값 시프트에 기인하는 특성의 열화가 걱정된다. 이에 반해, 본 변형예에 따르면, 리프레시 신호 RFR의 전위가 VSS 전위보다도 낮은 전위로 된 시점으로부터 클리어 신호 CLR이 로우 레벨로부터 하이 레벨로 변화하는 시점까지의 기간(도 43의 리프레시 기간), 제2 노드 N2의 전위는 VSS 전위보다도 낮은 전위로 유지된다. 이 때문에, 해당 기간 동안, 박막 트랜지스터 M5, M6의 게이트-소스간에는 마이너스의 전압이 인가된다. 이에 의해, 시프트 레지스터의 동작 중, 박막 트랜지스터 M5, M6에 관한 상술한 임계값 시프트의 억지 혹은 억제가 가능하게 된다. 또한, 리프레시 기간에 대해서는, 수직 귀선 기간(게이트 엔드 펄스 신호 GEP의 펄스의 발생 시점으로부터 게이트 스타트 펄스 신호 GSP의 펄스의 발생 시점까지의 기간)에 설치되는 것이 바람직하다.

그런데, 리프레시 기간에는 박막 트랜지스터 M5, M6이 오프 상태로 되기 때문에, 제1 클럭 CK의 전위의 변동에 기인해서 제1 노드 N1의 전위가 상승하는 것이 걱정된다. 그래서, 리프레시 기간에는, 제1 게이트 클럭 신호 GCK1 및 제2 게이트 클럭 신호 GCK2를 로우 레벨로 유지하는 것이 바람직하다. 이에 의해, 리프레시 기간에는, 각 쌍 안정 회로에 공급되는 제1 클럭 CK가 로우 레벨로 되고, 박막 트랜지스터 M5, M6이 오프 상태로 되어 있어도 제1 노드 N1의 전위는 로우 레벨로 유지된다. 그 결과, 회로 동작의 안정성이 보다 높아진다.

<7.2.2 제2 변형예>

도 44는, 상기 제7 실시 형태의 제2 변형예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 변형예에 있어서는, 상기 제1 변형예와 마찬가지로, 도 37에 도시한 제7 실시 형태에 있어서의 구성 요소 외에, 박막 트랜지스터 M12가 설치되어 있다. 그런데, 상기 제1 변형예에 있어서는, 박막 트랜지스터 M8의 게이트 단자 및 드레인 단자에는 클리어 신호 CLR이 공급되고, 박막 트랜지스터 M12의 소스 단자에는 리프레시 신호 RFR이 공급되도록, 쌍 안정 회로는 구성되어 있었다. 이에 반해, 본 변형예에 있어서는, 박막 트랜지스터 M8의 게이트 단자, 드레인 단자, 및 박막 트랜지스터 M12의 소스 단자에 클리어 신호 CLR이 공급되도록, 쌍 안정 회로는 구성되어 있다.

본 변형예에 있어서는, 클리어 신호 CLR에 대해서는, 도 45에 도시하는 바와 같이, 일부의 기간에는 VSS 전위보다도 낮은 전위로 되고, 다른 일부의 기간에는 VSS 전위보다도 높은 전위로 되고, 그 이외의 기간(대부분의 기간)에는 VSS 전위로 유지된다. 상세하게는, 클리어 신호 CLR의 전위가 VSS 전위보다도 높은 전위로 되는 기간 이전의 일부의 기간에, 해당 클리어 신호 CLR의 전위는 VSS 전위보다도 낮은 전위로 된다. 클리어 신호 CLR의 전위가 VSS 전위 이외의 전위로 되는 기간은, 수직 귀선 기간(게이트 엔드 펄스 신호 GEP의 펄스의 발생 시점으로부터 게이트 스타트 펄스 신호 GSP의 펄스의 발생 시점까지의 기간)에 설치되는 것이 바람직하다. 또한, 도 45에서는 클리어 신호 CLR의 변화 타이밍과 제1 클럭 CK의 변화 타이밍이 동기하고 있지만, 양자는 동기하지 않고 있어도 된다.

본 변형예에 따르면, 클리어 신호 CLR의 전위가 VSS 전위보다도 낮아지면, 박막 트랜지스터 M12가 온 상태로 되고, 제2 노드 N2의 전위는 VSS 전위보다도 낮은 전위로까지 저하한다. 또한, 클리어 신호 CLR의 전위가 VSS 전위보다도 높아지면, 박막 트랜지스터 M8이 온 상태로 되고, 제2 노드 N2의 전위는 하이 레벨로 된다. 이와 같이, 본 변형예에 따르면, 상기 제1 변형예에 있어서의 리프레시 신호 RFR을 이용하지 않고, 상기 제1 변형예와 마찬가지의 효과를 얻을 수 있다.

<8. 참고예>

상기 각 실시 형태에서는, 캐패시터 CAP2에 대해서는, 일단은 제2 노드 N2에 접속되고, 타단은 입력 단자(41)에 접속되어 있었다. 그러나, 캐패시터 CAP2의 타단의 접속처는, 입력 단자(41) 이외이어도 된다. 이에 대해서, 참고예로서 이하에 설명한다.

<8.1 제1 참고예>

도 46은, 제1 참고예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 참고예에 있어서는, 캐패시터 CAP2의 타단은, 출력 단자(48)에 접속되어 있다. 이하, 도 46 및 도 47을 참조하면서, 본 참고예에 있어서의 쌍 안정 회로의 동작에 대해서 설명한다.

통상 동작 기간(시점 t0 이전의 기간 및 시점 t3 이후의 기간)에는, 제2 노드 N2의 전위는 하이 레벨로 유지되어 있다. 이 때문에, 박막 트랜지스터 M5, M6은 온 상태로 되어 있다. 박막 트랜지스터 M2의 게이트-드레인간에는 기생 용량이 존재하므로 제1 클럭 CK의 파형의 변동(도 47 참조)에 기인해서 제1 노드 N1에 노이즈가 발생하지만, 박막 트랜지스터 M5가 온 상태로 되어 있기 때문에, 제1 노드 N1의 전위는 로우 레벨로 인입된다. 또한, 제1 노드 N1에 생긴 노이즈에 기인해서 상태 신호 Q(출력 단자(48))에도 노이즈가 발생하지만, 박막 트랜지스터 M6이 온 상태로 되어 있기 때문에, 상태 신호 Q의 전위는 로우 레벨로 인입된다. 그런데, 노이즈에 의해 상태 신호 Q의 전위가 상승했을 때, 본 참고예에 있어서는, 캐패시터 CAP2를 거쳐서 제2 노드 N2의 전위도 상승한다. 그 결과, 박막 트랜지스터 M5, M6의 게이트-소스간의 전압이 보다 커져, 제1 노드 N1이나 상태 신호 Q에 발생하는 노이즈의 영향이 저감된다. 이상으로부터, 이 기간 동안, 제1 노드 N1의 전위 및 상태 신호 Q의 전위는 확실하게 로우 레벨로 유지된다.

세트 기간이 되면(시점 t0이 되면), 상기 제1 실시 형태와 마찬가지로 해서, 캐패시터 CAP1이 충전(여기서는 프리차지)되고, 제1 노드 N1의 전위가 로우 레벨로부터 하이 레벨로 변화한다. 또한, 박막 트랜지스터 M3이 온 상태로 되므로, 제2 노드 N2의 전위는 로우 레벨로 된다. 이에 의해, 박막 트랜지스터 M5, M6은 오프 상태로 된다.

선택 기간이 되면(시점 t1이 되면), 상기 제1 실시 형태와 마찬가지로 해서, 제1 노드 N1의 전위가 상승함으로써 박막 트랜지스터 M2가 완전하게 온 상태로 되고, 이 쌍 안정 회로의 출력 단자(48)에 접속되어 있는 게이트 버스 라인이 선택 상태로 되기에 충분한 레벨까지 상태 신호 Q의 전위가 상승된다. 그런데, 박막 트랜지스터 M5, M6에 대해서는 게이트-드레인간에 기생 용량이 존재한다. 이 때문에, 제1 노드 N1의 전위 및 상태 신호 Q의 전위의 상승에 수반하여, 제2 노드 N2의 전위는 약간 상승한다. 또한, 제2 노드 N2의 전위의 상승에 수반하는 동작 불량의 발생을 억제하기 위해서는, 상기 제3 실시 형태에서 나타낸 박막 트랜지스터(출력 단자(48)에 게이트 단자가 접속되고, 제2 노드 N2에 드레인 단자가 접속되고, 직류 전원 전위 VSS용의 입력 단자에 소스 단자가 접속된 박막 트랜지스터) M4를 구비한 구성으로 하면 된다.

리셋 기간이 되면(시점 t2가 되면), 상기 제1 실시 형태와 마찬가지로 해서, 상태 신호 Q의 전위 및 제1 노드 N1의 전위는 저하한다. 또한, 이 기간에는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화한다. 이 때문에, 박막 트랜지스터 M7은 온 상태로 되고, 제2 노드 N2의 전위는 하이 레벨로 된다. 이때, 제2 노드 N2와 출력 단자(48)의 전위차에 기초하여 캐패시터 CAP2가 충전된다. 그런데, 통상 동작 기간에는, 제1 클럭 CK의 파형의 변동에 기인해서 상태 신호 Q에 노이즈가 발생할 수 있다. 상태 신호 Q의 노이즈는 세트 신호 S나 리셋 신호 R의 노이즈로서 나타나므로, 박막 트랜지스터 M3, M7에서 전류의 리크가 발생하여 제2 노드 N2의 전위가 저하할 수 있다. 그러나, 본 참고예에 있어서는, 상술한 바와 같이 리셋 기간에 캐패시터 CAP2가 충전되므로, 통상 동작 기간에 있어서의 제2 노드 N2의 전위의 저하가 억제된다.

이상과 같이, 본 참고예에 따르면, 노이즈에 의해 제1 노드 N1의 전위나 상태 신호 Q의 전위가 상승해도, 박막 트랜지스터 M5, M6의 게이트-소스간의 전압이 커짐으로써, 그 노이즈의 영향이 저감된다. 또한, 통상 동작 기간에 있어서의 박막 트랜지스터 M3, M7에서의 전류의 리크에 기인하는 제2 노드 N2의 전위의 저하가 억제된다. 이에 의해, 표시 품위의 향상이 기대된다.

본 참고예에 있어서는, 도 48에 도시하는 바와 같이, 캐패시터 CAP2와 박막 트랜지스터 M6이 서로 인접해서 배치되는 구성으로 하고, 캐패시터 CAP2의 일단측(제2 노드 N2측)의 전극은 게이트 메탈(702)로 형성되고, 캐패시터 CAP2의 타단측(출력 단자(48)측)의 전극은 소스 메탈(701)로 형성되는 것이 바람직하다. 이때, 박막 트랜지스터 M6에 대해서는, 드레인 전극은 소스 메탈(701)로 형성되고, 게이트 전극은 게이트 메탈(702)로 형성된다. 이러한 구성으로 함으로써, 캐패시터 CAP2를 구비하는 것에 의한 배선 면적·실장 면적의 증대가 억제되어, 패널의 협 프레임화나 회로 동작의 신뢰성 향상이 가능하게 된다. 또한, 캐패시터 CAP2와 박막 트랜지스터 M4가 서로 인접해서 배치되고, 캐패시터 CAP2의 일단측의 전극이 소스 메탈(701)로 형성되고, 캐패시터 CAP2의 타단측의 전극이 게이트 메탈(702)로 형성된 구성이어도 된다.

<8.2 제2 참고예>

도 49는, 제2 참고예에 있어서의 쌍 안정 회로의 구성을 도시하는 회로도이다. 본 참고예에 있어서는, 캐패시터 CAP2의 타단은, 제1 노드 N1에 접속되어 있다. 이하, 도 49 및 도 50을 참조하면서, 본 참고예에 있어서의 쌍 안정 회로의 동작에 대해서 설명한다.

통상 동작 기간(시점 t0 이전의 기간 및 시점 t3 이후의 기간)에는, 제2 노드 N2의 전위는 하이 레벨로 유지되어 있다. 이 때문에, 박막 트랜지스터 M5, M6은 온 상태로 되어 있다. 박막 트랜지스터 M2의 게이트-드레인간에는 기생 용량이 존재하므로 제1 클럭 CK의 파형의 변동(도 50 참조)에 기인해서 제1 노드 N1에 노이즈가 발생하지만, 박막 트랜지스터 M5가 온 상태로 되어 있기 때문에, 제1 노드 N1의 전위는 로우 레벨로 인입된다. 또한, 제1 노드 N1에 생긴 노이즈에 기인해서 상태 신호 Q(출력 단자(48))에도 노이즈가 발생하지만, 박막 트랜지스터 M6이 온 상태로 되어 있기 때문에, 상태 신호 Q의 전위는 로우 레벨로 인입된다. 그런데, 노이즈에 의해 제1 노드 N1의 전위가 상승했을 때, 본 참고예에 있어서는, 캐패시터 CAP2를 거쳐서 제2 노드 N2의 전위도 상승한다. 그 결과, 박막 트랜지스터 M5, M6의 게이트-소스간의 전압이 보다 커져, 제1 노드 N1이나 상태 신호 Q에 발생하는 노이즈의 영향이 저감된다. 이상과 같이, 이 기간 동안, 제1 노드 N1의 전위 및 상태 신호 Q의 전위는 확실하게 로우 레벨로 유지된다.

세트 기간 및 선택 기간에는, 상기 제1 참고예와 마찬가지의 동작이 행해진다. 리셋 기간이 되면(시점 t2가 되면), 상기 제1 실시 형태와 마찬가지로 해서, 상태 신호 Q의 전위 및 제1 노드 N1의 전위는 저하한다. 또한, 이 기간에는, 리셋 신호 R이 로우 레벨로부터 하이 레벨로 변화한다. 이 때문에, 박막 트랜지스터 M7은 온 상태로 되고, 제2 노드 N2의 전위는 하이 레벨로 된다. 이때, 제2 노드 N2와 제1 노드 N1의 전위차에 기초하여 캐패시터 CAP2가 충전된다. 그런데, 통상 동작 기간에는, 제1 클럭 CK의 파형의 변동에 기인해서 상태 신호 Q에 노이즈가 발생할 수 있다. 상태 신호 Q의 노이즈는 세트 신호 S나 리셋 신호 R의 노이즈로서 나타나므로, 박막 트랜지스터 M3, M7에서 전류의 리크가 발생하여 제2 노드 N2의 전위가 저하할 수 있다. 그러나, 본 참고예에 있어서는, 상술한 바와 같이 리셋 기간에 캐패시터 CAP2가 충전되므로, 통상 동작 기간에 있어서의 제2 노드 N2의 전위의 저하가 억제된다. 또한, 본 변형예에 있어서는, 캐패시터 CAP2의 타단이 제1 노드 N1에 접속되어 있으므로, 리셋 기간 개시 후 제2 노드 N2의 전위가 하이 레벨이 될 때까지의 기간에는, 캐패시터 CAP2를 거쳐서 제1 노드 N1의 전위는 상승한다. 이 때문에, 상기 각 실시 형태와 비교하여, 리셋 기간 개시 후 제1 노드 N1의 전위가 로우 레벨로 될 때까지의 기간이 길어진다. 이에 의해, 박막 트랜지스터 M2가 온 상태로 유지되는 기간이 길어지므로, 상기 각 실시 형태와 비교하여, 리셋 기간에 상태 신호 Q의 전위가 신속하게 저하한다.

이상과 같이, 본 참고예에 따르면, 노이즈에 의해 제1 노드 N1의 전위나 상태 신호 Q의 전위가 상승해도, 박막 트랜지스터 M5, M6의 게이트-소스간의 전압이 커짐으로써, 그 노이즈의 영향이 저감된다. 또한, 통상 동작 기간에 있어서의 박막 트랜지스터 M3, M7에서의 전류의 리크에 기인하는 제2 노드 N2의 전위의 저하가 억제된다. 이에 의해, 표시 품위의 향상이 기대된다. 또한, 리셋 기간 개시 후 제1 노드 N1의 전위가 로우 레벨로 될 때까지의 기간이 길어지므로, 리셋 기간에 상태 신호 Q의 전위는 신속하게 저하한다. 이 때문에, 대형 패널이나 고정밀화한 패널의 고속 구동이 가능하게 된다. 또한, 제1 노드 N1의 용량이 커지므로, 선택 기간에 있어서의 제1 노드 N1의 부트스트랩에 의한 전위의 상승이 억제되어, 제1 노드 N1에 접속된 박막 트랜지스터의 게이트 절연막 파괴가 억제된다.

또한, 본 참고예에 있어서는, 캐패시터 CAP2와 박막 트랜지스터 M5가 서로 인접해서 배치되는 구성으로 하고, 캐패시터 CAP2의 일단측(제2 노드 N2측)의 전극은 게이트 메탈(702)로 형성되고, 캐패시터 CAP2의 타단측(제1 노드 N1측)의 전극은 소스 메탈(701)로 형성되는 것이 바람직하다. 이때, 박막 트랜지스터 M5에 대해서는, 드레인 전극은 소스 메탈(701)로 형성되고, 게이트 전극은 게이트 메탈(702)로 형성된다. 이러한 구성으로 함으로써, 캐패시터 CAP2를 구비하는 것에 의한 배선 면적·실장 면적의 증대가 억제되어, 패널의 협 프레임화나 회로 동작의 신뢰성 향상이 가능하게 된다.

<9. 기타>

상기 각 실시 형태에 있어서는 액정 표시 장치를 예로 들어 설명했지만, 본 발명은 이것에 한정되지 않는다. 유기 EL(Electro Luminescence) 등의 다른 표시 장치에도 본 발명을 적용할 수 있다.

40(1)∼40(i) : 쌍 안정 회로
41∼46 : (쌍 안정 회로의) 입력 단자
48, 49 : (쌍 안정 회로의) 출력 단자
300 : 소스 드라이버(영상 신호선 구동 회로)
400 : 게이트 드라이버(주사 신호선 구동 회로)
410∼415 : 시프트 레지스터
600 : 표시부
CAP1, CAP2 : 캐패시터(용량 소자）
M1∼M12 : 박막 트랜지스터
N1, N2 : 제1 노드, 제2 노드
GL1∼GLi : 게이트 버스 라인
SL1∼SLj : 소스 버스 라인
GCK 1,GCK2 : 제1 게이트 클럭 신호, 제2 게이트 클럭 신호
CK, CKB : 제1 클럭, 제2 클럭
S : 세트 신호
R : 리셋 신호
Q : 상태 신호
Z : 타단 제어 신호
GOUT : 주사 신호
VDD : 하이 레벨의 직류 전원 전위
VSS : 로우 레벨의 직류 전원 전위

Claims

표시부에 배치된 복수의 주사 신호선을 구동하는, 표시 장치의 주사 신호선 구동 회로로서,
서로 직렬로 접속된 복수의 쌍 안정 회로를 포함하고, 외부로부터 입력되고 온 레벨과 오프 레벨을 주기적으로 반복하는 복수의 클럭 신호에 기초하여 상기 복수의 쌍 안정 회로의 출력 신호가 순차적으로 액티브로 되는 시프트 레지스터를 구비하고,
각 쌍 안정 회로는,
해당 각 쌍 안정 회로보다도 이전 단의 쌍 안정 회로의 출력 신호를 세트 신호로서 수취하기 위한 제1 입력 노드와,
해당 각 쌍 안정 회로보다도 이후 단의 쌍 안정 회로의 출력 신호를 리셋 신호로서 수취하기 위한 제2 입력 노드와,
해당 각 쌍 안정 회로의 출력 신호를 상기 주사 신호선을 구동하는 주사 신호로서 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와,
상기 복수의 클럭 신호 중 하나가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와,
상기 세트 신호에 기초하여, 상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드의 레벨을 온 레벨로 변화시키기 위한 제1 노드 턴온용 스위칭 소자와,
상기 제1 노드에 제2 전극이 접속되고 상기 제1 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 노드 턴오프용 스위칭 소자와,
상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 제1 출력 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 출력 노드 턴오프용 스위칭 소자와,
상기 리셋 신호에 기초하여, 상기 제1의 제1 노드 턴오프용 스위칭 소자의 제1 전극 및 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자의 제1 전극에 접속된 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제1의 제2 노드 턴온용 스위칭 소자와,
상기 제1 입력 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 세트 신호에 기초하여 상기 제2 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제2 노드 턴오프용 스위칭 소자와,
상기 제2 노드에 일단이 접속되고, 상기 제1 입력 노드에 타단이 접속된 용량 소자를 갖고,
상기 제1 출력 제어용 스위칭 소자, 상기 제1 노드 턴온용 스위칭 소자, 상기 제1의 제1 노드 턴오프용 스위칭 소자, 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자, 상기 제1의 제2 노드 턴온용 스위칭 소자, 및 상기 제1의 제2 노드 턴오프용 스위칭 소자는 각각 제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자이며,
상기 용량 소자의 용량값을 C2라 하고, 상기 제1의 제2 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C3라 하고, 상기 제1의 제1 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C5라 하고, 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C6라 했을 때, 하기의 식을 만족시키는 것을 특징으로 하는 주사 신호선 구동 회로.
C2≥C5+C6-C3
제1항에 있어서,
각 쌍 안정 회로에 있어서, 상기 제1 노드가 오프 레벨로 유지되어야 할 기간에는, 상기 제2 노드의 전위는 온 레벨의 직류 전원 전위로 유지되는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 제1의 제2 노드 턴오프용 스위칭 소자는, 제1 전극으로서의 게이트 전극, 제2 전극으로서의 드레인 전극, 및 제3 전극으로서의 소스 전극을 포함하는 박막 트랜지스터이며,
상기 용량 소자는, 상기 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 형성되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는, 상기 제1의 제1 노드 턴오프용 스위칭 소자를 구비하고, 상기 제1의 제1 노드 턴오프용 스위칭 소자의 제3 전극은, 상기 제1 출력 노드에 접속되어 있는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는,
제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자로서, 상기 제1 출력 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제2 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는,
제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자로서, 상기 제2 입력 노드에 제1 전극이 접속되고, 상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제1 출력 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는,
제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자로서, 상기 제2 입력 노드에 제1 전극이 접속되고, 상기 제1 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되는 제2의 제1 노드 턴오프용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
상기 제1 노드 턴온용 스위칭 소자는, 멀티 채널 구조를 갖는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는, 상기 제1의 제1 노드 턴오프용 스위칭 소자를 구비하고,
상기 제1의 제1 노드 턴오프용 스위칭 소자는, 멀티 채널 구조를 갖는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는,
해당 각 쌍 안정 회로의 출력 신호를 해당 각 쌍 안정 회로 이외의 쌍 안정 회로의 동작을 제어하는 타단 제어 신호로서 출력하기 위한 제2 출력 노드와,
제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자로서, 제1 전극이 상기 제1 노드에 접속되고, 제2 전극이 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 접속되고, 제3 전극이 상기 제2 출력 노드에 접속된 제2 출력 제어용 스위칭 소자를 갖고,
각 쌍 안정 회로로부터 출력되는 상기 타단 제어 신호는, 해당 각 쌍 안정 회로보다도 이전 단의 쌍 안정 회로에 상기 리셋 신호로서 공급되는 것을 특징으로 하는 주사 신호선 구동 회로.
제10항에 있어서,
각 쌍 안정 회로로부터 출력되는 상기 타단 제어 신호는, 또한, 해당 각 쌍 안정 회로보다도 이후 단의 쌍 안정 회로에 상기 세트 신호로서 공급되는 것을 특징으로 하는 주사 신호선 구동 회로.
제10항에 있어서,
상기 복수의 클럭 신호는, 2상의 클럭 신호로서,
상기 제1의 제2 노드 턴온용 스위칭 소자의 제2 전극에는, 상기 2상의 클럭 신호 중 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 공급되는 신호와는 상이한 신호가 공급되는 것을 특징으로 하는 주사 신호선 구동 회로.
제10항에 있어서,
상기 제1 출력 제어용 스위칭 소자의 제2 전극에는, 상기 복수의 클럭 신호 중 하나 대신에 직류 전원 전위가 공급되는 것을 특징으로 하는 주사 신호선 구동 회로.
제13항에 있어서,
상기 복수의 클럭 신호의 진폭 전압을 VCK라 하고, 상기 복수의 클럭 신호의 오프 레벨측의 전위를 기준으로 해서 상기 주사 신호선이 구동될 때의 상기 주사 신호의 전압을 VGH라 했을 때, 하기의 식을 만족시키는 것을 특징으로 하는 주사 신호선 구동 회로.
VGH≥VCK≥VGH/2
제1항에 있어서,
각 쌍 안정 회로는,
외부로부터 보내지는 신호를 클리어 신호로서 수취하기 위한 제3 입력 노드와,
상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제2의 제2 노드 턴온용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제15항에 있어서,
각 쌍 안정 회로는,
외부로부터 보내지는 신호를 리프레시(refresh) 신호로서 수취하기 위한 제4 입력 노드와,
상기 리프레시 신호에 기초하여, 상기 제2 노드의 레벨을 오프 레벨보다도 낮은 레벨로 변화시키기 위한 제2 노드 레벨 저하용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로는,
외부로부터 보내지는 신호를 클리어 신호로서 수취하기 위한 제3 입력 노드와,
상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제2의 제2 노드 턴온용 스위칭 소자와,
상기 클리어 신호에 기초하여, 상기 제2 노드의 레벨을 오프 레벨보다도 낮은 레벨로 변화시키기 위한 제2 노드 레벨 저하용 스위칭 소자를 더 갖는 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로에 포함되는 스위칭 소자는, 모두가 동일 채널의 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
제1항에 있어서,
각 쌍 안정 회로에 포함되는 스위칭 소자는, 반도체층이 산화인듐갈륨아연(IGZO)을 포함하는 박막 트랜지스터인 것을 특징으로 하는 주사 신호선 구동 회로.
표시부를 포함하고, 청구항 1에 기재된 주사 신호선 구동 회로를 구비하는 것을 특징으로 하는 표시 장치.
제1 상태와 제2 상태를 갖고 서로 직렬로 접속된 복수의 쌍 안정 회로를 포함하는 시프트 레지스터로서, 외부로부터 입력되고 온 레벨과 오프 레벨을 주기적으로 반복하는 복수의 클럭 신호에 기초하여 상기 복수의 쌍 안정 회로의 출력 신호가 순차적으로 액티브로 되는 시프트 레지스터를 구비한 주사 신호선 구동 회로에 의해, 표시부에 배치된 복수의 주사 신호선을 구동하는 방법으로서,
각 쌍 안정 회로에 대해서,
상기 제2 상태로부터 상기 제1 상태로 변화시키기 위한 예비 상태로 하는 제1 구동 스텝과,
상기 예비 상태로부터 상기 제1 상태로 변화시키는 제2 구동 스텝과,
상기 제1 상태로부터 상기 제2 상태로 변화시키는 제3 구동 스텝을 포함하고,
각 쌍 안정 회로는,
해당 각 쌍 안정 회로보다도 이전 단의 쌍 안정 회로의 출력 신호를 세트 신호로서 수취하기 위한 제1 입력 노드와,
해당 각 쌍 안정 회로보다도 이후 단의 쌍 안정 회로의 출력 신호를 리셋 신호로서 수취하기 위한 제2 입력 노드와,
해당 각 쌍 안정 회로의 출력 신호를 상기 주사 신호선을 구동하는 주사 신호로서 출력하기 위한, 상기 주사 신호선에 접속된 제1 출력 노드와,
상기 복수의 클럭 신호 중 하나가 제2 전극에 공급되고, 상기 제1 출력 노드에 제3 전극이 접속된 제1 출력 제어용 스위칭 소자와,
상기 세트 신호에 기초하여, 상기 제1 출력 제어용 스위칭 소자의 제1 전극에 접속된 제1 노드의 레벨을 온 레벨로 변화시키기 위한 제1 노드 턴온용 스위칭 소자와,
상기 제1 노드에 제2 전극이 접속되고 상기 제1 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 노드 턴오프용 스위칭 소자와,
상기 제1 출력 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 제1 출력 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제1 출력 노드 턴오프용 스위칭 소자와,
상기 리셋 신호에 기초하여, 상기 제1의 제1 노드 턴오프용 스위칭 소자의 제1 전극 및 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자의 제1 전극에 접속된 제2 노드의 레벨을 온 레벨로 변화시키기 위한 제1의 제2 노드 턴온용 스위칭 소자와,
상기 제1 입력 노드에 제1 전극이 접속되고, 상기 제2 노드에 제2 전극이 접속되고, 제3 전극에 오프 레벨의 전위가 공급되고, 상기 세트 신호에 기초하여 상기 제2 노드의 레벨을 오프 레벨로 변화시키기 위한 제1의 제2 노드 턴오프용 스위칭 소자와,
상기 제2 노드에 일단이 접속되고, 상기 제1 입력 노드에 타단이 접속된 용량 소자를 갖고,
상기 제1 출력 제어용 스위칭 소자, 상기 제1 노드 턴온용 스위칭 소자, 상기 제1의 제1 노드 턴오프용 스위칭 소자, 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자, 상기 제1의 제2 노드 턴온용 스위칭 소자, 및 상기 제1의 제2 노드 턴오프용 스위칭 소자는 각각 제1 전극, 제2 전극, 및 제3 전극을 갖고 제1 전극에 인가되는 신호에 의해 제2 전극-제3 전극 사이의 도통/비도통이 제어되는 스위칭 소자이며,
각 쌍 안정 회로에 대해서,
상기 제1 구동 스텝에서는, 상기 세트 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1 노드 턴온용 스위칭 소자가 온 상태로 되고,
상기 제2 구동 스텝에서는, 상기 세트 신호가 상기 제1 레벨로부터 상기 제2 레벨로 변화함으로써 상기 제1 노드 턴온용 스위칭 소자가 오프 상태로 됨과 함께, 상기 복수의 클럭 신호 중 상기 제1 출력 제어용 스위칭 소자의 제2 전극에 공급되는 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1 노드의 레벨이 변화하고,
상기 제3 구동 스텝에서는, 상기 리셋 신호가 상기 제2 레벨로부터 상기 제1 레벨로 변화함으로써 상기 제1의 제2 노드 턴오프용 스위칭 소자가 온 상태로 되고,
상기 용량 소자의 용량값을 C2라 하고, 상기 제1의 제2 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C3라 하고, 상기 제1의 제1 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C5라 하고, 상기 제1의 제1 출력 노드 턴오프용 스위칭 소자에 대한 제1 전극-제2 전극 사이의 기생 용량의 용량값을 C6라 했을 때, 하기의 식을 만족시키는 것을 특징으로 하는 구동 방법.
C2≥C5+C6-C3
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