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KR101356389B1 - Semiconductor package having conductive terminals on upper surface and method for manufacturing thereof - Google Patents

Semiconductor package having conductive terminals on upper surface and method for manufacturing thereof Download PDF

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KR101356389B1
KR101356389B1 KR1020120023547A KR20120023547A KR101356389B1 KR 101356389 B1 KR101356389 B1 KR 101356389B1 KR 1020120023547 A KR1020120023547 A KR 1020120023547A KR 20120023547 A KR20120023547 A KR 20120023547A KR 101356389 B1 KR101356389 B1 KR 101356389B1
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Abstract

반도체 패키지의 크기를 소형화시키고, 방열 효과를 높일 수 있는 상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 중앙에 칩 탑재부가 있고, 상기 칩 탑재부에서 일정간격으로 이격된 인너리드로서 상기 인너리드는 상기 칩 탑재부보다 제1 높이로 높은 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임과, 상기 리드프레임의 칩 탑재부에 탑재된 반도체 칩과, 상기 리드프레임의 저변 인너리드와 상기 반도체 칩을 연결하는 와이어와, 상기 리드프레임, 반도체 칩 및 와이어를 밀봉하되, 상기 리드프레임의 칩 탑재부 하부면을 외부로 노출하는 봉지재와, 상기 리드프레임의 고변 인너리드와 연결되고 상기 칩 탑재부와 대향되는 봉지재 상부면에 노출된 도전성 단자를 구비하는 것을 특징으로 하는 반도체 패키지 및 그 제조방법을 제공한다.  Disclosed are a semiconductor package and a method of manufacturing the same, in which a conductive terminal is formed on an upper surface of which the size of the semiconductor package can be reduced in size and the heat radiation effect can be enhanced. To this end, the present invention, there is a chip mounting portion in the center, the inner lead spaced apart at regular intervals from the chip mounting portion, the inner lead is connected to the bottom inner inner lead and the bottom inner inner lead higher than the chip mounting portion and the A lead frame including a high side inner lead having a second height higher than a first height, a semiconductor chip mounted on a chip mounting part of the lead frame, a wire connecting the bottom inner lead of the lead frame and the semiconductor chip; And an encapsulant for sealing the lead frame, the semiconductor chip, and the wire, the encapsulant exposing the lower surface of the chip mounting part of the lead frame to the outside, and an upper surface of the encapsulant connected to the inner side lead of the lead frame and facing the chip mounting part. Provided are a semiconductor package and a method of manufacturing the same, including a conductive terminal exposed to the substrate.

Description

상부면에 도전성 단자가 형성되는 반도체 패키지 및 그 제조방법 {Semiconductor package having conductive terminals on upper surface and method for manufacturing thereof}Semiconductor package having conductive terminals on upper surface and method for manufacturing technique

본 발명은 반도체 패키지의 외부 연결 단자가 반도체 패키지의 상부면에 위치한 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 리드프레임을 이용하여 반도체 패키지의 상부면에 외부연결단자를 형성하는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package in which an external connection terminal of a semiconductor package is located on an upper surface of the semiconductor package and a method of manufacturing the same. More particularly, a semiconductor package that forms an external connection terminal on an upper surface of a semiconductor package using a lead frame. And to a method for producing the same.

최근들어 모바일 폰(Mobile phone), 엠피쓰리(MP3) 플레이어 및 노트북과 같이 휴대 가능한 전자제품의 수요가 급격히 늘어나면서, 반도체 패키지의 형태 역시 박형화, 소형화, 다기능화로 변화되고 있는 추세이다.Recently, as the demand for portable electronic products such as mobile phones, MP3 players, and laptops is rapidly increasing, the shape of semiconductor packages is also changing to thinner, smaller, and more versatile.

이러한 반도체 패키지에 대한 요구를 충족하기 위하여 CSP(Chip Scale Package), QFN(Quad Flat No-lead) 패키지와 같이 얇고 작은 크기를 갖는 반도체 패키지의 사용이 현저하게 증가되고 있다. 이와 동시에 다기능화 기능을 충족시키기 위하여 반도체 패키지 내에 높은 밀도의 I/O 단자(Input/Output terminals)를 집어넣으려는 다양한 시도가 이루어지고 있다.In order to meet the demand for such semiconductor packages, the use of semiconductor packages having thin and small sizes such as chip scale packages (CSPs) and quad flat no-lead (QFN) packages has been significantly increased. At the same time, various attempts have been made to insert high density input / output terminals into a semiconductor package to satisfy the multifunctionality.

본 발명의 사상이 이루고자 하는 기술적 과제는, 반도체 패키지의 크기를 소형화시키고, 방열 효과를 높일 수 있는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법을 제공하는데 있다.An object of the present invention is to provide a method for manufacturing a semiconductor package in which a conductive terminal is formed on an upper surface of which the size of the semiconductor package can be reduced and the heat dissipation effect can be enhanced.

본 발명의 사상이 이루고자 하는 다른 기술적 과제는, 반도체 패키지의 크기를 소형화시키고, 방열 효과를 높일 수 있는 상부면에 도전성 단자가 형성되는 반도체 패키지를 제공하는데 있다.Another object of the present invention is to provide a semiconductor package in which a conductive terminal is formed on an upper surface of which the size of the semiconductor package can be reduced in size and the heat dissipation effect can be enhanced.

본 발명의 기술적 사상의 일 양태에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법은, (1) 중앙에 칩 탑재부가 있고, 상기 칩 탑재부 주변에서 일정간격으로 이격된 인너리드로서, 상기 인너리드는 상기 칩 탑재부보다 제1 높이로 높은 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임을 준비하는 단계와, (2) 상기 리드프레임의 칩 탑재부에 반도체 칩을 탑재하는 단계와, (3) 상기 반도체 칩의 본드패드와 상기 인너리드의 저변 인너리드를 와이어로 연결하는 단계와, (4) 상기 리드프레임, 인너리드 및 와이어를 밀봉하는 봉지재를 형성하는 단계와, (5) 상기 고변 인너리드의 일부분이 노출되도록 상기 봉지재에 홀(hole)을 형성하는 단계와, (6) 상기 노출된 봉지재 구멍을 채우고 봉지재 외곽에 패드를 노출하는 도전성 단자를 형성하는 단계를 구비하는 것을 특징으로 한다.According to one aspect of the inventive concept, a method of manufacturing a semiconductor package having a conductive terminal formed on an upper surface thereof includes: (1) an inner lead having a chip mounting part in the center and spaced at a predetermined interval around the chip mounting part; Preparing a lead frame including a low side inner lead higher than the chip mounting part and a high side inner lead connected to the base inner lead and having a second height higher than the first height; Mounting a semiconductor chip on a chip mounting portion of the lead frame; (3) connecting a bond pad of the semiconductor chip and a bottom inner lead of the inner lead with a wire; and (4) the lead frame and inner lead. And (5) forming a hole in the encapsulant such that a portion of the high bed inner lead is exposed, and (6) forming the encapsulant to seal the wire. Filling the hole intellectual property is characterized in that it comprises the step of forming the conductive terminal to expose the pads to outside the encapsulation material.

본 발명의 실험적인 실시예에 의하면, 상기 봉지재를 형성하는 단계는, 상기 봉지재가 칩 탑재부의 하부면을 완전히 덮도록 형성하거나, 혹은 상기 봉지재가 칩 탑재부의 하부면을 외부로 노출하도록 형성할 수 있다.According to an exemplary embodiment of the present invention, the forming of the encapsulant may include forming the encapsulant so as to completely cover the lower surface of the chip mounting part or to expose the lower surface of the chip mounting part to the outside. Can be.

또한 본 발명의 일 실시예에 의하면, 상기 봉지재에 홀(hole)을 형성하는 단계는, 레이저 드릴링(LASER Drilling)을 통해 형성하는 것이 적합하다.In addition, according to an embodiment of the present invention, the step of forming a hole (hole) in the encapsulant, it is suitable to form through laser drilling (LASER Drilling).

바람직하게는, 상기 도전성 단자를 형성하는 단계는, 도금(plating) 방식으로 형성하거나, 혹은 도전성 페이스트(paste)를 채우고 큐어링(curing)을 통해 형성할 수도 있다.Preferably, the step of forming the conductive terminal, may be formed by a plating (plating) method or by filling the conductive paste (paste) and by curing (curing).

본 발명의 기술적 사상의 다른 양태에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지는, (1) 중앙에 칩 탑재부가 있고, 상기 칩 탑재부에서 일정간격으로 이격된 인너리드로서 상기 인너리드는 상기 칩 탑재부보다 제1 높이로 높은 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임과, (2) 상기 리드프레임의 칩 탑재부에 탑재된 반도체 칩과, (3) 상기 리드프레임의 저변 인너리드와 상기 반도체 칩을 연결하는 와이어와, (4) 상기 리드프레임, 반도체 칩 및 와이어를 완전히 밀봉하는 봉지재와, (5) 상기 리드프레임의 고변 인너리드와 연결되고 상기 칩 탑재부와 대향되는 봉지재 상부면으로 노출된 도전성 단자를 구비하는 것을 특징으로 한다. According to another aspect of the inventive concept, a semiconductor package having a conductive terminal formed on an upper surface thereof includes (1) an inner lead having a chip mounting portion at a center thereof and spaced at a predetermined interval from the chip mounting portion. A lead frame including a low side inner lead higher than a mounting portion and a high side inner lead connected to the bottom inner inner lead and having a second height higher than the first height, and (2) a chip mounting portion of the lead frame. A mounted semiconductor chip, (3) a wire connecting the bottom inner lead of the lead frame and the semiconductor chip, (4) an encapsulant to completely seal the lead frame, the semiconductor chip and the wire, and (5) the lead And a conductive terminal connected to the inner side inner lead of the frame and exposed to an upper surface of the encapsulant facing the chip mounting part.

본 발명의 기술적 사상의 또 다른 양태에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지는, (1) 중앙에 칩 탑재부가 있고, 상기 칩 탑재부에서 일정간격으로 이격된 인너리드로서 상기 인너리드는 상기 칩 탑재부보다 제1 높이로 높은 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임과, (2) 상기 리드프레임의 칩 탑재부에 탑재된 반도체 칩과, (3) 상기 리드프레임의 저변 인너리드와 상기 반도체 칩을 연결하는 와이어와, (4) 상기 리드프레임, 반도체 칩 및 와이어를 완전히 밀봉하되 상기 리드프레임의 칩 탑재부 하부면을 외부로 노출하는 봉지재와, (5) 상기 리드프레임의 고변 인너리드와 연결되고 상기 칩 탑재부와 대향되는 봉지재 상부면으로 노출된 도전성 단자를 구비하는 것을 특징으로 한다. According to still another aspect of the inventive concept, a semiconductor package having a conductive terminal formed on an upper surface thereof includes (1) an inner lead having a chip mounting portion at a center thereof and spaced at a predetermined interval from the chip mounting portion. A lead frame including a low side inner lead higher than a chip mounting part and a high side inner lead connected to the base inner lead and having a second height higher than the first height; and (2) a chip mounting part of the lead frame. (3) a wire connecting the bottom inner lead of the lead frame and the semiconductor chip, and (4) the lead frame, the semiconductor chip and the wire are completely sealed, but the lower surface of the chip mounting part of the lead frame. The encapsulant exposing to the outside, and (5) the conductive material connected to the high side inner lead of the lead frame and exposed to the encapsulant upper surface facing the chip mounting part. It characterized in that it comprises cut.

이때, 상기 봉지재 상부면으로 노출된 도전성 단자는 패드 형태일 수 있다.In this case, the conductive terminal exposed to the upper surface of the encapsulant may have a pad shape.

따라서, 상술한 본 발명의 기술적 사상에 의하면, 첫째, 도전성 단자, 예컨대 외부연결단자를 반도체 패키지의 상부면에 형성하기 때문에, 리드 혹은 솔더볼을 외부연결단자로 사용할 때와 비교하여 반도체 패키지의 크기를 소형화시킬 수 있다. 둘째, 반도체 패키지의 하부에 칩 탑재부의 하부면을 외부로 노출시키기 때문에, 반도체 칩이 동작 중에 발생하는 열을 외부로 효율적으로 방출시킬 수 있다. Therefore, according to the technical concept of the present invention, first, since the conductive terminal, for example, the external connection terminal is formed on the upper surface of the semiconductor package, the size of the semiconductor package compared to when using the lead or solder ball as the external connection terminal It can be miniaturized. Second, since the lower surface of the chip mounting portion is exposed to the outside of the semiconductor package, heat generated during operation of the semiconductor chip may be efficiently discharged to the outside.

도 1은 본 발명의 일 실시예에 따라 봉지재가 칩 탑재부를 완전히 밀봉하도록 몰딩 공정을 진행한 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따라 봉지재가 칩 탑재부를 밀봉하되, 상기 리드프레임의 칩 탑재부 하부면을 외부로 노출하도록 몰딩 공정을 진행한 반도체 패키지의 단면도이다.
도 3은 도 2의 반도체 패키지에 도전성 단자 연결을 위한 홀(hole)을 뚫은 단면도이다.
도 4는 도 3의 홀을 채우고 반도체 패키지 상부면으로 노출된 도전성 단자를 형성한 단면도이다.
도 5는 도 4의 반도체 패키지를 인쇄회로기판에 탑재한 상태를 보여주는 단면도이다.1 is a cross-sectional view of a semiconductor package in which a molding process is performed such that an encapsulant completely seals a chip mounting part according to an exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view of a semiconductor package in which an encapsulant seals a chip mount part and a molding process is performed to expose the lower surface of the chip mount part of the lead frame to the outside according to another embodiment of the present invention.
3 is a cross-sectional view of a hole for connecting conductive terminals to the semiconductor package of FIG. 2.
4 is a cross-sectional view of a conductive terminal filling the hole of FIG. 3 and exposed to the upper surface of the semiconductor package.
5 is a cross-sectional view illustrating a state in which the semiconductor package of FIG. 4 is mounted on a printed circuit board.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 예컨대 "포함한다"와 같은 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. For example, a term such as "includes" is intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, one or more other features or numbers, steps, actions It can be interpreted that elements, parts or combinations thereof can be added.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in the commonly used dictionaries are to be interpreted as having meanings consistent with the meanings in the context of the related art, and are not construed in excessively formal meanings unless expressly defined in the present application.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

이하, 도 1 내지 도 4를 참조하여 본 발명의 바람직한 실시예에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor package in which conductive terminals are formed on an upper surface according to a preferred embodiment of the present invention will be described with reference to FIGS. 1 to 4.

도 1은 본 발명의 일 실시예에 따라 봉지재가 칩 탑재부를 완전히 밀봉하도록 몰딩 공정을 진행한 반도체 패키지의 단면도이다.1 is a cross-sectional view of a semiconductor package in which a molding process is performed such that an encapsulant completely seals a chip mounting part according to an exemplary embodiment of the present invention.

도 1을 참조하면, 먼저 본 발명에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지를 제조하기 위해 도 1에 도시된 리드프레임(100)을 준비한다. 상기 리드프레임(100)은, 중앙에 위치하며 반도체 칩(130)을 탑재할 수 있는 칩 탑재부(110)와, 상기 칩 탑재부 주변에서 칩 탑재부(110)와 일정간격 이격되어 마련된 인너리드(120)로 이루어져 있다. 상기 인너리드(120)는, 상기 칩 탑재부(110)보다 제1 높이(h1)로 높은 저변 인너리드(122)와, 상기 저변 인너리드(122)와 연결되고, 상기 제1 높이(h1)보다 더 높은 제2 높이(h2)를 갖는 고변 인너리드(124)를 포함할 수 있다.Referring to FIG. 1, first, a lead frame 100 shown in FIG. 1 is prepared to manufacture a semiconductor package in which conductive terminals are formed on an upper surface of the present invention. The lead frame 100 may include a chip mounting unit 110 positioned at the center and capable of mounting the semiconductor chip 130, and an inner lead 120 spaced apart from the chip mounting unit 110 at a predetermined interval around the chip mounting unit. Consists of The inner lead 120 is connected to the bottom inner lead 122 that is higher than the chip mounting unit 110 at a first height h1 and the lower inner lead 122, and is larger than the first height h1. It may include a high side inner lead 124 having a higher second height (h2).

이어서, 상기 리드프레임의 칩 탑재부(110) 위에 접착수단(132), 예컨대 다이접착필름(DAF: Die Attach Film)을 이용하여 반도체 칩(130)을 부착한다. 이때 상기 반도체 칩(130)은 회로부 및 본드패드(bond pad)가 형성된 활성영역(Active area)이 위로 향하도록 탑재되는 것이 적합하다.Subsequently, the semiconductor chip 130 is attached onto the chip mounting part 110 of the lead frame by using an adhesive means 132, for example, a die attach film (DAF). In this case, the semiconductor chip 130 is suitably mounted such that an active area in which a circuit part and a bond pad are formed faces upward.

그 후, 상기 반도체 칩(130)이 탑재된 결과물에서, 저변 인너리드(122)와 반도체 칩(130)의 본드패드(미도시)를 와이어(140)로 연결하는 와이어 본딩(wire bonding) 공정을 진행한다. 이때 상기 저변 인너리드(122)의 상부 표면은 원활할 와이어 본딩을 위한 표면 처리부(미도시)가 마련된 것일 수 있다. 상기 표면 처리부는 주석(Sn), 은(Ag), 니켈(Ni) 및 이들의 합금 물질이 코팅된 막질일 수 있다.Subsequently, a wire bonding process of connecting the bottom inner lead 122 and a bond pad (not shown) of the semiconductor chip 130 to the wire 140 in the resultant product on which the semiconductor chip 130 is mounted is performed. Proceed. At this time, the upper surface of the bottom inner lead 122 may be provided with a surface treatment unit (not shown) for smooth wire bonding. The surface treatment part may be a film coated with tin (Sn), silver (Ag), nickel (Ni), and alloy materials thereof.

계속해서, 상기 와이어 본딩이 진행된 결과물(200)에, 상기 리드프레임(100), 반도체 칩(130) 및 와이어(140)를 완전히 밀봉하는 봉지재(150), 예컨대 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound)를 몰딩(molding) 공정을 통해 형성한다. 이때 상기 봉지재(150)는 상기 칩 탑재부(110)의 하부면을 완전히 덮도록 몰딩을 진행할 수 있다. 이렇게 봉지재(150)가 상기 칩 탑재부(110) 하부면(B)을 완전히 덮도록 형성하는 이유는, 후속 공정에서 설명되듯이 본 발명은 봉지재 상부면(T)에 외부연결단자로서의 도성성 단자가 형성되기 때문에, 반도체 제품의 정확한 정보를 기록할 수 있는 인쇄영역이 부족할 수 있다. 따라서 상기 봉지재(150)가 상기 칩 탑재부(110)를 완전히 덮으면, 반도체 패키지(200)의 하부면에 제품의 정확한 제품 정보를 인쇄할 수 있는 안정된 영역을 확보할 수 있다.Subsequently, an encapsulant 150, for example, an epoxy mold compound (EMC), which completely seals the lead frame 100, the semiconductor chip 130, and the wire 140, to the resultant 200 where the wire bonding has been performed. Compound) is formed through a molding process. In this case, the encapsulant 150 may be molded to completely cover the lower surface of the chip mounting unit 110. The reason why the encapsulant 150 is formed so as to completely cover the lower surface B of the chip mounting part 110 is as described in a subsequent step, and the present invention provides a conductive property as an external connection terminal to the upper surface T of the encapsulant. Since the terminals are formed, there may be a lack of a print area for recording accurate information of the semiconductor product. Therefore, when the encapsulant 150 completely covers the chip mounting unit 110, a stable area for printing accurate product information of a product may be secured on the lower surface of the semiconductor package 200.

도 2는 본 발명의 다른 실시예에 따라 봉지재가 칩 탑재부를 밀봉하되, 상기 리드프레임의 칩 탑재부 하부면을 외부로 노출하도록 몰딩 공정을 진행한 반도체 패키지의 단면도이다.FIG. 2 is a cross-sectional view of a semiconductor package in which an encapsulant seals a chip mount part and a molding process is performed to expose the lower surface of the chip mount part of the lead frame to the outside according to another embodiment of the present invention.

도 2를 참조하면, 본 실시예는 도 1에서 와이어(130)를 연결하는 와이어 본딩 공정까지는 차이가 없이 대동소이하다. 하지만 본 실시예에 의하면, 봉지재(150)를 사용하여 상기 리드프레임(100), 인너리드(120) 및 와이어(130)를 밀봉하는 몰딩 공정 방식이 다른 차이점이 있다. 즉, 도 1의 실시예는 리드프레임(100)의 칩 탑재부(110) 하부면을 완전히 덮도록 봉지재(150)를 밀봉하였으나, 본 실시예는 봉지재(150)가 리드프레임(100)의 칩 탑재부(110) 하부면을 외부로 노출하도록 밀봉한다. 이에 따라 반도체 패키지(200A)의 전체적인 높이가 낮아질 수 있다.Referring to FIG. 2, the present embodiment is similar to the wire bonding process of connecting the wires 130 in FIG. 1 without any difference. However, according to the present embodiment, there is another difference in a molding process method of sealing the lead frame 100, the inner lead 120, and the wire 130 using the encapsulant 150. That is, in the embodiment of FIG. 1, the encapsulant 150 is sealed to completely cover the lower surface of the chip mounting unit 110 of the lead frame 100, but in the present embodiment, the encapsulant 150 is formed of the lead frame 100. The chip mounting part 110 is sealed to expose the lower surface to the outside. Accordingly, the overall height of the semiconductor package 200A may be lowered.

이렇게 봉지재(150)가 리드프레임(100)의 칩 탑재부(110) 하부면을 외부로 노출하도록 밀봉하는 이유는, 반도체 칩(130)이 동작 중에 발생하는 열을 반도체 패키지(200) 외부로 효율적으로 방출시키기 위함이다. 이미 알려진 바와 같이, 반도체 칩(140)에서 발생하는 열이 외부로 효율적으로 방출되지 못하면, 반도체 칩의 오작동의 원인이 될 수 있다. 이렇게 칩 탑재부(110) 하부면을 외부로 노출시키면, 반도체 패키지의 정확한 정보를 기록할 수 있는 인쇄영역은 반도체 패키지(200)의 상부면에 도전성 단자가 없는 영역에 마련될 수 있다. 이 경우 레이저 마킹(LASER marking)을 통해 반도체 패키지의 정보를 인쇄할 수 있다.The reason why the encapsulant 150 is sealed to expose the lower surface of the chip mounting unit 110 of the lead frame 100 to the outside is that the heat generated during the operation of the semiconductor chip 130 can be efficiently transferred to the outside of the semiconductor package 200. For release. As is already known, if heat generated in the semiconductor chip 140 is not efficiently discharged to the outside, it may cause a malfunction of the semiconductor chip. When the lower surface of the chip mounting unit 110 is exposed to the outside, a printing area capable of recording accurate information of the semiconductor package may be provided in an area where no conductive terminal is provided on the upper surface of the semiconductor package 200. In this case, information on the semiconductor package may be printed by laser marking.

도 3은 도 2의 반도체 패키지에 도전성 단자 연결을 위한 홀(hole)을 뚫은 단면도이다.3 is a cross-sectional view of a hole for connecting conductive terminals to the semiconductor package of FIG. 2.

도 3을 참조하면, 상술한 도 1 혹은 도 2와 같이 봉지재(150)가 몰딩된 반도체 패키지(200)에서 인너리드(120)의 고변 인너리드(124)의 일부분이 노출되도록 상기 봉지재에 홀(hole, 160)을 형성한다. 본 실시예는 도 2의 결과물을 중심으로 후속 공정을 상세히 설명하기로 한다. 상기 홀(160)을 형성하는 방식은, 드릴링, 식각 등 여러 가지 다른 방식을 적용해서 홀(160)을 형성하는 것이 가능하지만, 본 실시예에 의하면, 레이저 드릴링(LASER Drilling)으로 상기 고변 인너리드(124)의 일부를 노출하는 홀(160)을 형성할 수 있다. 상기 홀(160)의 구경(diameter)은 상기 고변 인너리드(124)의 폭(width)보다 작은 것이 적합하다.Referring to FIG. 3, in the semiconductor package 200 in which the encapsulant 150 is molded, the portion of the inner side inner lead 124 of the inner lead 120 is exposed to the encapsulant as shown in FIG. 1 or 2. A hole 160 is formed. This embodiment will be described in detail with respect to the subsequent process based on the result of FIG. The hole 160 may be formed by applying various other methods such as drilling and etching, but according to the present embodiment, the high-side inner lead by laser drilling is performed. A hole 160 exposing a portion of 124 may be formed. The diameter of the hole 160 is preferably smaller than the width of the high bed inner lead 124.

도 4는 도 3의 홀을 채우고 반도체 패키지 상부면으로 노출된 도전성 단자를 형성한 단면도이다.4 is a cross-sectional view of a conductive terminal filling the hole of FIG. 3 and exposed to the upper surface of the semiconductor package.

도 4를 참조하면, 상기 고변 인너리드(124)의 일부분이 노출되도록 상기 봉지재(150)에 홀(160)이 형성된 결과물에서, 상기 노출된 봉지재(150)의 홀(160)을 채우고 봉지재(150) 상부면에 패드를 노출하는 도전성 단자(162)를 형성한다. 상기 도전성 단자(162)는 반도체 패키지(200A)의 외부연결단자 기능을 수행할 수 있다. 본 발명에 의한 외부연결단자(162)는 다른 반도체 패키지와 다르게 솔더볼이나 리드 형태가 아니라 비교적 얇은 도전층으로 이루어진 패드 형태이기 때문에 반도체 패키지(200A)의 높이를 낮추고 크기를 줄여 반도체 패키지(200A)의 소형화에 유리한 장점을 갖는다.Referring to FIG. 4, in the resultant in which the hole 160 is formed in the encapsulant 150 to expose a portion of the bedside inner lead 124, the hole 160 of the exposed encapsulant 150 is filled and encapsulated. The conductive terminal 162 exposing the pad is formed on the upper surface of the ash 150. The conductive terminal 162 may perform an external connection terminal function of the semiconductor package 200A. Unlike the other semiconductor packages, the external connection terminal 162 according to the present invention has a pad shape formed of a relatively thin conductive layer rather than a solder ball or lead shape, so that the height of the semiconductor package 200A is reduced and its size is reduced to reduce the size of the semiconductor package 200A. It is advantageous in miniaturization.

이때 상기 도전성 단자(162)는 전해 도금 혹은 무전해 도금을 통해 형성할 수 있으며, 변형된 방법으로 마스크를 사용하여 도전성 단자(162)가 형성될 부분을 구분한 후, 솔더 페이스트(solder paste)를 압착(squeeze)식으로 채워 넣고, 이를 다시 고온에서 열처리하는 큐어링(curing) 방식으로 형성할 수도 있다.In this case, the conductive terminal 162 may be formed by electrolytic plating or electroless plating, and after separating a portion where the conductive terminal 162 is to be formed using a mask in a modified manner, solder paste may be used. Filling by a squeeze method, it may also be formed by a curing (curing) method of heat treatment at a high temperature again.

이하, 도 1 및 도 4를 참조하여 본 발명의 일 실시예에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지의 구조를 설명한다.Hereinafter, a structure of a semiconductor package having conductive terminals formed on an upper surface thereof according to an embodiment of the present invention will be described with reference to FIGS. 1 and 4.

본 발명의 일 실시예에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지(200)의 구조는, 중앙에 칩 탑재부(110)가 있고, 상기 칩 탑재부(110)에서 일정간격으로 이격된 인너리드(120)로서 상기 인너리드(120)는 상기 칩 탑재부(110)보다 제1 높이(h1)로 높은 저변 인너리드(122)와 상기 저변 인너리드(122)와 연결되고 상기 제1 높이(h1)보다 더 높은 제2 높이(h2)를 갖는 고변 인너리드(124)를 포함하는 리드프레임(100)과, 상기 리드프레임(100)의 칩 탑재부(110)에 탑재된 반도체 칩(130)과, 상기 리드프레임(100)의 저변 인너리드(122)와 상기 반도체 칩(130)을 연결하는 와이어(140)와, 상기 리드프레임(100), 반도체 칩(130) 및 와이어(140)를 완전히 밀봉하는 봉지재(150)와, 상기 리드프레임(100)의 고변 인너리드(124)와 연결되고 상기 칩 탑재부(110)와 대향되는 봉지재(150) 상부면으로 노출된 도전성 단자(162)를 구비하는 것을 특징으로 한다. 이때 상기 외부로 노출된 도전성 단자(162)는 원형 혹은 사각형의 패드 형태일 수 있다.In the structure of the semiconductor package 200 in which the conductive terminal is formed on the upper surface according to an embodiment of the present invention, there is a chip mounting unit 110 in the center, and an inner lead spaced apart from the chip mounting unit 110 by a predetermined interval ( 120, the inner lead 120 is connected to the bottom inner lead 122 and the bottom inner lead 122 that are higher than the chip mounting unit 110 at a first height h 1 and is larger than the first height h 1. A lead frame 100 including a high side inner lead 124 having a higher second height h2, a semiconductor chip 130 mounted on the chip mounting unit 110 of the lead frame 100, and the lead An encapsulant that completely seals the lead frame 100, the semiconductor chip 130, and the wire 140 connecting the bottom inner lead 122 of the frame 100 to the semiconductor chip 130. And an upper surface of the encapsulant 150 connected to the inner side inner lead 124 of the lead frame 100 and facing the chip mounting unit 110. In that it comprises a conductive terminal 162 exposed to the features. In this case, the conductive terminals 162 exposed to the outside may have a circular or rectangular pad shape.

이하, 도 2 및 도 4를 참조하여 본 발명의 다른 실시예에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지의 구조를 설명한다.Hereinafter, a structure of a semiconductor package having conductive terminals formed on an upper surface thereof according to another embodiment of the present invention will be described with reference to FIGS. 2 and 4.

본 발명의 다른 실시예에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지의 구조는, 중앙에 칩 탑재부(110)가 있고, 상기 칩 탑재부(110)에서 일정간격으로 이격된 인너리드(120)로서 상기 인너리드(120)는 상기 칩 탑재부(110)보다 제1 높이(h1)로 높은 저변 인너리드(122)와 상기 저변 인너리드(122)와 연결되고 상기 제1 높이(h1)보다 더 높은 제2 높이(h2)를 갖는 고변 인너리드(124)를 포함하는 리드프레임(100)과, 상기 리드프레임(100)의 칩 탑재부(110)에 탑재된 반도체 칩(130)과, 상기 리드프레임(100)의 저변 인너리드(122)와 상기 반도체 칩(130)을 연결하는 와이어(140)와, 상기 리드프레임(100), 반도체 칩(130) 및 와이어(140)를 완전히 밀봉하되 상기 리드프레임(100)의 칩 탑재부(110) 하부면(A)을 외부로 노출하는 봉지재(150)와, 상기 리드프레임(100)의 고변 인너리드(124)와 연결되고 상기 칩 탑재부(110)와 대향되는 봉지재(150) 상부면으로 노출된 도전성 단자(162)를 구비하는 것을 특징으로 한다. 이때 상기 외부로 노출된 도전성 단자(162)는 원형 혹은 사각형의 패드 형태일 수 있다.According to another embodiment of the present invention, a structure of a semiconductor package having conductive terminals formed on an upper surface thereof includes a chip mounting unit 110 in the center, and an inner lead 120 spaced at a predetermined interval from the chip mounting unit 110. The inner lead 120 is connected to the bottom inner lead 122 and the bottom inner lead 122 that are higher than the chip mounting unit 110 at a first height h1 and higher than the first height h1. A lead frame 100 including a high side inner lead 124 having a height h2, a semiconductor chip 130 mounted on a chip mounting unit 110 of the lead frame 100, and the lead frame 100. A wire 140 connecting the bottom inner lead 122 and the semiconductor chip 130, and the lead frame 100, the semiconductor chip 130, and the wire 140 to be completely sealed. Encapsulant 150 exposing the lower surface A of the chip mounting unit 110 to the outside, and the inner side lead 12 of the lead frame 100. 4 and a conductive terminal 162 exposed to an upper surface of the encapsulant 150 facing the chip mounting unit 110. In this case, the conductive terminals 162 exposed to the outside may have a circular or rectangular pad shape.

도 5는 도 4의 반도체 패키지를 인쇄회로기판에 탑재한 상태를 보여주는 단면도이다.5 is a cross-sectional view illustrating a state in which the semiconductor package of FIG. 4 is mounted on a printed circuit board.

도 5를 참조하면, 본 발명의 실시예들에 의해 제조된 상부면에 도전성 단자가 형성되는 반도체 패키지(200, 200A)들은, 모기판(mother board) 혹은 모듈 기판(module board)과 같은 인쇄회로기판(PCB) 위에 탑재되어 전자장치 내부로 장착된다. 이때, 본 발명의 실시예에 의한 반도체 패키지(200A)는, 도 4의 결과물에서 뒤집힌 상태로 인쇄회로기판(300) 위에 장착된다. 이때 반도체 패키지(200A)의 도전성 단자(162)는 인쇄회로기판(300)의 연결 접점, 예컨대 인쇄회로패턴(302)과 서로 물리적, 전기적으로 연결되어 동작할 수 있다. Referring to FIG. 5, semiconductor packages 200 and 200A having conductive terminals formed on upper surfaces thereof manufactured by embodiments of the present invention may include a printed circuit such as a mother board or a module board. It is mounted on the PCB and mounted inside the electronic device. At this time, the semiconductor package 200A according to the embodiment of the present invention is mounted on the printed circuit board 300 in an inverted state from the resultant of FIG. 4. In this case, the conductive terminal 162 of the semiconductor package 200A may be physically and electrically connected to the connection contact of the printed circuit board 300, for example, the printed circuit pattern 302.

한편 본 발명에 의한 상부면에 도전성 단자가 형성되는 반도체 패키지(200A)는, 솔더볼을 외부연결단자로 사용할 때보다 더 낮은 높이의 연결 접점을 형성할 수 있기 때문에, 반도체 패키지(200A)의 탑재 높이를 낮출 수 있는 장점이 있다.On the other hand, since the semiconductor package 200A having the conductive terminal formed on the upper surface of the present invention can form a connection contact having a lower height than when the solder ball is used as an external connection terminal, the mounting height of the semiconductor package 200A is provided. There is an advantage that can be lowered.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.It will be apparent to those skilled in the art that the present invention is not limited to the above-described embodiment and that many modifications are possible within the technical scope of the present invention.

100: 리드프레임, 110: 칩 탑재부,
120: 인너리드(inner lead), 122: 저변 인너리드,
124: 고면 인너리드, 130: 반도체 칩,
132: 다이접착필름, 140: 와이어,
150: 봉지재, 160: 도전성 단자용 홀(hole),
162: 도전성 단자, 200: 반도체 패키지,
300: 인쇄회로기판, 302: 인쇄회로패턴.100: lead frame, 110: chip mounting portion,
120: inner lead, 122: bottom inner lead,
124: inner surface inner lead, 130: semiconductor chip,
132: die adhesive film, 140: wire,
150: encapsulant, 160: hole for conductive terminals,
162: conductive terminal, 200: semiconductor package,
300: a printed circuit board, 302: a printed circuit pattern.

Claims (10)

중앙에 칩 탑재부가 있고, 상기 칩 탑재부 주변에서 상기 칩 탑재부와 이격된 인너리드로서, 상기 인너리드는 상기 칩 탑재부보다 높은 제1 높이를 갖는 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임을 준비하는 단계;
상기 리드프레임의 칩 탑재부에 반도체 칩을 탑재하는 단계;
상기 반도체 칩의 본드패드와 상기 인너리드의 저변 인너리드를 와이어로 연결하는 단계;
상기 리드프레임, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계;
상기 고변 인너리드의 일부분이 노출되도록 상기 봉지재에 홀(hole)을 형성하는 단계; 및
상기 노출된 봉지재 홀을 채우고 봉지재 외곽에 패드를 노출하는 도전성 단자를 형성하는 단계;를 구비하되,
상기 도전성 단자를 형성하는 단계는,
도금(plating) 방식으로 형성하는 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법.An inner lead having a chip mounting portion in the center and spaced apart from the chip mounting portion around the chip mounting portion, wherein the inner lead is connected to the lower side inner lead and the lower side inner lead having a first height higher than that of the chip mounting portion. Preparing a leadframe comprising a high side inner lead having a second height higher than the height;
Mounting a semiconductor chip on a chip mounting portion of the lead frame;
Connecting a bond pad of the semiconductor chip and a bottom inner lead of the inner lead with a wire;
Forming an encapsulant for sealing the lead frame, the semiconductor chip, and the wire;
Forming a hole in the encapsulant such that a portion of the high bed inner lead is exposed; And
Forming a conductive terminal filling the exposed encapsulant hole and exposing a pad outside the encapsulant;
Forming the conductive terminal,
A method of manufacturing a semiconductor package in which a conductive terminal is formed on an upper surface thereof, which is formed by a plating method. 제1항에 있어서,
상기 봉지재를 형성하는 단계는,
상기 봉지재가 칩 탑재부의 하부면을 완전히 덮도록 형성하는 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법.The method of claim 1,
Forming the encapsulant,
The encapsulant is formed so as to completely cover the lower surface of the chip mounting portion, wherein the conductive terminal is formed on the upper surface semiconductor package manufacturing method. 제1항에 있어서,
상기 봉지재를 형성하는 단계는,
상기 봉지재가 칩 탑재부의 하부면을 외부로 노출하도록 형성하는 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법.The method of claim 1,
Forming the encapsulant,
The encapsulant is formed to expose the lower surface of the chip mounting portion to the outside, characterized in that the conductive terminal is formed on the upper surface semiconductor package manufacturing method. 제1항에 있어서,
상기 봉지재에 홀(hole)을 형성하는 단계는,
레이저 드릴링(LASER Drilling)을 통해 형성하는 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법.The method of claim 1,
Forming a hole in the encapsulant,
A method of manufacturing a semiconductor package having a conductive terminal formed on an upper surface thereof, wherein the conductive terminal is formed through laser drilling. 삭제delete 제1항에 있어서,
상기 도전성 단자를 형성하는 단계는,
도전성 페이스트(paste)를 채우고 큐어링(curing)을 통해 형성하는 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지 제조방법.The method of claim 1,
Forming the conductive terminal,
A method of manufacturing a semiconductor package in which a conductive terminal is formed on an upper surface thereof, wherein the conductive paste is filled and formed by curing. 중앙에 칩 탑재부가 있고, 상기 칩 탑재부 주변에서 상기 칩 탑재부와 이격된 인너리드로서, 상기 인너리드는 상기 칩 탑재부보다 높은 제1 높이를 갖는 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임;
상기 리드프레임의 칩 탑재부에 탑재된 반도체 칩;
상기 리드프레임의 저변 인너리드와 상기 반도체 칩을 연결하는 와이어;
상기 리드프레임, 반도체 칩 및 와이어를 완전히 밀봉하는 봉지재; 및
상기 리드프레임의 고변 인너리드와 연결되고 상기 칩 탑재부와 대향되는 봉지재 상부면으로 노출된 도전성 단자;를 구비하되,
상기 봉지재 상부면으로 노출된 도전성 단자는 패드 형태인 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지.An inner lead having a chip mounting portion in the center and spaced apart from the chip mounting portion around the chip mounting portion, wherein the inner lead is connected to the lower side inner lead and the lower side inner lead having a first height higher than that of the chip mounting portion. A lead frame including a high side inner lead having a second height higher than the height;
A semiconductor chip mounted on a chip mounting part of the lead frame;
A wire connecting a bottom inner lead of the lead frame to the semiconductor chip;
An encapsulant which completely seals the lead frame, the semiconductor chip, and the wire; And
And a conductive terminal connected to the inner side inner lead of the lead frame and exposed to an upper surface of an encapsulant facing the chip mounting part.
The conductive terminal exposed to the upper surface of the encapsulant is a semiconductor package, the conductive terminal is formed on the upper surface, characterized in that the pad form. 삭제delete 중앙에 칩 탑재부가 있고, 상기 칩 탑재부 주변에서 상기 칩 탑재부와 이격된 인너리드로서, 상기 인너리드는 상기 칩 탑재부보다 높은 제1 높이를 갖는 저변 인너리드와 상기 저변 인너리드와 연결되고 상기 제1 높이보다 더 높은 제2 높이를 갖는 고변 인너리드를 포함하는 리드프레임;
상기 리드프레임의 칩 탑재부에 탑재된 반도체 칩;
상기 리드프레임의 저변 인너리드와 상기 반도체 칩을 연결하는 와이어;
상기 리드프레임, 반도체 칩 및 와이어를 밀봉하되, 상기 리드프레임의 칩 탑재부 하부면을 외부로 노출하는 봉지재; 및
상기 리드프레임의 고변 인너리드와 연결되고 상기 칩 탑재부와 대향되는 봉지재 상부면으로 노출된 도전성 단자;를 구비하되,
상기 봉지재 상부면으로 노출된 도전성 단자는 패드 형태인 것을 특징으로 하는 상부면에 도전성 단자가 형성되는 반도체 패키지.An inner lead having a chip mounting portion in the center and spaced apart from the chip mounting portion around the chip mounting portion, wherein the inner lead is connected to the lower side inner lead and the lower side inner lead having a first height higher than that of the chip mounting portion. A lead frame including a high side inner lead having a second height higher than the height;
A semiconductor chip mounted on a chip mounting part of the lead frame;
A wire connecting a bottom inner lead of the lead frame to the semiconductor chip;
An encapsulant that seals the lead frame, the semiconductor chip, and the wire, and exposes a lower surface of the chip mounting part of the lead frame to the outside; And
And a conductive terminal connected to the inner side inner lead of the lead frame and exposed to an upper surface of an encapsulant facing the chip mounting part.
The conductive terminal exposed to the upper surface of the encapsulant is a semiconductor package, the conductive terminal is formed on the upper surface, characterized in that the pad form. 삭제delete
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