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KR101409310B1 - 3차원 크로스바 어레이 접합에 저장된 정보를 판독 및 기록하기 위한 3차원 크로스바 어레이 시스템 및 방법 - Google Patents

3차원 크로스바 어레이 접합에 저장된 정보를 판독 및 기록하기 위한 3차원 크로스바 어레이 시스템 및 방법 Download PDF

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KR101409310B1
KR101409310B1 KR1020097021905A KR20097021905A KR101409310B1 KR 101409310 B1 KR101409310 B1 KR 101409310B1 KR 1020097021905 A KR1020097021905 A KR 1020097021905A KR 20097021905 A KR20097021905 A KR 20097021905A KR 101409310 B1 KR101409310 B1 KR 101409310B1
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워런 로비넷트
그레고리 스니더
자오닝 유
시-유안 왕
던컨 스튜어트
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

본 발명의 다양한 실시예는 3차원 크로스바 어레이(500, 1000)에 관한 것이다. 본 발명의 일 양상에 있어서, 3차원 크로스바 어레이(1000)는 다수의 크로스바 어레이(1102-1104), 제1 디멀티플렉서(1106), 제2 디멀티플렉서(1108) 및 제3 디멀티플렉서(1110)를 포함한다. 각 크로스바 어레이는 제1 층의 나노와이어들(702-704), 제1 층의 나노와이어들을 오버레이하는 제2 층의 나노와이어들(706-708), 그리고 제2 층의 나노와이어들을 오버레이하는 제3 층의 나노와이어들(710-712)을 포함한다. 제1 디멀티플렉서는 각 크로스바 어레이의 제1 층의 나노와이어들 내의 나노와이어를 어드레싱하도록 구성되고, 제2 디멀티플렉서는 각 크로스바 어레이의 제2 층의 나노와이어들 내의 나노와이어를 어드레싱하도록 구성되고, 그리고 제3 디멀티플렉서는 각 크로스바 어레이의 제3 층의 나노와이어들 내의 나노와이어로 신호를 공급하도록 구성된다.
크로스바 어레이, 나노와이어, 디멀티플렉서,

Description

3차원 크로스바 어레이 접합에 저장된 정보를 판독 및 기록하기 위한 3차원 크로스바 어레이 시스템 및 방법{THREE-DIMENSIONAL CROSSBAR ARRAY SYSTEMS AND METHODS FOR WRITING INFORMATION TO AND READING INFORMATION STORED IN THREE-DIMENSIONAL CROSSBAR ARRAY JUNCTIONS}
본 발명의 실시예는 크로스바 회로(crossbar circuits)에 관한 것으로, 특히 3차원 크로스바 어레이에 관한 것이다.
지난 50년 동안, 전자 및 컴퓨팅 산업은 트랜지스터 및 신호 라인과 같은 기본 전자 구성소자의 크기를 계속 감소시킴으로써, 그리고 프로세서 및 전자 메모리칩을 포함한 집적회로의 구성소자 밀도를 그에 따라 계속 증가시킴으로써 끊임없이 앞으로 추진되어 왔다. 그러나 결국에는 포토리소그래픽 방법을 기반으로 한 반도체 회로 제조 기술에서 기본 구성소자 크기의 한계에 도달할 것으로 예상된다. 예를 들면 구성소자의 크기가 자외선의 해상도 한계 아래로 감소함에 따라, 포토리소그래픽 기술을 사용하여 보다 작은 구성소자를 생성하는데 보다 더 기술적으로 요구되는 고가의 더 높은 에너지 방사기반 기술을 사용할 필요가 있다. 새 기법을 사용하기 위하여 고가의 반도체 제조 설비를 재건설할 필요가 있을 수 있다. 또한 다수의 새로운 장애물과 부딪힐 것으로 예상된다. 예를 들면 초기 반도체 표면상 에 이미 제조된 구성소자에 대해서 각 단계에 사용되는 정밀한 마스크 정렬로써 일련의 포토리소그래픽 단계를 통해 반도체 장치를 제조할 필요가 있다. 구성소자 크기가 감소함에 따라, 정밀한 정렬은 점점 더 어려워지고 비싸진다. 또 다른 예를 들면 반도체 표면에 임의 분산된 소정 유형의 결함으로 인하여, 결함있는 반도체 장치가 나올 확률은 반도체 표면상에 제조되는 구성소자의 크기가 감소함에 따라 증가할 수 있으므로, 결과적으로 제조 동안에 결함있는 장치의 비율이 증가하게 되고, 이에 따라 사용가능 제품의 수율이 보다 낮아진다. 결국, 분자스케일 거리에서만 발생되는 다양한 양자 효과가 반도체의 구성소자 제조에 대한 현 접근방안을 완전히 압도할 수 있다.
이들 문제에서 볼 때, 연구원 및 개발자는 대체 기술을 사용하여 서브마이크로스케일 및 나노스케일 전자장치를 제조하는 데에 상당한 연구 노력을 해왔다. 나노스케일 전자장치는 통상 100 나노미터보다 작은 폭을 가진 나노스케일 신호 라인 및 100 나노미터보다 작은 치수를 가진 나노스케일 구성소자를 사용한다. 고밀도로 제조된 나노스케일 전자장치는 50 나노미터보다 작은 폭을 가진 나노스케일 신호 라인 및 50 나노미터보다 작은 치수를 가진 나노스케일 구성소자를 사용할 수 있다.
일반적인 나노와이어(nanowire) 기술이 발달되어 왔지만, 기존 유형의 회로 및 구조를 소형화하기 위해 나노와이어 기술을 사용하는 것이 반드시 간단한 것은 아니다. 보다 큰 현재 회로와 유사한 소형화된 나노와이어 회로를 장황하게 구성하는 것이 가능할 수도 있지만, 현재 기술을 사용하여 이러한 소형 회로를 제작하 는 일은 비실용적이며 종종 불가능하다. 실행가능하게 제조될 수 있는 이러한 간단한 소형 회로가 있을지도 모르지만, 나노스케일 구성소자들을 함께 결합하여 생기는 보다 높은 구성소자 밀도는 회로에 의해 생성되는 폐열을 제거하는 것과 관련된 많은 상이한 전략을 필요로 한다. 또한 물질(substances)의 전자 속성은 나노스케일 치수에서 극적으로 변할 수 있으므로, 나노스케일 치수의 비교적 더 간단하고 잘 알려진 회로 및 서브시스템을 제조하기 위해 상이한 유형의 접근방안 및 물질을 사용할 필요가 있을 수 있다. 또한 전자장치의 설계자, 제작자 및 사용자는 전자장치에서 전자 구성소자의 밀도를 증가시키기 위하여 나노스케일 구성소자를 구성하기 위한 방식이 필요하다는 것을 알았다.
본 발명의 다양한 실시예는 3차원 크로스바 어레이 시스템에 관한 것이다. 본 발명의 일 양상에서, 3차원 크로스바 어레이 시스템은 다수의 크로스바 어레이, 제1 디멀티플렉서, 제2 디멀티플렉서 및 제3 디멀티플렉서를 포함한다. 각 크로스바 어레이는 제1 층의 나노와이어들, 제1 층의 나노와이어들을 오버레이(overlay)하는 제2 층의 나노와이어들, 그리고 제2 층의 나노와이어들을 오버레이하는 제3 층의 나노와이어들을 포함한다. 제1 디멀티플렉서는 각 크로스바 어레이의 제1층의 나노와이어들 내의 나노와이어를 어드레싱하도록 구성되고, 제2 디멀티플렉서는 각 크로스바 어레이의 제2 층의 나노와이어들 내의 나노와이어를 어드레싱하도록 구성되고, 그리고 제3 디멀티플렉서는 각 크로스바 어레이의 제3 층의 나노와이어들 내의 나노와이어로 신호를 공급하도록 구성된다.
도 1은 2층 나노와이어 크로스바 어레이를 도시하는 도면.
도 2는 2층 나노와이어 크로스바내 두 접촉층의 나노와이어를 상호연결하는 크로스바 접합을 도시하는 도면.
도 3은 도 1에 도시된 2층 나노와이어 크로스바의 개략적 표현을 도시하는 도면.
도 4는 크로스바 접합에 위치한 재구성가능한 비선형 터널링 저항기의 동작 특성을 나타내는 전류 대 전압 곡선을 도시하는 도면.
도 5는 본 발명의 실시예를 나타내는 제1의 3차원 크로스바 어레이 시스템의 등각투상도.
도 6A-6C는 본 발명의 실시예를 나타내는 3차원 크로스바 어레이에서 나노와이어 크로스바 접합을 구성하기 위한 접근방안을 도시하는 도면.
도 7은 본 발명의 실시예를 나타내는 3층 나노와이어 크로스바 어레이를 도시하는 도면.
도 8은 본 발명의 실시예를 나타내는 3층 나노와이어 크로스바내 3개의 연속층의 나노와이어를 상호연결하는 제1 크로스바 접합을 도시하는 도면.
도 9A는 본 발명의 실시예를 나타내는 도 7에 도시된 3층 나노와이어의 개략적 표현을 도시하는 도면.
도 9B는 본 발명의 실시예를 나타내는 도 8에 도시된 크로스바 접합의 개략적 표현을 도시하는 도면.
도 10은 본 발명의 실시예를 나타내는 제2의 3차원 크로스바 어레이 시스템의 등각투상도.
도 11은 본 발명의 실시예를 나타내는 도 10에 도시된 크로스바 어레이 시스템의 개략적 표현을 도시하는 도면.
도 12A-12D는 본 발명의 실시예를 나타내는 도 11에 도시된 크로스바 어레이의 크로스바 접합을 구성하기 위한 접근방안을 도시하는 도면.
도 13은 본 발명의 실시예를 나타내는 제2 크로스바 접합을 도시하는 도면.
도 14A-14B는 본 발명의 실시예를 나타내는 제3 크로스바 접합을 도시하는 도면.
본 발명의 다양한 실시예는 정보를 저장 및 처리하도록 구성될 수 있는 3차원 크로스바 어레이 시스템에 관한 것이다. 본 발명의 소정 3차원 크로스바 어레이 시스템 실시예는 첫 부섹션에 기술된 다수의 2층 나노와이어 크로스바를 기반으로 한다. 본 발명의 다른 3차원 크로스바 어레이 시스템 실시예는 두 번째 부섹션에 기술된 3층 나노와이어 크로스바를 기반으로 한다. 통상, 본 발명의 3차원 크로스바 어레이 시스템 실시예는 동일 표면 영역을 차지하는 단일 2층 또는 3층 크로스바 어레이 시스템보다 더 높은 밀도의 크로스바 접합을 제공한다.
Ⅰ. 2층 나노와이어 크로스바를 기반으로 한 3차원 크로스바 어레이 시스템 실시예
A. 2층 나노와이어 크로스바
도 1은 2층 나노와이어 크로스바 어레이를 도시한다. 도 1에서, 거의 평행한 제2 층의 나노와이어들(104)은 거의 평행한 제1 층의 나노와이어들(102)을 오버레이한다. 층들 간의 방위각이 변할 수 있지만, 제2 층(104)은 제1 층(102)의 나노와이어에 대해 방위상 대략 수직이다. 나노와이어의 두 층은 격자 또는 크로스바를 형성하고, 제2 층(104)의 각 나노와이어는 제1 층(102)의 모든 나노와이어를 오버레이하고, 두 나노와이어들 간의 가장 근접한 접촉을 나타내는 나노와이어 교차점에서 제1 층(102)의 각 나노와이어와 근접하게 접촉하게 된다. 도 1에서 개별 나노와이어는 직사각 단면으로 도시되었지만, 나노와이어는 또한 정사각형, 원형, 타원형 또는 보다 복잡한 단면을 가질 수 있다. 또한 나노와이어는 다수의 상이한 폭 또는 직경, 및 종횡비(aspect ratios) 또는 편심률(eccentricities)을 가질 수 있다. 용어 "나노와이어 크로스바"는 나노와이어에 추가적으로 서브-마이크로스케일 와이어, 마이크로스케일 와이어, 또는 보다 큰 치수를 가진 와이어의 하나 이상의 층을 가진 크로스바를 언급할 수 있다.
나노와이어층은 기계적 나노임프린팅(nanoimprinting) 기법에 의해 제조될 수 있다. 이 대신에, 나노와이어는 랭뮤어-블로젯(Langmuir-Blodgett) 공정을 포함한 하나 이상의 공정 단계에서 화학적으로 합성되고 거의 평행한 나노와이어 층으로서 퇴적될 수 있다. 나노와이어를 제조하기 위한 본 기술분야에 잘 알려진 다른 대안적 기법이 또한 사용될 수 있다. 따라서 도 1에 도시된 바와 같이 제1 층 및 제2 층을 포함한 2층 나노와이어 크로스바는 비교적 간단한 다수의 공정 중의 임의 공정에 의해 제조될 수 있다. 다수의 상이한 유형의 도전성 및 반도전성 나노와이어는 금속 및 반도체 물질로부터, 이들 유형의 물질들의 조합으로부터, 그리고 다른 유형의 물질로부터 화학적으로 합성될 수 있다. 나노와이어 크로스바는 나노와이어를 전기회로에 포함시키기 위하여 다양한 상이한 방법을 통해 마이크로스케일 어드레스-와이어 리드 또는 다른 전자 리드로 연결될 수 있다.
나노와이어 교차점에서, 저항기와 같은 나노스케일 전자 구성소자, 그리고 다른 유사한 기본 전자 구성소자는 오버랩되는 두 나노와이어를 상호연결하도록 제조될 수 있다. 전자 구성소자에 의해 연결되는 나노와이어 교차점은 "크로스바 접합" 또는 간단히 "접합"으로 불린다. 도 2는 나노와이어 크로스바내 두 인접층들의 나노와이어(202, 204)를 상호연결하는 크로스바 접합을 도시한다. 크로스바 접합은 두 나노와이어들(202, 204) 간의 물리적 접촉을 포함할 수도 있고, 또는 포함하지 않을 수도 있다. 도 2에 도시된 바와 같이, 두 나노와이어는 그들의 오버랩 지점에서 물리적 접촉을 하지 않고, 나노와이어(202)과 나노와이어(204) 간의 갭이 그들의 최근접 오버랩 지점에서 두 나노와이어들 사이에 놓이는 저항성 소자(206)에 의해 표현되는 다수의 분자에 의해 채워질 수 있다(span). 저항성 소자(206)는 저항기로서 거동하는 하나 이상의 분자를 나타낼 수 있다. 본 발명의 소정 실시예에서, 저항성 소자(206)는 오버랩하는 나노와이어들의 층들 사이에 형성된 "중간층"으로 언급되는 개별 층에 도입될 수 있다. 본 발명의 다른 실시예에서, 저항성 소자(206)는 여기에 참조로서 포함되는 2006년 10월 3일에 출원된 "Electronically Actuated Switch"라는 명칭의 미국출원 제11/542,986호에 기술된 전자기 구동 스위 치의 활성 영역일 수 있다.
도 3은 도 1에 도시된 2층 나노와이어 크로스바의 개략적 표현(300)을 제공한다. 도 3에 도시된 바와 같이, 2개의 나노와이어층들(102, 104)은 각각 수평 및 수직선에 의해 표현된다. 특히, 수평선(302-305)은 제1 층의 나노와이어들(102) 내의 나노와이어를 나타내고, χ0, χ1, χ2 및 χ3로 각각 라벨링된다. 수직선(306-309)은 제2 층의 나노와이어들(104) 내의 나노와이어를 나타내고, ｙ1, ｙ2, 및 ｙ3로 각각 라벨링된다. 크로스바 접합에 위치한 저항성 소자는 원(310)과 같은 원에 의해 표현된다. x 및 ｙ 데카르트 좌표(Cartesian coordinates)가 xy 평면에서의 지점을 라벨링하는데 사용되는 것과 동일한 방식으로, x 및 ｙ 나노와이어 라벨은 특정 크로스바 접합을 명확히 식별하는데 사용될 수 있다. 예를 들면 크로스바 접합(310)은 좌표 (x2, y1)를 가진다. 도 3에 도시된 개략적 표현은 본 발명의 다양한 실시예를 설명하기 위하여 이 부섹션의 나머지를 전반에서 사용된다.
B. 나노와이어 크로스바 접합
크로스바 접합 분자의 저항성 속성은 크로스바 접합 분자의 특정 분자 구성 또는 전자 상태에 따라 변할 수 있다. 소정 경우에, 크로스바 접합 분자의 상태 변화는 비가역적일 수 있다. 크로스바 접합에서 비가역적 크로스바 접합 분자를 가진 2층 나노와이어 크로스바는 판독 전용 메모리 장치("ROM")와 같은 프로그래밍가능 전자장치를 형성하는데 사용될 수 있다. 다른 경우에, 크로스바 접합 분자는 도전성일 수 있지만, 분자가 상당히 높은 전압 인가를 통해 크로스바 접합에 인접한 나노와이어 부분과 함께 비가역적으로 손상될 수 있어, 2개의 나노와이어 간의 도전성을 파괴하고 그들 간의 전기접속을 깨뜨릴 수 있다. 또 다른 경우에, 크로스바 접합 분자는 가역적으로 한 상태로부터 다른 상태, 그리고 이의 역으로 천이할 수 있어, 크로스바 접합에 구성된 저항성 소자는 선택된 크로스바 접합에 차동전압을 인가함으로써 재구성 또는 프로그래밍될 수 있다. 크로스바 접합에서 재구성가능한 크로스바 접합 분자를 가진 2층 나노와이어 크로스바는 랜덤 액세스 메모리("RAM")과 같은 재프로그래밍가능 전자장치를 형성하는데 사용될 수 있다.
도 2에 도시된 바와 같이, 크로스바 접합을 채우는 분자는 분자가 저항성, 반도체와 같은 또는 도전성 전기 속성을 보이는 다양하고 상이한 상태를 가질 수 있다. 크로스바 접합 분자의 상태, 그 상태의 상대 에너지는 크로스바 접합을 형성하는 오버랩하는 나노와이어로 차동 전류 레벨 또는 전압을 인가함으로써 제어될 수 있다. 예를 들면 크로스바 접합 분자의 특정 상태는 크로스바 접합의 나노와이어로 전압을 인가함으로써 설정될 수 있다. 인가된 전압은 크로스바 접합 분자의 저항성 상태를 변경할 수 있어, 크로스바 접합 분자로 하여금 한 상태에서 저저항성 저항기로서 동작하도록, 또는 다른 상태의 고저항성 저항기로서 동작하게 할 수 있게 한다.
선형 및 비선형 저항기 속성을 가진 크로스바 접합 분자는 다양한 전자장치를 생성하도록 크로스바 접합에 형성될 수 있다. 선형 저항기로서 동작하는 크로스바 접합 분자에 의해 상호접속된 두 오버래핑 나노와이어들 사이에 흐르는 전류 는 전류-전압 수학식에 의해 근사화될 수 있다:
Figure 112009064211401-pct00001
여기서, R은 크로스바 접합 분자의 저항,
I는 크로스바 접합을 통해 흐르는 전류,
V는 크로스바 접합에 걸리는 전압.
비선형 터널링 저항기로서 동작하는 크로스바 접합 분자에 의해 상호접속된 두 오버래핑 나노와이어들 사이에 흐르는 전류는 전류-전압 수학식에 의해 모델링될 수 있다:
Figure 112009064211401-pct00002
여기서, k는 크로스바 접합의 준-컨덕턴스(quasi-conductance),
a는 전압 스케일 인자.
준-컨덕턴스 k와 스케일 인자 a는 크로스바 접합 분자의 물리적 속성에 의해 결정되는 매개변수이다. 스케일 인자 a는 크로스바 접합의 저항성 속성을 나타내며, 오버래핑 나노와이어들 간의 전압 변동을 기반으로 크로스바 접합을 통해 흐르는 전류 변동을 특징짓는데 사용될 수 있다. 매개변수 k는 선형 저항기의 컨덕턴스 g=1/R과 유사하며, 여기서 R은 저항을 나타낸다. 상기 전류-전압 수학식에 따라 동작하는 비선형 터널링 저항기는 "터널링 저항기"로 불린다.
재프로그래밍가능 전자장치를 생성하기 위해 크로스바 접합에 사용될 수 있 는 추가적인 두 유형의 저항기는 재구성가능한 선형 이력 저항기 및 비선형 터널링 이력 저항기이다. 이들 재구성가능 이력 저항기는 크로스바 어레이의 크로스바 접합에 비트를 저장하는데 사용될 수 있다. 예를 들면 재구성가능 이력 저항기를 포함한 크로스바 어레이는 재구성가능한 RAM으로서 사용될 수 있다. 도 4는 크로스바 접합에 위치한 재구성가능 비선형 터널링 저항기의 동작 특성을 나타내는 전류 대 전압 곡선("I-V 곡선")을 도시한다. 크로스바 접합에 위치한 재구성가능 비선형 터널링 저항기는 "터널링-이력 저항기"로 불린다. 도 4에서, 수평선(402)은 전압축을 나타내고, 수직선(404)은 전류축을 나타낸다. I-V 곡선(406)은 저저항 상태에서 터널링-이력 저항기에 대한 전류 대 전압 관계를 나타내고, I-V 곡선(408)은 고저항 상태에서 동일 터널링 저항기에 대한 전류 대 전압 관계를 나타낸다. I-V 곡선(406, 408)은 정성적으로(qualitatively) 상이한 거동 영역을 보여준다. 예를 들면 I-V 곡선(406)은 선형 영역(410), 제1 지수 영역(412) 및 제2 지수 영역(414)을 가진다. 선형 영역(410)에서, 터널링-이력 저항기는 ka로 주어지는 근사 컨덕턴스를 가진 선형 저항기 접합으로서 동작한다. 터널링-이력 저항기에 걸리는 전압의 크기가 0으로 감소함에 따라, 터널링 이력 저항기의 저항은 거의 일정하며, 터널링-이력 저항기를 통해 흐르는 전류의 크기는 0으로 감소한다. 대조적으로 지수영역(412, 414)에서, I-V 곡선(406)은 비선형 전류 대 전압 관계를 보여준다. 지수영역(412, 414)에 대응하는 전압을 인가하면 터널링-이력 저항기의 저항이 감소되고, 컨덕턴스가 급격하게 증가되어, 터널링-저항기를 통해 더 많은 전 류가 흐르게 한다. 도 4에서, 전압
Figure 112009064211401-pct00003
및
Figure 112009064211401-pct00004
의 각각은 I-V 곡선(406, 408)에 의해 표현되는 터널링-이력 저항기에 인가될 수 있는 최소 및 최대 동작 전압을 나타낸다. 전압 범위
Figure 112009064211401-pct00005
외부의 전압을 인가하게 되면 터널링-이력 저항기 분자를 비가역적으로 손상시킴으로써 크로스바 접합을 파괴하여, 오버래핑 나노와이어들 간의 전기접속의 유용성을 파괴하고, 터널링-이력 저항기를 영구히 오픈 또는 폐쇄시켜 동작불능으로 만든다.
터널링-이력 저항기의 저항 상태는 터널링-이력 저항기로 하여금 두 쌍안정 저항 상태 간에 교번하게 하는 상태 천이 전압을 인가함으로써 제어될 수 있다. 곡선(406)에 의해 표현되는 저저항 상태는 불(Boolean) 값 또는 메모리 상태 "1"을 나타내고, 곡선(408)에 의해 표현되는 고저항 상태는 불 값 또는 메모리 상태 "0"을 나타낸다. 전압 Vw1 및 Vw0은 기록(WRITE) "1" 및 기록 "0" 임계 전압을 나타낸다. 도 4에서 I-V 곡선(406, 408)에 의해 표현되는 터널링-이력 저항기는 다음과 같이 동작할 수 있다. I-V 곡선(408)에 의해 표현되는 고저항 상태의 터널링-이력 저항기를 먼저 고려한다. 터널링-이력 저항기는 전압 범위
Figure 112009064211401-pct00006
(420)의 전압을 인가함으로써 고저항 상태 저항기로서 동작할 수 있다. 그러나 기록 "1" 전압 범위
Figure 112009064211401-pct00007
(422)의 전압을 인가하면 터널링-이력 저항기가 I-V 곡선(406)으로 표현되는 고저항 상태로부터 저저항 상태로 바로 천이된다. 결과적으 로, 터널링-이력 저항기는 이제 전압 범위
Figure 112009064211401-pct00008
(424)의 전압을 인가함으로써 저저항 상태 저항기로서 동작할 수 있다. 기록 "0" 전압 범위
Figure 112009064211401-pct00009
(426)의 전압을 인가하면, 방향 화살표(428)에 의해 표시되는 바와 같이, 터널링-이력 저항기는 I-V 곡선(408)에 의해 표현되는 저저항 상태로부터 고저항 상태로 다시 천이한다. 터널링-이력 저항기의 저항 상태의 변경은 접합의 준-컨덕턴스 k의 변동으로서 모델링될 수 있다. 선형 이력 저항기는 거의 동일한 이력 거동을 보여주고, 곡선(406, 408) 보다는 오히려 저 및 고저항 상태를 나타내기 위해 두 선을 사용하여 유사하게 표현될 수 있다는 점에 주목한다.
C. 3차원 크로스바 어레이 실시예
도 5는 본 발명의 실시예를 나타내는 구성가능한 3차원 크로스바 어레이 시스템(500)의 개략적 표현을 제공한다. 도 5에 도시된 바와 같이, 3차원 크로스바 어레이 시스템(500)은 3개의 2층 크로스바 어레이 시스템(502-504) 스택과 크로스바 어레이 디멀티플렉서(506)를 포함한다. 2층 크로스바 어레이 시스템(502-504)의 각각은 크로스바 어레이와 두 나노와이어 디멀티플렉서를 포함한다. 예를 들면 크로스바 어레이 시스템(502)은 점선 영역에 의해 표시된 크로스바 어레이(508), 그리고 2개의 나노와이어 디멀티플렉서(509, 510)를 포함한다. 3차원 크로스바 어레이 시스템(500)은 전기절연층(512)에 의해 지지된다. 또한 절연층(513, 514)은 크로스바 어레이 시스템(502-504)을 분리시키고, 2층 크로스바 어레이 시스템(502- 504)의 크로스바 어레이로 전송되는 전기신호로부터 전기 간섭을 방지한다. 절연층(512, 514)은 또한 2층 크로스바 어레이 시스템(502-504)의 나노와이어를 지지하는 역할을 한다. 크로스바 어레이 디멀티플렉서(506)는 신호 라인쌍을 통해 각 2층 크로스바 어레이 시스템의 디멀티플렉서쌍으로 연결된다. 예를 들면 크로스바 어레이 디멀티플렉서(506)는 신호 라인(516, 517)을 통해 각각 디멀티플렉서(509, 510)로 연결된다.
절연층(512-514)을 위해 선택된 재료는 나노와이어를 위해 선택된 재료의 유형에 의존한다. 예를 들면 본 발명의 소정 실시예에서, 절연층(512-514)은 Si기반 반도체 나노와이어를 위해 적당한 절연 기판인 사파이어 및 스피넬(spinel)일 수 있는데, 이는 이들 절연체가 유사한 열팽창을 보이기 때문이다. 본 발명의 다른 실시예에서, 절연층(512-514)을 제조하기 위해 SiO2 또는 적당한 중합체를 선택할 수 있다.
도 6A 내지 도 6C는 본 발명의 실시예를 나타내는 3차원 크로스바 어레이 시스템(600)에서 나노와이어 크로스바 접합을 구성하기 위한 접근방안을 도시한다. 도 6A 내지 도 6C에 도시된 바와 같이, 3차원 크로스바 어레이 시스템(600)은 3개의 2층 크로스바 어레이 시스템(602-604)을 포함한다. 크로스바 어레이 시스템(602-604)의 각각은 크로스바 어레이, x-나노와이어 디멀티플렉서 및 y-나노와이어 디멀티플렉서를 포함한다. 예를 들면 크로스바 어레이(603)는 5x5 크로스바 어레이(606), x-나노와이어 디멀티플렉서(607) 및 y-나노와이어 디멀티플렉서(608)를 포함한다. 또한 크로스바 어레이 시스템(600)은 크로스바 어레이 디멀티플렉서(610)를 포함한다. 크로스바 어레이 디멀티플렉서(610)는 신호 라인을 통해 크로스바 어레이 시스템(602-604)의 각각의 디멀티플렉서로 연결된다. 예를 들면 신호 라인(612, 614)은 크로스바 어레이 디멀티플렉서(610)를 x 및 y 나노와이어 디멀티플렉서(607, 608)로 각각 연결시킨다. 도 6A 내지 도 6C에서, 원은 크로스바 접합을 나타낸다. 섹션 I.B.에 전술한 바와 같이, 크로스바 접합은 재구성불가한 저항기, 재구성불가한 터널링 저항기, 재구성가능 저항기 또는 재구성가능 터널링 이력 저항기일 수 있다. 크로스바 접합 분자의 저항 상태는 채워진 원 및 빈 원에 의해 표시된다. 예를 들면 도 6A 내지 도 6C의 빈 원은 초기에 고저항 상태인 크로스바 접합 분자를 나타내고, 채워진 원은 크로스바 접합 분자를 도전체로서 동작하게 하는 저저항 상태의 크로스바 접합 분자를 나타낸다.
3차원 크로스바 어레이 시스템(600)에서 각 크로스바 접합은 데카르트 좌표 시스템(612)에 의해 표현되는 3차원 데카르트 좌표 공간에서의 점과 유사한 고유 좌표를 가지는 것으로 생각될 수 있다. 도 6A 내지 도 6C에 도시된 바와 같이, 크로스바 어레이 시스템(602-604)의 각각에 대해 수평 나노와이어는 x0, x1, x2, x3 및 x4로 라벨링되고, 수직 나노와이어는 y0, y1, y2, y3 및 y4로 라벨링된다. 크로스바 어레이 시스템(602-604)은 z0, z1 및 z2으로 각각 라벨링된다. 각 크로스바 어레이 접합은 x 및 y 나노와이어 어드레스 및 z 크로스바 어드레스에 의해 고유하게 식별될 수 있다. 예를 들면 크로스바 접합(618)은 나노와이어 어드레스(x1,y3,z1)를 가 진다.
도 6A에 도시된 바와 같이, 3차원 크로스바 어레이 시스템(600)의 크로스바 접합의 상태는 초기에 빈 원으로 표현된다. 다음 도 6B에 도시된 바와 같이, 각 크로스바 접합은 나노와이어 어드레스 및 크로스바 어드레스를 대응하는 디멀티플렉서에 적용함으로써 고유하게 액세스될 수 있다. 디멀티플렉서(607, 608)의 각각은 특정 나노와이어를 식별하는 나노와이어 어드레스를 수신하고, 대응하는 고 및 저 전압 패턴, 또는 반대 극성 전압 패턴을 크로스바 어레이의 나노와이어 상에 출력한다. 디멀티플렉서에 수신된 나노와이어 어드레스에 대응하는 나노와이어는 최고 전압 출력을 가진다. 예를 들면 크로스바 접합(x1,y3,z1)(618)을 구성하기 위하여, 나노와이어 x1에 대응한 나노와이어 어드레스는 x-나노와이어 디멀티플렉서(607)로 입력되고, 나노와이어 y3에 대응하는 나노와이어 어드레스는 y-나노와이어 디멀티플렉서(608)로 입력되고, 크로스바 어레이 시스템 z1(603)에 대응한 크로스바 어드레스는 크로스바 디멀티플렉서(610)로 입력된다. 크로스바 디멀티플렉서(610)는 인에이블 신호 sen을 디멀티플렉서(620, 622)로 전송한다. 인에이블 신호가 없다면, x-나노와이어 디멀티플렉서(607)는 크로스바 접합(618) 상태를 빈 원으로부터 채워진 원으로 변경시키기 위하여 제1 기록 전압
Figure 112009064211401-pct00010
를 수평 나노와이어 x1(624)으로 인가할 수 없고, y-나노와이어 디멀티플렉서(608)는 제2 기록 전압
Figure 112009064211401-pct00011
를 수직 나노와이어 y3(626)으로 인가할 수 없다는 데에 주목한다. 개별 크로스바 접합은 도 6B에 도시된 단계와 유사한 단계를 통해 구성될 수 있어, 도 6C에 도시된 나노스케일 구성소자 네트워크를 충분히 구성할 수 있다. 도 6C에서, 채워진 원(618)과 같은 채워진 원은 기록 전압의 선택적 인가에 의해 구성된 크로스바 접합을 나타낸다. 도 6C에 도시된 바와 같이, 크로스바 접합에 위치한 저항기 분자 유형에 따라, 3차원 크로스바 어레이 시스템(600)은 RAM 및 ROM과 같은 집적회로 부분으로서 사용될 수 있다. 예를 들면 크로스바 접합(618)의 상태는 출력전압
Figure 112009064211401-pct00012
를 생성하기 위해 입력전압
Figure 112009064211401-pct00013
를 나노와이어 x1(626)로 인가하고, 다른 전압
Figure 112009064211401-pct00014
를 나노와이어 y3 로 인가함으로써 판독될 수 있다. 출력전압
Figure 112009064211401-pct00015
의 레벨은 크로스바 접합(618)에 저장된 비트값을 나타낸다. 예를 들면
Figure 112009064211401-pct00016
를 위한 저전압 값은 이진수 "0"에 대응할 수 있고,
Figure 112009064211401-pct00017
를 위한 고전압 값은 이진수 "1"에 대응할 수 있다. 통상, 입력 및 출력 전압
Figure 112009064211401-pct00018
,
Figure 112009064211401-pct00019
및
Figure 112009064211401-pct00020
은 기록 전압
Figure 112009064211401-pct00021
및
Figure 112009064211401-pct00022
와 비교시에 비교적 낮은 크기를 가진다. 나노와이어 유형, 반도체 나노와이어의 경우에 사용되는 도펀트 유형, 및 나노와이어 크로스바에 사용되는 크로스바 접합 분자의 유형에 따라, 나노와이어 크로스바를 나노와이어-기반 전기 구성소자 네트워크로 구성하는데 다수의 상이한 구성 프로세스를 사용할 수 있다.
Ⅱ. 3층 나노와이어 크로스바를 기반으로 한 3차원 크로스바 어레이 시스템 실시예
A. 3층 나노와이어 크로스바
도 7은 본 발명의 실시예를 나타내는 3층 나노와이어 크로스바 어레이(700)를 도시한다. 나노와이어 크로스바 어레이(700)는 거의 평행인 제2 층의 나노와이어들(706-708)에 의해 오버레이되는 거의 평행인 제1 층의 나노와이어들(702-704)을 포함한다. 또한 나노와이어 크로스바 어레이(700)는 거의 평행인 제2 층의 나노와이어들(706-708)을 오버레이하는 거의 평행인 제3 층의 나노와이어들(710-712)을 포함한다. 도 7에 도시된 바와 같이, 층들 간의 방위각은 변경될 수 있지만, 제2 층의 나노와이어(706-708)는 제1 층의 나노와이어(702-704)에 대해 약 60°방위이고, 제3 층의 나노와이어(710-712)는 제2 층의 나노와이어(706-708)에 대해 약 60°방위이다. 예를 들면 제1 층의 나노와이어(704)와 제2 층의 나노와이어(707) 사이의 각은 약 60°이고, 제2 층의 나노와이어(707)와 제3 층의 나노와이어(712) 사이의 각도 또한 약 60°이다. 제2 층의 각 나노와이어는 제1 층의 모든 나노와이어(702-704)를 오버레이하고, 제3 층의 각 나노와이어는 제2 층의 모든 나노와이어(706-708)를 오버레이한다. 도 7의 개별 나노와이어는 직사각형 단면으로써 도시되었지만, 나노와이어는 또한 사각형, 원형, 타원형 또는 보다 복잡한 단면을 가 질 수 있다. 또한 나노와이어는 도 1을 참조하여 기술한 바와 같이 다수의 상이한 폭 또는 직경과 종횡비 또는 편심률을 가질 수 있다. 3층 나노와이어 내의 나노와이어를 제조하기 위한 방법은 도 1을 참조하여 전술한 바와 같은 2층 나노와이어를 제조하기 위해 사용한 방법과 동일하다.
도 2를 참조하여 전술한 바와 같이, 저항기와 같은 나노스케일 전자 구성소자, 그리고 다른 잘 알려진 기본 전자 구성소자는 소정 크로스바 접합에서 제조될 수 있다. 도 8은 본 발명의 실시예를 나타내는 3층 나노와이어 크로스바내 3개의 연속 층의 나노와이어들을 상호연결하는 크로스바 접합을 도시한다. 도 8에서, 나노와이어(802, 804, 806)는 3층 나노와이어 크로스바의 나노와이어 교차점에서 나노와이어를 오버랩하는 것을 나타낸다. 도 8에 도시된 바와 같이, 나노와이어(802, 804, 806)는 그들의 가장 근접한 오버랩 지점에서 물리적 접촉을 하지 않는다. 대신에, 나노와이어(802, 806)간의 갭이 4층으로 된 반도체 크로스바 접합(810)에 의해 채워질 수 있다. 크로스바는 저항기층(808), 제1 네거티브 도핑층("n층")(812), 포지티브 도핑층("p층")(813), 그리고 제2 n층(814)을 포함한다. 섹션 I.B.에 전술한 바와 같이, 저항기층(808)은 재구성불가한 저항기, 재구성불가한 터널링 저항기, 재구성가능한 저항기 또는 재구성가능한 터널링 이력 저항기일 수 있다. 제1 n층(812), p층(813), 그리고 제2 n-층(814)은 "BJT(bipolar junction transistor)"를 형성한다. p층(813)은 포지티브 캐리어로써 도핑되고, 나노와이어(804)와 전기통신한다. n층(812, 814)의 네거티브 캐리어의 농도는 상이할 수 있다. p층(813)과 나노와이어(804)는 나노와이어(802, 806) 간에 전류를 흐르게 하거나 또는 막기 위한 게이트 또는 스위치로서 동작할 수 있다. 층(816)은 np접합이고, 층(817)은 pn접합이다. 접합(816, 817)중의 한 접합은 순방향 바이어스 접합으로서 기능할 수 있고, 반면에 다른 한 접합은 크로스바 접합(810)을 통한 전류 흐름을 막는 역바이어스 접합으로서 기능을 하고, BTJ는 "오프(off)"라 한다. 그러나 전류가 나노와이어(804)에 인가될 때, 전류는 BTJ를 통해 흐를 수 있고, 트랜지스터는 "온(on)"이라 한다. 본 발명의 다른 실시예에서, MOSFET(metal on semiconductor field effect transistor)가 또한 나노와이어(804)과 p층(813) 사이에 SiO2와 같은 유전물질을 형성함으로써 크로스바 접합(810)에서 제조될 수 있다. 전압이 나노와이어(804)에 인가될 때, 전류는 MOSFET를 통해 흐를 수 있고, 트랜지스터는 "온"이라 한다. 본 발명의 다른 실시예에서, 저항기층(808)은 참조로서 여기에 포함되는, 2006년 10월 3일에 출원된 "Electronically Actuated Switch"라는 명칭의 미국특허출원 제11/542,986호에 기술된 전자기적 구동 스위치의 활성 영역일 수 있다.
도 9A는 본 발명의 실시예를 나타내는 도 7에 도시된 3층 나노와이어 크로스바(700)의 개략적 표현(900)을 제공한다. 도 9A에 도시된 바와 같이, 라인(902-904)은 나노와이어(702-704)를 나타내고, 라인(906-908)은 나노와이어(706-708)를 나타내고, 라인(910-912)은 나노와이어(710-712)를 나타낸다. 도 9B는 본 발명의 실시예를 나타내는 도 8에 도시된 크로스바 접합의 개략적 표현을 제공한다. 도 9B에 도시된 바와 같이, 라인(920, 922, 924)은 대응적으로 도 8에 도시된 나노와 이어(802, 804, 806)를 나타낸다. 도 8을 참조하여 기술한 BJT 또는 MOSFET는 트랜지스터 심볼(926)에 의해 표현되고, 저항기(808)는 가변 저항기 심볼(928)로써 표현된다.
저항기 크로스바 접합 분자의 전자 속성은 크로스바 접합 분자의 특정한 분자 구성 또는 전자 상태에 따라서 변할 수 있다. 부섹션 I.B.을 참조하여 전술한 바와 같이, 저항기 크로스바 접합 분자의 상태 변동은 비가역적일 수 있다. 소정 경우에, 크로스바 접합 분자는 도전성일 수 있지만, 분자는 상당히 높은 전압의 인가를 통해 크로스바 접합에 인접한 나노와이어 부분과 함께 비가역적으로 손상될 수 있어, 결과적으로 두 나노와이어 간에 도전성을 파괴하고, 그들 간의 전기접속을 깨뜨릴 수 있다. 다른 경우에, 저항기 크로스바 접합 분자는 가역적으로 한 상태로부터 다른 상태로, 그리고 이의 역으로 천이할 수 있어, 크로스바 접합에서 구성된 저항 소자는 선택된 크로스바 접합에 차동 전압을 인가함으로써 재구성 또는 프로그래밍될 수 있다.
B. 3차원 크로스바 어레이 실시예
도 10은 본 발명의 실시예를 나타내는 3차원 크로스바 어레이 시스템(1000)의 등각투상 표현을 제공한다. 도 10에 도시된 바와 같이, 3차원 크로스바 어레이 시스템(1000)은 3개의 3층 크로스바 어레이 스택(1002-1004), x-나노와이어 디멀티플렉서(1006), y-나노와이어 디멀티플렉서(1008), 그리고 크로스바-어레이 디멀티플렉서(1010)를 포함한다. 크로스바 어레이 시스템(1000)은 전기절연층(1012)에 의해 지지된다. 또한 절연층(1013, 1014)은 크로스바 어레이 시스템(1002-1004)을 분리시키고, 크로스바 어레이(1002-1004)로 전송되는 전기신호로부터 전기 간섭을 방지한다. 절연층(1012-1014)은 또한 크로스바 어레이(1002-1004)의 나노와이어를 지지하는 기능을 한다. x-나노와이어 디멀티플렉서(1006)는 크로스바 어레이(1002, 1003, 1004) 각각의 x-나노와이어에 연결되고, y-나노와이어 디멀티플렉서(1006)는 크로스바 어레이(1002, 1003, 1004) 각각의 y-나노와이어로 연결되고, 크로스바 어레이 디멀티플렉서(1010)는 개별 나노와이어 z층으로 연결된다.
절연층(1012-1014)을 위해 선택된 재료는 나노와이어를 위해 선택된 재료 유형에 의존한다. 예를 들면 본 발명의 소정 실시예에서, 절연층(1012-1014)은 Si기반 반도체 나노와이어를 위해 적당한 절연기판인 사파이어 및 스피넬일 수 있는데, 이것은 이들 절연체가 유사한 열팽창을 보여주기 때문이다. 본 발명의 다른 실시예에서, 절연층(1012-1014)을 제조하기 위해 선택된 절연 재료는 SiO2 또는 적당한 절연 중합체일 수 있다.
도 11은 본 발명의 실시예를 나타내는 도 10에 도시된 크로스바 어레이 시스템(1000)의 개략적 표현(1100)을 제공한다. 크로스바 어레이 시스템(1100)은 3개의 3층 크로스바 어레이(1102-1104), x-나노와이어 디멀티플렉서(1106), y-나노와이어 디멀티플렉서(1108), 그리고 z-크로스바 디멀티플렉서(1110)를 포함한다. 3차원 크로스바 어레이(1100)의 각 크로스바 접합은 3차원 데카르트 좌표 공간의 점과 유사한 고유 좌표를 가지는 것으로 여겨질 수 있다. 도 11에 도시된 바와 같 이, 크로스바 어레이(1102-1104)의 각각에서, x층 나노와이어는 x0, x1 및 x2로 라벨링되고, y층 나노와이어는 y0, y1 및 y2로 라벨링된다. 그러나 각 크로스바 어레이의 z층은 단일 라벨로써 식별된다. 특히, 크로스바 어레이(1102)의 모든 z-나노와이어는 z0로 라벨링되고, 크로스바 어레이(1103)의 모든 z-나노와이어는 z1으로 라벨링되고, 그리고 크로스바 어레이(1104)의 모든 z-나노와이어는 z2로 라벨링된다. 나노와이어의 각 크로스바 교차점은 고유한 x, y, z 좌표 집합을 가진다. 예를 들면 크로스바 접합(1112)은 좌표(x2,y1,z0)를 가진다.
도 12A 내지 도 12D는 본 발명의 실시예를 나타내는 도 11에 도시된 크로스바 어레이(1100)의 크로스바 접합을 구성하기 위한 접근방안을 도시한다. 도 12A 내지 도 12D에 도시된 예는 나노와이어 크로스바 접합을 전자회로의 유용한 부분으로서 구성할 수 있는 일반 공정을 도시하기 위한 것이다. 예를 들면 도 11에 도시된 3차원 크로스바 어레이 시스템(1100)은 RAM 장치일 수 있는데, 여기서 각 크로스바 접합은 단일 정보 비트를 저장하는데 사용된다. 고저항 상태의 재프로그래밍가능 이력 저항기를 가진 크로스바 접합은 이진수 "0"에 대응할 수 있고, 저저항 상태의 크로스바 접합은 이진수 "1"에 대응할 수 있다. 크로스바 접합 분자는 가역적으로 한 상태로부터 다른 상태로, 그리고 이의 역으로 천이하는 재구성가능한 이력 저항기일 수 있으므로, 크로스바 접합에서 구성된 저항성 소자는 차동 전압을 선택된 크로스바 접합에 인가함으로써 재구성 또는 프로그램될 수 있다. 다음의 내용에서, 각 크로스바 접합은 MOSFET 및 재구성가능한 터널링 이력 저항기를 포함하는 것으로 간주한다. 도 12A 내지 도 12D에 도시된 크로스바 접합에 위치한 빈 원은 초기 고저항 상태의 재구성가능한 터널링 이력 저항기를 나타내고, 채워진 원은 저저항 상태의 저항기를 나타낸다.
먼저 도 12A에 도시된 바와 같이, 나노와이어 크로스바 시스템(1100)의 크로스바 접합은 고저항 상태이다. 저저항 상태를 크로스바 접합(x2,y1,z0)(1112)로 기록하기 위하여, x2-나노와이어 어드레스는 x-나노와이어 디멀티플렉서(1106)로 입력되고, y1-나노와이어 어드레스는 y-나노와이어 디멀티플렉서(1108)로 입력된다. 굵은 선의 x2-나노와이어(1202-1204) 및 굵은 선의 y1-나노와이어(1206-1208)에 의해 도 12B에 도시된 바와 같이, x-나노와이어 디멀티플렉서(1106)는 x2-나노와이어의 컬럼의 모든 x-나노와이어에 적절한 전압을 인가하고, y-나노와이어 디멀티플렉서(1108)는 y1-나노와이어 컬럼의 모든 y-나노와이어에 적절한 전압을 인가하고, 그리고 z-나노와이어 디멀티플렉서(1110)는 나노와이어의 z0층의 모든 나노와이어에 전압을 인가한다. x2-나노와이어(1202-1204) 및 y1-나노와이어(1206-1208)로 인가되는 전압은 크로스바 접합(1112, 1210, 1212)에 걸리는 전압을 생성한다. 그러나 각 크로스바 접합에 위치한 트랜지스터는 "오프"이고, 따라서 크로스바 접합(1112, 1210, 1212)를 통해 흐르는 전류가 없다. 다음 도 12C에 도시된 바와 같이, z-크 로스바 어레이 디멀티플렉서(1110)에 입력되는 z0층 어드레스로 인하여, 전압이 모든 z0층 나노와이어(1214-1216)로 입력되어, z0층의 크로스바 접합에 위치한 MOSFET 트랜지스터를 턴"온"시킨다. 도 4를 참조하여 전술한 바와 같이, 크로스바 접합(1112)에 저저항 상태를 기록하기 위하여, 나노와이어(1204, 1208, 1216)에 인가되는 전압은 전압 범위
Figure 112009064211401-pct00023
내에 있는 크기 및 극성을 가진 전압을 크로스바 접합(1112)에 걸쳐 생성하도록 결합한다. 크로스바 접합(1112)은 3개의 개별 나노와이어로부터 전압을 수신하기 위한, 3층 크로스바 어레이(1100)에서 유일한 크로스바 접합이라는 점에 주목한다. 다른 크로스바 접합에서 하나 또는 2개의 교차된 나노와이어로부터의 전압은 이들 크로스바 접합에서 저항 상태를 변경시키기에 부적당하다. 결과적으로, 도 12D에 도시된 바와 같이 크로스바 접합(1112)만이 저저항 상태로 전환된다. 고저항 상태를 크로스바 접합(1112)에 기록하기 위하여, 도 4를 참조하여 전술한 바와 같이 나노와이어(1204, 1208, 1216)에 인가되는 전압은 전압 범위
Figure 112009064211401-pct00024
내에 있는 크기 및 극성을 가진 전압을 크로스바 접합(1112)에 걸쳐 생성하기 위하여 결합한다.
도 4를 참조하여 전술한 바와 같이, 대응하는 나노와이어에 인가되는 전압이 전압 범위
Figure 112009064211401-pct00025
및
Figure 112009064211401-pct00026
중의 하나 내에 있는 크기 및 극성을 가진 전압을 대응하는 크로스바 접합에 걸쳐 생성하기 위하여 결합하는 것을 제외하 고는, 저항 상태를 판독하기 위한 방법은 크로스바 접합에 저항 상태를 기록하기 위한 방법과 동일할 수 있다.
거의 동일한 설명이 각 크로스바 접합에 위치한 BJT를 가진 3차원 크로스바 어레이 시스템의 크로스바 접합에서 저항기를 구성하는 데 적용된다는 점에 주목한다.
본 발명은 특정 실시예로써 기술하였지만, 본 발명을 이들 실시예로 제한하려는 것은 아니다. 본 발명의 사상내 변경은 당업자에게 명백할 것이다. 예를 들면 본 발명의 다른 실시예에서, 당업자는 3차원 크로스바 어레이 시스템을 생성하기 위한 크로스바 층 수의 확장을 명백히 알 것이다. 특히, 당업자는 4개 이상의 2층 나노와이어 크로스바 시스템을 가진 3차원 크로스바 어레이 시스템 생성, 그리고 4개 이상의 3층 나노와이어 크로스바를 가진 3차원 크로스바 어레이 시스템 생성을 명백히 알 것이다. 본 발명의 다른 실시예에서, 크로스바 접합 분자 유형은 다양하고 상이한 종류의 복합 전자장치를 제조하기 위하여 특정 크로스바 접합에서 또는 상이한 층에서 변경될 수 있다. 예를 들면 3차원 크로스바 어레이 시스템은 복합 RAM 및 ROM 장치를 형성하기 위하여 하나의 재구성가능한 크로스바 접합층, 그리고 재구성불가한 크로스바 접합을 가진 다른 층을 가질 수 있다. 본 발명의 또 다른 실시예에서, 교차하는 나노와이어의 각 층은 크로스바 접합을 위해 선택된 크로스바 접합 유형에 따라 분할될 수 있다. 본 발명의 또 다른 실시예에서, 도 13에 도시된 바와 같이 pnp 바이폴라 트랜지스터가 npn 바이폴라 트랜지스터 대신에 크로스바 접합에 사용될 수 있다. 본 발명의 또 다른 실시예에서, 도 14A 및 도 14B에 도시된 커패시터(1402)와 같이, 크로스바 접합에서 재구성가능한 이력 저항기 대신에 커패시터를 사용할 수 있다. 본 발명의 또 다른 실시예에서, z-나노와이어와 n-층 사이에 유전 재료를 형성함으로써 도 13에 도시된 크로스바 접합에서 MOSFET를 제조할 수 있고, 이 MOSFET는 z-나노와이어에 전압을 인가함으로써 동작할 수 있다.
설명을 위한 전술한 내용은 본 발명의 철저한 이해를 위하여 특정 명칭을 사용하였다. 그러나 당업자는 본 발명을 실시하기 위하여 특정 상세사항을 필요로 하지 않는다는 것은 명백히 알 것이다. 본 발명의 특정 실시예에 대한 전술한 설명은 예시 및 설명을 위하여 제공된다. 이것들은 본 발명을 개시된 명확한 형태로 제한하거나, 총망라하려는 것은 아니다. 전술한 교시를 고려하여 다수의 변형 및 변경이 가능하다. 실시예는 본 발명의 원리 및 그의 실제적 적용을 최상으로 설명하기 위하여 도시 및 기술되어, 다른 당업자들이 본 발명을 최상으로 이용할 수 있게 하고, 각종 변경을 갖는 각종 실시예들은 고려되는 특정 용도애 적합하게 된다. 본 발명의 범주는 다음의 특허청구범위 및 그의 등가물에 의해 정의되도록 의도된다.

Claims (10)

  1. 구성가능한 3차원 크로스바 어레이(crossbar array) 시스템(1000)으로서,
    제1 층의 나노와이어들(702-704), 상기 제1 층의 나노와이어들을 오버레이(overlay)하는 제2 층의 나노와이어들(706-708), 상기 제2 층의 나노와이어들을 오버레이하는 제3 층의 나노와이어들(710-712), 그리고 상기 제1 층의 나노와이어들 내의 나노와이어, 상기 제2 층의 나노와이어들 내의 나노와이어, 및 상기 제3 층의 나노와이어들 내의 나노와이어의 교차점에 위치한 크로스바 접합(crossbar junction)(810)을 각각 포함하는 다수의 크로스바 어레이(1102-1104),
    각 크로스바 어레이의 상기 제1 층의 나노와이어들 내의 나노와이어들의 적어도 일부를 어드레싱하도록 구성된 제1 디멀티플렉서(1106),
    각 크로스바 어레이의 상기 제2 층의 나노와이어들 내의 나노와이어들의 적어도 일부를 어드레싱하도록 구성된 제2 디멀티플렉서(1108), 및
    각 크로스바 어레이의 상기 제3 층의 나노와이어들 내의 나노와이어들의 적어도 일부에 신호를 공급하도록 구성된 제3 디멀티플렉서(1110)
    를 포함하고,
    상기 제1 층의 나노와이어들 내의 나노와이어, 상기 제2 층의 나노와이어들 내의 나노와이어, 및 상기 제3 층의 나노와이어들 내의 나노와이어는, 서로 접촉하지 않는, 시스템.
  2. 제1항에 있어서,
    상기 제2 층의 각 나노와이어는 상기 제1 층의 각 나노와이어를 오버레이하고, 상기 제3 층의 각 나노와이어는 상기 제2 층의 각 나노와이어를 오버레이하는 시스템.
  3. 제1항에 있어서,
    상기 크로스바 접합들은 상기 제2 층의 나노와이어들(804) 내의 나노와이어들에 동작가능하게 연결되며 상기 제1 층의 나노와이어들(802) 내의 나노와이어들과 상기 제3 층의 나노와이어들(806) 내의 나노와이어들 사이의 전류 흐름을 제어하기 위한 스위치로서 동작할 수 있는 트랜지스터들(812-814)을 더 포함하는 시스템.
  4. 제3항에 있어서,
    상기 트랜지스터는
    MOSFET(metal on semiconductor field effect transistor),
    npn-바이폴라 접합 트랜지스터(812-814), 및
    pnp-바이폴라 접합 트랜지스터
    중 하나를 더 포함하는 시스템.
  5. 제1항에 있어서,
    상기 크로스바 접합은
    선형 이력 저항기,
    비선형 이력 저항기, 및
    커패시터
    중 하나를 더 포함하는 시스템.
  6. 구성가능한 3차원 크로스바 어레이(500) 시스템으로서,
    제1 디멀티플렉서(607)에 의해 어드레싱되는 제1 층의 나노와이어들(102), 제2 디멀티플렉서(608)에 의해 어드레싱되는 제2 층의 나노와이어들(104), 그리고 상기 제1 층의 나노와이어들 내의 나노와이어 및 상기 제2 층의 나노와이어들 내의 나노와이어의 교차점에 위치한 크로스바 접합을 각각 포함하는 다수의 2차원 크로스바-메모리 어레이 시스템(602-604), 및
    각각의 2차원 크로스바-메모리 어레이의 상기 제1 디멀티플렉서에 제1 인에이블 신호를 송신하고, 각각의 2차원 크로스바-메모리 어레이의 상기 제2 디멀티플렉서에 제2 인에이블 신호를 송신하도록 구성된 크로스바-어레이 디멀티플렉서(610)
    를 포함하고,
    상기 제1 층의 나노와이어들 내의 나노와이어 및 상기 제2 층의 나노와이어들 내의 나노와이어는, 서로 접촉하지 않는, 시스템.
  7. 제6항에 있어서,
    상기 제1 층의 나노와이어들 및 상기 제2 층의 나노와이어들은
    도전성 재료, 및
    반도체 재료
    중 하나를 더 포함하는 시스템.
  8. 제6항에 있어서,
    상기 제2 층의 각 나노와이어는 상기 제1 층의 각 나노와이어를 오버레이하는 시스템.
  9. 제6항에 있어서,
    상기 제1 층의 나노와이어들의 각 나노와이어는 저항기 접합(206)을 통해 상기 제2 층의 나노와이어들의 각 나노와이어와 전기통신하는 시스템.
  10. 제9항에 있어서,
    상기 저항기 접합(206)은
    선형 이력 저항기,
    비선형 이력 저항기, 및
    비가역 저항기
    중 하나를 더 포함하는 시스템.
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