KR101414751B1 - 커패시터 내장 기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 대용량화에 적응한 커패시터 기능을 용이하게 실현시키는 것을 과제로 한다.

커패시터 내장 기판(10)은 소요의 두께를 갖는 기재(基材)(11)와, 기재(11)의 두께 방향으로 각각 소요의 패턴 형상으로 관통 형성되고, 또한 절연층(14)을 개재시켜서 대향 배치된 1쌍의 도체(관통 전극)(12, 13)를 구비한다. 1쌍의 전극(12, 13)은 각각 빗살형 패턴 형상으로서, 빗살 부분이 서로 맞물리는 형상의 형태로 대향 배치되어 있다.

커패시터 내장 기판, 절연층, 빗살형 패턴, 전극

Description

커패시터 내장 기판 및 그 제조 방법{CAPACITOR-EMBEDDED SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 커패시터를 내장한 기판에 관한 것으로서, 특히, 고속의 스위칭 동작이 요구되는 반도체 소자(칩)나 전자 부품 등을 탑재하는 다층 배선 기판 또는 모듈의 베이스 기재(基材) 또는 인터포저(interposer)로서 이용되는 커패시터 내장 기판 및 그 제조 방법에 관한 것이다.

이 때에, 다층 배선 기판은 반도체 소자(칩) 등을 탑재하는 패키지로서의 기능을 다하는 의미에서, 이하의 기술에서는 편의상 「반도체 패키지」라고도 칭한다.

최근, 배선의 미세화 및 고밀도화가 요구되고 있는 반도체 패키지 등에서는, 각 배선 패턴이 서로 근접하고 있기 때문에, 배선 간에서 누화 잡음(crosstalk noise)이 발생하거나, 또 전원 라인 등의 전위가 변동하는 등의 문제가 일어날 수 있다. 특히, 고속의 스위칭 동작이 요구되는 반도체 칩이나 전자 부품 등을 탑재하는 패키지에서는, 주파수의 상승에 따라 누화 잡음이 발생하기 쉬워지고, 또 스위칭 소자가 고속으로 온/오프(on/off)함으로써 스위칭 잡음이 발생하여, 이에 의 해 전원 라인 등의 전위가 변동하기 쉬워진다. 그래서, 전원 전압을 안정시키고, 또한 스위칭 잡음 등을 저감시킬 목적으로, 종래보다, 반도체 칩 등을 탑재한 패키지에 칩 콘덴서를 부설해서 전원 라인 등을 「디커플링(decoupling)」 하는 것이 행해지고 있다.

그러나 이 경우, 칩 콘덴서를 설치한 만큼만 배선 패턴의 설계 자유도가 제한된다거나, 또는 칩 콘덴서와 반도체 칩 등의 전원/그라운드 단자를 접속하는 배선 패턴의 라우팅 거리가 길어져서 인덕턴스의 증대를 초래하는 경우가 있다. 인덕턴스가 크면, 디커플링 효과가 약해지게 되므로, 인덕턴스는 가능한 한 작은 쪽이 바람직하다.

이에 대처하는 수단으로서, 칩 콘덴서를 패키지에 부설하는 대신에, 동등의 용량 소자를 패키지에 내장하는 경우를 생각할 수 있다. 또한, 최근의 모바일 기기나 휴대 기기 등의 전자 기기의 소형화 및 박형화에 따라, 수동 부품의 기판에 커패시터 기능을 내장하는 기술이 실용화되고 있다. 그 하나의 기술로서, 고유전율 절연 시트를 이용하여 기판의 절연층 내에 매립 전극을 형성하는 기술이 있다. 이러한 기술의 전형적인 구성예로는 유기 수지 기판 내에 커패시터의 유전체로서 고유전율 절연 수지 시트(유전율을 높이기 위한 무기 필러를 혼입한 수지의 시트)가 배열 설치되어, 이 수지 시트를 사이에 삽입하여 그 상하에 커패시터의 1쌍의 전극을 구성하는 각 도체층(배선층)이 설치되어 있다.

이러한 종래 기술에 관련되는 기술로서는, 예를 들면, 특허문헌 1에 기재되어 있는 바와 같이, 가요성(可撓性)을 갖는 기재의 적어도 한쪽 면에 배선 패턴을 설치하고, 그 한쪽 면에 소정의 깊이를 갖고 소정의 패턴 형상으로 형성한 홈에, 소정의 재료를 매립하여 기재와 일체화된 회로 부품을 형성하고, 이 회로 부품과 배선 패턴을 접속해서 플렉서블(flexible) 회로 기판을 구성하도록 한 것이 있다. 이 플렉서블 회로 기판에서는 회로 부품의 하나의 형태로서, 대향하는 빗살형 패턴 형상으로 형성한 홈에 전극 재료를 매립하여 형성한 빗살형 전극쌍과, 이들 빗살형 전극쌍 간의 기재를 유전체층으로 하는 커패시터가 형성되어 있다.

[특허문헌 1] 일본국 특개2007-150180호 공보

상술한 바와 같이 종래의 기술에서는 전자 기기의 소형화 등에 따르고, 또한 디커플링 효과를 유효하게 기능시킬 목적으로, 반도체 패키지에 커패시터 기능을 내장하는 기술이 실용화되고 있다. 이 경우, 커패시터로서의 기능을 최대한으로 살리기 위해서는, 커패시터의 용량은 가능한 한 큰 쪽이 바람직하다. 그러나, 커패시터의 용량을 올리려고 하면, 아래와 같이 여러 과제가 있었다.

즉, 상술한 바와 같은 고유전율 절연 수지 시트(유전율: 45 정도)는 종래 이용되고 있던 세라믹의 칩 콘덴서(유전율: 20,000 정도)와 비교해서 유전율의 값이 상당히 낮기 때문에, 대용량(100nF 정도)의 커패시터의 형성을 고려한 경우, 그 소요의 용량을 실현시키기 위해서는 당해 시트를 사이에 삽입하고 있는 각 전극의 대향 면적을 크게 하거나, 또는 당해 시트의 두께(전극 간의 거리)를 작게 하거나, 또는 유전율을 더욱 높게 할 필요가 있다.

유전율을 높게 하기 위해서는, 고유전율 절연 수지 시트에 포함되어 있는 무기 필러의 함유율을 높게 할 필요가 있지만, 현 상태에서는 기술적으로 한계가 있다.

한편, 고유전율 절연 수지 시트의 두께를 작게 하는 방법으로는, 당해 수지 시트를 얇게 형성하는 기술 자체에 한계가 있고, 가령 소망하는 두께로 얇게 형성할 수 있었다고 하여도, 그 얇아진 시트의 취급이 곤란해진다는 것은 충분히 예상된다.

또한, 고유전율 절연 수지 시트를 사이에 삽입하고 있는 전극(도체층의 일부분)의 대향 면적을 크게 하기 위해서는, 당해 도체층의 대부분을 전극 전용으로 하여 할당할 필요가 있어서, 당해 도체층에서 전극이 차지하는 면적이 커지기 때문에, 그 만큼 다른 배선의 자유도가 손상된다.

각 전극의 대향 면적을 크게 하는 다른 방법으로서는, 유전체를 구성하는 절연층(수지층)과 전극을 구성하는 도체층을 교대로 적층하는 방법이 있지만, 빌드업(buildup) 공법과 같이 1층씩 형성할 필요가 있기 때문에, 프로세스 시간이 길어져 비용 상승으로 이어진다.

또한, 각 전극의 대향 면적을 크게 하는 또 다른 방법으로서, 유전체(절연층)와 전극(도체층)을 엇갈린 빗살형 구조(병렬 커패시터)로 하는 방법을 생각할 수 있지만, 이 방법에서는 다층 구조로 하는 것이 곤란하다.

본 발명은 상기한 종래 기술에서의 과제를 감안하여 창작된 것이므로, 대용량화에 적응한 커패시터 기능을 용이하게 실현할 수 있는 커패시터 내장 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 제조 비용의 저감화 및 배선 자유도의 향상에 기여할 수 있는 커패시터 내장 기판의 제조 방법을 제공하는 것을 목적으로 한다.

상기한 종래 기술의 과제를 해결하기 위하여, 본 발명의 기본 형태에 의하면, 소요의 두께를 갖는 기재와, 상기 기재의 두께 방향으로 각각 소요의 패턴 형상으로 관통 형성되고, 또한 절연층을 개재시켜서 대향 배치된 1쌍의 도체를 구비 한 것을 특징으로 하는 커패시터 내장 기판이 제공된다.

이 형태에 따른 커패시터 내장 기판에 의하면, 소요의 두께를 갖는 기재를 두께 방향으로 관통하는 1쌍의 도체를 커패시터의 관통 전극으로 하여, 각 도체 사이에 개재된 절연층을 당해 커패시터의 유전체층으로서 이용하고 있다. 즉, 기재 내에 커패시터를 입체적으로 형성하고 있으므로, 대용량화에 적응시킬 수 있다. 예를 들면, 1쌍의 도체를 각각 빗살형 패턴 형상이면서, 또한 빗살 부분이 서로 맞물리는 형상의 형태로 대향 배치시킴으로써, 당해 커패시터를 작은 영역에서 형성한 경우에도, 각 전극 간의 대향 면적을 증가시킬 수 있으므로, 대용량화에 기여할 수 있다.

또한, 본 발명의 다른 형태에 의하면, 상기한 형태에 따른 커패시터 내장 기판을 제조하는 방법이 제공된다. 이 제조 방법은 소요의 두께를 갖는 기재의 두께 방향으로 소요의 패턴 형상으로 관통하는 개구부를 형성하는 공정과, 상기 개구부의 내벽면 위에 절연층을 형성하는 공정과, 상기 절연층에 의해 덮인 개구부 내를 도체에 의해 충전하는 공정과, 상기 기재의 상기 절연층 사이에 개재해 있는 부분을 제거하는 공정과, 제거된 부분을 도체에 의해 충전하는 공정을 포함하는 것을 특징으로 한다.

본 발명에 따른 커패시터 내장 기판 및 그 제조 방법의 다른 구성상의 특징 및 그에 의거한 유리한 이점 등에 대해서는 발명의 실시예를 참조하면서 설명한다.

본 발명에 의하면, 대용량화에 적응한 커패시터 기능을 용이하게 실현할 수 있고, 제조 비용의 저감화 및 배선 자유도의 향상에 기여할 수 있는 커패시터 내장 기판 및 그 제조 방법을 제공할 수 있다.

이하, 본 발명의 바람직한 실시예에 대해서 첨부한 도면을 참조하면서 설명한다.

(제 1 실시예 … 도 1 내지 도 4 참조)

도 1은 본 발명의 제 1 실시예에 따른 커패시터 내장 기판의 구성을 개략적으로 나타낸 것으로서, (a)는 평면적으로 본 구조, (b)는 (a)에서의 A-A’선을 따라 보았을 때의 단면 구조를 각각 나타내고 있다.

본 실시예에 따른 커패시터 내장 기판(10)은 기본적으로는 도시한 바와 같이 기재로서의 실리콘(Si) 기판(11)과, 이 Si 기판(11)의 두께 방향으로 각각 빗살형 패턴 형상으로 관통하여 형성된 2개의 개구부의 내벽면 위에 형성된 이산화 실리콘(SiO₂)의 절연층(14)과, 이 절연층(14)에 의해 덮인 각 개구부 내에 각각 충전된 동(Cu)의 도체(12 및 13)를 구비하여 구성되어 있다. 각 도체(12, 13)는 커패시터의 전극을 구성하고, 절연층(14)은 당해 커패시터의 유전체층을 구성한다. 각 전극(12, 13)은 각각 빗살형 패턴의 빗살 부분이 서로 맞물리는 형상의 형태로 대향하여 배치되어 있다. 또한, 절연층(14)은 당해 개구부의 내벽면 위에 형성되어 있지만, 각 전극(12, 13)의 빗살 부분이 대향하여 형성되어 있는 부분에서는, 도시한 바와 같이 각 전극(12, 13) 간에 공유되는 형태로 형성되어 있다.

본 실시예에서는 Si 기판(11)을 두께 방향으로 관통하는 도체(12, 13)를 커패시터의 전극(관통 전극)으로 하여, 각 전극(12, 13) 사이에 개재된 절연층(SiO₂)(14)을 당해 커패시터의 유전체층으로서 구성한 것, 즉, Si 기판(11) 내에 커패시터를 입체적으로 형성한 것을 특징으로 한다. 이 경우, 커패시터의 유전체층을 구성하는 절연층(14)은 SiO₂로 구성되어, 그 유전율은 비교적 낮으므로, 당해 커패시터의 용량을 효과적으로 향상시키기 위하여, 도 1의 (a)에 나타나 있는 바와 같은 「빗살형」의 전극 구조로 하고 있다. 이러한 전극 구조로 함으로써, 당해 커패시터를 작은 영역(면적)에서 형성하여도, 각 전극(12, 13)의 대향 면적을 증가시킬 수 있으므로, 대용량화에 기여한다. 또한, Si 기판(11)의 두께는 200㎛ 정도, 각 전극(12, 13)의 두께는 60㎛ 정도, 유전체층(SiO₂)(14)의 두께는 1.5㎛ 정도로 선정되어 있다.

이하, 본 실시예에 따른 커패시터 내장 기판(10)을 제조하는 방법에 대해서 그 제조 공정의 일례를 나타낸 도 2 내지 도 4를 참조하면서 설명한다.

우선 최초의 공정에서는(도 2의 (a) 참조), 소정의 두께로 얇게 형성된 실리콘(Si) 기판(11)을 준비한다. 예를 들면, 12인치 사이즈로 두께 725㎛ 정도의 Si 웨이퍼를 준비하고, 연삭 장치를 이용하여 웨이퍼의 한면 또는 양면을 연삭하여, 200㎛ 정도의 두께로 박화(薄化)한다.

다음 공정에서는(도 2의 (b) 참조), Si 기판(11)의 소요의 위치에, 반응성 이온 에칭(RIE)이나 스퍼터 에칭(sputter etching) 등의 드라이 에칭법에 의해, Si 기판(11)의 두께 방향으로 소요의 패턴 형상으로 관통하는 개구부(OP1)를 형성한다. 도시한 예에서는, 개구부(OP1)가 10개소로 분산되어서 별개로 형성되어 있는 것처럼 보이지만, 실제로는 1개의 개구부(OP1)가 형성되고, 이 개구부(OP1)에는 후술하는 바와 같이 커패시터의 한쪽 전극을 구성하는 도체가 매립된다. 즉, 개구부(OP1)는 평면적으로 보면 「빗살형」의 패턴 형상으로 형성되어 있다(도 1의 (a)참조).

다음 공정에서는(도 2의 (c) 참조), 개구부(OP1)의 내벽면 위에 커패시터의 유전체층으로서의 절연층(14)을 형성한다. 우선, Si 기판(11)의 개구부(OP1)의 내벽을 포함해서 전체 면에 열산화법이나 CVD법, 증착 등에 의해, 산화 실리콘(SiO₂)의 절연층(14)을 형성한다. 다음에, 전체 면에 절연층(14)이 형성된 Si 기판(11)을 화학 연마 혹은 화학 기계 연마(CMP)에 의해 양면에서부터 연마하고, 도시한 바와 같이 Si 기판(11)의 양면이 노출될 때까지(즉, 개구부(OP1)의 내벽면 위에만 절연층(14)이 잔존하는 레벨까지) 연마를 계속하여, 평탄화한다.

다음 공정에서는(도 2의 (d) 참조), 개구부(OP1)의 내벽면 위에 절연층(14)이 형성된 Si 기판(11)의 한쪽 면(도시한 예에서는 하측)에, 동(Cu)박(15)을 부착한다. 이 동박(15)은 나중에 행하는 전해 도금 처리시의 시드층(급전층)으로서 기능한다.

다음 공정에서는(도 3의 (a) 참조), 한쪽 면에 시드층(동박(15))이 형성되고, 개구부(OP1)(도 2의 (d))의 내벽면 위에 절연층(14)이 형성된 Si 기판(11)에 대하여, 시드층(15)을 급전층으로 하여 전해 Cu 도금을 실시하고, 당해 개구부를 도체(Cu)(12a)에 의해 충전한다.

다음 공정에서는(도 3의 (b) 참조), 한쪽 면에 시드층(15)이 형성되고, 다른쪽 면에 개구부를 충전해서 도체(12a)가 형성된 Si 기판(11)을 화학 연마 또는 CMP에 의해 양면에서부터 연마하고, 도시한 바와 같이 Si 기판(11)의 양면이 노출될 때까지 연마를 계속하여, 평탄화한다. 이에 의해, 커패시터의 한쪽 전극(12)(도 1)이 형성되게 된다.

다음 공정에서는(도 3의 (c) 참조), 도 2의 (b) 및 (d)의 공정에서 행한 처리와 동일하게 하여, 반응성 이온 에칭(RIE)이나 스퍼터 에칭 등의 드라이 에칭법에 의해, Si 기판(11)의 절연층(14) 사이에 개재하고 있는 부분(즉, 빗살형 패턴 형상으로 형성된 전극(12)의 빗살 부분에 대향하고 있는 부분)의 「Si」를 에칭 제거하여 개구부(OP2)를 형성하고, 또한, Si 기판(11)의 한쪽 면(도시한 예에서는 하측)에 시드층으로서의 동(Cu)박(16)을 부착한다. 형성된 개구부(OP2)에는 후술하는 바와 같이 커패시터의 다른쪽 전극을 구성하는 도체가 매립된다.

다음 공정에서는(도 3의 (d) 참조), 도 3의 (a)의 공정에서 행한 처리와 동일하게 하여, 한쪽 면에 시드층(동박(16))이 형성되고, 다른쪽 면 측에 개구부(OP2)(도 3의 (c))가 형성된 Si 기판(11)에 대하여, 시드층(16)을 급전층으로 하여 전해 Cu 도금을 실시하고, 당해 개구부를 도체(Cu)(13a)로 충전한다.

다음 공정에서는(도 4의 (a) 참조), 도 3의 (b)의 공정에서 행한 처리와 동일하게 하여, 한쪽 면에 시드층(16)(도 3의 (d))이 형성되고, 다른쪽 면에 개구부 를 충전하여 도체(13a)가 형성된 Si 기판(11)을 화학 연마 또는 CMP에 의해 양면에서부터 연마하고, 도시한 바와 같이 Si 기판(11)의 양면이 노출될 때까지 연마를 계속하여, 평탄화한다. 이에 의해, 커패시터의 다른쪽 전극(13)이 형성되어, 기본적으로는 도 1에 나타낸 커패시터 내장 기판(10)이 형성되게 된다.

다음 공정에서는(도 4의 (b) 참조), 앞의 공정에서 제작된 커패시터 내장 기판(10)의 실리콘(Si) 기판(11)의 양면에, 열산화법이나 CVD법, 증착 등에 의해, 당해 커패시터의 보호막으로서 기능하는 산화 실리콘(SiO₂)의 절연층(17)을 형성한다.

다음 공정에서는(도 4의 (c) 참조), Si 기판(11)의 한쪽 면(도시한 예에서는 상측)에 형성된 절연층(17)의 소요의 개소에, CO₂ 레이저, YAG 레이저, 엑시머 레이저 등에 의해, 비어 홀(VH)을 형성한다. 비어 홀(VH)을 형성하는 위치는 당해 커패시터의 각 전극(12, 13)이 형성되어 있는 부분에 각각 대응하는 절연층 영역에서 적어도 2개소로 선정된다.

최후의 공정에서는(도 4의 (d) 참조), 비어 홀(VH) 내를 충전해서 소요의 형상으로 배선 패턴(18)을 형성한다. 예를 들면, 비어 홀(VH) 내를 포함해서 당해 절연층(17) 위에, 무전해 동(Cu) 도금 등에 의해 시드층을 형성하고, 이 시드층을 급전층으로 하여 전해 Cu 도금에 의해 비어 홀(VH)을 충전하고, 또는, Cu 등의 금속을 함유하는 도전성 페이스트를 스크린 인쇄법 등에 의해 비어 홀(VH)에 충전한 후, 서브트랙티브법(subtractive process), 세미 애디티브법(semi-additive process), 잉크젯법 등에 의해, 소요의 형상으로 Cu의 배선 패턴(18)을 형성한다. 형성된 각 배선 패턴(18)은 각각 당해 커패시터의 전극 단자로서 이용할 수 있다.

이상 설명한 바와 같이, 본 실시예에 따른 커패시터 내장 기판(10)(도 1) 및 그 제조 방법(도 2 내지 도 4)에 의하면, 소요의 두께를 갖는 Si 기판(11)을 두께 방향으로 관통하는 1쌍의 도체(12, 13)를 커패시터의 관통 전극으로 하여, 각 전극(12, 13) 사이에 개재된 절연층(SiO₂)(14)을 당해 커패시터의 유전체층으로서 이용하고 있다. 즉, Si 기판(11) 내에 커패시터를 입체적으로 형성하고, 또한 각 전극(12, 13)을 「빗살형」의 전극 구조로 하고 있으므로, 당해 커패시터를 작은 영역(점유 면적)에서 형성한 경우에도, 각 전극(12, 13) 사이의 대향 면적을 효과적으로 증가시킬 수 있다. 이는 커패시터의 대용량화에 대단히 기여한다.

또한, 기재로서 Si 기판(11)을 사용하여, 그 소요의 위치에 형성한 개구부의 내벽면을 열산화 등을 행하는 것만으로 커패시터의 유전체층(SiO₂)(14)을 형성할 수 있다. 즉, 1회의 공정에서(도 2의 (c) 참조) 다층의 유전체층(14)을 형성할 수 있으므로, 종래와 같이 절연층(유전체층)을 도체층(전극)과 교대로 중첩하여 적층하는 방법에 비해, 프로세스를 간소화할 수 있어, 제조 비용의 저감화에 기여할 수 있다.

또한, 본 커패시터 내장 기판(10)을 인터포저로서 이용했을 경우에는, 이 인터포저에 탑재되는 반도체 칩(대표적으로는 실리콘(Si) 칩)의 구성 재료와 동일한 「Si」를 기재(11)에 사용하고 있으므로, 탑재하는 칩과 기재(11)의 열팽창 계수를 거의 동일하게 할 수 있어, 양자 간의 열수축 차이에 기인하는 휘어짐이나 비틀어 짐 등의 단점을 해소할 수 있다.

(제 2 실시예 … 도 5 참조)

도 5는 본 발명의 제 2 실시예에 따른 커패시터 내장 기판의 구성을 개략적으로 나타낸 것으로서, (a)는 평면적으로 본 구조, (b)는 (a)에서의 P부를 확대해서 보았을 때의 평면 구조, (c)는 (b)에서의 B-B’선을 따라 보았을 때의 단면 구조를 각각 나타내고 있다.

본 실시예에 따른 커패시터 내장 기판(20)은 기본적으로는 제 1 실시예에 따른 커패시터 내장 기판(10)(도 1)과 마찬가지로, 기재로서의 Si 기판(21)과, 이 Si 기판(21)의 두께 방향으로 각각 빗살형 패턴 형상으로 관통하여 형성된 2개의 개구부의 내벽면 위에 형성된 SiO₂의 절연층(유전체층)(24)과, 이 절연층(24)에 의해 덮인 각 개구부 내에 각각 충전된 Cu의 도체(전극)(22 및 23)를 구비하여 구성되어 있다. 각 전극(22, 23) 및 절연층(24)의 배치 형태에 대해서는 상술한 제 1 실시예의 경우와 동일하다.

또한, 본 실시예에서는 Si 기판(21) 내에 형성되는 관통 전극(22, 23)을 각각 소정의 수로 분할하여 형성하고(분할 전극(22a, 22b, 23a, 23b)), Si 기판(21)의 한쪽 면(도시한 예에서는 상측)에 증착 등에 의해 SiO₂의 절연층(25)을 형성한 후, 이 절연층(25)의 소요의 개소에 비어 홀을 형성하고, 상기 비어 홀을 포함하여 당해 절연층(25) 위에 배선 패턴(Cu의 도체)(26, 27)을 형성하고, 각 배선 패턴(26, 27)에 의해 각각 이웃하는 분할 전극(22a, 22b) 간, 분할 전극(23a, 23b) 간을 접속한 것을 특징으로 한다. 즉, 본래는 전극(22, 23) 간에서 구성되는 커패시터를, 복수개로 분할한 각 전극(22a(22b), 23a(23b)) 간에서 구성되는 소용량의 커패시터가 다수 병렬로 접속된 구조로 이루어져 있다. 이러한 구조에 의해, Si 기판(21)에 내장되는 커패시터의 저인덕턴스화를 도모하고 있다.

이 제 2 실시예에 의하면, 상술한 제 1 실시예에서 얻을 수 있은 효과에 부가하여, 이하의 이점을 더 얻을 수 있다. 즉, 일반적으로 커패시터의 전극을 분할하면, 전극을 분할하지 않은 경우에 비해, 커패시터의 인덕턴스가 저감될 수 있다는 것은 공지되어 있다. 본 실시예에서는 도 5에 나타낸 바와 같이 Si 기판(21) 내에 형성되는 관통 전극(22, 23)을 복수개로 분할하여 형성하고 있으므로, 전극(22, 23) 간에서 구성되는 커패시터 전체의 용량치를 실질적으로 내리지 않고, 당해 커패시터의 인덕턴스(ESL: 등가 직렬 인덕턴스)를 저감할 수 있다.

또한, 저인덕턴스화를 도모함으로써 공진 주파수를 향상시킬 수 있어, 고주파 특성이 우수한 커패시터를 실현시킬 수 있다. 즉, 이 커패시터에 의한 디커플링 효과를 더 한층 유효하게 이룰 수 있고, 모바일 기기나 휴대 기기 등에서 사용되고 있는 고주파(GHz대) 영역에서의 안정된 동작에 기여할 수 있다.

(제 3 실시예 … 도 6 내지 도 8 참조)

도 6은 본 발명의 제 3 실시예에 따른 커패시터 내장 기판의 구성을 개략적으로 나타낸 것으로서, (a)는 평면적으로 본 구조, (b)는 (a)에서의 C-C’선을 따라 보았을 때의 단면 구조를 각각 나타내고 있다.

본 실시예에 따른 커패시터 내장 기판(30)은 기본적으로는 제 1 실시예에 따 른 커패시터 내장 기판(10)(도 1)과 마찬가지로, 기재로서의 Si 기판(31)과, 이 Si 기판(31)의 두께 방향으로 각각 빗살형 패턴 형상으로 관통하여 형성된 2개의 개구부의 내벽면 위에 형성된 SiO₂의 절연층(유전체층)(34)과, 이 절연층(34)에 의해 덮인 각 개구부 내에 각각 충전된 Cu의 도체(전극)(32 및 33)를 구비하여 구성되어 있다. 각 전극(32, 33) 및 절연층(34)의 배치 형태에 대해서는 상술한 제 1 실시예의 경우와 동일하다.

또한, 본 실시예에서는 커패시터의 각 전극(제 1 관통 전극)(32, 33) 내에 당해 전극으로부터 절연시켜서(SiO₂의 절연층(35)), Cu의 도체(제 2 관통 전극)(36)를 형성한 것을 특징으로 한다. 즉, 커패시터의 관통 전극 내에 다른 관통 전극이 형성된 2중 관통 전극 구조로 이루어져 있다. 이러한 구조에 의해, 기판으로서의 배선 자유도의 향상을 도모하고 있다.

본 실시예에 따른 커패시터 내장 기판(30)은 기본적으로는 제 1 실시예에 따른 커패시터 내장 기판(10)의 제조 방법(도 2 내지 도 4)과 동일하게 하여 제조할 수 있다. 도 7 및 도 8은 그 제조 공정을 개략적으로 나타낸 것이다.

즉, 본 실시예의 커패시터 내장 기판(30)은 도 2의 (a)의 공정과 동일한 공정을 거친 후, 도 2의 (b)의 공정에서 행한 처리와 동일한 「Si 에칭」을 행하고(도 7의 (a) 참조), 다음에 도 2의 (c)의 공정에서 행한 처리와 동일한 「열산화 등에 의한 절연층(34, 35)의 형성 및 양면 연마」를 행하고(도 7의 (b) 참조), 다음에 도 2의 (d) 내지 도 3의 (b)의 공정에서 행한 처리와 동일한 「시드층의 부 착, 전해동(Cu) 도금에 의한 개구부(OP3, OP4)에의 도체의 충전 및 양면 연마」를 행하고(도 7의 (c) 참조), 다음에 도 3의 (c)의 공정에서 행한 처리와 동일한 「Si 에칭」을 행하고(도 8의 (a) 참조), 다음에 도 3의 (d) 내지 도 4의 (a)의 공정에서 행한 처리와 동일한 「시드층의 부착, 전해동(Cu) 도금에 의한 개구부(OP5, OP6)에의 도체의 충전 및 양면 연마」을 행함으로써(도 8의 (b) 참조), 제조된다.

다만, 도 7의 (a)의 공정에서, 커패시터의 한쪽 전극(33)의 형상을 규정하는 개구부(OP3)를 형성할 때에, 제 2 관통 전극(36)의 형상에 상당하는 Si 기판(31)의 당해 부분이 잔존하도록 개구부(OP4)도 동시에 형성한다. 또한, 도 7의 (b)의 공정에서, 커패시터의 유전체층으로서의 절연층(34)을 형성할 때에, 제 2 관통 전극(36)을 제 1 관통 전극(33)으로부터 절연하기 위한 절연층(35)도 동시에 형성한다. 또한, 도 7의 (c)의 공정에서, 커패시터의 한쪽 전극(33)을 형성할 때에, 최종적으로 제 2 관통 전극(36)을 포함하는 제 1 관통 전극(33)도 동시에 형성한다.

또한, 도 8의 (a)의 공정에서, 커패시터의 다른쪽 전극(32)의 형상을 규정하는 개구부(OP5)를 형성할 때에, 제 2 관통 전극(36)의 형상에 상당하는 Si 기판(31)의 해당 개소에도 개구부(OP6)를 형성한다. 또한, 도 8의 (b)의 공정에서, 커패시터의 다른쪽 전극(32, 33)을 형성할 때에, 제 2 관통 전극(36)도 동시에 형성한다.

이 제 3 실시예에 의하면, 상술한 제 1 실시예에서 얻을 수 있은 효과에 부가하여, 이하의 이점을 더 얻을 수 있다. 즉, 커패시터의 전극(제 1 관통 전극)(32, 33) 내에 당해 전극으로부터 절연시켜서 별도의 관통 전극(제 2 관통 전 극)(36)을 설치하고 있으므로, 필요에 따라 이 제 2 관통 전극(36)에, 커패시터와는 관계가 없는 다른 신호선(예를 들면, 외부 접속 단자에 연결되는 신호선)을 접속할 수 있어, 기판(30)으로서의 배선 자유도를 높일 수 있다.

상술한 각 실시예에 따른 커패시터 내장 기판(10, 20, 30)은 고속 동작이 요구되는 반도체 소자(칩)나 전자 부품 등을 탑재하는 다층 배선 기판 또는 모듈의 베이스 기재로서, 또는 인터포저로서 적합하게 이용할 수 있다. 그 때, 각 커패시터 내장 기판(10, 20, 30)을 각각 별개로 이용해도 되고, 또는 2종류 이상의 기판을 적절하게 조합하여 이용해도 된다. 도 9는 그 하나의 적용예를 나타낸 것으로서, 커패시터 내장 기판을 이용한 모듈의 일 구성예를 모식적으로 나타내고 있다.

도 9에 예시하는 모듈(40)의 구성예에서는 제 3 실시예에 따른 커패시터 내장 기판(30)을 사용하고 있고, 그 한쪽 면에 빌드업 공법 등을 이용하여 형성된 다층 배선층(41)이 설치되고, 또한 다층 배선층(41) 위에 복수의 칩(42, 43, 44)(예를 들면, RF 모듈의 경우에는, CPU, 오실레이터 등의 반도체 칩)이 탑재되는 동시에, 기판(30)의 다른쪽 면에 외부 접속 단자로서의 땜납 범프(45)가 설치되어 있다. 이와 같은 모듈(40)은 마더 보드 등의 실장 기판(도시하지 않음)에 실장된다.

커패시터 내장 기판(30)과 다층 배선층(41) 및 외부 접속 단자(45)의 접속 부분에 대해서는 도면 중의 하측에 그 상세 단면도를 나타낸다. 즉, 커패시터의 전극(제 1 관통 전극)(33) 내에 당해 전극으로부터 절연되어(절연층(35)) 형성된 제 2 관통 전극(36)의 한쪽 면에는, 전극(36) 위의 소요의 개소에 비어 홀을 갖고 절연층(46)이 형성되고, 또한 이 비어 홀을 포함해서 절연층(46) 위에 소요 형상의 배선 패턴(Cu의 도체)(47)이 형성되어 있다. 이 배선 패턴(47)은 다층 배선층(41)에서의 최하층의 배선층에 포함된다. 또한, 제 2 관통 전극(36)의 다른쪽 면에는 전극(36) 위의 소요의 개소에 비어 홀을 갖고 절연층(48)이 형성되고, 또한 이 비어 홀을 포함해서 절연층(48) 위에 소요 형상의 배선 패턴(Cu의 패드부)(49)이 형성되고, 이 패드부(49)를 노출시켜서 보호막으로서의 솔더 레지스트층(50)이 형성되어 있다. 또한, 이 솔더 레지스트층(50)으로부터 노출되어 있는 패드부(49) 위에 외부 접속 단자(땜납 범프(45))가 접속되어 있다. 또한, 외부 접속 단자를 접합할 때에는, 미리 패드부(49) 위에 니켈(Ni)/금(Au) 도금을 실시해 두는 것이 바람직하다. 이는 땜납 접합을 행하였을 때에 당해 패드부와의 밀착성을 향상시키고, 또한 외부 접속 단자와의 도전성을 향상시키기 위해서이다.

상술한 각 실시예에서는 실리콘(Si) 기판에 커패시터 기능만을 내장한 경우를 예로 들어 설명하였지만, 커패시터 내장 기판의 역할(반도체 칩 등을 탑재하는 패키지 또는 모듈의 베이스 기재 또는 인터포저로서 이용되는 점)을 고려하면, Si 기판에 내장시키는 수동 소자가 커패시터만으로 한정되지 않음은 물론이다. 예를 들면, 인덕터 기능을 내장시키는 것도 가능하다.

특히 도시는 되어 있지 않지만, 이러한 인덕터 기능은 도 2 내지 도 4에 나타낸 방법과 동일하게 하여 형성할 수 있다. 예를 들면, 실리콘(Si) 기판의 두께 방향으로 「소용돌이형」의 패턴 형상으로 관통하는 개구부를 형성하고, 이 개구부 내에 동(Cu) 등의 도체를 충전함으로써 인덕터를 형성할 수 있다. 즉, 상술한 각 실시예에서의 커패시터와 함께 인덕터의 기능을 동일한 Si 기판 내에 일괄하여 내 장시키는 것이 가능하다. 이는 저비용화에 기여한다.

또한, 커패시터와 인덕터의 기능을 내장한 Si 기판 위에 절연층으로서 SiO₂를 사용함으로써 미세한 다층 배선의 형성이 가능하기 때문에, 소형이면서 또한 박형의 고밀도한 모듈용 배선 기판으로서 이용할 수 있다.

또한, 상술한 각 실시예에서는 실리콘(Si) 기판(11, 21, 31)의 표면을 열산화 등으로 해서 얻을 수 있는 SiO₂의 절연층(14, 24, 34)을 당해 커패시터의 유전체층으로서 이용한 경우를 예로 들어 설명하였지만, 유전체층을 구성하는 재료가 이에 한정되지 않음은 물론이다. 요점은 가능한 한 고유전율의 재료이면 충분하고, 예를 들면, BST(BaSrTi0₃: 티탄산 바륨 스트론튬), BTO(BaTi0₃: 티탄산 바륨), STO(SrTi0₃: 티탄산 스트론튬), TiOx(산화 티탄) 등의 금속 산화물, 또는 그들 금속 산화물의 필러를 함유하는 수지 등을 사용하는 것이 가능하다. 이들 재료는 MOCVD(유기 금속 CVD)법, 스퍼터링 등에 의해 기재 위에 성막할 수 있다.

또한, 상술한 각 실시예에서는 커패시터 등의 수동 소자를 내장시키는 기재로서 실리콘(Si) 기판을 사용한 경우를 예로 들어 설명하였지만, 본 발명의 요지(기재의 두께 방향으로 소요의 패턴 형상으로 관통하여 형성된 1쌍의 도체를 커패시터의 전극으로 하여, 상기 1쌍의 전극 사이에 개재된 절연층을 당해 커패시터의 유전체층으로 하는 것, 즉, 기재 내에 커패시터를 입체적으로 형성하는 것)로부터도 명백한 바와 같이, 사용하는 기재가 Si 기판에 한정되지 않음은 물론이다. 예를 들면, 빌드업 배선판에서 일반적으로 이용되고 있는 수지 기판이나, 세라믹 기 판 등도 사용하는 것이 가능하다.

도 1은 본 발명의 제 1 실시예에 따른 커패시터 내장 기판의 구성을 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A’선을 따른 단면도.

도 2는 도 1의 커패시터 내장 기판의 제조 공정(그 1)을 나타내는 단면도.

도 3은 도 1의 커패시터 내장 기판의 제조 공정(그 2)을 나타내는 단면도.

도 4는 도 1의 커패시터 내장 기판의 제조 공정(그 3)을 나타내는 단면도.

도 5는 본 발명의 제 2 실시예에 따른 커패시터 내장 기판의 구성을 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 P부 확대 평면도, (c)는 (b)에서의 B-B’선을 따른 단면도.

도 6은 본 발명의 제 3 실시예에 따른 커패시터 내장 기판의 구성을 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 C-C’선을 따른 단면도.

도 7은 도 6의 커패시터 내장 기판의 제조 공정(그 1)을 나타내는 단면도.

도 8은 도 6의 커패시터 내장 기판의 제조 공정(그 2)을 나타내는 단면도.

도 9는 본 발명의 각 실시예에 따른 커패시터 내장 기판을 이용한 모듈의 일 구성예를 모식적으로 나타내는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10, 20, 30 : 커패시터 내장 기판

11, 21, 31 : 실리콘(Si) 기판(기재)

12, 13, 22(a, b), 23(a, b), 32, 33, 36 : 전극(도체)

14, 24, 34 : 유전체층(절연층)

18, 26, 27, 47, 49 : 배선 패턴(도체)

25, 35, 46, 48 : 절연층

40 : 모듈

45 : 땜납 범프(외부 접속 단자)

50 : 솔더 레지스트층(보호막)

Claims (6)

1. 소요의 두께를 갖는 기재(基材)와,

   상기 기재의 두께 방향으로 각각 관통 형성되고, 또한 절연층을 개재시켜서 대향 배치된 1쌍의 도체와, 상기 1쌍의 도체는, 각각 빗살형 패턴 형상이면서, 또한 빗살 부분이 서로 맞물리는 형상의 형태로 대향 배치되고, 또한, 상기 1쌍의 도체가, 전기적으로 절연된 상태로 복수로 분할되어, 복수의 커패시터부가 배치되고,

   상기 복수의 커패시터부의 위에 형성된 상측 절연층과,

   상기 상측 절연층에 형성되고, 상기 복수의 커패시터부의 1쌍의 도체에 각각 도달하는 비어 홀과,

   상측 절연층의 위에 형성되고, 상기 비어 홀을 통해서, 복수의 커패시터부의 도체를 접속하는 배선 패턴

   을 구비한 것을 특징으로 하는 커패시터 내장 기판.
2. 삭제
3. 삭제
4. 삭제
5. 소요의 두께를 갖는 기재의 두께 방향으로 관통하는 개구부를 빗살형 패턴 형상으로 형성하는 공정과,

   상기 개구부의 내벽면 위에 절연층을 형성하는 공정과,

   상기 절연층에 의해 덮인 개구부 내를 도체에 의해 충전하는 공정과,

   상기 기재의 상기 절연층 사이에 개재하고 있는 부분을 제거하는 공정과,

   제거된 부분을 도체에 의해 충전함으로써, 1쌍의 상기 도체가, 각각 빗살형 패턴 형상이면서, 또한 빗살 부분이 서로 맞물리는 형상의 형태로 대향 배치되고, 또한, 상기 1쌍의 도체가, 전기적으로 절연된 상태로 복수로 분할되어, 복수의 커패시터부가 배치된 구조를 얻는 공정과,

   상기 도체 및 절연층의 위에 상측 절연층을 형성하는 공정과,

   상기 1쌍의 도체에 각각 도달하는 비어 홀을 상기 상측 절연층에 형성하는 공정과,

   상기 상측 절연층의 위에, 상기 비어 홀을 통해서, 복수의 커패시터부의 도체를 접속하는 배선 패턴을 형성하는 공정

   을 포함하는 것을 특징으로 하는 커패시터 내장 기판의 제조 방법.
6. 삭제

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