KR101532148B1 - Laminated Inductor - Google Patents
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Abstract
본 발명은, 복수의 세라믹층이 적층된 세라믹 본체; 상기 각각의 세라믹층에 간극을 갖는 원호 형상으로 형성된 복수의 도체 패턴; 상기 도체 패턴의 형성된 일 방향을 따라 일정 간격으로 형성되며, 상기 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 복수의 비아 전극; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터를 제공한다.The present invention relates to a ceramic body comprising a plurality of ceramic layers stacked; A plurality of conductor patterns formed in an arc shape having a gap in each of the ceramic layers; A plurality of via electrodes formed at regular intervals along one direction in which the conductor patterns are formed and forming coils by connecting the conductor patterns arranged up and down; First and second external electrodes formed on both end faces of the ceramic body and connected to both ends of the coil; The present invention provides a stacked inductor comprising:
Description
본 발명은 적층형 인덕터에 관한 것이다.
The present invention relates to a stacked inductor.
인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용될 수 있다.An inductor is one of the important passive components of an electronic circuit together with a resistor and a capacitor, and can be used for a component removing noise or forming an LC resonance circuit.
특히, 스마트 폰이나 태블릿 PC 등 휴대 기기의 고성능화에 따라 디스플레이 되는 화면이 커지면서 APU의 속도가 빨라지고, 듀얼 또는 쿼드 코어가 사용되는 등 전력 사용이 늘어남에 따라 DC-DC 컨버터(converter)용으로 사용되는 인덕터 또한 전류 허용치가 높은 것이 요구되고 있다.
Particularly, since the display screen is enlarged due to high performance of a mobile device such as a smart phone or a tablet PC, the speed of the APU increases, and the power consumption increases due to the use of a dual or quad core, which is used for a DC-DC converter The inductors are also required to have a high current tolerance.
이러한 인덕터의 전류 허용치를 늘리기 위해서는, 재료의 직류 중첩 특성을 높여 L값의 저하를 억제하면서도, 인덕터의 발열량을 낮춰서 온도 상승을 낮추는 것이 중요하다.In order to increase the current tolerance of such an inductor, it is important to lower the temperature rise by lowering the heating value of the inductor while suppressing the decrease of the L value by increasing the direct current superimposition characteristic of the material.
이때, 인덕터의 직류 저항의 감소는 DC-DC 컨버터의 효율에 큰 영향을 미칠 뿐만 아니라 온도 상승을 방지하는 작용을 하므로, 인덕터에 있어서 이러한 코일의 저항을 낮추는 것은 매우 중요한 부분이다.
At this time, since the reduction of the DC resistance of the inductor has a great influence on the efficiency of the DC-DC converter and also acts to prevent the temperature rise, it is very important to lower the resistance of the coil in the inductor.
한편, 인덕터는 구조에 따라 권선형, 박막형 및 적층형 인덕터 등 여러 가지로 분류할 수 있다.On the other hand, inductors can be classified into various types such as wound type, thin film type, and stacked type inductors according to the structure.
이 중 권선형 또는 박막형 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있다.Among them, a wound or thin film type inductor can be manufactured by winding a coil on a ferrite core or printing and forming electrodes at both ends.
그리고, 적층형 인덕터는 자성체 또는 유전체 등으로 이루어진 복수의 시트에 도체 패턴을 인쇄한 후 두께 방향을 따라 적층하여 제조될 수 있다.The multilayer inductor may be manufactured by printing a conductor pattern on a plurality of sheets of magnetic material, dielectric, or the like, and then laminating the conductor pattern along the thickness direction.
상기 적층형 인덕터는 권선형 인덕터에 비해 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류 저항에도 유리한 점이 있어서 소형화 및 고전류화가 필요한 전원 회로에 많이 사용될 수 있다.
The multilayer inductor has advantages in that it can be downsized and reduced in thickness as compared with a wound type inductor, and is also advantageous in DC resistance, so that it can be widely used in a power supply circuit requiring miniaturization and high current.
이러한 적층형 인덕터는 제품의 사이즈가 작아지면서도 큰 사이즈와 같은 동등한 특성이 요구되고 있기 때문에 인덕터 내부의 공간적 한계에 대하여 최대 L값 및 직류저항 값, 직류중첩특성 등 제품의 여러 특성이 영향을 받게 된다.
Since the stacked inductors are required to have equivalent characteristics such as a large size while reducing the size of the product, various characteristics of the product such as the maximum L value, the DC resistance value, and the direct current superimposition characteristic are affected by the spatial limit of the inductor .
하기 특허문헌 1은 세라믹층 위에 형성된 도체패턴과 비아전극을 포함하는 코일을 갖는 적층형 인덕터를 개시한다.
The following Patent Document 1 discloses a multilayer inductor having a coil including a conductor pattern and a via electrode formed on a ceramic layer.
당 기술 분야에서는, 도체 패턴의 형상을 개선하여 소형 사이즈에서도 우수한 특성을 가질 수 있는 적층형 인덕터에 대한 새로운 방안이 요구된다.
There is a need in the art for a new approach to a stacked inductor that can improve the shape of a conductor pattern and have excellent characteristics even in a small size.
본 발명의 일 측면은, 복수의 세라믹층이 적층된 세라믹 본체; 상기 각각의 세라믹층에 간극을 갖는 원호 형상으로 형성된 복수의 도체 패턴; 상기 도체 패턴의 형성된 일 방향을 따라 일정 간격으로 형성되며, 상기 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 복수의 비아 전극; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터를 제공한다.
According to an aspect of the present invention, there is provided a ceramic body comprising: a ceramic body having a plurality of ceramic layers stacked; A plurality of conductor patterns formed in an arc shape having a gap in each of the ceramic layers; A plurality of via electrodes formed at regular intervals along one direction in which the conductor patterns are formed and forming coils by connecting the conductor patterns arranged up and down; First and second external electrodes formed on both end faces of the ceramic body and connected to both ends of the coil; The present invention provides a stacked inductor comprising:
본 발명의 다른 측면은, 복수의 세라믹층이 적층된 세라믹 본체; 상기 각각의 세라믹층에 원호의 90% 이상으로 형성된 복수의 도체 패턴; 상기 도체 패턴의 형성된 일 방향을 따라 일정 간격으로 형성되며, 상기 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 복수의 비아 전극; 및 상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하는 적층형 인덕터를 제공한다.
Another aspect of the present invention is a ceramic body comprising: a ceramic body having a plurality of ceramic layers stacked; A plurality of conductor patterns formed on each of the ceramic layers at 90% or more of an arc; A plurality of via electrodes formed at regular intervals along one direction in which the conductor patterns are formed and forming coils by connecting the conductor patterns arranged up and down; First and second external electrodes formed on both end faces of the ceramic body and connected to both ends of the coil; The present invention provides a stacked inductor comprising:
본 발명의 일 실시 예에서, 상기 비아 전극은 상기 도체 패턴에서 상기 세라믹 본체의 일 측면에 인접한 부분에만 형성될 수 있다.In one embodiment of the present invention, the via-electrode may be formed only in a portion adjacent to one side of the ceramic body in the conductor pattern.
본 발명의 일 실시 예에서, 상기 비아 전극은 상기 도체 패턴이 원호로 감기는 방향과 반대 방향으로 일정 간격을 두고 형성될 수 있다.In one embodiment of the present invention, the via-electrodes may be formed at regular intervals in a direction opposite to a direction in which the conductor patterns are wound in an arc.
본 발명의 일 실시 예에서, 상기 코일은 전체적으로 3.5 턴, 4.5 턴 및 5.5 턴 중 하나로 감겨진 구조일 수 있다.In one embodiment of the present invention, the coil may be wholly wound in one of 3.5 turns, 4.5 turns and 5.5 turns.
본 발명의 일 실시 예에서, 상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함할 수 있다.In one embodiment of the present invention, the conductor pattern may include first and second connection patterns connected to the first and second external electrodes through both end faces of the ceramic body.
본 발명의 일 실시 예에서, 상기 세라믹 본체의 상하면에 적층된 상부 및 하부 커버층을 포함할 수 있다.
In an embodiment of the present invention, the upper and lower cover layers may be stacked on the upper and lower surfaces of the ceramic body.
본 발명의 일 실시 예에 따르면, 비아 전극을 도체 패턴의 일 방향을 따라 일정 간격으로 형성함으로써, 도체 패턴의 적층 수를 줄이면서도 많은 코일 턴 수를 구현할 수 있어, 생산성에 유리할 뿐만 아니라, 코일의 높이를 줄여서 인덕턴스. Q 값을 향상시키고 Rdc는 낮출 수 있는 효과가 있다.
According to the embodiment of the present invention, by forming the via electrodes at regular intervals along one direction of the conductor pattern, it is possible to realize a large number of coil turns while reducing the number of stacked conductor patterns, Inductance by reducing the height. The Q value can be improved and the Rdc can be lowered.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 외형을 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 3은 본 발명의 다른 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 또 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
도 5는 코일과 인덕턴스의 상관 관계를 설명하기 위한 개략도이다.1 is a perspective view schematically showing the outline of a multilayer inductor according to an embodiment of the present invention.
2 is an exploded perspective view showing a structure in which a conductor pattern and via electrodes of a multilayer inductor according to an embodiment of the present invention are arranged.
3 is an exploded perspective view showing a structure in which conductor patterns and via electrodes of a multilayer inductor according to another embodiment of the present invention are arranged.
4 is an exploded perspective view showing a structure in which a conductor pattern and a via-electrode are arranged in a multilayer inductor according to another embodiment of the present invention.
5 is a schematic diagram for explaining a correlation between a coil and an inductance.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.
또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
The same reference numerals are used for the same components in the same reference numerals in the drawings of the embodiments.
본 발명의 실시 형태들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 세라믹층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.When the directions of the hexahedron are defined to clearly explain the embodiments of the present invention, L, W and T shown in Fig. 1 indicate the longitudinal direction, the width direction and the thickness direction, respectively. Here, the thickness direction can be used in the same concept as the lamination direction in which the ceramic layers are laminated.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 양 측면으로 설정하고, 세라믹 본체의 두께 방향의 면을 상하 면으로 설정하여 함께 설명하기로 한다.
In the present embodiment, for convenience of explanation, the surfaces on which the first and second external electrodes are formed in the longitudinal direction of the ceramic body are set to both end surfaces, the surfaces perpendicular to each other are set to both sides, Will be described together with the upper and lower surfaces in the thickness direction.
도 1은 본 발명의 일 실시 형태에 따른 적층형 인덕터의 외형을 개략적으로 나타낸 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
FIG. 1 is a perspective view schematically showing an outline of a multilayer inductor according to an embodiment of the present invention, and FIG. 2 is an exploded perspective view showing a structure in which a conductor pattern and via electrodes of a multilayer inductor according to an embodiment of the present invention are arranged .
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 인덕터(100)는 세라믹 본체(110), 복수의 도체 패턴(211-216) 및 복수의 비아 전극(221-225)을 포함하는 코일, 제1 및 제2 외부 전극(131, 132)을 포함한다.
1 and 2, a
이때, 세라믹 본체(110)의 상부 및 하부 면에 세라믹 본체(110) 내부에 인쇄된 복수의 도체 패턴(211-216)을 보호하기 위해 상부 및 하부 커버층(111, 112)이 형성될 수 있다.The upper and
상부 및 하부 커버층(111, 112)은 세라믹 시트로 형성된 단일 또는 복수 개의 세라믹층을 두께 방향으로 적층하여 형성될 수 있다.
The upper and
세라믹 본체(110)는 세라믹 시트로 형성된 복수의 세라믹층(113)을 두께 방향으로 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(110)의 형상, 치수 및 세라믹층(113)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
The
도체 패턴(211-216)은 각각의 세라믹층(113) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된다.The
예컨대, 도체 패턴(211-216)은 은(Ag) 또는 구리(Cu)를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the conductor patterns 211-216 may be made of a material containing silver (Ag) or copper (Cu), or an alloy thereof, but the present invention is not limited thereto.
이러한 도체 패턴(211-216)은 대체로 원호 형상에 가깝게 형성될 수 있다. 즉, 각각의 도체 패턴(211-216)은 하나의 간극을 갖는 원호 형상으로 형성될 수 있다.The conductor patterns 211-216 may be formed to be close to the arc shape. That is, each of the conductor patterns 211-216 may be formed in an arc shape having one gap.
이때, 코일의 안쪽 코어 부분은 금속 자성체나 페라이트 재질로 형성할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the inner core portion of the coil may be formed of a metal magnetic material or a ferrite material, but the present invention is not limited thereto.
또한, 다른 면에서 볼 때 도체 패턴(211-216)은 원호의 일부를 제외한 전 영역에 형성될 수 있다. 이때, 도체 패턴(211-216)은 바람직하게 원호의 90% 이상으로 형성될 수 있다.In other respects, the
도체 패턴 한 장의 적층에 의해서 구현되는 코일의 턴 수는 한 턴 미만이며, 본 실시 형태에서 도체 패턴의 적층 수는 코일 턴 수의 +0.5가 된다. 적층형 인덕터(100)에서 도체 패턴(211-216)이 형성된 세라믹층(113)의 총 적층 수가 증가하면, 상기 도체 패턴의 적층 수와 코일 턴 수의 차이가 누적되면서 나중에는 도체 패턴의 적층 수가 코일 턴 수의 +1.5가 되는 한계 적층 수가 존재할 수 있다. 만약, 코일이 원호의 90% 미만으로 형성된 도체 패턴들로 이루어진 경우 이 한계 적층 수가 더 낮은 숫자로 결정될 수 있다.The number of turns of the coil realized by stacking one conductor pattern is less than one turn, and in this embodiment, the number of stacked conductor patterns is +0.5 of the number of coil turns. When the total number of stacked layers of the
또한, 도체 패턴(211-216)이 형성된 세라믹층(113)의 총 적층 수는 설계되는 적층형 인덕터(100)에서 요구하는 인덕턴스 값 등의 전기적 특성을 고려하여 다양하게 결정될 수 있다.The total number of stacked layers of the
본 실시 형태에서는 코일이 전체적으로 5.5 턴 구조를 갖는 것으로서, 도체 패턴(211-216)은 6층으로 적층을 한다. 이러한 5.5 턴 코일 구조는 예컨대 2012 사이즈에서 가능한 최대 코일 턴 수이다. 세라믹 본체의 크기가 3216과 같이 보다 큰 사이즈인 경우 세라믹층의 장방형 길이가 더 길어져 도체 패턴(211-216)이 형성된 세라믹층(113)을 2장 더 적층하여 최대 7.5 턴 코일 구조까지 가능할 수 있다.In the present embodiment, the coils have a 5.5 turn structure as a whole, and the
또한, 같은 사이즈의 적층형 인덕터에서도 도체 패턴의 선 폭이나 공정 정밀도를 조절하여 코일의 최대 턴 수를 변경시킬 수 있다.In addition, the maximum number of turns of the coil can be changed by controlling the line width and the process precision of the conductor pattern even in the stacked inductor of the same size.
또한, 도체 패턴 중 적어도 2개는 세라믹 본체(110)의 양 단면을 통해 각각 인출되는 리드부를 갖는 제1 및 제2 연결 패턴(211, 212)이 될 수 있다.At least two of the conductor patterns may be first and
상기 리드부는 세라믹 본체(110)의 양 단면에 형성된 제1 및 제2 외부 전극(131, 132)과 접촉되어 전기적으로 연결된다.The lead portions are in contact with and electrically connected to the first and second
또한, 본 실시 형태에서는 제1 및 제2 연결 패턴이 세라믹 본체의 상하 단에 배치된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다.
In the present embodiment, the first and second connection patterns are disposed at the upper and lower ends of the ceramic body, but the present invention is not limited thereto.
비아 전극(221-225)은 상하로 배치된 도체 패턴(211-216)을 연결하여 코일을 형성한다.The via-electrodes 221-225 connect the conductor patterns 211-216 arranged up and down to form a coil.
도 2에 도시된 비아 전극(221-225)는 도체 패턴(211-216)의 단부에서 소정 간격 이격하여 형성되는데, 이는 공정상의 불량을 방지하기 위한 최소 마진을 확보하기 위해서이다.The via electrodes 221-225 shown in FIG. 2 are formed at predetermined intervals at the ends of the conductor patterns 211-216 in order to secure a minimum margin for preventing a process failure.
비아 전극(221-225)은 각각의 세라믹층(113)에 관통 구멍(미도시)을 형성한 후, 이 관통 구멍에 전기 전도성이 우수한 도전성 페이스트를 충전하여 형성할 수 있다.The
또한, 상기 도전성 페이스트는 예를 들어 은(Ag), 은-팔라듐(Ag-Pd), 니켈(Ni) 및 구리(Cu) 중 적어도 하나 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The conductive paste may include at least one of silver (Ag), silver-palladium (Ag-Pd), nickel (Ni), and copper (Cu) It is not.
제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 양 단면에 형성되며, 상기 코일의 양 단, 즉 제1 및 제2 연결 패턴(211, 212)의 외부로 인출되는 리드부와 접촉하여 각각 전기적으로 연결된다.The first and second
이러한 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 우수한 도전성 금속 재료로 이루어질 수 있다.The first and second
예컨대, 제1 및 제2 외부 전극(131, 132)은 은(Ag) 또는 구리(Cu) 중 적어도 하나를 포함하는 재료 또는 이들의 합금으로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, the first and second
또한, 제1 및 제2 외부 전극(131, 132)의 외표면에는 필요시 도금층으로서 니켈(Ni)층(미도시) 및 주석(Sn)층(미도시)이 안쪽에서부터 순서대로 형성될 수 있다.
On the outer surfaces of the first and second
본 실시 형태에 따르면, 상하로 배치된 도체 패턴(211-216)은 비아 전극(221-225)에 의해 서로 연결되며 전체적으로 연결된 하나의 나선형의 코일을 형성한다. 이때, 상기 코일은 전체적으로 5.5 턴 감겨진 구조로 형성될 수 있다.
According to the present embodiment, the
또한, 본 실시 형태에서 비아 전극(221-225)는 도체 패턴(211-216)에서 세라믹 본체(110)의 일 측면에 인접한 부분에만 형성될 수 있다.In the present embodiment, the via-electrodes 221-225 may be formed only in the portion of the conductor pattern 211-216 adjacent to one side of the
또한, 본 실시 형태에서 비아 전극(221-225)은 도체 패턴(211-216)이 원호로 감기는 방향과 반대 방향으로 일정 간격을 두고 형성될 수 있다.
In this embodiment, the via electrodes 221-225 may be formed at regular intervals in the direction opposite to the direction in which the conductor patterns 211-216 are wound in a circular arc.
일반적으로 인덕터의 용량은 재료적인 측면과 구조적인 측면 모두에 의하여 결정된다.In general, the capacity of an inductor is determined by both material and structural aspects.
도 5 및 아래 식 1을 참조하여 인덕턴스를 결정하는 재료와 구조의 특성을 살펴 보면, 인덕턴스는 재료의 투자율에 비례하고 코일의 감은 턴 수의 자승에 비례하며, 인덕터의 자속의 경로는 그 길이가 짧아질수록, 자속이 통과하는 면적은 넓어질수록 용량이 증가한다.
The inductance is proportional to the magnetic permeability of the material, the winding of the coil is proportional to the square of the number of turns, and the path of the magnetic flux of the inductor is the length The shorter the area is, the larger the area through which the magnetic flux passes.
[식 1][Formula 1]
여기서, N은 코일의 감은 수, A는 코어의 단면적, l은 코일의 길이, μr은 내부 재료의 상대 투자율, μ0는 진공의 투자율을 나타낸다.
Where N is the number of turns of the coil, A is the cross-sectional area of the core, l is the length of the coil, r is the relative permeability of the internal material, and 0 is the permeability of the vacuum.
종래의 적층형 인덕터는 세라믹 시트를 제작하여 그 위에 인쇄를 하고 각각 시트를 적층하는 방식 및 도체 패턴과 세라믹 본체를 모두 인쇄로 구현하는 방식으로 크게 구별된다.The conventional multilayer inductors are largely classified into a method of manufacturing a ceramic sheet, printing on the ceramic sheet, laminating sheets, and a method of printing both the conductor pattern and the ceramic body.
그런데, 실제로 도선을 감는 것이 아니라 세라믹 시트 상에 인쇄를 하여 층간을 비아 전극으로 연결하기 때문에 제작 방식에서는 시트 한 층으로는 코일의 한 턴을 온전히 다 구현할 수 없고, 이에 코일의 턴 수 이상으로 도체 패턴의 적층 수가 늘어나게 된다.However, since the conductor is actually wound on the ceramic sheet and the interlayer is connected to the via electrode instead of winding the conductor, a turn of the coil can not be completely realized in one layer of the sheet in the manufacturing method. The number of stacked patterns increases.
예를 들어, 3 턴 구조의 코일을 형성하기 위해서는 원호 형상의 1/2 패턴으로는 6장, 원호 형상의 3/4 패턴으로 5장의 적층 수가 필요하다.For example, in order to form a coil having a three-turn structure, six sheets are required for a half-circular pattern, and five sheets for a three-quarter circular pattern.
이보다 도체 패턴의 적층 수를 줄이기 위한 방법으로는 원호 형상에 최대한 가깝게 형성하는 1/1 패턴이 있는데, 이 경우 도체 패턴의 변형에 의하여 한 장에 한 턴을 구현하는 방법으로 적층 수를 줄일 수 있다. 예를 들어 3 턴을 만들기 위해서는 4장의 적층 수가 필요하다.In order to reduce the number of stacked conductor patterns, there is a 1/1 pattern formed as close as possible to the arc shape. In this case, the number of stacked layers can be reduced by implementing one turn per sheet by deforming the conductor pattern . For example, to make three turns, you need four stacks.
따라서, 같은 턴 수를 구현하는데, 1/1 패턴이 가장 적층 수가 작고, 다음이 3/4 패턴, 그리고 가장 적층 수가 많은 것이 1/2 패턴이 된다.Therefore, to realize the same number of turns, the 1/1 pattern has the smallest number of layers, the next 3/4 pattern, and the largest number of layers.
도체 패턴의 적층 수가 많아질수록 상기 식 1에서 l이 늘어나고, 자속이 돌아가는 전극 위 공간의 면적이 줄어들기 때문에 용량이 감소하게 된다.As the number of laminated conductor patterns increases, l increases in the above formula (1), and the area of the space on the electrode where the magnetic flux returns is reduced, so that the capacity is reduced.
그러나, 상기 1/1 패턴 구조의 코일은 구조적으로 코일 자속 면적에서 손해를 보는 부분이 생기며, 이 상대적인 면적 감소분은 칩의 사이즈가 작아질수록 커지게 되는 문제점이 있어 자주 사용되지 않는다.
However, since the coil having the 1/1 pattern structure has a structure that damages the coil magnetic flux area, the relative area decrease is not often used because the size of the chip increases as the size of the chip becomes smaller.
본 실시 형태의 적층형 인덕터는, 종래의 적층형 인덕터에 비해 더 낮은 적층 수로 동일한 코일 턴 수를 구현할 수 있으므로, 작은 사이즈에서의 용량 상승이 가능해진다.The stacked inductor of the present embodiment can realize the same number of coil turns with a lower number of stacked layers compared to the conventional stacked inductors so that the capacity can be increased in a small size.
예컨대, 원하는 코일 구조를 형성하기 위해 기존에는 도체 패턴을 5장 적층 하였다면, 이 중 도체 패턴 1장만 감소하더라도 전체에서 20%의 감소가 이루어지는데, 이는 용량에 10% 이상 영향을 미칠 수 있는 수치이다.For example, if five conductor patterns are stacked to form a desired coil structure, a reduction of only one conductor pattern by 20% is achieved, which is a value that can affect the capacity by more than 10% .
본 실시 형태에서는 동일한 도체 패턴 적층 수를 기준으로 하면, 도체 패턴이 원호의 95% 이상으로 형성되는 1/1 패턴 대비 코일의 내부 면적이 크기 때문에 더 큰 용량을 구현하는 것이 가능해진다.In the present embodiment, it is possible to realize a larger capacitance because the inner area of the coil is larger than the 1/1 pattern in which the conductor pattern is formed at 95% or more of the arc, based on the same number of conductor pattern stacks.
이렇게 같은 코일 턴 수에서 인덕턴스가 높아지면 비례하여 Q 값이 향상될 수 있으며, 이는 높은 Q값을 필요로 하는 고주파 인덕터 등에서 유리할 수 있다. 또한, 특정 조건에서는 인덕턴스의 상승에 의한 코일의 턴 수가 감소하는 효과가 있으므로, Rdc를 감소시킬 수도 있다.As the inductance increases in the number of coil turns, the Q value can be increased in proportion, which can be advantageous in a high frequency inductor requiring a high Q value. Also, under certain conditions, the number of turns of the coil due to the rise of the inductance is reduced, so that Rdc can be reduced.
예컨대, 도체 패턴의 선 폭을 넓혀 자속의 통과 면적을 작게 하거나, 전극을 두껍게 형성하여 경로가 길어지는 경우에도 적층 수에서 유리한 점이 있기 때문에 전극의 기존 구조 대비 L 값을 유지하면서도 Q 값 및 Rdc의 개선이 가능해지는 것이다.For example, when the line width of the conductor pattern is widened to reduce the passage area of the magnetic flux, or when the electrode is made thick, the length of the path is advantageous in the number of layers. Improvement will be possible.
또한, 도체 패턴의 인쇄 폭이 작거나 2중 인쇄와 같이 해상도가 중요한 경우, 상기 1/1 패턴 형성시 인접한 도체 패턴 사이에서 번짐에 의한 쇼트가 자주 발생되는데, 본 실시 형태에 따르면, 전극이 서로 마주보는 면적이 작아 쇼트 문제도 줄일 수 있다.When the printing width of the conductor pattern is small or the resolution is important as in the case of double printing, a shot due to the bleeding occurs frequently between adjacent conductor patterns in the formation of the 1/1 pattern. According to this embodiment, It is possible to reduce the shot problem because the facing area is small.
한편, 종래에는 도체 패턴의 적층 수가 많아질수록 사용되는 스크린의 개수도 많아지는데, 본 실시 형태의 경우 도체 패턴을 스크린 인쇄할 때 도체 패턴 중 일부가 상하 대칭으로 이루어지므로 5.5 턴 코일 구조의 경우 스크린의 수를 3장으로 줄일 수 있는 등 도체 패턴 인쇄시 스크린의 개수를 줄여 생산성을 향상시킬 수 있다.
On the other hand, conventionally, the larger the number of laminated conductor patterns, the greater the number of screens used. In the case of this embodiment, since some of the conductor patterns are vertically symmetrical when screen printing the conductor pattern, The number of screens can be reduced to three and the productivity can be improved by reducing the number of screens when the conductor pattern is printed.
도 3은 본 발명의 다른 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이고, 도 4는 본 발명의 다른 실시 형태에 따른 적층형 인덕터의 도체 패턴 및 비아 전극이 배치된 구조를 나타낸 분해사시도이다.
FIG. 3 is an exploded perspective view showing a structure in which a conductor pattern and via electrodes of a multilayer inductor according to another embodiment of the present invention are disposed, FIG. 4 is a cross-sectional view of a multilayer inductor according to another embodiment of the present invention, Fig.
도 3을 참조하면, 적층형 인덕터의 코일은 4개의 도체 패턴(2110-2140)과 3개의 비아 전극(2210-2230)을 포함한다. 이때, 상하 비아 전극(2210-2230)의 위치는 앞서 도 2에 도시된 적층형 인덕터에 비해 더 넓은 간격으로 이동되어 형성될 수 있다. 이때, 코일은 전체적으로 3.5 턴 감겨진 구조를 갖게 된다.Referring to FIG. 3, the coil of the stacked inductor includes four conductor patterns 2110-2140 and three via electrodes 2210-2230. At this time, the positions of the upper and lower via-electrodes 2210-2230 may be shifted at a wider interval than the stacked inductor shown in FIG. At this time, the coil has a structure that is wound around 3.5 turns as a whole.
그 외 사항은 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Other details are the same as those of the embodiment described above, so a detailed description thereof will be omitted in order to avoid duplication.
도 4를 참조하면, 적층형 인덕터의 코일은 5개의 도체 패턴(2310-2350)과 4개의 비아 전극(2410-2440)을 포함한다. 이때, 상하 비아 전극(2410-2440)의 위치는 앞서 도 2에 도시된 5.5 턴 구조의 코일을 갖는 적층형 인덕터에 비해 더 넓은 간격으로 이동되며, 앞서 도 3에 도시된 3.5 턴 구조의 코일을 갖는 적층형 인덕터에 비해 좁은 간격으로 이동되어 형성될 수 있다. 이때, 코일은 전체적으로 4.5 턴 감겨진 구조를 갖게 된다.Referring to Fig. 4, the coil of the stacked inductor includes five conductor patterns 2310-2350 and four via electrodes 2410-2440. At this time, the positions of the upper and lower via electrodes 2410-2440 are shifted at a wider interval than the stacked inductor having the coil of the 5.5 turn structure shown in FIG. 2, and the coil of the 3.5 turn structure shown in FIG. 3 It can be formed by moving at narrow intervals compared to the stacked inductor. At this time, the coil has a structure in which it is wound with 4.5 turns as a whole.
그 외 사항은 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Other details are the same as those of the embodiment described above, so a detailed description thereof will be omitted in order to avoid duplication.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
100 ; 적층형 인덕터 110 ; 세라믹 본체
111, 112 ; 상하부 커버층 113 ; 세라믹층
131, 132 ; 제1 및 제2 외부 전극
211, 212 ; 제1 및 제2 연결 패턴
213-216 ; 도체 패턴
221-225 ; 비아 전극100; A stacked
111, 112; Upper and lower cover layers 113; Ceramic layer
131, 132; The first and second outer electrodes
211, 212; The first and second connection patterns
213-216; Conductor pattern
221-225; Via electrode
Claims (16)
상기 각각의 세라믹층에 간극을 갖는 원호 형상으로 형성되되, 원호의 90% 이상으로 형성된 복수의 도체 패턴;
상기 도체 패턴이 원호로 감기는 방향과 반대 방향으로 일정 간격을 두고 형성되며, 상기 상하로 배치된 도체 패턴을 연결하여 코일을 형성하는 복수의 비아 전극; 및
상기 세라믹 본체의 양 단면에 형성되며, 상기 코일의 양 단부와 연결된 제1 및 제2 외부 전극; 을 포함하며,
상기 복수의 도체 패턴은, 상기 각각의 비아 전극과 연결된 부분이 상기 도체 패턴에서 상기 세라믹 본체의 일 측면에 인접된 부분에 위치하며,
상기 각각의 비아 전극과 상기 세라믹 본체의 일 측면 사이의 간격이 같으며,
상기 도체 패턴의 적층 수가 상기 코일의 턴 수의 +0.5인 적층형 인덕터.
A ceramic body in which a plurality of ceramic layers are stacked;
A plurality of conductor patterns formed in an arc shape having a gap in each of the ceramic layers and formed of 90% or more of a circular arc;
A plurality of via-electrodes formed at regular intervals in a direction opposite to a direction in which the conductor patterns are wound in an arc, and connecting the conductor patterns arranged up and down to form coils; And
First and second external electrodes formed on both end faces of the ceramic body and connected to both ends of the coil; / RTI >
Wherein the plurality of conductor patterns are located at a portion of the conductor pattern adjacent to one side of the ceramic body,
Wherein a distance between each of the via-electrodes and one side of the ceramic body is the same,
Wherein the number of layers of the conductor pattern is +0.5 of the number of turns of the coil.
상기 코일은 전체적으로 3.5 턴 감겨진 구조인 것을 특징으로 하는 적층형 인덕터.
10. The method of claim 9,
Wherein the coil has a structure in which the coil is wound in a total of 3.5 turns.
상기 코일은 전체적으로 4.5 턴 감겨진 구조인 것을 특징으로 하는 적층형 인덕터.
10. The method of claim 9,
Wherein the coil is a structure having a total turn of 4.5 turns.
상기 코일은 전체적으로 5.5 턴 감겨진 구조인 것을 특징으로 하는 적층형 인덕터.
10. The method of claim 9,
Wherein the coil has a structure in which the coil is wound in a total of 5.5 turns.
상기 도체 패턴은 상기 세라믹 본체의 양 단면을 통해 인출되어 상기 제1 및 제2 외부 전극과 각각 연결된 제1 및 제2 연결 패턴을 포함하는 것을 특징으로 하는 적층형 인덕터.
10. The method of claim 9,
Wherein the conductor pattern includes first and second connection patterns connected to the first and second external electrodes via both end faces of the ceramic body.
상기 세라믹 본체의 상하면에 적층된 상부 및 하부 커버층을 포함하는 것을 특징으로 하는 적층형 인덕터.
10. The method of claim 9,
And upper and lower cover layers stacked on upper and lower surfaces of the ceramic body.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109994305A (en) * | 2019-03-27 | 2019-07-09 | 武汉合康亿盛电气连接系统有限公司 | A kind of stacked inductor |
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| KR102438500B1 (en) * | 2021-04-30 | 2022-08-31 | 삼화콘덴서공업 주식회사 | Multilayer chip components for high current |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030040A (en) * | 1999-07-30 | 2001-04-16 | 무라타 야스타카 | Monolithic Inductor |
| JP2005191191A (en) * | 2003-12-25 | 2005-07-14 | Tdk Corp | Laminated chip inductor |
| KR100513347B1 (en) * | 2004-03-04 | 2005-09-07 | 삼성전기주식회사 | Chip inductor |
| KR20120047631A (en) * | 2010-11-04 | 2012-05-14 | 삼성전기주식회사 | A multilayer type inductor |
Family Cites Families (4)
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|---|---|---|---|---|
| US7460000B2 (en) * | 2004-01-23 | 2008-12-02 | Murata Manufacturing Co. Ltd. | Chip inductor and method for manufacturing the same |
| CN102067253B (en) * | 2008-08-07 | 2013-03-13 | 株式会社村田制作所 | Multilayer inductor |
| WO2010079804A1 (en) * | 2009-01-08 | 2010-07-15 | 株式会社村田製作所 | Electronic component |
| WO2010092861A1 (en) * | 2009-02-13 | 2010-08-19 | 株式会社村田製作所 | Electronic component |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030040A (en) * | 1999-07-30 | 2001-04-16 | 무라타 야스타카 | Monolithic Inductor |
| JP2005191191A (en) * | 2003-12-25 | 2005-07-14 | Tdk Corp | Laminated chip inductor |
| KR100513347B1 (en) * | 2004-03-04 | 2005-09-07 | 삼성전기주식회사 | Chip inductor |
| KR20120047631A (en) * | 2010-11-04 | 2012-05-14 | 삼성전기주식회사 | A multilayer type inductor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180006262A (en) | 2016-07-07 | 2018-01-17 | 삼성전기주식회사 | Coil component |
| US10580559B2 (en) | 2016-07-07 | 2020-03-03 | Samsung Electro-Mechanics Co., Ltd. | Coil component |
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