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KR101533081B1 - 저전력과 신뢰성을 동시에 확보하기 위한 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법 - Google Patents

저전력과 신뢰성을 동시에 확보하기 위한 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법 Download PDF

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KR101533081B1
KR101533081B1 KR1020140129297A KR20140129297A KR101533081B1 KR 101533081 B1 KR101533081 B1 KR 101533081B1 KR 1020140129297 A KR1020140129297 A KR 1020140129297A KR 20140129297 A KR20140129297 A KR 20140129297A KR 101533081 B1 KR101533081 B1 KR 101533081B1
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KR
South Korea
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redundant
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function
configuration
duplication
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Expired - Fee Related
Application number
KR1020140129297A
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English (en)
Inventor
전재욱
김진호
박종두
이영서
이채홍
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G05B9/00—Safety arrangements
    • G05B9/02—Safety arrangements electric
    • G05B9/03—Safety arrangements electric with multiple-channel loop, i.e. redundant control systems
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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Abstract

본 발명의 실시예에 따른 이중화 시스템을 위한 이중화 대응 장치는 각자 소정 기능을 수행하는 복수의 기능 블록들, 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 이중화 구성 결정부, 이중화 구성에 따라, 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 기능 블록 활성화부 및 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 동기화부를 포함할 수 있다.

Description

저전력과 신뢰성을 동시에 확보하기 위한 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법{REDUNDANCY-READY CONTROL APPARATUS, REDUNDANCY SYSTEM AND METHOD FOR CONFIGURING REDUNDANT LOGICS FOR ASSURING LOW POWER CONSUMPTION AND RELIABILITY AT THE SAME TIME}
본 발명은 이중화 기술에 관한 것으로, 더욱 상세하게는, 저전력과 신뢰성을 동시에 확보하기 위한 이중화 기술에 관한 것이다.
통상적으로 이중화 시스템은 높은 신뢰성이나 상시 운영을 요구하는 분야에서 주요한 기능들을 수행하는 장치들을 복수 벌로 마련하고, 복수의 장치들을 동시에 동일한 작업을 수행하게 하거나, 또는 주 장치와 보조 장치로 구분하거나 주 장치와 백업 장치로 구분하여 서로 다른 작업을 수행하게 하는 시스템을 의미한다.
특히 감시 및 제어 시스템은 통상적으로 고성능 CPU와 입출력 로직에 기반하는데, 고성능과 저전력을 동시에 달성하려다보니, 클럭 속도는 높아지고 동작 전압은 낮아지는 경향이 있다. 이에 따라 임계 전압은 낮아지고 잡음 마진은 엄격해지고 있어서, 각종 노이즈에 의해 크고 작은 일시적 오류의 가능성은 높아진다.
복수의 장치들이 동일 작업을 동시에 수행하는 방식의 이중화 시스템은 일시적인 오류를 복수의 장치들로부터 얻은 결과들을 기초로, 예를 들어 보팅 기법(voting)에 의해 다수결로 보정할 수 있다. 하지만 다수결에 기반하는 보팅 기법이 적어도 3 벌의 복제된 시스템을 갖추어야 한다는 점을 고려하면, 비용이나 전력 소모의 측면에서는 비합리적인 방안이다.
복수의 장치들의 역할을 다르게 설정하는 방식의 이중화 시스템은 각각의 장치들에 부하를 분산시켜 결과적으로 신뢰성을 높일 수 있다. 하지만 각 장치가 생산하는 데이터에 일시적 오류가 있을 경우에 다른 장치에 의해 이러한 오류를 감지하고 교정하기 어렵다.
본 발명이 해결하고자 하는 과제는 저전력과 신뢰성을 동시에 확보하기 위한 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법을 제공하는 데에 있다.
본 발명이 해결하고자 하는 과제는 동일한 작업을 동시에 수행하는 복수의 장치들을 이용하여 일시적 오류를 감지 및 교정할 수 있어 신뢰성을 확보할 수 있으면서, 복수의 장치들이 소모하는 소비 전력을 줄일 수 있는 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법을 제공하는 데에 있다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확히 이해될 수 있을 것이다.
본 발명의 일 측면에 따른 이중화 대응 장치는,
각자 소정 기능을 수행하는 복수의 기능 블록들;
상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 이중화 구성 결정부;
상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 기능 블록 활성화부; 및
상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 동기화부를 포함할 수 있다.
일 실시예에 따라, 상기 이중화 대응 장치는,
상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 결과 출력부를 더 포함할 수 있다.
본 발명의 다른 측면에 따른 이중화 시스템은, 마이크로프로세서, 메모리 및 복수의 이중화 대응 장치들을 구비하는 이중화 시스템으로서,
상기 이중화 대응 장치는,
각자 소정 기능을 수행하는 복수의 기능 블록들;
상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 이중화 구성 결정부;
상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 기능 블록 활성화부; 및
상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 동기화부를 포함할 수 있다.
일 실시예에 따라, 상기 이중화 대응 장치는,
상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 결과 출력부를 더 포함할 수 있다.
일 실시예에 따라, 상기 마이크로프로세서는,
상기 이중화 대응 장치들의 이중화된 기능을 수행하는 기능 블록들의 동작 결과들을 비교하여 교정하도록 동작할 수 있다.
일 실시예에 따라, 상기 마이크로프로세서는,
오류를 일으킨 기능 블록 및 이중화 대응 장치들에 관하여 상기 메모리에 기록하도록 동작할 수 있다.
본 발명의 다른 측면에 따른 이중화 구성 설정 방법은,
각자 소정 기능을 수행하는 복수의 기능 블록들을 포함하는 이중화 대응 장치들과 마이크로프로세서를 구비하는 이중화 시스템을 위한 이중화 구성 설정 방법으로서,
상기 이중화 대응 장치가,
상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 단계;
상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 단계; 및
상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 단계를 포함할 수 있다.
일 실시예에 따라, 상기 이중화 구성 설정 방법은
상기 이중화 대응 장치가, 상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 단계를 더 포함할 수 있다.
일 실시예에 따라, 상기 이중화 구성 설정 방법은
상기 마이크로프로세서가, 상기 이중화 대응 장치들의 이중화된 기능을 수행하는 기능 블록들의 동작 결과들을 비교하여 교정하는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 따른 컴퓨터용 프로그램은 컴퓨터에서 어느 한 실시예에 따른 이중화 시스템을 위한 이중화 구성 설정 방법의 각 단계들을 실행하도록 기록 매체에 저장된 컴퓨터용 프로그램일 수 있다.
본 발명의 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법에 따르면, 저전력과 신뢰성을 동시에 확보할 수 있다.
구체적으로 본 발명의 이중화 대응 장치, 이중화 시스템 및 이중화 구성 설정 방법에 따르면, 동일한 작업을 동시에 수행하는 복수의 장치들을 이용하여 일시적 오류를 감지 및 교정할 수 있어 신뢰성을 확보할 수 있으면서, 복수의 장치들이 소모하는 소비 전력을 줄일 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 이중화 대응 장치들과, 이러한 이중화 대응 장치들로 구성된 이중화 시스템을 예시한 개념도이다.
도 2는 본 발명의 일 실시예에 따른 이중화 구성 설정 방법을 예시한 순서도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이중화 대응 장치들과, 이러한 이중화 대응 장치들로 구성된 이중화 시스템을 예시한 개념도이다.
도 1을 참조하면, 이중화 시스템(10)은 복수의 이중화 대응 장치들(11, 12)과 마이크로프로세서(13) 및 메모리(14)를 포함하여 구현될 수 있다.
복수의 이중화 대응 장치들(11, 12)은 실질적으로 동일한 하드웨어적 스펙의 기능 블록들을 가지거나, 또는 하드웨어적 구성이 차이나더라도 결과적으로 동일한 기능들을 수행하는 기능 블록들을 구비한다. 그럼으로써, 복수의 이중화 대응 장치들(11, 12)은 서로 다른 하드웨어들에서 동일한 동작을 수행하여 오류를 발견하고 검증하는 방식 또는 주 장치 역할과 보조/백업 장치 역할을 분담하는 방식 등의 소정의 이중화 방식에 따라, 적절한 이중화 구성으로 설정될 수 있다.
각각의 이중화 대응 장치들(11, 12)은 기능 블록들(111, 112, 121, 122), 이중화 구성 결정부(113, 123), 기능 블록 활성화부(114, 124), 동기화부(115, 125)를 포함할 수 있고, 실시예에 따라, 추가적으로 결과 출력부(116, 126)를 더 포함할 수 있다.
복수의 기능 블록들(111, 112, 121, 122)은 각각 소정의 기능을 수행하도록 설계된 논리 회로, 입출력 회로, 아날로그 디지털 변환 회로, 디지털 아날로그 변환 회로, 메모리, 레지스터, 캐시 등의 회로 블록들이다.
이러한 기능 블록들(111, 112, 121, 122)의 각각에 대해서는 해당 기능이 이중화 시스템(10) 내에서 높은 신뢰성이 필요한지 여부에 따라, 이중화 우선 순위가 부여된다. 각 기능 블록(111, 112, 121, 122)이 수행하는 기능에 관하여 높은 신뢰성이 필요할수록 높은 이중화 우선 순위가 설계자 또는 사용자에 의해 부여될 수 있다. 예를 들어, 이중화 시스템(10) 내에서 기본적으로 기능별로 동작하는 기능 블록은 적어도 하나씩은 있어야 하므로, 어느 한 이중화 대응 장치(11)의 기능 블록들(111, 112)은 높은 이중화 우선 순위를 할당받는다. 반면에, 다른 이중화 대응 장치(12)의 기능 블록들(121, 122)은 설계자나 사용자의 의도에 따라 이중화 우선 순위를 적절하게 할당받을 수 있다. 예를 들어, 제1 기능에 높은 신뢰도가 요구된다면 기능 블록(121)은 기능 블록(111)과 함께 이중화 동작할 수 있도록 높은 우선 순위를 할당받고, 반면에 제2 기능에 대해 높은 신뢰도가 필요하지 않아 기능 블록(112)의 단독 동작으로 충분하다면, 제2 기능을 수행하는 기능 블록(122)은 낮은 우선 순위를 할당받는다.
이러한 이중화 우선 순위는 설계자 또는 사용자에 의해 이중화 대응 장치(113, 123) 내에 저장될 수도 있고, 이중화 시스템(11) 내에 저장될 수도 있다.
이중화 구성 결정부(113, 123)는 기능 블록들(111, 112, 121, 122)의 각각에 대해 설정된 우선 순위에 기초하여, 당해 이중화 대응 장치(11 또는 12) 내의 기능 블록들(111, 112 또는 121, 122) 중 이중화 구성에 포함할 기능 블록들(예를 들어 111, 112 또는 121)을 결정한다.
기능 블록 활성화부(114, 124)는, 결정된 이중화 구성에 따라, 이중화 구성에 포함된 기능 블록들(111, 112, 121)을 활성화 및 초기화하고 활성화된 기능 블록들(111, 112, 121)에 전력과 동작 클럭을 공급하거나, 또는 이중화 구성에 배제된 기능 블록들(122)을 비활성화하고 비활성화된 기능 블록(122)에 대한 전력 또는 동작 클럭을 차단하도록 동작할 수 있다.
한편, 활성화된 기능 블록들(111, 112 또는 121)은 각 이중화 대응 장치(11 또는 12) 내에서 각자 동작하므로, 비록 동기화된 동작 클럭을 가지고 동작하더라도 이중화에 필요한 각종 신호들의 입출력 동작의 동기화 내지 연산 동작의 동기화는 아직 보장되지 않는다.
이에 따라, 동기화부(115 또는 125)는 당해 이중화 대응 장치(11 또는 12)의 이중화 구성에 포함된 기능 블록들(111 또는 121)의 각각에 관하여, 다른 이중화 대응 장치(12 또는 11) 내에서 이중화된 기능을 수행하는 기능 블록(121 또는 111)에 동기화를 수행할 수 있다.
기능의 동기화까지 이루어지고 나면, 이중화 대응 장치들(11, 12)은 이중화 시스템(10) 내에서 요구되는 이중화 동작을 수행할 수 있다.
한편, 이중화 대응 장치들(11, 12)은 실시예에 따라 결과 출력부(116, 126)를 더 포함할 수 있다.
결과 출력부(116, 126)는 어느 한 이중화 대응 장치(11) 이중화 구성에 포함된 기능 블록(111)의 동작 결과에 관하여, 다른 이중화 대응 장치(12) 내에서 이중화된 동일 기능을 수행하는 기능 블록(121)의 동작 결과와 비교하고, 만약 두 동작 결과가 서로 다르면 동작 결과를 교정하며, 교정된 동작 결과를 이중화 시스템(10)의 마이크로프로세서(13) 또는 메모리(14)로 출력할 수 있다.
한편, 동작 결과의 교정은 마이크로프로세서(13)가 수행할 수도 있다.
이 경우에, 마이크로프로세서(13)가 각각의 이중화 대응 장치들(11, 12) 내에서 이중화된 동일 기능을 수행하는 기능 블록들(111, 121)의 동작 결과와 비교하여 교정할 수 있다.
동작 결과의 교정을 이중화 대응 장치(11, 12)에서 하거나 마이크로프로세서(13)가 하거나, 어느 경우에서나, 마이크로프로세서(13)는 오류를 일으킨 기능 블록 및 이중화 대응 장치가 있다면, 그에 관하여 메모리(14)에 기록할 수 있다.
도 2는 본 발명의 일 실시예에 따른 이중화 구성 설정 방법을 예시한 순서도이다.
도 2를 참조하면, 본 발명의 이중화 구성 설정 방법은 각자 소정 기능을 수행하는 복수의 기능 블록들(111, 112, 121, 122)을 포함하는 이중화 대응 장치들(11, 12)과 마이크로프로세서(13)를 구비하는 이중화 시스템에서 수행되는 이중화 구성 설정 방법으로서, 단계(S21)에서 시작한다.
단계(S21)에서, 이중화 대응 장치(11, 12)는 기능 블록들(111, 112, 121, 122)의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들(예를 들어 111, 112, 121)을 결정한다.
구체적으로, 각 기능 블록(111, 112, 121, 122)이 수행하는 기능에 관하여 높은 신뢰성이 필요할수록 높은 이중화 우선 순위가 설계자 또는 사용자에 의해 부여될 수 있다.
이어서, 단계(S22)에서, 결정된 이중화 구성에 따라, 이중화 구성에 포함된 기능 블록들(111, 112, 121)을 활성화하고 전력과 동작 클럭을 공급하며 초기화하거나, 또는 이중화 구성에 배제된 기능 블록들(122)을 비활성화하고 전력 또는 동작 클럭을 차단할 수 있다.
단계(S23)에서, 이중화 구성에 포함된 기능 블록들(111)의 각각에 관하여, 다른 이중화 대응 장치(12) 내에서 이중화된 기능을 수행하는 기능 블록(121)에 동기화할 수 있다.
단계(S24)에서, 이중화 대응 장치(11)가, 이중화 구성에 포함된 기능 블록들(111, 112)의 각각의 동작 결과에 관하여, 필요한 경우에, 다른 이중화 대응 장치(12) 내에서 이중화된 기능을 수행하는 기능 블록(121)의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력할 수 있다.
한편, 실시예에 따라, 단계(S24)의 기능을 이중화 대응 장치(11)가 아닌 마이크로프로세서(13)가 수행할 수도 있다.
이 경우에, 마이크로프로세서(13)는 이중화 대응 장치들(11, 12)의 이중화된 기능을 수행하는 기능 블록들(111, 121)의 동작 결과들을 수신하여 비교하여 교정할 수 있다.
나아가, 단계(S25)에서, 마이크로프로세서(13)는 오류를 일으킨 기능 블록 및 이중화 대응 장치들에 관하여 메모리에 기록할 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
또한, 본 발명에 따른 장치는 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽힐 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 기록매체의 예로는 ROM, RAM, 광학 디스크, 자기 테이프, 플로피 디스크, 하드 디스크, 비휘발성 메모리 등을 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
10 이중화 시스템
11, 12 이중화 대응 장치
111, 112 기능 블록
121, 122 기능 블록
113, 123 이중화 구성 결정부
114, 124 기능 블록 활성화부
115, 125 동기화부
116, 126 결과 출력부
13 마이크로프로세서
14 메모리

Claims (10)

  1. 각자 소정 기능을 수행하는 복수의 기능 블록들;
    상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 이중화 구성 결정부;
    상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 기능 블록 활성화부; 및
    상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 동기화부를 포함하는 이중화 대응 장치.
  2. 청구항 1에 있어서,
    상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 결과 출력부를 더 포함하는 것을 특징으로 하는 이중화 대응 장치.
  3. 마이크로프로세서, 메모리 및 복수의 이중화 대응 장치들을 구비하는 이중화 시스템으로서,
    상기 이중화 대응 장치는,
    각자 소정 기능을 수행하는 복수의 기능 블록들;
    상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 이중화 구성 결정부;
    상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 기능 블록 활성화부; 및
    상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 동기화부를 포함하는 것을 특징으로 하는 이중화 시스템.
  4. 청구항 3에 있어서, 상기 이중화 대응 장치는,
    상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 결과 출력부를 더 포함하는 것을 특징으로 하는 이중화 시스템.
  5. 청구항 3에 있어서, 상기 마이크로프로세서는,
    상기 이중화 대응 장치들의 이중화된 기능을 수행하는 기능 블록들의 동작 결과들을 비교하여 교정하도록 동작하는 것을 특징으로 하는 이중화 시스템.
  6. 청구항 4 또는 청구항 5에 있어서, 상기 마이크로프로세서는,
    오류를 일으킨 기능 블록 및 이중화 대응 장치들에 관하여 상기 메모리에 기록하도록 동작하는 것을 특징으로 하는 이중화 시스템.
  7. 각자 소정 기능을 수행하는 복수의 기능 블록들을 포함하는 이중화 대응 장치들과 마이크로프로세서를 구비하는 이중화 시스템을 위한 이중화 구성 설정 방법으로서,
    상기 이중화 대응 장치가,
    상기 기능 블록들의 각각에 대해 설정된 우선 순위에 기초하여 이중화 구성에 포함할 기능 블록들을 결정하는 단계;
    상기 이중화 구성에 따라, 상기 이중화 구성에 포함된 기능 블록들을 활성화하고 전력과 동작 클럭을 공급하거나, 또는 상기 이중화 구성에 배제된 기능 블록들을 비활성화하고 전력 또는 동작 클럭을 차단하는 단계; 및
    상기 이중화 구성에 포함된 기능 블록들의 각각에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록에 동기화시키는 단계를 포함하는 이중화 시스템을 위한 이중화 구성 설정 방법.
  8. 청구항 7에 있어서, 상기 이중화 대응 장치가,
    상기 이중화 구성에 포함된 기능 블록들의 각각의 동작 결과에 관하여, 다른 이중화 대응 장치 내에서 이중화된 기능을 수행하는 기능 블록의 동작 결과와 비교하여 교정하고, 교정된 동작 결과를 출력하는 단계를 더 포함하는 것을 특징으로 하는 이중화 시스템을 위한 이중화 구성 설정 방법.
  9. 청구항 8에 있어서, 상기 마이크로프로세서가,
    상기 이중화 대응 장치들의 이중화된 기능을 수행하는 기능 블록들의 동작 결과들을 비교하여 교정하는 단계를 더 포함하는 것을 특징으로 하는 이중화 시스템을 위한 이중화 구성 설정 방법.
  10. 컴퓨터에서 청구항 7 내지 청구항 9 중 어느 한 청구항에 따른 이중화 시스템을 위한 이중화 구성 설정 방법의 각 단계들을 실행하도록 기록 매체에 저장된 컴퓨터용 프로그램.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020004886A1 (ko) * 2018-06-25 2020-01-02 엘지전자 주식회사 통신용 ecu

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA3158587A1 (en) * 2019-11-19 2021-05-27 Santhana Chari Method to support redundancy switching of virtual mac cores
CN112039055B (zh) * 2020-08-10 2022-04-19 国网电力科学研究院有限公司 电网安全稳定控制系统备用元件配置方法和存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154085A (ja) * 1996-11-21 1998-06-09 Fujitsu Ltd 二重化された監視／制御プロセッサによるシステム監視・制御方法および二重化監視／制御プロセッサ・システム
KR20030023136A (ko) * 2001-09-12 2003-03-19 엘지전자 주식회사 이중화 액티브 프로세서 상태 관리 방법
JP2006155678A (ja) * 2000-04-28 2006-06-15 Hitachi Ltd 多重化制御システム及びその多重化方法
KR101245049B1 (ko) * 2011-09-15 2013-03-18 한국수력원자력 주식회사 원전 다중구조 적응형 제어기기 및 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8101666A (nl) * 1981-04-03 1982-11-01 Philips Nv Systeem voor het wederzijds synchroniseren van twee aktieve deelinrichtingen.
US5570397A (en) * 1993-12-23 1996-10-29 Unisys Corporation Redundant synchronized clock controller
USH1882H (en) * 1997-09-26 2000-10-03 Asthana; Sarvesh System and method for transferring data to redundant components
JPH11186506A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 集積回路
US7112895B2 (en) * 2003-08-15 2006-09-26 Infineon Technologies Ag Reduced power consumption in integrated circuits with fuse controlled redundant circuits
US7282898B2 (en) * 2005-06-24 2007-10-16 Nexsem, Inc, Integrated circuit capable of balanced polyphase power regulation using redundant feedback circuitry
US20070188186A1 (en) * 2006-02-14 2007-08-16 Toshiba America Electronic Components Systems and methods for managing power supplied to integrated circuits
EP1906277A1 (de) * 2006-09-29 2008-04-02 Siemens Aktiengesellschaft Verfahren zum Synchronisieren von zwei Steuereinrichtungen und redundant aufgebaute Automatisierungsvorrichtung
US20090154270A1 (en) * 2007-12-18 2009-06-18 Barth Jr John E Failing address register and compare logic for multi-pass repair of memory arrays
DE102008024193A1 (de) * 2008-05-19 2009-12-03 Infineon Technologies Ag System mit konfigurierbaren Funktionseinheiten und Verfahren
US7830710B2 (en) * 2009-01-30 2010-11-09 Panasonic Corporation Semiconductor memory device
KR101180408B1 (ko) * 2011-01-28 2012-09-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그 제어 방법
US8842775B2 (en) * 2011-08-09 2014-09-23 Alcatel Lucent System and method for power reduction in redundant components
JP2013045481A (ja) * 2011-08-24 2013-03-04 Fujitsu Ltd 集積回路，集積回路の試験装置および集積回路の試験方法
US20130070514A1 (en) * 2011-09-16 2013-03-21 Advanced Micro Devices, Inc. Integrated circuit with on-die distributed programmable passive variable resistance fuse array and method of making same
CN103811148A (zh) * 2012-11-09 2014-05-21 辉达公司 用于开关电源的绕线电感和具有该绕线电感的开关电源
JP2014132384A (ja) * 2013-01-04 2014-07-17 Renesas Electronics Corp マイクコンピュータ及びその制御方法
WO2015023192A1 (en) * 2013-08-14 2015-02-19 Intel Corporation Manageability redundancy for micro server and clustered system-on-a-chip deployments
JP6282482B2 (ja) * 2014-02-18 2018-02-21 株式会社日立製作所 プログラマブル回路装置、コンフィギュレーション情報修復方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10154085A (ja) * 1996-11-21 1998-06-09 Fujitsu Ltd 二重化された監視／制御プロセッサによるシステム監視・制御方法および二重化監視／制御プロセッサ・システム
JP2006155678A (ja) * 2000-04-28 2006-06-15 Hitachi Ltd 多重化制御システム及びその多重化方法
KR20030023136A (ko) * 2001-09-12 2003-03-19 엘지전자 주식회사 이중화 액티브 프로세서 상태 관리 방법
KR101245049B1 (ko) * 2011-09-15 2013-03-18 한국수력원자력 주식회사 원전 다중구조 적응형 제어기기 및 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020004886A1 (ko) * 2018-06-25 2020-01-02 엘지전자 주식회사 통신용 ecu
US11815983B2 (en) 2018-06-25 2023-11-14 Lg Electronics Inc. Communication ECU

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