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KR101607981B1 - 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 - Google Patents

반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 Download PDF

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KR101607981B1
KR101607981B1 KR1020130132666A KR20130132666A KR101607981B1 KR 101607981 B1 KR101607981 B1 KR 101607981B1 KR 1020130132666 A KR1020130132666 A KR 1020130132666A KR 20130132666 A KR20130132666 A KR 20130132666A KR 101607981 B1 KR101607981 B1 KR 101607981B1
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KR
South Korea
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interposer
layer
conductive pattern
semiconductor package
input
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이동훈
김도형
박정수
한승철
김주현
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지 제조용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지에 관한 것이다.
즉, 본 발명은 캐리어 위에 패시베이션층을 접착층을 매개로 분리 가능하게 형성한 다음, 패시베이션층 위에 도전성 패턴층을 다이렉트 프린팅 기법으로 형성하는 과정과, 그 위에 절연층을 일정 두께로 도포하는 과정과, 절연층으로 덮혀진 도전성 패턴층의 일부를 노출시키는 과정을 반복하여, 여러층의 도전성 패턴층이 절연층을 사이에 두고 상호 도전 가능하게 적층된 새로운 구조의 반도체 패키지 제조용 인터포저 및 이의 제조 방법, 그리고 제조된 인터포저를 이용한 반도체 패키지를 제공하고자 한 것이다.

Description

반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지{Interposer and method for manufacturing the same, and semiconductor package using the same}
본 발명은 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지에 관한 것으로서, 더욱 상세하게는 캐리어 위에 도전성 패턴층을 다이렉트 프린팅 기법으로 형성하는 과정과, 그 위에 절연층을 형성하는 과정을 반복하여 여러층의 도전성 패턴층을 갖도록 한 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지에 관한 것이다.
각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등 복합화 추세에 따라, 전자기기내 탑재되는 반도체 소자들에 대한 높은 신뢰성을 요구하고 있으며, 이러한 요구를 만족시키기 위하여 웨이퍼 레벨의 칩 스케일 패키지, 인터포저에 여러개의 칩을 한꺼번에 부착하여 기판에 탑재시킨 칩 적층형 패키지 등 다양한 구조의 패키지가 개발되고 있다.
특히, 기판의 전도성패드의 갯수 및 반도체 칩의 신호 입출력을 위한 본딩패드의 갯수 등이 크게 증가하고, 또한 기판에 형성된 전도성패드 간의 간격 및 반도체 칩의 신호 입출력을 위한 본딩패드 간의 간격이 매우 조밀하게 형성됨에 따라, 기판과 반도체 칩을 도전성 와이어를 이용하여 전기적 신호 교환 가능하게 연결하던 일반적인 와이어 본딩 방식을 탈피하여, 인터포저를 매개로 기판과 반도체 칩을 도전 가능하게 적층 구성한 칩 적층형 패키지가 제조되고 있다.
여기서, 종래의 인터포저를 이용한 반도체 패키지 구조를 살펴보면 다음과 같다.
첨부한 도 1에서, 도면부호 100은 기판(PCB: Printed Circuit Board)을 나타내고, 도면부호 120은 기판(100)에 도전 가능하게 부착되는 실리콘 재질의 인터포저로서 하부칩을 나타낸다.
상기 인터포저(120)는 관통 실리콘 비아(122)를 매개로 상부칩(130)과 기판(100) 간의 전기적 신호 전달 역할을 하는 동시에 상부칩(130)과 기판(100) 간의 실질적인 접촉을 회피하여 상부칩(130)과 기판(100) 간의 서로 다른 열팽창계수에 따른 워피지 현상 발생시 상부칩(130)이 기판으로부터 이탈되는 것을 완충시키는 역할을 하는 것으로서, 상부칩(130)과 기판(100) 간의 도전 경로가 되는 다수의 관통 실리콘 비아(122)가 형성되어 있다.
상기 관통 실리콘 비아(122)는 레이저 가공을 이용하여 인터포저(120)에 비아홀을 관통 형성한 후, 비아홀내에 도전성 충진재를 충진시킨 것이다.
이렇게 관통 실리콘 비아(122)의 하단면에 제1전도성 연결체(124: 솔더볼, 범프 등)를 부착한 다음, 이 제1전도성 연결체(124)를 기판(100)의 전도성패드에 도전 가능하게 융착시킴으로써, 기판(100)에 대한 인터포저(120)의 탑재가 이루어진다.
이어서, 본딩패드에 제2전도성 연결체(126: 범프, 솔더볼 등)가 부착된 다수개의 상부칩(130)을 구비하여 인터포저(120) 위에 부착하는 바, 각 상부칩(130)의 제2전도성 연결체(126)를 관통 실리콘 비아(122)의 상단면에 융착시킴으로써, 인터포저(120)에 대한 상부칩(130)의 부착이 이루어진다.
그러나, 상기 인터포저를 구비할 때, 고가의 레이저 가공을 통한 관통 실리콘 비아를 형성하는 과정을 진행해야 함에 따라, 제조 비용이 많이 드는 문제점이 있고, 인터포저를 위한 실리콘의 일정 두께를 고려할 때 전체적인 패키지의 두께 및 무게가 증가되어 경박단소화에 역행하는 문제점이 있다.
한편, 첨부한 도 2에 도시된 바와 같이, 상부칩(130)이 도전 가능하게 적층되는 인터포저(120)는 실리콘 뿐만 아니라 글래스 재질로 적용 가능하며, 레이저 가공에 의한 관통 실리콘 비아가 아닌 통상의 포토리소그래피 공정을 통하여 여러개의 도전층(124)을 도전 가능하게 형성시킨 구조의 것도 사용되고 있다.
그러나, 포토레지시트를 부착하는 공정과, 포토레지스트의 일정 부분을 제거하는 포토레지스트에 대한 패터닝 및 노광 공정 등 공정수가 많이 소요되는 문제점이 있고, 그에 따른 생산성 저하 및 제조 비용 상승의 원인이 되고 있으며, 마찬가지로 인터포저를 위한 실리콘 또는 글래스의 일정 두께를 고려할 때 전체적인 패키지의 두께 및 무게가 증가되어 경박단소화에 역행하는 문제점이 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 캐리어 위에 패시베이션층을 접착층을 매개로 분리 가능하게 형성한 다음, 패시베이션층 위에 도전성 패턴층을 다이렉트 프린팅 기법으로 형성하는 과정과, 그 위에 절연층을 일정 두께로 도포하는 과정과, 절연층으로 덮혀진 도전성 패턴층의 일부를 노출시키는 과정을 반복하여, 여러층의 도전성 패턴층이 절연층을 사이에 두고 상호 도전 가능하게 적층된 새로운 구조의 반도체 패키지용 인터포저 및 이의 제조 방법, 그리고 제조된 인터포저를 이용한 반도체 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지용 인터포저는: 일정 면적의 캐리어 위에 코팅되는 접착층과; 상기 접착층 위에 도포되는 패시베이션층과; 상기 패시베이션층 위에 다이렉트 프린팅되는 도전성 패턴층과; 상기 도전성 패턴층의 접속패드 부분을 제외한 나머지 표면에 걸쳐 코팅되는 절연층; 을 포함하여 구성된 것을 특징으로 한다.
바람직하게는, 상기 도전성 패턴층은 절연층을 사이에 두고 여러개의 층을 이루며 도전 가능하게 적층되고, 가장 아래쪽 및 위쪽의 도전성 패턴층에 절연층을 통하여 노출되는 접속패드가 형성되도록 한 것을 특징으로 한다.
또한, 상기 캐리어는 실리콘 또는 글래스 재질로 채택되어, 반도체 패키지 제조를 위한 후공정에서 지지부재 역할을 한 후, 접착층 및 패시베이션층과 함께 재사용 가능하게 분리되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지용 인터포저 제조 방법은: 일정 면적의 캐리어 위에 접착층을 코팅하는 단계와; 상기 접착층 위에 패시베이션층을 도포하는 단계와; 상기 패시베이션층 위에 도전성 패턴층을 다이렉트 프린팅하는 단계와; 상기 도전성 패턴층이 봉지되도록 패시베이션층 및 도전성 패턴층 위에 절연층을 코팅하는 단계와; 상기 도전성 패턴층의 일부분이 접속패드로 노출되도록 절연층의 일부분에 비아를 형성하는 단계; 를 포함하는 것을 특징으로 한다.
특히, 상기 도전성 패턴층이 절연층을 사이에 두고 여러개의 층을 이루며 도전 가능하게 적층되도록 상기 도전성 패턴층을 다이렉트 프린팅 단계와, 절연층을 코팅하는 단계와, 절연층의 일부분에 비아를 형성하는 단계를 수회 반복하는 것을 특징으로 한다.
바람직하게는, 상기 도전성을 다이렉트 프린팅하는 단계는 나노 임프린팅 기법 또는 잉크젯 프린팅 기법을 이용하여 진행되는 것을 특징으로 한다.
바람직하게는, 상기 절연층을 코팅하는 단계는 스핀 코팅 방법에 의하여 진행되는 것을 특징으로 한다.
또한, 상기 절연층을 코팅하는 단계 후, 절연층의 표면을 평탄화하는 화학적-기계적 폴리싱 단계가 더 진행되는 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 반도체 패키지는: 일정 면적의 캐리어 위에 코팅되는 접착층과, 상기 접착층 위에 도포되는 패시베이션층과, 상기 패시베이션층 위에 다이렉트 프린팅되는 도전성 패턴층과, 상기 도전성 패턴층의 접속패드 부분을 제외한 나머지 표면에 걸쳐 코팅되는 절연층을 포함하는 인터포저와; 상기 인터포저의 상면에 부착되는 2개 이상의 반도체 칩과; 상기 반도체 칩의 본딩패드에 융착되는 동시에 인터포저의 접속패드에 융착되는 제1입출력단자와; 상기 반도체 칩을 봉지하면서 인터포저 위에 오버 몰딩되는 몰딩 컴파운드 수지와; 상기 인터포저의 저면을 통하여 노출된 접속패드에 융착되는 제2입출력단자와; 상기 인터포저의 저면을 받쳐주며 제2입출력단자를 매개로 도전 가능하게 연결되는 기판과; 상기 기판의 저면에 형성된 볼랜드에 융착되는 제3입출력단자; 를 포함하여 구성된 것을 특징으로 한다.
특히, 상기 인터포저의 절연층을 사이에 두고 여러개의 도전성 패턴층이 도전 가능하게 연결되며 적층되고, 가장 아래쪽 및 위쪽의 도전성 패턴층에는 절연층을 통하여 노출되는 접속패드가 형성된 것을 특징으로 한다.
또한, 상기 몰딩 컴파운드 수지의 상면에 밀착되는 동시에 기판의 테두리 부분에 부착되는 컨포멀 쉴드 또는 히트스프레더를 더 포함하는 것을 특징으로 한다.
또한, 상기 반도체 칩과 인터포저 사이 공간에는 제1입출력단자를 절연 가능하게 잡아주는 언더필 재료가 충진된 것을 특징으로 한다.
바람직하게는, 상기 캐리어는 실리콘 또는 글래스 재질로 채택되어, 상기 제2입출력단자 부착을 위하여 접착층 및 패시베이션층과 함께 재사용 가능하게 분리되는 것임을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 캐리어(실리콘 또는 글래스) 위에 접착층과 패시베이션층을 차례로 도포한 다음, 패시베이션층 위에 도전성 패턴층을 다이렉트 프린팅 기법으로 형성하는 과정과, 그 위에 절연층을 일정 두께로 도포하는 과정과, 절연층으로 덮혀진 도전성 패턴층의 일부를 노출시키는 과정을 수차례 반복함으로써, 여러층의 도전성 패턴층이 절연층을 사이에 두고 상호 도전 가능하게 적층된 반도체 패키지 제조용 인터포저를 제공할 수 있다.
둘째, 본 발명의 인터포저는 접착층을 매개로 접합된 캐리어를 제거함에 따라, 기존에 실리콘 또는 글래스 재질을 기반으로 하지 않고, 단지 도전층 및 절연층만이 적층된 구조로 이루어져, 얇고 가벼운 인터포저를 제공할 수 있으며, 그로 인하여 경박단소화된 패키지 제조에 유용하게 사용할 수 있다.
셋째, 기존에 인터포저를 제조하기 위한 포토리소그래피 공정, 백그라인딩 공정 등이 배제됨에 따라 제조 비용을 절감할 수 있다.
넷째, 기존의 인터포저 제조시 백그라인딩 공정에 의하여 실리콘 또는 글래스가 쓸모없이 제거되던 것과 달리, 실리콘 또는 글래스를 본 발명의 인터포저 제조를 위한 캐리어로 재사용할 수 있다.
다섯째, 본 발명의 경박단소화된 인터포저를 이용하여 상부칩과 기판을 도전 가능하게 연결하는 반도체 패키지를 제조함에 따라, 보다 얇고 가벼운 경박단소화된 반도체 패키지를 제조할 수 있다.
도 1 및 도 2는 종래의 인터포저를 이용한 반도체 패키지를 나타낸 단면도,
도 3은 종래의 인터포저에 대한 백그라인딩을 실시하는 공정을 나타낸 단면도,
도 4a 및 도 4b는 본 발명에 따른 반도체 패키지 제조용 인터포저 및 그 제조 방법을 나타낸 단면도,
도 5는 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 일 실시예를 도시한 단면도,
도 6a 및 도 6b는 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 다른 실시예를 도시한 단면도,
도 7은 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 또 다른 실시예를 도시한 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명의 인터포저는 다이렉트 프린팅 기법을 이용하여 여러층의 도전성 패턴층이 절연층을 사이에 두고 상호 도전 가능하게 적층된 구조로 제조된 것으로서, 기존의 것에 비하여 얇고 가벼운 경박단소화된 구조로 만들어져 반도체 패키지 제조에 유용하게 사용할 수 있도록 한 것이다.
첨부한 도 4a는 본 발명의 인터포저(10)에 대한 제조 공정도이고, 도 4b는 제조 완료된 인터포저(10)를 나타낸 단면도이다.
도 4a 및 도 4b에서, 도면부호 11은 캐리어(11)를 지시한다.
상기 캐리어(11)는 일정 면적의 실리콘 또는 글래스 재질로 만들어진 것으로서, 본 발명의 인터포저 제조를 위한 지지부재로 활용되고, 또한 반도체 패키지 제조를 위한 후공정에서도 인터포저를 지지하는 지지부재 역할을 한 후, 후술하는 바와 같이 인터포저에 대한 입출력단자를 부착하는 솔더링을 위하여 접착층(12) 및 패시베이션층(13)과 함께 재사용 가능하게 분리된다.
먼저, 본 발명의 인터포저(10)를 제조하기 위하여 일정 면적의 캐리어(11) 위에 접착층(12, release layer)이 코팅된다.
또한, 상기 접착층(12) 위에는 도전성 패턴층(14)을 외부로부터 보호하기 위한 패시베이션층(13)이 일정 두께로 도포된다.
다음으로, 상기 패시베이션층(13) 위에 회로 설계에 따른 패턴을 갖는 도전성 패턴층(14)이 다이렉트 프린팅된다.
이때, 상기 도전성 패턴층(14)을 다이렉트 프린팅하는 방법은 나노 임프린팅 기법 또는 잉크젯 프린팅 기법을 이용하여 진행된다.
참고로, 상기 나노임프린팅 기법이란, 복잡한 포토리소그래피 공정없이 원하는 패턴을 스템프로 만든 다음, 스템프에 UV잉크 등을 뭍혀 웨이퍼나 시료에 도장찍듯이 찍은 상태에서 자외선을 조사시키면 잉크가 경화되어 패턴이 형성되는 기법을 말한다.
또한, 잉크젯 프린팅 기법이란, 얇은 노즐로부터 패턴 형성을 위한 도전성 잉크를 분사하여 인쇄하는 기법을 말한다.
이어서, 상기 도전성 패턴층(14)이 봉지되도록 패시베이션층(13) 및 도전성 패턴층(14) 위에 절연층(16)을 코팅하는 단계가 진행된다.
바람직하게는, 상기 도전성 패턴층(14)을 봉지하는 절연층(16)은 통상의 스핀 코팅 방법에 의하여 형성될 수 있으며, 도전성 패턴층(14)과 패시베이션층(13)의 표면에 고르게 코팅되기 때문에 그 코팅된 표면은 불규칙한 표면을 이루게 된다.
따라서, 상기 절연층(16)을 평평한 표면이 되도록 평탄화하는 화학적-기계적 폴리싱 단계가 진행되며, 절연층(16)을 평탄화시키는 이유는 하기와 같이 도전성 패턴층(14)의 일부분인 접속패드(15)를 노출시키는 공정과 2개 이상의 반도체 칩을 평행하게 부착하는 공정이 원활하게 이루어질 수 있도록 함에 있다.
다음으로, 상기 도전성 패턴층(14)의 일부분이 접속패드(15)로 노출될 때까지 절연층(16)의 일부분에 비아(17)를 관통 형성하는 단계가 진행된다.
바람직하게는, 레이저를 이용하여 절연층(16)의 원하는 위치를 제거하여 일정 깊이의 비아(17)가 관통 형성되도록 함으로써, 이 비아(17)를 통하여 도전성 패턴층(14)의 일부분인 접속패드(15)가 외부로 노출되는 상태가 된다.
한편, 상기와 같이 비아(17)를 통해 접속패드(15)가 노출된 상태에서, 절연층(16) 위에 다이렉트 프린팅 기법을 이용하여 다시 도전성 패턴층(14)을 형성하되, 접속패드(15)와 도전 가능하게 연결시키며 도선성 패턴층(14)을 형성하는 단계와, 다시 그 위에 절연층(16)을 코팅하는 단계와, 또 절연층(16)의 일부분에 비아(17)를 형성하는 단계를 수회 반복함으로써, 도전성 패턴층(14)이 절연층(16)을 사이에 두고 여러개의 층을 이루며 도전 가능하게 적층되도록 한다.
이렇게 상기 도전성 패턴층(14)이 절연층(16)을 사이에 두고 여러개의 층을 이루며 도전 가능하게 적층되도록 함으로써, 전기적 신호 경로를 원하는 방향으로 이끌어낼 수 있을 뿐만 아니라, 인터포저(10)의 핸들링을 위한 최소두께를 확보할 수 있다.
이때, 상기 도전성 패턴층(14)이 절연층(16)을 사이에 두고 여러개의 층을 이루며 도전 가능하게 적층된 후, 가장 아래쪽 및 위쪽의 도전성 패턴층(14)의 접속패드(15)는 각각 후술하는 패키징 공정에서 입출력단자의 부착 자리면이 되도록 절연층(16)을 통하여 외부로 노출되는 상태가 된다.
이와 같이, 본 발명의 인터포저는 캐리어(실리콘 또는 글래스) 위에 접착층과 패시베이션층을 차례로 도포한 다음, 패시베이션층 위에 도전성 패턴층을 다이렉트 프린팅 기법으로 형성하는 과정과, 그 위에 절연층을 일정 두께로 도포하는 과정과, 절연층으로 덮혀진 도전성 패턴층의 일부를 노출시키는 과정을 수차례 반복하여 제조됨으로써, 기존의 인터포저(도 2 참조)에 비하여 얇고 가벼운 경박단소화된 구조를 이루게 되므로, 보다 경박단소화된 반도체 패키지의 제조에 유용하게 사용할 수 있다.
또한, 본 발명의 인터포저는 기존에 인터포저를 제조하기 위하여 실리콘 또는 글래스에 포토리소그래피 공정을 실시하고, 실리콘 또는 글래스의 백면을 백그라인딩하는 공정 등을 배제하여 제조됨에 따라, 공정수 및 제조 비용을 절감할 수 있다.
여기서, 상기와 같이 제조된 인터포저를 이용한 반도체 패키지를 설명하면 다음과 같다.
제1실시예
첨부한 도 5는 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 제1실시예를 도시한 단면도이다.
도 5에서, 도면부호 10은 상기와 같이 제조된 인터포저를 지시한다.
먼저, 상기와 같이 제조된 인터포저(10)의 상면에 2개 이상의 반도체 칩(메모리 칩, 로직 디바이스 칩 등)이 도전 가능하게 적층된다.
이때, 상기 반도체 칩(20)의 본딩패드에 제1입출력단자(21, 범프, 솔더볼, 플립칩 등)가 범핑(bumping) 공정에 의하여 미리 융착된 상태에서, 반도체 칩(20)의 적층할 때 제1입출력단자(21)가 인터포저(10)의 접속패드(15)에 솔더링(soldering)을 통하여 융착되도록 함으로써, 인터포저(10)에 대한 반도체 칩(20)의 적층이 이루어진다.
이어서, 상기 반도체 칩(20)과 인터포저(10) 사이의 미세한 공간에 언더필 재료(27)를 충진시켜서, 언더필 재료(27)에 의하여 제1입출력단자(21) 간의 절연이 이루어지는 동시에 언더필 재료(27)에 의하여 제1입출력단자(21)가 감싸여져 견고하게 고정되는 상태가 되도록 한다.
다음으로, 상기 반도체 칩(20)들이 외부로부터 보호되는 봉지 상태가 되도록 인터포저(10) 위에 몰딩 컴파운드 수지(24)가 오버 몰딩된다.
마지막으로, 상기 인터포저(10)의 저면에서 비아(17)를 통하여 노출된 접속패드(15)에 제2입출력단자(22, 솔더볼, 범프 등)를 융착시키는 솔더링을 진행함으로써, 본 발명의 제1실시예에 따른 반도체 패키지가 완성된다.
한편, 상기 제2입출력단자(22)를 융착시키는 솔더링 바로 전에 상기 캐리어(11)를 비롯하여 접착층(12) 및 패시베이션층(13)을 분리시킴으로써, 상기 캐리어는 재사용 가능한 상태가 된다.
즉, 첨부한 도 3에 도시된 바와 같이 캐리어(11, 실리콘 또는 글래스)는 도전성 패턴층이 노출될 때까지 백그라인딩 또는 에칭 공정 등을 통하여 제거되어 쓸모없는 상태가 되지만, 본 발명에서 사용되는 캐리어(11)는 접착층(12) 및 패시베이션층(13)을 떼어내면서 함께 분리될 수 있으므로, 캐리어의 재사용을 도모할 수 있다.
제2실시예
첨부한 도 6a 및 도 6b는 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 제2실시예를 도시한 단면도이다.
본 발명의 제2실시예에 따른 반도체 패키지는 상기한 제1실시예의 패키지를 기판(25, Printed Circuit Board)에 실장한 점, 그리고 컨포멀 쉴드 또는 히트스프레더(26)를 더 포함하는 점에 특징이 있다.
이를 위해, 상기 인터포저(10)의 저부에 융착된 제2입출력단자(22)를 기판(25)의 전도성 패턴 부분에 솔더링을 통하여 융착시킴으로써, 상기한 제1실시예에 따른 패키지가 기판(25)에 실장되는 상태가 된다.
또한, 상기 기판(25)의 저면에 형성된 볼랜드에는 솔더볼과 같은 제3입출력단자(23)가 융착된다.
특히, 상기 몰딩 컴파운드 수지(24)의 상면에 컨포멀 쉴드 또는 히트스프레더(26)가 밀착되는 동시에 기판(25)의 테두리 부분에 부착된다.
즉, 일정한 두께의 상판 및 다리부를 갖는 전자파 차폐용 컨포멀 쉴드 또는 반도체 칩의 열을 방출하기 위한 히트스프레더를 구비하여, 상판 부분을 몰딩 컴파운드 수지(24)의 상면에 밀착시키는 동시에 다리부를 기판(25)의 테두리 부분에 부착함으로써, 전자파 차폐 또는 열방출 효과를 도모할 수 있다.
한편, 도 6b에서 보듯이 몰딩 컴파운드 수지(24)의 상면에 대한 그라인딩을 하여, 반도체 칩(20)의 상면이 외부로 노출되도록 한 후, 그 위에 전자파 차폐용 컨포멀 쉴드 또는 히트스프레더(26)를 직접 접촉되게 부착함으로써, 열방출 효과를 극대화시킬 수 있다.
제3실시예
첨부한 도 7은 본 발명에 따른 반도체 패키지 제조용 인터포저를 이용한 반도체 패키지의 제3실시예를 도시한 단면도이다.
본 발명의 제3실시예에 따른 반도체 패키지는 반도체 칩에 직접 다이렉트 피린팅을 실시하며 인터포저를 구축한 점에 특징이 있다.
먼저, 접착 테이프(30) 위에 2개 이상의 반도체 칩(20)을 부착한다.
이어서, 반도체 칩(20)들이 봉지되도록 접착 테이프(30) 위에 몰딩 컴파운드 수지(24)를 오버 몰딩한다.
연이어, 반도체 칩(20)을 봉지한 몰딩 컴파운드 수지(24)체를 접착 테이프(30)에서 떼어내어 반도체 칩(20)의 노출면이 위쪽으로 향하도록 뒤집은 다음, 몰딩 컴파운드 수지(24)체를 접착 테이프(30)에 다시 부착하는 플립핑(Flipping) 공정을 진행한다.
다음으로, 서로 동일 평면을 이루는 반도체 칩(20)의 노출면(본딩패드가 형성된 면) 및 몰딩 컴파운드 수지(24)의 표면에 걸쳐, 상기한 인터포저(10)를 형성하는 단계를 진행한다.
즉, 상기 반도체 칩(20)의 노출면(본딩패드가 형성된 면) 및 몰딩 컴파운드 수지(24)의 표면에 걸쳐, 칩(20)의 본딩패드와 도전 가능하게 연결되는 도전성 패턴층(14)을 다이렉트 프린팅하는 단계와, 상기 도전성 패턴층(14)이 봉지되도록 절연층(16)을 코팅하는 단계와; 상기 도전성 패턴층(14)의 일부분이 접속패드(15)로 노출되도록 절연층(16)의 일부분에 비아(17)를 형성하는 단계 등을 반복 진행함으로써, 상기한 인터포저(10)가 반도체 칩(20) 및 몰딩 컴파운드 수지(24)의 표면에 직접 형성되는 상태가 된다.
최종적으로, 접착 테이프(30)를 떼어낸 후, 인터포저(10)의 접속패드(15)에 제2입출력단자(21)를 솔더링 공정을 통해 융착시킴으로써, 상기한 제1실시예와 동일한 구조의 반도체 패키지가 완성된다.
이와 같이, 상기한 제1 내지 제3실시예에 따른 반도체 패키지는 본 발명의 경박단소화된 인터포저를 이용하여 제조됨에 따라, 보다 얇고 가벼운 경박단소화된 반도체 패키지로서 제공될 수 있다.
10 : 인터포저
11 : 캐리어
12 : 접착층
13 : 패시베이션층
14 : 도전성 패턴층
15 : 접속패드
16 : 절연층
17 : 비아
20 : 반도체 칩
21 : 제1입출력단자
22 : 제2입출력단자
23 : 제3입출력단자
24 : 몰딩 컴파운드 수지
25 : 기판
26 : 컨포멀 쉴드 또는 히트스프레더
27 : 언더필 재료
28 : 접착테이프

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 일정 면적의 캐리어(11) 위에 코팅되는 접착층(12)과, 상기 접착층(12) 위에 도포되는 패시베이션층(13)과, 상기 패시베이션층(13) 위에 다이렉트 프린팅되는 도전성 패턴층(14)과, 상기 도전성 패턴층(14)의 접속패드(15) 부분을 제외한 나머지 표면에 걸쳐 코팅되는 절연층(16)을 포함하는 인터포저(10)와;
    상기 인터포저(10)의 상면에 부착되는 2개 이상의 반도체 칩(20)과;
    상기 반도체 칩(20)의 본딩패드에 융착되는 동시에 인터포저(10)의 접속패드(15)에 융착되는 제1입출력단자(21)와;
    상기 반도체 칩(20)을 봉지하면서 인터포저(10) 위에 오버 몰딩되는 몰딩 컴파운드 수지(24)와;
    상기 인터포저(10)의 저면을 통하여 노출된 접속패드(15)에 융착되는 제2입출력단자(22)와;
    상기 인터포저(10)의 저면을 받쳐주며 제2입출력단자(22)를 매개로 도전 가능하게 연결되는 기판(25)과;
    상기 기판(25)의 저면에 형성된 볼랜드에 융착되는 제3입출력단자(23);
    상기 몰딩 컴파운드 수지(24)의 상면에 밀착되는 동시에 기판(25)의 테두리 부분에 부착되는 컨포멀 쉴드 또는 히트스프레더(26);
    를 포함하고,
    상기 인터포저(10)의 절연층(16)을 사이에 두고 여러개의 도전성 패턴층(14)이 도전 가능하게 연결되며 적층되고, 가장 아래쪽 및 위쪽의 도전성 패턴층(14)에는 절연층(16)을 통하여 노출되는 접속패드(15)가 형성되고, 상기 캐리어(11)는 실리콘 또는 글래스 재질로 채택되어, 상기 제2입출력단자(22)의 부착을 위하여 접착층(12) 및 패시베이션층(12)과 함께 재사용 가능하게 분리되는 것임을 특징으로 하는 반도체 패키지.
  11. 삭제
  12. 삭제
  13. 청구항 10에 있어서,
    상기 반도체 칩(20)과 인터포저(10) 사이 공간에는 제1입출력단자(21)를 절연 가능하게 잡아주는 언더필 재료(27)가 충진된 것을 특징으로 하는 반도체 패키지.
  14. 삭제
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