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KR101669470B1 - 금속 실리사이드층을 포함하는 반도체 소자 - Google Patents

금속 실리사이드층을 포함하는 반도체 소자 Download PDF

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KR101669470B1
KR101669470B1 KR1020090097746A KR20090097746A KR101669470B1 KR 101669470 B1 KR101669470 B1 KR 101669470B1 KR 1020090097746 A KR1020090097746 A KR 1020090097746A KR 20090097746 A KR20090097746 A KR 20090097746A KR 101669470 B1 KR101669470 B1 KR 101669470B1
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metal silicide
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region
silicide layer
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Abstract

기판 상면을 따라 미세한 폭으로 연장되는 금속 실리사이드층을 가지는 반도체 소자를 개시한다. 본 발명에 따른 반도체 소자는 기판과의 사이에서 기판의 상면을 따라 연장되는 베이컨시를 한정하도록 기판 위에 형성되어 있고, 베이컨시와 연통되면서 기판으로부터 연직(鉛直) 방향으로 연장되는 개구를 한정하는 절연막과, 개구 내에 형성되고 제1 금속을 포함하는 도전층과, 제1 금속을 포함하고 도전층으로부터 베이컨시 내부로 연장되어 있는 금속 실리사이드층을 포함한다.
금속 실리사이드층, 콘택, 베이컨시, 비정질 실리콘층, 결정화

Description

금속 실리사이드층을 포함하는 반도체 소자{Semiconductor device including metal silicide layer}
본 발명은 반도체 소자에 관한 것으로, 특히 금속 실리사이드층을 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 제조 기술이 딥 서브미크론 (deep submicron) 수준으로 개발됨에 따라, 짧아진 채널 길이를 가지는 트랜지스터의 퍼포먼스를 향상시키기 위하여 다양한 노력이 시도되고 있다. 반도체 소자의 디자인 룰 (design rule)이 엄격해지면서 소스/드레인 영역에서의 저항이 트랜지스터의 퍼포먼스에 큰 영향을 미치고 있다. 소스/드레인 영역에서의 저항을 줄이고 전류를 증가시키기 위하여 소스/드레인 영역에 금속 실리사이드층을 형성하는 기술이 이용되고 있다.
본 발명의 목적은 고도로 스케일링되어 미세한 사이즈로 축소된 초고집적 반도체 소자에 적용하기 적합한 구조를 가지는 금속 실리사이드층을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 금속 실리사이드층 형성 공정시의 열부담을 최소화함으로써 초고집적 반도체 소자의 제조 공정에서의 전체적인 열부담을 줄일 수 있고, 단위 소자들의 피치 (pitch)가 감소하더라도 단위 소자들간의 설계 마진을 확보할 수 있으며, 그에 따라 제품 사이즈를 더욱 소형화할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 기판과, 상기 기판과의 사이에서 상기 기판의 상면을 따라 연장되는 베이컨시 (vacancy)를 한정하도록 상기 기판 위에 형성되어 있고, 상기 베이컨시와 연통되면서 기판으로부터 연직(鉛直) 방향으로 연장되는 개구를 한정하는 절연막과, 상기 개구 내에 형성되고 제1 금속을 포함하는 도전층과, 상기 제1 금속을 포함하고 상기 도전층으로부터 상기 베이컨시 내부로 연장되어 있는 금속 실리사이드층을 포함한다.
본 발명에 따른 반도체 소자는 상기 기판에 형성된 불순물 영역을 더 포함할 수 있다. 그리고, 상기 도전층은 상기 개구를 통하여 상기 불순물 영역에 접해 있 는 콘택 플러그일 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 도전층은 상기 제1 금속을 포함하고, 상기 금속 실리사이드층 및 상기 불순물 영역에 직접 연결되어 있는 라이너(liner) 형상의 제1 도전층과, 상기 제1 도전층 위에 형성되어 있고, 상기 제1 금속과는 다른 재료로 이루어지는 제2 도전층을 포함할 수 있다. 특히, 상기 제1 도전층은 상기 개구의 내벽을 덮는 배리어층이고, 상기 제2 도전층은 상기 배리어층 위에서 상기 개구를 채우는 콘택 플러그일 수 있다.
또는, 본 발명의 제1 양태에 따른 반도체 소자에서, 상기 도전층은 상기 제1 금속을 포함하고, 상기 절연막의 아래에서 상기 금속 실리사이드층 및 상기 불순물 영역에 직접 연결되어 있는 저저항 콘택층과, 상기 저저항 콘택층 위에서 상기 개구의 내벽을 덮는 라이너 형상의 제1 도전층과, 상기 제1 도전층 위에 형성되어 있는 제2 도전층을 포함할 수 있다. 특히, 상기 제1 도전층은 상기 개구의 내벽을 덮는 배리어층이고, 상기 제2 도전층은 상기 배리어층 위에서 상기 개구를 채우는 콘택 플러그일 수 있다.
상기 금속 실리사이드층은 5 ∼ 100 Å 의 두께를 가지고 상기 도전층의 측벽으로부터 상기 불순물 영역의 상면을 따라 연장될 수 있다.
본 발명의 제1 양태에 따른 반도체 소자는 상기 기판상에 형성되어 있는 트랜지스터를 더 포함할 수 있다. 그리고, 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역일 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소 자는 상면에 불순물 영역이 형성된 기판과, 상기 불순물 영역 위에 형성되고 복수의 개구가 형성되어 있는 절연막과, 상기 절연막의 개구를 관통하여 상기 불순물 영역까지 연장되어 있고, 제1 금속을 포함하는 제1 부분을 가지는 도전층과, 상기 제1 금속을 포함하고, 상기 도전층의 제1 부분으로부터 상기 불순물 영역의 상면을 따라 연장되어 있는 금속 실리사이드층을 포함한다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 실리콘 기판의 상면으로부터 제1 깊이까지 비정질 실리콘층으로 변화시킨다. 상기 기판 위에 상기 비정질 실리콘층을 덮는 절연막을 형성한다. 상기 비정질 실리콘층으로부터 결정화된 실리콘층을 형성하는 동시에 상기 결정화된 실리콘층과 상기 절연막과의 사이에 이들의 대향면을 따라 연장되는 베이컨시 (vacancy)를 형성한다. 상기 베이컨시 내부를 금속 실리사이드층으로 채운다.
상기 비정질 실리콘층으로 변화시키는 단계는 상기 기판을 CxFy (x 및 y는각각 1 내지 10의 정수)를 포함하는 가스 플라즈마에 노출시키는 단계를 포함할 수 있다.
상기 기판상에 절연막을 형성하는 단계는 상기 비정질 실리콘층을 포함하는 기판상에 절연 물질을 코팅하는 단계와, 상기 코팅된 절연 물질을 열처리하는 단계를 포함할 수 있다. 그리고, 상기 결정화된 실리콘층 및 상기 베이컨시는 상기 코팅된 절연 물질이 열처리되는 동안 상기 열처리에 의해 형성될 수 있다.
상기 베이컨시 내부를 금속 실리사이드층으로 채우는 단계는 상기 절연막의 일부를 식각하여 상기 베이컨시와 연통되는 개구를 형성하는 단계와, 상기 개구를 통해 상기 베이컨시 내부에 금속 소스를 공급하여 상기 금속 소스와 상기 결정화된 실리콘층을 반응시키는 단계를 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 결정화된 실리콘층 및 상기 베이컨시가 형성된 후, 상기 절연막의 일부를 식각하여 상기 베이컨시와 연통되는 개구를 형성하는 단계와, 상기 개구 및 상기 베이컨시 내부에 제1 금속을 포함하는 금속 소스를 공급하여 상기 개구의 내벽에 상기 제1 금속을 형성하는 단계와, 상기 제1 도전층을 형성하는 동안 상기 베이컨시 내에 상기 금속 소스와 상기 결정화된 실리콘층과의 반응 결과물로 이루어지는 상기 금속 실리사이드층을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 제1 금속층 및 상기 금속 실리사이드층이 형성된 후, 상기 제1 도전층 위에 상기 개구를 채우는 제2 도전층을 형성하는 단계를 더 포함할 수 있다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 결정화된 실리콘층 및 상기 베이컨시가 형성된 후, 상기 결정화된 실리콘층이 노출될 때까지 절연막의 일부를 식각하여 상기 베이컨시와 연통되는 개구를 형성하는 단계와, 상기 개구 및 상기 베이컨시 내부에 제1 금속을 포함하는 금속 소스를 공급하여 상기 개구를 통해 노출된 상기 결정화된 실리콘층 위에 상기 제1 금속으로 이루어지는 금속 라이너를 형성하는 단계와, 상기 결정화된 실리콘층과 상기 금속 라이너를 반응시켜 상기 개구의 저면에서 저저항 콘택층을 형성하는 단계와, 상기 저저항 콘택층이 형성되는 동안 상기 베이컨시 내에서 상기 금속 소스와 상기 결정화된 실리콘층과의 반응 결과물로 이루어지는 상기 금속 실리사이드층을 형성하는 단계 를 포함할 수 있다. 상기 저저항 콘택층은 상기 금속 실리사이드층과 동일한 물질로 이루어질 수 있다. 그리고, 상기 저저항 콘택층 및 상기 금속 실리사이드층이 형성된 후, 상기 금속 라이너의 미반응 부분을 제거하여 상기 개구의 내벽 및 상기 저저항 콘택층을 노출시키는 단계와, 상기 노출된 개구의 내벽 및 상기 저저항 콘택층 위에 제1 도전층을 형성하는 단계와, 제1 도전층 위에 상기 개구를 채우는 제2 도전층을 형성하는 단계를 더 포함할 수 있다. 상기 제1 도전층 및 상기 제2 도전층은 각각 상기 제1 금속과는 다른 종류의 금속을 포함할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는, 기판상에 게이트 절연막 및 게이트 도전층을 포함하는 게이트 스택을 형성한다. 상기 게이트 스택의 양 측벽을 덮는 절연 스페이서와, 상기 절연 스페이서의 주위에 노출된 상기 기판의 상면에 형성되는 비정질 실리콘층을 동시에 형성한다. 상기 게이트 스택, 상기 절연 스페이서 및 상기 비정질 실리콘층을 덮는 절연막을 형성한다. 상기 절연막을 형성하는 동안 상기 비정질 실리콘층으로부터 얻어지는 결정화된 실리콘층과, 상기 결정화된 실리콘층과 상기 절연막과의 사이에 연장되는 베이컨시를 동시에 형성한다. 상기 절연막을 일부 식각하여 상기 베이컨시를 노출시키는 개구를 형성한다. 상기 개구를 통해 상기 베이컨시 내에 제1 금속을 포함하는 금속 소스를 공급하여 상기 베이컨시를 채우는 금속 실리사이드층을 형성한다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 절연 스페이서 및 상기 비정질 실리콘층을 동시에 형성하는 단계는 상기 게이트 스택의 노출 표면과 싱기 기판의 노출 표면을 덮는 스페이서용 절연층을 형성하는 단계와, 상기 기판의 상면이 노출될 때까지 상기 스페이서용 절연층을 식각 분위기에 노출시켜 상기 절연 스페이서를 형성함과 동시에, 상기 식각 분위기에 의해 상기 기판의 노출된 부분을 상기 비정질 실리콘층으로 변화시키는 단계를 포함할 수 있다. 상기 식각 분위기는 CxFy (x 및 y는각각 1 내지 10의 정수)를 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 절연막을 형성하는 단계는 상기 게이트 스택, 상기 절연 스페이서 및 상기 비정질 실리콘층 위에 절연 물질을 코팅하는 단계와, 상기 코팅된 절연 물질을 열처리하는 단계를 포함할 수 있다. 그리고, 상기 결정화된 실리콘층과 상기 베이컨시를 동시에 형성하는 단계는 상기 절연막을 열처리하는 동안 상기 비정질 실리콘층에 전달되는 열을 이용하여 상기 비정질 실리콘층으로부터 상기 결정화된 실리콘층을 형성하는 동시에, 상기 비정질 실리콘층의 부피 수축의 결과로서 형성되는 상기 베이컨시를 형성하는 단계를 포함할 수 있다.
또는, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 절연막을 형성하는 단계는 상기 게이트 스택, 상기 절연 스페이서 및 상기 비정질 실리콘층을 덮는 저온 절연막을 형성하는 단계와, 상기 저온 절연막 위에 절연 물질을 코팅하는 단계와, 상기 코팅된 절연 물질을 열처리하는 단계를 포함할 수 있다. 그리고, 상기 결정화된 실리콘층과 상기 베이컨시를 동시에 형성하는 단계는 상기 절연막을 열처리하는 동안 상기 비정질 실리콘층에 전달되는 열을 이용하여 상기 비정질 실리콘층으로부터 상기 결정화된 실리콘층을 형성하는 동시에, 상기 비정질 실리콘층의 부피 수축의 결과로서 상기 결정화된 실리콘층과 상기 저온 절연막과의 사이에 형성되는 상기 베이컨시를 동시에 형성하는 단계를 포함할 수 있다. 상기 저온 절연막은 200 ∼ 400 ℃의 온도하에서 형성된 실리콘 질화막으로 이루어질 수 있다. 상기 저온 절연막은 상기 기판중 상기 게이트 스택의 하부에 위치되는 채널 영역에 물리적 스트레스를 인가하기 위한 스트레스 콘트롤막일 수 있다. 상기 저온 절연막은 상기 절연막을 일부 식각하여 상기 개구를 형성할 때 식각 정지층으로 이용될 수도 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 비정질 실리콘층을 형성한 후, 상기 절연막을 형성하기 전에, 상기 기판 내에서 상기 비정질 실리콘층 보다 깊은 위치에 소스/드레인 형성용 불순물 이온을 주입하는 단계와, 상기 결정화된 실리콘층이 형성된 후, 상기 기판에 주입된 불순물 이온을 활성화시켜 상기 기판에 소스/드레인 영역을 형성하는 단계를 더 포함할 수 있다. 여기서, 상기 기판에 주입된 불순물 이온을 활성화시키는 단계는 상기 절연막을 형성하는 동안 행해질 수 있다. 또는, 상기 기판에 주입된 불순물 이온을 활성화시키는 단계는 상기 절연막을 형성한 후 행해질 수 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 개구가 형성된 후, 상기 개구를 통해 상기 결정화된 실리콘층이 노출될 수 있다. 상기 금속 실리사이드층을 형성하는 단계는 상기 개구를 통해 상기 금속 소스를 공급함으로써 상기 개구의 내벽 및 상기 결정화된 실리콘층 위에는 상기 제1 금속을 포함하는 제1 도전층을 형성하는 단계와, 상기 제1 도전층이 형성되는 동안 상기 베이컨시 내 에서 상기 금속 소스와 상기 결정화된 실리콘층과의 반응 결과물로 이루어지는 상기 금속 실리사이드층을 형성하는 단계를 포함할 수 있다. 그리고, 상기 제1 금속층 및 상기 금속 실리사이드층이 형성된 후, 상기 제1 도전층 위에 상기 개구를 채우는 제2 도전층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 개구가 형성된 후, 상기 개구를 통해 상기 결정화된 실리콘층이 노출되고, 상기 금속 실리사이드층을 형성하는 단계는 상기 개구를 통해 제1 금속을 포함하는 금속 소스를 공급하여 상기 개구를 통해 노출된 상기 결정화된 실리콘층 위에 상기 제1 금속으로 이루어지는 금속 라이너를 형성하는 단계와, 상기 결정화된 실리콘층과 상기 금속 라이너를 반응시켜 상기 개구의 저면에서 저저항 콘택층을 형성하는 단계와, 상기 저저항 콘택층이 형성되는 동안 상기 베이컨시 내에서 상기 금속 소스와 상기 결정화된 실리콘층과의 반응 결과물로 이루어지는 상기 금속 실리사이드층을 형성하는 단계를 포함할 수 있다. 여기서, 상기 저저항 콘택층은 상기 금속 실리사이드층과 동일한 물질로 이루어질 수 있다. 또한, 상기 저저항 콘택층 및 상기 금속 실리사이드층이 형성된 후, 상기 금속 라이너의 미반응 부분을 제거하여 상기 개구의 내벽 및 상기 저저항 콘택층을 노출시키는 단계와, 상기 노출된 개구의 내벽 및 상기 저저항 콘택층 위에 제1 도전층을 형성하는 단계와, 제1 도전층 위에 상기 개구를 채우는 제2 도전층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 게이트 스택을 형성한 후, 상기 절연 스페이서를 형성하기 전에, 상기 게이트 스택의 양 측벽 을 덮는 오프셋 절연층과, 상기 오프셋 절연층의 주위에 노출된 상기 기판의 상면에 형성되는 익스텐션 비정질 실리콘층을 동시에 형성하는 단계를 더 포함할 수 있다.
상기 오프셋 절연층 및 익스텐션 비정질 실리콘층을 동시에 형성하는 단계는
상기 게이트 스택의 노출 표면과 상기 기판의 노출 표면을 덮는 절연층을 형성하는 단계와, 상기 기판의 상면이 노출될 때까지 상기 절연막을 식각 분위기에 노출시켜 상기 오프셋 절연층을 형성함과 동시에, 상기 식각 분위기에 의해 상기 기판의 노출된 부분을 상기 익스텐션 비정질 실리콘층으로 변화시키는 단계를 포함할 수 있다. 그리고, 상기 절연막을 형성하는 동안 상기 비정질 실리콘층으로부터 얻어지는 결정화된 실리콘층과, 상기 익스텐션 비정질 실리콘층으로부터 얻어지는 익스텐션 결정화된 실리콘층과, 상기 결정화된 실리콘층과 상기 절연막과의 사이에 연장되는 베이컨시와, 상기 베이컨시에 연통되고 상기 익스텐션 결정화된 실리콘층과 상기 절연 스페이서와의 사이에 연장되는 익스텐션 베이컨시를 동시에 형성할 수 있다.
상기 절연 스페이서를 형성하는 단계는 상기 익스텐션 비정질 실리콘층 위에 제1 스트레스 콘트롤막을 형성하는 단계와, 상기 제1 스트레스 콘트롤막 위에 스페이서용 절연층을 형성하는 단계를 포함할 수 있다. 그리고, 상기 절연막을 형성하는 단계는 상기 비정질 실리콘층 위에 제2 스트레스 콘트롤막을 형성하는 단계와, 상기 제2 스트레스 콘트롤막 위에 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서, 상기 절연 스페이 서와 상기 비정질 실리콘층 동시에 형성하는 단계는 상기 게이트 스택의 노출 표면과 싱기 기판의 노출 표면을 덮는 스페이서용 절연층을 형성하는 단계와, 상기 기판의 상면이 노출될 때까지 상기 스페이서용 절연층을 식각 분위기에 노출시켜 상기 절연 스페이서를 형성하는 단계와, 상기 절연 스페이서가 형성되는 동안 상기 식각 분위기를 이용하여 상기 노출된 기판을 식각하여 상기 기판의 상면에 리세스된 표면을 형성함과 동시에 상기 식각분위기에 의해 상기 기판의 리세스된 표면을 비정질 실리콘층으로 변화시키는 단계를 포함할 수 있다.
상기 절연막을 형성하는 단계는 상기 게이트 스택, 상기 절연 스페이서 및 상기 기판의 리세스된 표면을 덮는 스트레스 콘트롤막을 형성하는 단계와, 상기 스트레스 콘트롤막 위에 절연 물질을 코팅하는 단계와, 상기 코팅된 절연 물질을 열처리하는 단계를 포함할 수 있다.
상기 게이트 스택을 형성한 후, 상기 절연 스페이서를 형성하기 전에, 상기 게이트 스택의 양 측벽을 덮는 오프셋 절연층과, 상기 오프셋 절연층의 주위에 노출된 상기 기판의 상면에 형성되는 익스텐션 비정질 실리콘층을 동시에 형성하는 단계를 더 포함할 수 있다. 그리고, 상기 오프셋 절연층 및 익스텐션 비정질 실리콘층을 동시에 형성하는 단계는 상기 게이트 스택의 노출 표면과 상기 기판의 노출 표면을 덮는 절연층을 형성하는 단계와, 상기 기판의 상면이 노출될 때까지 상기 절연막을 식각 분위기에 노출시켜 상기 오프셋 절연층을 형성함과 동시에, 상기 식각 분위기에 의해 상기 기판의 노출된 부분을 상기 익스텐션 비정질 실리콘층으로 변화시키는 단계를 포함할 수 있다. 여기서, 상기 절연막을 형성하는 동안 상기 기 판의 리세스된 표면에 형성된 상기 비정질 실리콘층으로부터 얻어지는 익스텐션 결정화된 실리콘층과, 상기 익스텐션 비정질 실리콘층으로부터 얻어지는 결정화된 실리콘층과, 상기 결정화된 실리콘층과 상기 절연막과의 사이에 연장되는 베이컨시와, 상기 베이컨시에 연통되고 상기 익스텐션 결정화된 실리콘층과 상기 절연 스페이서와의 사이에 연장되는 익스텐션 베이컨시를 동시에 형성할 수 있다.
상기 절연 스페이서를 형성하는 단계는 상기 익스텐션 비정질 실리콘층 위에 제1 스트레스 콘트롤막을 형성하는 단계와, 상기 제1 스트레스 콘트롤막 위에 스페이서용 절연층을 형성하는 단계와, 상기 스페이서용 절연층 및 상기 제1 스트레스 콘트롤막을 에치백하는 단계를 포함할 수 있다. 그리고, 상기 절연막을 형성하는 단계는 상기 기판의 리세스된 표면에 형성된 상기 비정질 실리콘층 위에 제2 스트레스 콘트롤막을 형성하는 단계와, 상기 제2 스트레스 콘트롤막 위에 산화막을 형성하는 단계를 포함할 수 있다.
상기 절연 스페이서를 형성하는 단계는 상기 스페이서용 절연층 및 상기 제1 스트레스 콘트롤막을 에치백한 후, 상기 제1 스트레스 콘트롤막 위에 남아 있는 스페이서용 절연층을 제거하는 단계를 더 포함할 수 있다. 그리고, 상기 절연막을 형성하는 단계에서 상기 제2 스트레스 콘트롤막은 상기 제1 스트레스 콘트롤막의 바로 위와, 상기 기판의 리세스된 표면에 형성된 상기 비정질 실리콘층의 바로 위에 형성될 수 있다. 상기 제1 스트레스 콘트롤막 및 상기 제2 스트레스 콘트롤막은 상호 동일한 물질로 이루어질 수 있다.
상기 절연 스페이서가 형성되는 동안 상기 기판의 리세스된 표면을 비정질 실리콘층으로 변화시키는 단계 후, 상기 절연 스페이서를 제거하여 상기 게이트 스택의 양 측에서 오프셋 절연층을 노출시키는 단계를 더 포함할 수 있다. 그리고, 상기 절연막을 형성하는 단계는 상기 오프셋 절연층의 바로 위와, 상기 익스텐션 비정질 실리콘층의 바로 위와, 상기 기판의 리세스된 표면에 형성된 상기 비정질 실리콘층의 바로 위에 제1 스트레스 콘트롤막을 형성하는 단계와, 상기 제1 스트레스 콘트롤막 위에 제2 스트레스 콘트롤막을 형성하는 단계와, 상기 제2 스트레스 콘트롤막 위에 산화막을 형성하는 단계를 포함할 수 있다.
본 발명에 의하면, 반도체 소자의 전기적 특성을 향상시키기 위하여 필요한 금속 실리사이드층 형성시 상기 금속 실리사이드층 형성을 위한 별도의 공정을 행하지 않고도, 원하는 위치에서 인접한 도전층 형성시 부수적으로 형성될 수 있다. 본 발명에 따른 반도체 소자의 제조 방법에서, 금속 실리사이드층은 비정질 실리콘의 결정화에 따른 수축 현상의 결과로서 형성되는 베이컨시 (vacancy) 내에 형성되므로, 상기 금속 실리사이드층의 두께는 상기 베이컨시의 폭에 의해 제한되어, 고도로 스케일링된 초고집적 반도체 소자에 적용하기 적합한 초박막 형태의 매우 미세한 금속 실리사이드층을 형성하는 것이 가능하다. 또한, 본 발명에 따른 반도체 소자의 제조 방법에서는 상기 금속 실리사이드층을 형성하기 위한 별도의 공정을 추가할 필요 없다. 즉, 반도체 소자 제조 공정에 필요한 필수 공정에서 수반되는 열을 이용하고, 또한 반도체 소자를 구현하는 데 필수적으로 형성하여야 하는 도전층 형성시 사용되는 금속 소스 또는 금속 전구체를 상기 금속 실리사이드층 형성에 필요한 금속 소스로 이용하여, 반도체 소자 제조 공정에 필요한 필수 공정과 동시에 부수적으로 상기 금속 실리사이드층을 형성하게 된다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에 따르면, 단위 소자들의 피치 (pitch)가 미세한 치수로 감소하더라도 이들 사이에 금속 실리사이드층을 형성하는 것이 가능하다. 따라서, 반도체 소자 제조시 단위 소자들간의 설계 마진을 확보하면서 반도체 소자의 전기적 특성을 향상시킴으로써 제품 사이즈를 더욱 소형화할 수 있고, 제품의 원가 경쟁력을 향상시킬 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 기술적 사상에 의한 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 기술적 사상에 의한 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 첨부 도면들에서, 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 첨부 도면에서의 다양한 요소들과 영역들은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부 도면들에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1a 내지 도 1f는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 실리콘층(100)을 준비한다.
상기 실리콘층(100)은 예를 들면 통상의 웨이퍼로 이루어지는 실리콘 기판, 또는 상기 실리콘 기판상에서 에피택셜 성장된 실리콘층일 수 있다.
도 1b를 참조하면, 상기 실리콘층(100)의 노출 표면으로부터 소정 두께 부분을 비정질화하여, 상기 실리콘층(100)의 노출 표면에 비정질 실리콘층(132)을 형성한다.
상기 비정질 실리콘층(132)을 형성하기 위하여 다양한 방법을 이용할 수 있다. 예를 들면, 상기 실리콘층(100)의 노출 표면을 가스 플라즈마(130)에 노출시킬 수 있다. 상기 가스 플라즈마(130)는 예를 들면, CxFy (x 및 y는 각각 1 내지 10의 정수) 가스 플라즈마로 이루어질 수 있다. 또는, 상기 가스 플라즈마(130)는 CxFy 및 O2의 혼합 가스 플라즈마, 또는 CxFy, O2 및 Ar의 혼합 가스 플라즈마로 이루어질 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다.
상기 실리콘층(100)의 노출 표면을 가스 플라즈마(130)에 노출시키기 위하여, 예를 들면, 반도체 소자 제조시 식각, 증착, 세정 등과 같은 다양한 공정을 행할 수 있는 다양한 종류의 플라즈마 장치(도시 생략)를 사용할 수 있다. 그리고, 상기 비정질 실리콘층(132)을 형성하기 위하여 상기 다양한 플라즈마 장치들 중에서 선택되는 어느 하나의 플라즈마 장치의 반응 챔버 내에 상기 실리콘층(100) 또는 상기 실리콘층(100)을 포함하는 기판을 재치한 후, 상기 플라즈마 장치의 바이어스 파워를 약 0 ∼ 1000 Watt로 유지하는 상태에서, 상기 반응 챔버 내에 CxFy 가스, CxFy 및 O2의 혼합 가스, 또는 CxFy, O2 및 Ar의 혼합 가스를 공급할 수 있다.
도 1c를 참조하면, 상기 실리콘층(100) 위에 상기 비정질 실리콘층(132)을 덮는 제1 막(150)을 형성하고, 상기 제1 막(150)의 형성과 동시에 상기 비정질 실리콘층(132)을 결정화시켜 결정화된 실리콘층(132A)을 형성한다. 상기 비정질 실리콘층(132)의 결정화시 부피 수축으로 인해 상기 결정화된 실리콘층(132A)은 상기 비정질 실리콘층(132)에 비해 줄어든 부피를 가진다. 그 결과, 상기 결정화된 실리콘층(132A)과 상기 제1 막(150)과의 사이에는 이들 각각의 대향면을 따라 이들 사이에서 미세한 높이(HV1)를 가지고 연장되는 베이컨시 (vacancy)(160)가 형성된다.
도 1c에는 상기 제1 막(150)이 상기 비정질 실리콘층(132)의 바로 위에 형성된 것으로 도시되었으나, 상기 제1 막(150)이 반드시 상기 비정질 실리콘층(132)의 바로 위에 형성되어야 하는 것은 아니다. 도시하지는 않았으나, 필요에 따라 상기 비정질 실리콘층(132)과 상기 제1 막(150)과의 사이에 단일막으로 이루어지는 중간층(도시 생략) 또는 복수의 막이 차례로 적층된 중간층(도시 생략)이 개재될 수도 있다. 이 경우, 상기 베이컨시(160)는 상기 결정화된 실리콘층(132A)과 상기 중간층(도시 생략)과의 사이에 형성된다.
상기 결정화된 실리콘층(132A)의 형성시, 상기 비정질 실리콘층(132)의 수축 정도에 따라, 상기 결정화된 실리콘층(132A)과 상기 제1 막(150)과의 이격 거리, 즉 상기 베이컨시(160)의 높이(HV1)는 다양한 치수를 가질 수 있다. 예를 들면, 상 기 베이컨시(160)의 높이(HV1)는 예를 들면 0 보다 크고 약 100 Å 이하일 수 있다.
상기 제1 막(150)의 형성과 동시에 상기 결정화된 실리콘층(132A)을 형성하여 이들 사이에 상기 베이컨시(160)를 형성하기 위하여 상기 제1 막(150)을 다양한 공정으로 형성할 수 있다. 예를 들면, 상기 제1 막(150)의 형성과 동시에 상기 제1 막(150) 형성에 필요한 열이 상기 비정질 실리콘층(132)까지 전달되고, 이 전달된 열에 의해 상기 비정질 실리콘층(132)이 결정화될 수 있다. 구체적인 예를 들면, 상기 제1 막(150)을 형성하기 위하여, 상기 비정질 실리콘층(132) 위에 스핀 코팅 방법으로 코팅막을 형성한 후, 상기 코팅막을 약 600 내지 800 ℃의 비교적 고온으로 열처리할 수 있다. 상기 제1 막은 절연물 또는 포토레지스트로 이루어질 수 있다. 상기 코팅막의 열처리를 위하여 상기 코팅막에 인가되는 열이 상기 비정질 실리콘층(132)까지 전달되고, 이 전달된 열에 의해 상기 비정질 실리콘층(132)이 결정화되어 결정화된 실리콘층(132A)이 형성됨으로써 상기 베이컨시(160)가 형성될 수 있다.
예를 들면, 상기 제1 막(150)은 TOSZ (Tonen SilaZene)와 같은 폴리실라잔 (polysilazane)계 무기 SOG (spin on glass)로 이루어지는 절연막, 또는 포토레지스트막으로 이루어질 수 있다. 또는 제1 막(150)은 BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX (flowable oxide), TEOS (tetraethylorthosilicate) 또는 HDP-CVD (high density chemicalvapor deposition) 산화막으로 이루어질 수 있다. 또는, 상기 제1 막(150)은 산화막과 질 화막의 조합으로 이루어질 수 있다.
상기 제1 막(150)의 두께는 도 1c에 도시된 바에 제한되지 않는다. 상기 제1 막(150)은 필요에 따라 다양한 두께로 형성될 수 있다.
도 1d를 참조하면, 상기 제1 막(150)의 일부를 식각하여, 상기 베이컨시(160)와 연통되는 개구(150H)를 형성한다.
상기 개구(150H)는 상기 제1 막(150)의 복수의 위치에 반복적으로 형성되는 복수의 개구 중 어느 하나일 수 있다. 상기 개구(150H)는 상기 제1 막(150)의 상면에서 볼 때 그 장축 방향의 폭과 단축 방향의 폭과의 차이가 크지 않은 홀 형상의 개구일 수 있다. 또는, 상기 개구(150H)는 상기 제1 막(150)의 상면에서 볼 때 그 장축 방향의 폭이 단축 방향의 폭에 비해 훨씬 커서 상기 제1 막(150)에서 소정 방향으로 길게 연장되는 라인 형상의 개구일 수 있다. 예를 들면, 상기 개구(150H)는 그 상면에서 볼 때 장축 방향의 폭이 단축 방향의 폭 보다 약 5 배 이상 더 클 수 있다.
상기 개구(150H)가 형성된 후, 상기 제1 막(150)은 상기 기판(100)과의 사이에서 상기 기판의 상면을 따라 연장되는 베이컨시(160)를 한정하게 된다. 그리고, 상기 개구(150H)는 상기 베이컨시(160)와 연통되면서 기판(100)으로부터 연직(鉛直) 방향으로 상부로 연장되는 형상을 가지며, 상기 제1 막(150)은 상기 개구(150H)의 일부를 한정하게 된다.
도 1d에는 상기 개구(150H)의 저면 부근에서 상기 결정화된 실리콘층(132A)도 일부 식각된 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 본 발명에 따르면, 상기 결정화된 실리콘층(132A)이 식각되지 않고도 상기 개구(150H)를 형성할 수 있다. 상기 개구(150H)는 상기 베이컨시(160)와 연통될 수 있는 깊이를 가지도록 형성되면 충분하다.
도 1e를 참조하면, 상기 개구(150H) 내에 금속 함유층(170)을 형성함과 동시에 상기 베이컨시(160) 내부를 금속 실리사이드층(180)으로 채운다.
상기 금속 함유층(170)은 상기 개구(150H)의 내벽을 덮는 라이너 형상을 가지고, 예를 들면 Ti, Co, Ni, Hf, Pt, W, TiN 등과 같은 금속을 함유하는 배리어층(172)을 포함할 수 있다. 또한, 금속 함유층(170)은 상기 배리어층(172) 위에서 상기 개구(150H)의 내부 나머지 공간을 채우는 도전층(174)을 포함할 수 있다. 상기 도전층(174)은 예를 들면 Al, W 등을 포함할 수 있다.
예를 들면, 상기 배리어층(172)은 Ti 및 TiN이 차례로 적층된 Ti/TiN막으로 이루어질 수 있다. 이 경우, 상기 베이컨시(160) 내부를 채우는 금속 실리사이드층(180)은 티타늄 실리사이드층으로 이루어진다.
상기 배리어층(172)을 형성하기 위하여 PVD (physical vapor deposition), CVD (chemical vapor deposition), 또는 ALD (atomic layer deposition) 공정을 이용할 수 있다.
예를 들면, 상기 Ti/TiN막을 ALD 또는 CVD 공정으로 형성하기 위하여 Ti 소스 가스로서 TiCl4를 사용할 수 있다. 특히, 상기 Ti/TiN막을 CVD 공정으로 형성하는 경우에는 반응 가스로서 TiCl4와 NH3 가스를 포함할 수 있다. 그리고, TiCl4 가 스의 캐리어 가스로서 Ar 및 N2를 포함할 수 있고, NH3 가스의 캐리어 가스로서 N2를 포함할 수 있다.
상기 개구(150H)의 내벽에 Ti/TiN막으로 이루어지는 배리어층(172)을 형성하기 위하여 TiCl4 가스를 상기 개구(150H) 내로 공급하는 동안, 상기 개구(150H) 내로 공급되는 TiCl4 가스중 일부는 상기 배리어층(172)을 형성하는 데 이용되고, 상기 TiCl4 가스중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다. 이와 같이 베이컨시(160) 내부로 유입된 TiCl4 가스는 상기 배리어층(172) 형성을 위한 공정 분위기의 온도, 예를 들면 약 400 ∼ 800 ℃의 온도하에서 상기 베이컨시(160) 내부에 노출되어 있는 결정화된 실리콘층(132A)과 반응하여 티타늄 실리사이드층으로 이루어지는 금속 실리사이드층(180)이 형성될 수 있다.
다른 예를 들면, 상기 Ti/TiN막을 PVD 공정으로 형성하기 위하여 Ti 타겟 (target)을 사용할 수 있다. 상기 Ti/TiN막을 형성하는 동안 상기 Ti 타겟으로부터 스퍼터링에 의해 분리된 Ti 입자들 중 일부는 상기 배리어층(172)을 형성하는 데 이용되고, 상기 Ti 입자들 중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다. 이와 같이 베이컨시(160) 내부로 유입된 Ti 입자들은 상기 배리어층(172) 형성을 위한 공정 분위기의 온도, 예를 들면 약 400 ∼ 800 ℃의 온도하에서 상기 베이컨시(160) 내부에 노출되어 있는 결정화된 실리콘층(132A)과 반응하여 티타늄 실리사이드층으로 이루어지는 금속 실리사이드층(180)이 형성 될 수 있다.
상기 금속 실리사이드층(180)은 상기 베이컨시(160) 내에 형성되므로 실리콘층(100)과 제1 막(150)과의 사이에서 실리콘층(100)의 상면을 따라 약 5 ∼ 100 Å의 매우 얇은 두게로 연장되는 형태를 가질 수 있다.
상기 도전층(174)은 PVD 또는 CVD 공정으로 이루어질 수 있다. 예를 들면, 상기 도전층(174)은 W으로 이루어질 수 있다.
도 1e에는 상기 금속 함유층(170)이 상기 배리어층(172) 및 도전층(174)으로 이루어지는 예를 도시하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 금속 함유층(170)은 상기 개구(150H)를 채우는 단일층으로 이루어질 수 있으며, 상기 단일층이 예를 들면 Ti, Co, Ni, Hf, Pt, W, TiN 등과 같은 금속을 함유할 수 있다. 이 경우, 상기 베이컨시(160) 내부에는 상기 단일층을 구성하는 금속과 동일한 종류의 금속과, 상기 결정화된 실리콘층(132A)과의 반응 결과물로 이루어지는 금속 실리사이드층(180)이 형성될 수 있다.
도 1f를 참조하면, 상기 제1 막(150)의 상면이 노출될 때까지 상기 금속 함유층(170)을 CMP (chemical mechanical polishing) 또는 에치백하여 상기 금속 함유층(170)중 상기 개구(150H) 내에 남아 있는 부분으로 이루어지는 도전성 플러그(170A)를 형성한다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2e를 참조하여 설명하는 제2 실시예에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 2a를 참조하면, 도 1a 내지 도 1d를 참조하여 설명한 바와 같은 방법으로 실리콘층(100)의 노출 표면에 비정질 실리콘층(132)을 형성한 후, 상기 비정질 실리콘층(132) 위에 제1 막(150)을 형성하고, 상기 비정질 실리콘층(132)을 결정화시켜 결정화된 실리콘층(132A) 및 베이컨시(160)를 형성한 후, 상기 제1 막(150)의 일부를 식각하여, 상기 베이컨시(160)와 연통되는 개구(150H)를 형성하는 공정까지 행한다.
그 후, 상기 개구(150H)의 내벽을 덮는 금속 라이너(252)와, 상기 금속 라이너(252)를 덮는 캡핑층(254)을 차례로 형성한다.
상기 금속 라이너(252) 형성시 상기 개구(150H) 내로 공급되는 금속 소스 중 일부는 상기 금속 라이너(252)가 형성되는 데 이용되고, 또 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
상기 금속 라이너(252)는 예를 들면 Co, Ni, Hf, Pt, W 또는 Ti로 이루어질 수 있다. 상기 금속 라이너(252)를 형성하기 위하여, PVD, CVD, MOCVD (metal organic chemical vapor deposition), ALD 또는 무전해 도금 공정을 이용할 수 있다.
예를 들면, 상기 금속 라이너(252)를 PVD 공정으로 형성하는 경우, 상기 금속 라이너(252) 형성에 필요한 금속 타겟으로부터 스퍼터링에 의해 분리된 금속 입자들이 상기 금속 라이너(252) 형성에 필요한 금속 소스로 될 수 있다. 상기 금속 입자들 중 일부는 상기 개구(150H)의 내벽에 금속 라이너(252)를 형성하는 데 이용되고, 상기 금속 입자들 중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
다른 예로서, 상기 금속 라이너(252)를 MOCVD 공정으로 형성하는 경우, 상기 금속 라이너(252) 형성에 필요한 금속 전구체가 금속 소스로 될 수 있다. 상기 금속 전구체중 일부는 상기 개구(150H)의 내벽에 금속 라이너(252)를 형성하는 데 이용되고, 상기 금속 전구체중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
예를 들면, 상기 금속 라이너(252)로서 Co 라이너를 PVD 공정으로 형성하는 경우, 상기 Co 라이너 형성에 필요한 Co 소스는 PVD 반응 챔버 내에 있는 Co 타겟으로부터 스퍼터링에 의해 분리된 Co 입자들일 수 있다. 상기 Co 입자들중 일부는 상기 개구(150H)의 내벽에 Co 라이너를 형성하는 데 이용되고, 상기 Co 입자들중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
또는, 상기 금속 라이너(252)로서 Co 라이너를 MOCVD 공정으로 형성하는 경우, 상기 Co 라이너 형성에 필요한 Co 전구체로서 예를 들면 디코발트 핵사카보닐 티부틸 아세틸렌 (Co2(CO)6(HC≡CtBu), CCTBA)을 사용할 수 있다. MOCVD 공정 중에 Ar 캐리어 가스를 사용하여 증기화된 Co 전구체를 상기 제1 개구(150H) 내에 공급하면, 제1 개구(150H) 내로 공급되는 Co 전구체 중 일부는 상기 개구(150H)의 내벽에 Co 라이너를 형성하는 데 이용되고, 상기 Co 전구체중 다른 일부는 상기 개 구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
다른 예를 들면, 상기 금속 라이너(252)로서 Ni 라이너를 PVD 공정으로 형성하는 경우, 상기 Ni 라이너 형성에 필요한 Ni 소스는 PVD 반응 챔버 내에 있는 Ni 타겟으로부터 스퍼터링에 의해 분리된 Ni 입자들일 수 있다. 상기 Ni 입자들중 일부는 상기 개구(150H)의 내벽에 Ni 라이너를 형성하는 데 이용되고, 상기 Ni 입자들중 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
또는, 상기 금속 라이너(252)로서 무전해 도금 공정에 의해 Ni 라이너를 형성하는 경우, Ni 소스 즉 Ni 전구체로서 예를 들면, 니켈 설페이트, 니켈 설파메이트 및 니켈 클로라이드 등을 사용할 수 있다. Ni 전구체를 상기 제1 개구(150H) 내에 공급하면, 제1 개구(150H) 내로 공급되는 Ni 전구체 중 일부는 상기 개구(150H)의 내벽에 Ni 라이너로 이루어지는 금속 라이너(252)를 형성하는 데 이용되고, 또 다른 일부는 상기 개구(150H)와 연통하고 있는 베이컨시(160) 내부로 유입된다.
상기 캡핑층(254)은 후속의 실리사이드화 반응을 위한 열처리시 상기 금속 라이너(252)가 산화되는 것을 방지하기 위하여 형성한다. 상기 캡핑층(254)은 예를 들면 TiN으로 이루어질 수 있다.
도 2b를 참조하면, 급속 열처리 (rapid thermal annealing: RTA)에 의해 열처리를 행하여 상기 개구(150H)의 저면에서는 상기 금속 라이너(252)와, 상기 금속 라이너(252)에 접하고 있는 실리콘층(100)의 결정화된 실리콘층(132A)과의 반응 결과물인 제1 금속 실리사이드층(260)을 형성함과 동시에, 상기 베이컨시(160) 내에 서는 상기 베이컨시(160) 내로 유입된 금속 소스 (또는, 금속 전구체)와, 상기 베이컨시(160) 내부에서 노출되어 있는 결정화된 실리콘층(132A)과의 반응 결과물인 제2 금속 실리사이드층(280)을 형성한다. 상기 제1 금속 실리사이드층(260)은 저저항 콘택층을 구성할 수 있다.
상기 금속 라이너(252)가 Co로 이루어진 경우, 상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280) 형성을 위한 RTA 공정시, 예를 들면 약 400 ∼ 600 ℃의 온도로 제1 열처리를 행할 수 있다.
또는, 상기 금속 라이너(252)가 Ni로 이루어진 경우, 상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280) 형성을 위한 RTA 공정시, 예를 들면 약 250 ∼ 350 ℃의 온도로 제1 열처리를 행할 수 있다.
상기 제1 금속 실리사이드층(260)과 제2 금속 실리사이드층(280)은 상호 동일한 금속을 포함하게 된다. 상기 제1 열처리 후 얻어진 상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 각각 제1 상(相), 예를 들면 금속 모노실리사이드 형태를 가질 수 있다.
도 2c를 참조하면, 상기 금속 라이너(252)의 미반응 부분과 상기 캡핑층(254)을 제거한다.
상기 금속 라이너(252)의 미반응 부분과 상기 캡핑층(254)은 동시에 스트립될 수 있다.
예를 들면, 상기 금속 라이너(252)가 Co로 이루어진 경우, 상기 금속 라이너(252)의 미반응 부분과 상기 캡핑층(254)을 스트립하기 위하여 황산, 아세트산, 질산 등을 사용할 수 있다.
또는, 상기 금속 라이너(252)가 Ni로 이루어진 경우, 상기 금속 라이너(252)의 미반응 부분과 상기 캡핑층(254)을 스트립하기 위하여 황산과 과산화수소와의 혼합 용액을 사용할 수 있다.
그 후, 상기 제1 금속 실리사이드층(260)과 제2 금속 실리사이드층(280)이 형성된 결과물을 약 700 ∼ 1100 ℃의 온도로 제2 열처리한다. 그 결과, 제2 상(相), 예를 들면 MeSi2 (Me는 Co, Ni, Hf, Pt, W 또는 Ti) 형태의 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)을 형성할 수 있다.
도 2d를 참조하면, 도 1e를 참조하여 배리어층(172) 및 도전층(174)으로 이루어지는 금속 함유층(170) 형성 공정에 대하여 설명한 바와 같은 방법으로, 상기 개구(150H) 내에 배리어층(272) 및 도전층(274)으로 이루어지는 금속 함유층(270)을 형성한다.
예를 들면, 상기 배리어층(272)은 예를 들면 Ti/TiN막으로 이루어지고, 상기 도전층(174)은 W으로 이루어질 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 금속 함유층(270)은 상기 개구(150H)를 채우는 단일층으로 이루어질 수 있으며, 상기 단일층이 예를 들면 Ti, Co, Ni, Hf, Pt, W 등과 같은 금속을 함유할 수 있다.
도 2e를 참조하면, 도 1f를 참조하여 설명한 바와 같은 방법으로, 상기 제1 막(150)의 상면이 노출될 때까지 상기 금속 함유층(270)을 CMP 또는 에치백하여 상 기 금속 함유층(270)중 상기 개구(150H) 내에 남아 있는 부분으로 이루어지는 도전성 플러그(270A)를 형성한다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 반도체 소자의 트랜지스터 제조에 적용하는 예들을 설명한다. 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 다양한 타입의 반도체 소자의 제조에 적용 가능하다. 예를 들면, 다음에 설명하는 본 발명의 기술적 사상에 의한 실시예들은 DRAM (dynamic random acess memory), 플래쉬 (flash) 메모리, PRAM (phase-change RAM), FRAM (ferroelectric RAM), MRAM (magnetic RAM), SRAM (static RAM), 하나의 칩 상에 로직 소자들과 플래쉬 메모리, DRAM 또는 SRAM과 같은 메모리 소자들이 내장되어 있는 임베디드 메모리 로직 (embedded memory logic), CMOS 이미지 센서 등 다양한 소자에 각각 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.
도 3a 내지 도 3j는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3j를 참조하여 설명하는 제3 실시예에 있어서, 도 1a 내지 도 1f 및 도 2a 내지 도 2e에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 3a를 참조하면, 기판(300), 예를 들면 실리콘 기판에 소자분리막 (도시 생략)을 형성하여 활성 영역(302)을 정의하고, 상기 활성 영역(302) 위에 게이트 절연막(312)과, 제1 게이트 도전층(314)과, 제2 게이트 도전층(316)과, 캡핑 절연층(318)이 차례로 적층된 게이트 스택(310)을 형성한다.
상기 활성 영역(302)은 반도체 소자의 셀 어레이 영역 또는 주변회로 영역일 수 있다. 또한, 상기 활성 영역(302)은 NMOS 영역 또는 PMOS 영역일 수 있다. 또한, 도시하지는 않았으나, 상기 활성 영역(302)에 형성하고자 하는 단위 소자의 도전 타입 및 종류에 따라, 상기 활성 영역(302)에는 p 형 도핑 영역 또는 n 형 도핑 영역을 포함할 수 있으며, p 형 도핑 영역 및 n 형 도핑 영역을 모두 포함할 수도 있다.
상기 게이트 절연막(312)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막 (high-K dielectrics) 또는 이들의 조합으로 이루어질 수 있다. 상기 제1 게이트 도전층(314)은 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 제2 게이트 도전층(316)은 금속 실리사이드, 예를 들면 텅스텐 실리사이드로 이루어질 수 있다. 그리고, 상기 캡핑 절연층(318)은 실리콘 질화막으로 이루어질 수 있다.
도 3b를 참조하면, 상기 게이트 스택(310)의 양 측벽을 컨포멀(conformal)하게 덮는 오프셋 (offset) 절연층(320)을 형성한다.
상기 오프셋 절연층(320)을 형성하기 위하여, 먼저 상기 게이트 스택(310)의 노출 표면 및 기판(300)의 상면을 컨포멀하게 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 상기 오프셋 절연층(320)만 남도록 할 수 있다. 상기 오프셋 절연층(320)은 실리콘 질화막으로 이루어질 수 있다.
이어서, 상기 게이트 스택(310) 및 오프셋 절연층(320)을 이온주입 마스크로 이용하여 상기 기판에 LDD (lightly doped drain) 이온주입 공정을 행하여, 상기 기판(300)중 상기 게이트 스택(310) 양 측의 위치에 LDD 접합 영역(322)을 형성한다.
그 후, 할로(halo) 이온주입 공정을 행하여 상기 게이트 스택(310) 하부의 에지 부분에 인접한 활성 영역(302) 내에 할로 이온주입 영역 (도시 생략)을 형성한다. 상기 할로 이온주입 영역은 상기 활성 영역(302)의 도전형과 동일한 도전형을 가질 수 있다. 예를 들면, 상기 활성 영역(302)이 p 형 불순물 영역인 경우, 상기 할로 이온주입 영역도 p형 불순물 이온들을 주입하여 형성될 수 있다. 필요에 따라, 상기 할로 이온주입 공정은 상기 오프셋 절연층(320) 형성 전에 행해질 수도 있다.
도 3c를 참조하면, 상기 게이트 스택(310)의 상면과, 상기 오프셋 절연층(320)의 노출 표면과, 상기 기판(300)의 노출 표면을 각각 덮는 스페이서용 절연층(330)을 형성한다.
상기 스페이서용 절연층(330)은 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 3c에는, 상기 스페이서용 절연층(330)이 실리콘 질화막(332) 및 실리콘 산화막(334)의 이중층 구조로 형성된 예를 도시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도 3d를 참조하면, 상기 기판(300)의 상면이 노출될 때까지 상기 스페이서용 절연층(330)을 에치백하여, 상기 게이트 스택(310)의 양 측벽 위에서 상기 오프셋 절연층(320)을 덮는 절연 스페이서(330A)를 상기 기판(300) 위에 형성한다. 여기 서, 상기 스페이서용 절연층(330)의 에치백을 통해 상기 절연 스페이서(330A)가 형성됨과 동시에, 상기 기판(300)의 표면이 상기 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기에 노출된다. 그 결과, 상기 기판(300) 내에서는 상기 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기의 영향을 받아 상기 기판(300)의 상면으로부터 소정 깊이(DA), 예를 들면 약 10 ∼ 150 Å의 깊이(DA)까지 비정질 실리콘층(336)으로 변화될 수 있다.
상기 스페이서용 절연층(330)을 에치백하기 위하여, 상기 스페이서용 절연층(330)을 가스 플라즈마(335)에 노출시킬 수 있다. 상기 가스 플라즈마(335)는 예를 들면, CxFy (x 및 y는 각각 1 내지 10의 정수) 가스 플라즈마로 이루어질 수 있다. 또는, 상기 가스 플라즈마(335)는 CxFy 및 O2의 혼합 가스 플라즈마, 또는 CxFy, O2 및 Ar의 혼합 가스 플라즈마로 이루어질 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. 이 때, 상기 절연 스페이서(330A)가 형성됨과 동시에, 상기 기판(300)의 표면이 상기 가스 플라즈마(335)에 노출되고, 그 결과 상기 기판(300)에는 상기 비정질 실리콘층(336)이 형성될 수 있다.
상기 스페이서용 절연층(330)이 형성된 기판(300)을 상기 가스 플라즈마(335)에 노출시키기 위한 보다 상세한 공정은 도 1b를 참조하여 가스 플라즈마(130)에 대하여 설명한 내용을 참조한다.
도 3e를 참조하면, 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스 페이서(330A)를 이온주입 마스크로 이용하여 상기 비정질 실리콘층(336)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입한다. 상기 비정질 실리콘층(336)이 결정화되기 전에는 상기 불순물 이온(345)의 활성화를 억제할 필요가 있다. 따라서, 기판(300)에 주입된 불순물 이온(345)은 이온주입 후 바로 활성화시키지 않고 후속의 층간절연막(354) 형성 공정 (도 3g참조) 이후에 활성화시킬 수 있다. 이에 대하여는 도 3g를 참조하여 후술한다.
상기 불순물 이온(345)의 주입 공정시의 이온주입 에너지 및 도즈(dose)를 조절함으로써 상기 비정질 실리콘층(336)의 깊이(DA)를 더 증가시킬 수도 있다.
상기 활성 영역(302)에 형성하고자 하는 트랜지스터의 채널 타입에 따라, 상기 불순물 이온(345)은 n 형 불순물 또는 p 형 불순물일 수 있다. 상기 활성 영역(302)에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(300)에 n 형 불순물, 예를 들면 P 또는 As를 이온주입할 수 있다. 상기 활성 영역(302)에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(300)에 p 형 불순물, 예를 들면 B 또는 BF2를 이온주입할 수 있다.
도 3f를 참조하면, 상기 비정질 실리콘층(336)의 상면과, 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(330A)의 노출 표면을 동시에 덮도록 상기 기판(300) 위에 스트레스 콘트롤막(350)을 형성한다.
상기 활성 영역(302)에 NMOS 트랜지스터를 형성하는 경우, 상기 스트레스 콘트롤막(350)은 상기 활성 영역(302) 중 상기 게이트 스택(310) 바로 아래의 채널 영역(C)에 인장 응력 (tensile stress)을 부여하는 막으로 이루어질 수 있다. 또는, 상기 활성 영역(302)에 PMOS 트랜지스터를 형성하는 경우, 상기 채널 영역(C)에 압축 응력 (compresive stress)을 부여하는 막으로 이루어질 수 있다.
상기 스트레스 콘트롤막(350)은 예를 들면 약 20 ∼ 150 nm의 두께로 형성될 수 있다.
상기 스트레스 콘트롤막(350)은 예를 들면 실리콘 질화막으로 이루어질 수 있다. 상기 실리콘 질화막은 그 증착 온도에 따라 인장 응력 또는 압축 응력을 부여할 수 있다. 또한, 상기 스트레스 콘트롤막(350)을 실리콘 질화막으로 형성함으로써 후속 공정에서 층간절연막을 식각할 때 식각 정지층 역할을 할 수도 있다.
일 예로서, 상기 스트레스 콘트롤막(350)을 형성하기 위하여 600 ℃ 미만, 예를 들면 약 200 ∼ 400 ℃의 비교적 저온 PECVD (plasma enhanced CVD) 공정에 의해 실리콘 질화막을 형성할 수 있다. 필요에 따라, 상기 스트레스 콘트롤막(350)에 의한 스트레스 콘트롤 효과를 증가시키기 위하여, 600 ℃ 미만의 공정 온도 하에서 상기 스트레스 콘트롤막(350)을 UV 어닐 처리하는 공정을 더 추가할 수 있다.
특히, 상기 기판(300)의 채널 영역(C)에서 캐리어 이동 방향이 기판(300)의 결정 방위 <100> 방향, 또는 결정 방위 <110> 방향으로 되도록 상기 게이트 스택(310)을 형성함으로써, 스트레스 콘트롤 효과를 더욱 증가시킬 수 있다. 예를 들면, 채널 영역(C)에서 캐리어 이동 방향이 기판(300)의 결정 방위 <100> 방향이 되도록 상기 게이트 스택(310)을 형성한 경우, 활성 영역(302)의 NMOS 트랜지스터 형성 영역 및 PMOS 트랜지스터 형성 영역에서 각각 스트레스 콘트롤막(350)으로서 인 장 응력을 가지는 막을 형성할 수 있다. 또는, 채널 영역(C)에서 캐리어 이동 방향이 기판(300)의 결정 방위 <110> 방향이 되도록 상기 게이트 스택(310)을 형성한 경우, 활성 영역(302)에서 NMOS 트랜지스터 형성 영역에는 스트레스 콘트롤막(350)으로서 인장 응력을 가지는 막을 형성하고, PMOS 트랜지스터 형성 영역에는 스트레스 콘트롤막(350)으로서 압축 응력을 가지는 막을 형성할 수 있다.
이와 같이 비교적 저온의 증착 공정을 이용하여 상기 스트레스 콘트롤막(350)을 형성함으로써 상기 기판(300)에 형성된 비정질 실리콘층(336)과 상기 스트레스 콘트롤막(350)과의 사이에서 계면 반응이 억제되도록 할 수 있다. 이와 같이 비정질 실리콘층(336)과 스트레스 콘트롤막(350)과의 사이의 계면 반응을 억제함으로써 후속 공정에서 상기 비정질 실리콘층(336)을 결정화할 때, 상기 비정질 실리콘층(336)과 상기 스트레스 콘트롤막(350)과의 분리가 용이해질 수 있다. 이에 대한 보다 상세한 설명은 후술한다.
상기 스트레스 콘트롤막(350)은 본 발명을 실시하기 위하여 반드시 필요한 구성 요소는 아니다. 따라서, 본 발명의 기술적 사상에 따른 범위 내에서, 경우에 따라 스트레스 콘트롤막(350)의 형성 공정을 생략할 수 있다.
도 3g를 참조하면, 상기 스트레스 콘트롤막(350) 위에 층간절연막(354)을 형성한다.
상기 층간절연막(354)을 형성하기 위한 공정은 예를 들면 약 600 내지 800 ℃의 비교적 고온 조건이 수반되는 공정을 포함할 수 있다.
예를 들면, 고온 조건이 수반되는 조건으로 상기 층간절연막(354)을 형성하 기 위하여, 상기 층간절연막(354)은 TOSZ와 같은 폴리실라잔계 무기 SOG막으로 형성할 수 있다. TOSZ로 이루어지는 층간절연막(354) 형성 공정은, 먼저 상기 스트레스 콘트롤막(350) 위에 TOSZ막을 스핀 코팅 (spin coating)한 후, 코팅된 TOSZ막을 열처리하는 공정을 포함할 수 있다. 상기 열처리 공정을 위하여, 약 150 ∼ 200℃의 비교적 저온에서 프리베이크 (pre-bake)를 실시한 후, 약 600 내지 800 ℃의 비교적 고온에서 하드베이크 (hard bake)를 실시할 수 있다.
상기 층간절연막(354)이 약 600 내지 800 ℃의 비교적 고온 조건하에서 형성되는 동안, 상기 비교적 고온의 열은 상기 기판(300)의 비정질 실리콘층(336)까지 전달되어, 상기 층간절연막(354)의 형성과 동시에 상기 비정질 실리콘층(336)이 결정화되어 결정화된 실리콘층(336A)을 형성한다. 상기 비정질 실리콘층(336)의 결정화시 부피 수축으로 인해 상기 결정화된 실리콘층(336A)은 상기 비정질 실리콘층(336)에 비해 줄어든 부피를 가지고, 그 결과, 상기 결정화된 실리콘층(336A)과 상기 스트레스 콘트롤막(350)과의 사이에는 이들 각각의 대향면을 따라 이들 사이에서 미세한 높이(HV2)를 가지고 연장되는 베이컨시(360)가 형성된다. 여기서, 상기 비정질 실리콘층(336)과 상기 스트레스 콘트롤막(350)과의 계면 상태가 열악할수록 이들 사이의 분리가 용이해져서 상기 베이컨시(360) 형성에 유리하다.
상기 결정화된 실리콘층(336A)의 형성시, 상기 비정질 실리콘층(336)의 수축 정도에 따라, 상기 결정화된 실리콘층(336A)과 상기 스트레스 콘트롤막(350)과의 이격 거리, 즉 베이컨시(360)의 높이(HV2)는 다양한 치수를 가질 수 있다. 예를 들면, 상기 베이컨시(360)의 높이(HV2)는 예를 들면 0 보다 크고 약 100 Å 이하일 수 있다.
또한, 상기 층간절연막(354)이 약 600 내지 800 ℃의 비교적 고온 조건하에서 형성되는 동안, 상기 비교적 고온의 열에 의해 상기 불순물 이온(345)이 활성화되어, 상기 게이트 스택(310)의 양측에서 상기 기판(300)에 각각 소스/드레인 영역(362)을 형성할 수 있다.
또는, 상기 소스/드레인 영역(362)을 형성하기 위하여, 상기 층간절연막(354)이 형성된 후 별도의 열처리 공정을 행하여 상기 불순물 이온(345)을 활성화시킬 수 있다. 상기 층간절연막(354)이 형성된 후에는 상기 비정질 실리콘층(336)이 결정화되어 베이컨시(360)가 이미 형성된 후이므로, 상기 불순물 이온(345)을 활성화시키더라도 문제를 야기하지 않는다.
도 3h를 참조하면, 식각 마스크(도시 생략)를 이용하여 상기 층간절연막(354)의 일부와 상기 스트레스 콘트롤막(350)의 일부를 식각하여 상기 베이컨시(360)와 연통되는 개구(354H)를 형성한다.
상기 개구(354H)는 상기 층간절연막(354)의 상면에서 볼 때 그 장축 방향의 폭과 단축 방향의 폭과의 차이가 크지 않은 홀 형상의 개구일 수 있다. 또는, 상기 개구(354H)는 상기 층간절연막(354)의 상면에서 볼 때 그 장축 방향의 폭이 단축 방향의 폭에 비해 훨씬 커서 상기 층간절연막(354)에서 소정 방향으로 길게 연장되는 라인 형상의 개구일 수 있다.
도 3h에는 상기 개구(354H)의 저면 부근에서 상기 결정화된 실리콘층(336A)도 일부 식각된 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 본 발명에 따르면, 상기 결정화된 실리콘층(336A)이 식각되지 않고도 상기 개구(354H)를 형성할 수 있다. 상기 개구(354H)는 상기 베이컨시(360)와 연통될 수 있는 깊이를 가지도록 형성되면 충분하다.
상기 개구(354H)가 형성된 후, 상기 개구(354H)의 저면에서 노출되는 기판(300)에 저저항 콘택 형성을 위한 플러그 이온 주입 공정을 행한다. 이 때 주입되는 불순물 이온은 상기 소스/드레인(362) 형성을 위해 주입된 불순물 이온(345)의 도전형과 동일한 타입의 도전형을 가진다. 상기 플러그 이온주입된 불순물을 활성화시키기 위하여, 약 1100 ℃의 비교적 고온에서 스파이크 (spike) RTA 공정을 행한다. 그 결과, 상기 기판(300)에서 상기 개구(354H)의 저면 하부 영역에 저저항 콘택 형성용 이온주입 영역(364)이 형성된다.
상기 스파이크 RTA 공정중의 분위기 온도가 약 1100 ℃의 비교적 고온으로 유지되므로, 만일 도 3g를 참조하여 설명한 층간절연막(354) 형성 공정시 비정질 실리콘층(336)의 결정화가 왼전히 이루어지지 않았다 하더라도 상기 스파이크 RTA 공정중에 비정질 실리콘층(336)이 완전히 결정화되어, 상기 결정화된 실리콘층(336A)과 상기 스트레스 콘트롤막(350)과의 사이에 원하는 베이컨시(360)가 형성될 수 있다.
도 3i를 참조하면, 도 1e를 참조하여 설명한 금속 함유층(170) 및 금속 실리사이드층(180) 형성 방법과 유사한 방법으로, 상기 개구(354H) 내에 금속 함유층(370)을 형성함과 동시에 상기 베이컨시(360) 내부를 금속 실리사이드층(380)으로 채운다.
상기 금속 실리사이드층(380)은 상기 스트레스 콘트롤막(350)과 결정화된 실리콘층(336A)에 의해 한정되는 매우 좁은 공간인 베이컨시(360) 영역 내에만 형성되므로, 상기 금속 실리사이드층(380)은 기판(300)상에서 매우 얇은 두께를 유지할 수 있다. 상기 금속 실리사이드층(380)은 약 5 ∼ 100 Å의 두께(TH2)의 범위 내에서 소자의 원하는 특성 구현에 필요한 두께, 예를 들면 약 50 ∼ 70 Å의 두께를 를 가지도록 형성할 수 있다. 여기서, 상기 금속 실리사이드층(380)의 최종 두께는 도 3d를 참조하여 설명한 비정질 실리콘층(336)의 형성 공정시 상기 비정질 실리콘층(336)의 깊이(DA)를 조절함으로써 결정될 수 있다. 또는, 상기 금속 실리사이드층(380)의 최종 두께는 도 3d를 참조하여 설명한 비정질 실리콘층(336)의 형성 공정과, 도 3e를 참조하여 설명한 소스/드레인 영역 형성용 불순물 이온(345)의 주입시 이온주입 에너지 및 도즈를 조절함으로써 조절되는 상기 비정질 실리콘층(336)의 깊이(DA)에 의해 결정될 수도 있다.
상기 금속 함유층(370)은 상기 개구(354H)의 내벽을 덮는 라이너 형상을 가지고, 예를 들면 Ti, Co, Ni, Hf, Pt, W 등과 같은 금속을 함유하는 배리어층(372)을 포함할 수 있다. 또한, 금속 함유층(370)은 상기 배리어층(372) 위에서 상기 개구(354H)의 내부 나머지 공간을 채우는 도전층(374)을 포함할 수 있다.
예를 들면, 상기 배리어층(372)은 Ti 및 TiN이 차례로 적층된 Ti/TiN막으로 이루어질 수 있다. 이 경우, 상기 베이컨시(360) 내부를 채우는 금속 실리사이드층(380)은 티타늄 실리사이드층으로 이루어질 수 있다. 상기 도전층(374)은 W으로 이루어질 수 있다.
도 3i에는 상기 금속 함유층(370)이 상기 배리어층(372) 및 도전층(374)으로 이루어지는 예를 도시하였으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 금속 함유층(370)은 상기 개구(354H)를 채우는 단일층으로 이루어질 수 있으며, 상기 단일층이 예를 들면 Ti, Co, Ni, Hf, Pt, W 등과 같은 금속을 함유할 수 있다. 이 경우, 상기 금속 실리사이드층(380)은 상기 단일층을 구성하는 금속과 동일한 종류의 금속과, 상기 결정화된 실리콘층(336A)과의 반응 결과물로 이루어질 수 있다.
도 3j를 참조하면, 상기 층간절연막(354)의 상면이 노출될 때까지 상기 금속 함유층(370)을 CMP 또는 에치백하여 상기 금속 함유층(370)중 상기 개구(354H) 내에 남아 있는 부분으로 이루어지는 도전성 플러그(370A)를 형성한다.
도 3a 내지 도 3j를 참조하여 설명한 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법에 따르면, 소자의 피쳐 사이즈가 축소되면서 트랜지스터에서의 게이트 길이가 작아지고 그에 따라 익스텐션 (extention) 영역인 LDD 접합 영역(322)과 소스/드레인 영역(362)의 저항이 소자의 구동 전류에 영향을 미치는 것을 방지할 수 있다. 즉, 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법에 따르면, 소스/드레인 영역(362)에 미세한 두께를 가지는 금속 실리사이드층(380)을 형성함으로써, LDD 접합 영역(322)에서의 저항 증가 없이 소스/드레인 영역(362)의 저항을 감소시킴으로써 트랜지스터의 퍼포먼스 (performance)를 향상시킬 수 있다. 또한, 금속 실리사이드층(380)을 형성하기 위한 별도 공정을 추가할 필요 없이 반도체 소자 제조 공정에 필요한 필수 공정에서 수반되는 열부담을 이용하고, 또한 반도체 소자를 구현하는 데 필수적으로 형성하여야 하는 도전층 형성시 사용되는 금속 소스 또는 금속 전구체를 이용하여, 반도체 소자 제조 공정에 필요한 필수 공정과 동시에 부수적으로 상기 금속 실리사이드층(380)을 형성한다. 따라서, 종래 기술에 따른 금속 실리사이드층 형성 공정에서와 같이, 금속 실리사이드층 형성 후, 후속의 열부담이 큰 공정으로 인해 발생할 수 있는 금속 실리사이드층의 응집 (agglomeration) 또는 단채널 효과 (short channel effect) 등과 같은 문제를 해결할 수 있다.
또한, 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법에 따르면, 상기 금속 실리사이드층(380)의 형성 전에는 열부담이 큰 공정은 회피하면서, 반도체 소자를 구현하는 데 필요한 필수 공정에서 피할 수 없는 열부담을 상기 금속 실리사이드층(380) 형성에 이용하여 매우 미세한 두께의 금속 실리사이드층(380)을 형성할 수 있다. 따라서, 상기 금속 실리사이드층(380)에 의해 감소된 열부담으로 소스/드레인 영역(362)의 저항을 효과적으로 감소시킬 수 있으므로, 소스/드레인 영역(362) 형성을 위한 이온주입시 열부담에 대한 충분한 공정 여유도를 가지고 이온 주입 공정을 행함으로써 원하는 특성 구현에 필요한 소스/드레인 영역(362)을 형성할 수 있다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f를 참조하여 설명하는 제4 실시예에 있어서, 도 3a 내지 도 3j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 4a를 참조하면, 도 3a 및 도 3b를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 오프셋 절연층(320)을 형성한다.
상기 오프셋 절연층(320)을 형성하기 위하여, 먼저 상기 게이트 스택(310)의 노출 표면 및 기판(300)의 상면을 컨포멀하게 덮는 절연층을 형성한 후, 상기 절연층을 에치백하여 상기 오프셋 절연층(320)만 남도록 할 수 있다. 상기 오프셋 절연층(320)은 실리콘 질화막으로 이루어질 수 있다.
단, 본 예에서는 제3 실시예에서와 달리, 상기 오프셋 절연층(320) 형성을 위해 상기 절연층을 에치백할 때의 식각 분위기는, 상기 오프셋 절연층(320) 형성 후 노출되는 기판(300)의 상면이 상기 식각 분위기에 노출될 때 상기 기판(300)의 상면에 제1 비정질 실리콘층(422)이 형성될 수 있는 식각 분위기로 한다. 예를 들면, 상기 절연층을 에치백할 때의 식각 분위기로서 가스 플라즈마(420)를 이용할 수 있다. 상기 가스 플라즈마(420)는 예들 들면 도 3d를 참조하여 가스 플라즈마(335)에 대하여 설명한 바와 유사하게 형성될 수 있다. 예들 들면, 상기 가스 플라즈마(420)는 예를 들면 CxFy (x 및 y는 각각 1 내지 10의 정수) 가스 플라즈마로 이루어질 수 있다. 또는, 상기 가스 플라즈마(335)는 CxFy 및 O2의 혼합 가스 플라즈마, 또는 CxFy, O2 및 Ar의 혼합 가스 플라즈마로 이루어질 수 있다. 상기 CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. 이 때, 상기 오프셋 절연층(320)이 형성됨과 동시에, 상기 기판(300)의 표면이 상기 가스 플라즈 마(420)에 노출되고, 그 결과 상기 기판(300)에는 제1 비정질 실리콘층(422)이 형성될 수 있다.
도 4b를 참조하면, 상기 게이트 스택(310) 및 오프셋 절연층(320)을 이온주입 마스크로 이용하여, 상기 제1 비정질 실리콘층(422)이 형성된 기판(300)에 LDD 이온주입 공정을 행하여, 상기 기판(300)중 상기 게이트 스택(310) 양 측의 위치에 LDD 접합 영역(322)을 형성한다.
그 후, 도 3b를 참조하여 설명한 방법과 같은 방법으로 할로 이온주입 공정을 행하여 상기 게이트 스택(310) 하부의 에지 부분에 인접한 활성 영역(302) 내에 할로 이온주입 영역 (도시 생략)을 형성할 수 있다. 본 예에서는 상기 할로 이온주입 영역 형성 공정을 생략하더라도, 상기 제1 비정질 실리콘층(422)을 이용하여 후속 공정에서 익스텐션 (extension) 영역에서 LDD 접합 영역(322) 위에 금속 실리사이드층(480) (도 4f 참조)이 형성되므로, 상기 할로 이온주입 영역 형성에 따른 효과와 유사한 효과가 얻어질 수 있다. 상기 LDD 접합 영역(322) 위에 형성되는 금속 실리사이드층(480)에 대한 보다 상세한 사항은 후술한다.
도 4c를 참조하면, 상기 게이트 스택(310)의 상면과, 상기 오프셋 절연층(320)의 노출 표면과, 상기 기판(300)의 노출 표면을 각각 덮도록 제1 스트레스 콘트롤막(432)을 형성한다. 상기 제1 스트레스 콘트롤막(432)에 대한 보다 상세한 사항은 도 3f를 참조하여 스트레스 콘트롤막(350)에 대하여 설명한 바와 같다.
그 후, 상기 제1 스트레스 콘트롤막(432) 위에 스페이서용 절연층(434)을 형성한다. 상기 스페이서용 절연층(434)은 예를 들면 실리콘 산화막으로 이루어질 수 있다.
도 4d를 참조하면, 상기 스페이서용 절연층(434) 및 제1 스트레스 콘트롤막(432)을 에치백하여, 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 적층 구조로 이루어지는 절연 스페이서(430)를 형성한다.
상기 스페이서용 절연층(434) 및 제1 스트레스 콘트롤막(432)을 에치백하기 위하여 이들 막을 가스 플라즈마(435)에 노출시킬 수 있다.
상기 가스 플라즈마(435)에 대한 보다 상세한 사항은 도 3d를 참조하여 설명한 가스 플라즈마(335)에 대하여 설명한 바와 동일하다.
상기 가스 플라즈마(435)를 이용하여 상기 스페이서용 절연층(434) 및 제1 스트레스 콘트롤막(432)을 에치백하여 상기 절연 스페이서(430)가 형성되면, 상기 기판(300)의 표면이 상기 가스 플라즈마(435)에 노출된다. 그 결과, 상기 기판(300) 내에서는 상기 가스 플라즈마(435)를 이용하는 식각 분위기의 영향을 받아 상기 기판(300)의 상면으로부터 소정 깊이(DA), 예를 들면 약 10 ∼ 150 Å의 깊이(DA)까지 제2 비정질 실리콘층(436)이 형성될 수 있다. 상기 제2 비정질 실리콘층(436)에 대한 보다 상세한 사항은 도 3d를 참조하여 비정질 실리콘층(336)에 대하여 설명한 바와 같다.
도 4e를 참조하면, 도 3e를 참조하여 설명한 바와 같은 방법에 의해 상기 비정질 실리콘층(336)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입한다. 그 후, 도 3f를 참조하여 설명한 스트레스 콘트롤막(350) 형성 방법과 같은 방법으로 상기 비정질 실리콘층(336)의 상면과, 상기 게이트 스 택(310), 오프셋 절연층(320) 및 절연 스페이서(430)의 노출 표면을 동시에 덮도록 상기 기판(300) 위에 제2 스트레스 콘트롤막(450)을 형성한 후, 도 3g를 참조하여 설명한 바와 같은 방법으로 상기 제2 스트레스 콘트롤막(450) 위에 층간절연막(354)을 형성한다.
상기 층간절연막(354)이 약 600 내지 800 ℃의 비교적 고온 조건하에서 형성되는 동안, 상기 비교적 고온의 열은 상기 기판(300)까지 전달되어, 상기 층간절연막(354)의 형성과 동시에 상기 제1 비정질 실리콘층(422) 및 제2 비정질 실리콘층(436)이 결정화되어 결정화된 실리콘층(436A)을 형성한다. 상기 제1 비정질 실리콘층(422) 및 제2 비정질 실리콘층(436)의 결정화시의 부피 수축으로 인해 상기 결정화된 실리콘층(436A)은 상기 제1 비정질 실리콘층(422) 및 제2 비정질 실리콘층(436)에 비해 줄어든 부피를 가진다. 그 결과, 상기 결정화된 실리콘층(436A)과 상기 제1 스트레스 콘트롤막(432)과의 사이, 그리고 상기 결정화된 실리콘층(436A)과 상기 제2 스트레스 콘트롤막(450)과의 사이에는 각각 이들 각각의 대향면을 따라 이들 사이에서 미세한 높이(HV3)를 가지고 연장되는 베이컨시(460)가 형성된다.
또한, 상기 층간절연막(354)이 약 600 내지 800 ℃의 비교적 고온 조건하에서 형성되는 동안, 미리 주입되었던 소스/드레인 영역 형성용 불순물 이온(345)이 상기 비교적 고온의 열에 의해 활성화되어, 상기 게이트 스택(310)의 양측에서 상기 기판(300)에 각각 소스/드레인 영역(362)을 형성할 수 있다.
또는, 상기 소스/드레인 영역(362)을 형성하기 위하여, 상기 층간절연막(354)이 형성된 후 별도의 열처리 공정을 행하여 상기 불순물 이온(345)을 활성 화시킬 수 있다.
본 실시예에서, 상기 베이컨시(460)는 소스/드레인 영역(352)의 상부 뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성된다.
도 4f를 참조하면, 도 3h 내지 도 3j를 참조하여 설명한 바와 같은 방법으로, 상기 층간절연막(354)의 일부와 제2 스트레스 콘트롤막(450)의 일부를 식각하여 상기 베이컨시(460)와 연통되는 개구(354H)를 형성하고, 개구(354H)의 저면에서 노출되는 기판(300)에 저저항 콘택 형성을 위한 플러그 이온 주입 공정 및 상기 플러그 이온주입된 불순물을 활성화시키기 위한 스파이크 RTA 공정을 행하여 상기 기판(300)에서 상기 개구(354H)의 저면 하부 영역에 저저항 콘택 형성용 이온주입 영역(364)을 형성한다.
그 후, 도 3i를 참조하여 설명한 바와 같은 방법으로, 개구(354H) 내에 금속 함유층(370)을 형성함과 동시에 상기 베이컨시(460) 내부를 금속 실리사이드층(480)으로 채운다. 상기 금속 실리사이드층(480)에 대한 보다 상세한 사항은 도 3i를 참조하여 금속 실리사이드층(380)에 대하여 설명한 바와 대체로 동일하다. 단, 본 예에서 형성되는 상기 금속 실리사이드층(480)이 도 3i를 참조하여 설명한 금속 실리사이드층(380)과 다른 점은, 상기 금속 실리사이드층(480)은 소스/드레인 영역(362)의 상부 뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성된다는 것이다.
그 후, 도 3j를 참조하여 설명한 바와 같은 방법으로, 상기 층간절연막(354)의 상면이 노출될 때까지 상기 금속 함유층(370)을 CMP 또는 에치백하여 상기 금속 함유층(370)중 상기 개구(354H) 내에 남아 있는 부분으로 이루어지는 도전성 플러그(370A)를 형성한다.
도 4a 내지 도 4f를 설명한 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 제조 방법에 따르면, 앞에서 상술한 도 3a 내지 도 3j를 참조하여 설명한 제3 실시예에 따른 반도체 소자의 제조 방법에서 얻어질 수 있는 효과와 동일한 효과를 얻을 수 있다. 이에 더하여, 제4 실시예에 따른 반도체 소자의 제조 방법에서는 상기 금속 실리사이드층(480)이 소스/드레인 영역(362)의 상부 뿐 만 아니라 LDD 접합 영역(322)의 상부까지 연장되도록 형성되므로, 소스/드레인 영역(362)에서의 저항 뿐 만 아니라 익스텐션 영역인 LDD 접합 영역(322)에서의 저항을 동시에 감소시킬 수 있으며, 따라서 트랜지스터의 퍼포먼스를 더욱 향상시킬 수 있다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c를 참조하여 설명하는 제5 실시예에 있어서, 도 3a 내지 도 3j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 5a를 참조하면, 도 3a 내지 도 3c를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 오프셋 절연층(320)을 형성한 후, LDD 접합 영역(322)을 형성하고 할로 이온주입 공정을 행한다. 그 후, 상기 게이트 스택(310)의 상면과, 상기 오프셋 절연층(320)의 노출 표면과, 상기 기판(300)의 노출 표면 을 각각 덮는 스페이서용 절연층(330)을 형성한다. 상기 스페이서용 절연층(330)은 실리콘 질화막(332) 및 실리콘 산화막(334)의 이중층 구조로 형성될 수 있다.
그 후, 도 3d를 참조하여 설명한 바와 유사한 방법으로 상기 스페이서용 절연층(330)을 에치백하여, 상기 게이트 스택(310)의 양 측벽 위에서 상기 오프셋 절연층(320)을 덮는 절연 스페이서(330A)를 상기 기판(300) 위에 형성한다. 단, 본 예에서는 도 3d를 참조하여 설명한 제3 실시예에서와는 달리, 상기 절연 스페이서(330A)가 형성되어 상기 기판(300)의 상면이 노출된 후에도 상기 스페이서용 절연층(330)의 에치백 공정에 적용하였던 식각 분위기를 소정 시간 동안 더 유지하여 상기 기판(300)을 그 상면으로부터 소정 깊이(DS) 만큼 식각하여 기판(300)의 상면에 리세스된 표면(300R)을 형성한다.
이 때, 상기 기판(300)의 리세스된 표면(300R)이 상기 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기에 노출된다. 그 결과, 상기 기판(300)의 리세스된 표면(300R) 내에는 상기 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기의 영향을 받아 상기 리세스된 표면(300R)으로부터 소정 깊이(DB), 예를 들면 약 10 ∼ 150 Å의 깊이(DB)까지 비정질 실리콘층(336)이 형성될 수 있다.
도 5b를 참조하면, 도 3e 및 도 3f를 참조하여 설명한 바와 같은 방법으로 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(330A)를 이온주입 마스크로 이용하여 상기 비정질 실리콘층(336)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입하고, 상기 비정질 실리콘층(336)의 상면과, 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(330A)의 노출 표면 을 동시에 덮도록 상기 기판(300) 위에 스트레스 콘트롤막(550)을 형성한다.
상기 스트레스 콘트롤막(550)은 도 3f를 참조하여 설명한 스트레스 콘트롤막(350)과 대체로 동일한 구성을 가진다. 단, 본 예에서 형성되는 스트레스 콘트롤막(550)은 상기 기판(300)의 리세스된 표면(300R) 위에 형성되므로, 스트레스 콘트롤막(350)에 비해 채널 영역(C)과의 거리가 더 짧다. 따라서, 상기 스트레스 콘트롤막(550)을 이용한 채널 영역(C)에서의 스트레스 콘트롤 효과가 더욱 증대되어 채널 영역(C)에서의 캐리어 이동도를 더욱 향상시킬 수 있다.
도 5c를 참조하면, 도 3g 내지 도 3j를 참조하여 설명한 일련의 공정들을 행하여, 층간절연막(354), 소스/드레인 영역(362), 상기 층간절연막(354) 및 스트레스 콘트롤막(550)을 관통하여 형성되고 배리어층(372) 및 도전층(374)을 포함하는 도전성 플러그(370A), 상기 도전성 플러그(370A)의 저면 하부 영역에 위치되는 저저항 콘택 형성용 이온주입 영역(364), 및 금속 실리사이드층(380)을 형성한다.
본 실시예에서는 상기 금속 실리사이드층(380)이 LDD 접합 영역(322)의 상면 보다 더 낮은 레벨에 형성된다. 그리고, 상기 소스/드레인 영역(362)이 상기 기판(300)의 리세스된 표면(300R)의 아래에 형성되므로, 상기 게이트 스택(310)의 양 측에 각각 형성된 소스/드레인 영역(362)간의 거리가 증가되는 효과가 얻어진다. 따라서, 본 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자에서는 앞에서 상술한 도 3a 내지 도 3j를 참조하여 설명한 제3 실시예에 따른 반도체 소자의 제조 방법에서 얻어질 수 있는 효과와 동일한 효과를 얻을 수 있으며, 이에 더하여, 트랜지스터의 단채널 효과를 더욱 억제할 수 있다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c를 참조하여 설명하는 제6 실시예에 있어서, 도 3a 내지 도 3j와, 도 4a 내지 도 4f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 6a를 참조하면, 도 4a 내지 도 4c를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 오프셋 절연층(320)을 형성한 후, 제1 비정질 실리콘층(422) 및 LDD 접합 영역(322)을 형성하고 할로 이온주입 공정을 행한다. 경우에 따라, 상기 할로 이온주입 공정은 생략 가능하다.
그 후, 상기 게이트 스택(310)의 상면과, 상기 오프셋 절연층(320)의 노출 표면과, 상기 기판(300)의 노출 표면을 각각 덮도록 제1 스트레스 콘트롤막(432)을 형성하고, 상기 제1 스트레스 콘트롤막(432) 위에 스페이서용 절연층(434)을 형성한다.
그 후, 도 4d를 참조하여 설명한 바와 유사한 방법으로 상기 스페이서용 절연층(434) 및 제1 스트레스 콘트롤막(432)을 에치백하여 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 적층 구조로 이루어지는 절연 스페이서(430)를 형성한다. 단, 본 예에서는 도 4d를 참조하여 설명한 제4 실시예에서와는 달리, 상기 절연 스페이서(430)가 형성되어 상기 기판(300)의 상면이 노출된 후에도 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 에치백 공정에 적용하였던 식각 분위기를 소정 시간 동안 더 유지하여 상기 기판(300)을 그 상면으로부터 소정 깊이(DS2) 만큼 식각하여 기판(300)의 상면에 리세스된 표면(300R)을 형성한다.
이 때, 상기 기판(300)의 리세스된 표면(300R)이 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 에치백 공정시의 식각 분위기에 노출된다. 그 결과, 상기 기판(300)의 리세스된 표면(300R) 내에는 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 에치백 공정시의 식각 분위기의 영향을 받아 상기 리세스된 표면(300R)으로부터 소정 깊이(DB2), 예를 들면 약 10 ∼ 150 Å의 깊이(DB2)까지 제2 비정질 실리콘층(436)이 형성될 수 있다.
도 6b를 참조하면, 도 4e를 참조하여 설명한 바와 같은 방법으로 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(430)를 이온주입 마스크로 이용하여 상기 제2 비정질 실리콘층(436)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입하고, 상기 제2 비정질 실리콘층(436)의 상면과, 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(430)의 노출 표면을 동시에 덮도록 상기 기판(300) 위에 제2 스트레스 콘트롤막(650)을 형성한다.
상기 스트레스 콘트롤막(650)은 도 4e를 참조하여 설명한 스트레스 콘트롤막(450)과 대체로 동일한 구성을 가진다. 단, 본 예에서 형성되는 스트레스 콘트롤막(650)은 상기 기판(300)의 리세스된 표면(300R) 위에 형성되므로, 스트레스 콘트롤막(450)에 비해 채널 영역(C)과의 거리가 더 짧다. 따라서, 상기 스트레스 콘트롤막(650)을 이용한 채널 영역(C)에서의 스트레스 콘트롤 효과가 더욱 증대되어 채널 영역(C)에서의 캐리어 이동도를 더욱 향상시킬 수 있다.
도 6c를 참조하면, 도 4e 내지 도 4f를 참조하여 설명한 일련의 공정들을 행하여, 층간절연막(354), 소스/드레인 영역(362), 상기 층간절연막(354) 및 제2 스트레스 콘트롤막(650)을 관통하여 형성되고 배리어층(372) 및 도전층(374)을 포함하는 도전성 플러그(370A), 상기 도전성 플러그(370A)의 저면 하부 영역에 위치되는 저저항 콘택 형성용 이온주입 영역(364), 및 금속 실리사이드층(480)을 형성한다.
본 실시예에서는 상기 금속 실리사이드층(380)이 LDD 접합 영역(322)의 상면 보다 더 낮은 레벨에 형성되면서 상기 LDD 접합 영역(322)의 상면까지 확장된다. 그리고, 상기 소스/드레인 영역(362)이 상기 기판(300)의 리세스된 표면(300R)의 아래에 형성되므로, 상기 게이트 스택(310)의 양 측에 각각 형성된 소스/드레인 영역(362)간의 거리가 증가되는 효과가 얻어진다. 따라서, 본 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자에서는 앞에서 상술한 도 4a 내지 도 4f를 참조하여 설명한 제4 실시예에 따른 반도체 소자의 제조 방법에서 얻어질 수 있는 효과와 동일한 효과를 얻을 수 있으며, 이에 더하여, 트랜지스터의 단채널 효과를 더욱 억제할 수 있다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 및 도 7b를 참조하여 설명하는 제7 실시예에 있어서, 도 3a 내지 도 3j와, 도 4a 내지 도 4f와, 도 6a 내지 도 6c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생 략한다.
도 7a 및 도 7b를 참조하여 설명하는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자의 제조 방법은 도 6a 내지 도 6c를 참조하여 설명한 제6 실시예와 대체로 동일한다. 단, 본 제7 실시예에서는 도 6a를 참조하여 설명한 바와 같이 기판(300)상에 상기 제1 스트레스 콘트롤막(432) 및 스페이서용 절연층(434)의 적층 구조로 이루어지는 절연 스페이서(430)를 형성함과 동시에 기판(300) 내에 제2 비정질 실리콘층(436)을 형성한 후, 제2 스트레스 콘트롤막(750)을 형성하기 전에, 상기 스페이서용 절연층(434)을 제거하는 공정을 더 포함한다.
보다 상세히 설명하면, 도 6a를 참조하여 설명한 바와 같은 공정에 따라 상기 절연 스페이서(430)를 형성한 후, 도 6b를 참조하여 설명한 바와 같은 방법으로 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(430)를 이온주입 마스크로 이용하여 상기 제2 비정질 실리콘층(436)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입한다.
그 후, 상기 게이트 스택(310)의 양 측에서 상기 제1 스트레스 콘트롤막(432) 위 에 남아 있는 스페이서용 절연층(434)을 제거하여, 상기 제1 스트레스 콘트롤막(432)의 측벽을 노출시킨다.
그 후, 도 6b를 참조하여 설명한 바와 같은 방법으로, 상기 제2 비정질 실리콘층(436)의 상면과, 상기 게이트 스택(310), 오프셋 절연층(320) 및 제1 스트레스 콘트롤막(432)의 노출된 측벽을 동시에 덮도록 상기 기판(300) 위에 제2 스트레스 콘트롤막(750)을 형성한다.
상기 제2 스트레스 콘트롤막(750)은 도 6b를 참조하여 설명한 제2 스트레스 콘트롤막(650)과 대체로 동일한 구성을 가진다.
도 7b를 참조하면, 상기 제2 스트레스 콘트롤막(750)이 형성된 결과물에 대하여 도 6c를 참조하여 설명한 바와 같은 공정들을 행하여, 층간절연막(354), 소스/드레인 영역(362), 상기 층간절연막(354) 및 제2 스트레스 콘트롤막(750)을 관통하여 형성되고 배리어층(372) 및 도전층(374)을 포함하는 도전성 플러그(370A), 상기 도전성 플러그(370A)의 저면 하부 영역에 위치되는 저저항 콘택 형성용 이온주입 영역(364), 및 금속 실리사이드층(480)을 형성한다.
본 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자에서는 앞에서 상술한 도 6a 내지 도 6c를 참조하여 설명한 제6 실시예에 따른 반도체 소자의 제조 방법에서 얻어질 수 있는 효과와 동일한 효과를 얻을 수 있다. 또한, 제1 스트레스 콘트롤막(432) 및 제2 스트레스 콘트롤막(750)이 이들 사이에 다른 막질이 개재되지 않은 상태에서 상호 중첩되어 있으므로, 상기 제1 스트레스 콘트롤막(432) 및 제2 스트레스 콘트롤막(750)을 이용한 채널 영역(C)에서의 스트레스 콘트롤 효과가 더욱 증대되어 채널 영역(C)에서의 캐리어 이동도를 더욱 향상시킬 수 있다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8f를 참조하여 설명하는 제8 실시예에 있어서, 도 3a 내지 도 3j와, 도 4a 내지 도 4f와, 도 6a 내지 도 6c에서와 동일한 참조 부호는 동일 부재 를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 8a를 참조하면, 도 3a 및 도 3b를 참조하여 설명한 바와 같은 방법으로 기판(300)상에 게이트 스택(310)과 오프셋 절연층(320)을 형성한다.
단, 본 예에서는 제3 실시예에서와 달리, 상기 오프셋 절연층(320) 형성을 위한 절연막 에치백 공정시의 식각 분위기는, 상기 오프셋 절연층(320) 형성 후 노출되는 기판(300)의 상면이 상기 식각 분위기에 노출될 때 상기 기판(300)의 상면에 제1 비정질 실리콘층(422)이 형성될 수 있는 식각 분위기로 한다. 예를 들면, 상기 절연막을 에치백할 때의 식각 분위기로서 도 4a를 참조하여 설명한 가스 플라즈마(420)를 이용할 수 있다. 상기 가스 플라즈마(420)를 이용하는 에치백 공정을 통해 상기 오프셋 절연층(320)이 형성됨과 동시에, 상기 기판(300)의 표면이 상기 가스 플라즈마(420)에 노출되고, 그 결과 상기 기판(300)에는 제1 비정질 실리콘층(422)이 형성될 수 있다.
그 후, 도 4b를 참조하여 설명한 바와 같은 방법으로 상기 게이트 스택(310) 및 오프셋 절연층(320)을 이온주입 마스크로 이용하여, 상기 제1 비정질 실리콘층(422)이 형성된 기판(300)에 LDD 이온주입 공정을 행하여, 상기 기판(300)중 상기 게이트 스택(310) 양 측의 위치에 LDD 접합 영역(322)을 형성한다.
그 후, 도 3b를 참조하여 설명한 방법과 같은 방법으로 할로 이온주입 공정을 행하여 상기 게이트 스택(310) 하부의 에지 부분에 인접한 활성 영역(302) 내에 할로 이온주입 영역 (도시 생략)을 형성할 수 있다. 본 예에서는 상기 할로 이온주 입 영역 형성 공정을 생략하더라도, 도 4f에 도시한 바와 유사하게 상기 제1 비정질 실리콘층(422)을 이용하여 후속 공정에서 익스텐션 영역에서 LDD 접합 영역(322) 위에 금속 실리사이드층(480) (도 8f 참조)이 형성되므로, 상기 할로 이온주입 영역 형성에 따른 효과와 유사한 효과가 얻어질 수 있다. 상기 LDD 접합 영역(322) 위에 형성되는 금속 실리사이드층(480)에 대한 보다 상세한 사항은 도 8f를 참조하여 후술한다.
그 후, 도 3c를 참조하여 설명한 바와 같은 방법으로, 상기 게이트 스택(310)의 상면과, 상기 오프셋 절연층(320)의 노출 표면과, 상기 기판(300)의 노출 표면을 각각 덮는 스페이서용 절연층(330)을 형성한다. 상기 스페이서용 절연층(330)은 예를 들면 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 8a에는, 상기 스페이서용 절연층(330)이 실리콘 질화막(332) 및 실리콘 산화막(334)의 이중층 구조로 형성된 예를 도시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니다.
도 8b를 참조하면, 도 3d를 참조하여 설명한 바와 같은 방법으로 상기 스페이서용 절연층(330)을 에치백하여, 상기 게이트 스택(310)의 양 측벽 위에서 상기 오프셋 절연층(320)을 덮는 절연 스페이서(330A)를 형성한다.
상기 스페이서용 절연층(330)을 에치백하기 위하여 상기 스페이서용 절연층(330)을 가스 플라즈마(335)에 노출시킬 수 있다.
본 예에서는 도 5a를 참조하여 설명한 바와 유사하게, 상기 가스 플라즈마(335)를 이용하여 상기 스페이서용 절연층(330)을 에치백하여 상기 절연 스페이 서(330A)가 노출된 후에도 상기 가스 플라즈마(335)를 이용하는 식각 분위기를 소정 시간 더 유지하여, 상기 기판(300)을 그 상면으로부터 소정 깊이(DS3) 만큼 식각하여 기판(300)의 상면에 리세스된 표면(300R)을 형성한다.
이 때, 상기 기판(300)의 리세스된 표면(300R)이 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기에 노출된다. 그 결과, 상기 기판(300)의 리세스된 표면(300R) 내에는 스페이서용 절연층(330)의 에치백 공정시의 식각 분위기의 영향을 받아 상기 리세스된 표면(300R)으로부터 소정 깊이(DB3), 예를 들면 약 10 ∼ 150 Å의 깊이(DB3)까지 제2 비정질 실리콘층(436)이 형성될 수 있다.
도 8c를 참조하면, 도 3e를 참조하여 설명한 바와 같은 방법으로 상기 게이트 스택(310), 오프셋 절연층(320) 및 절연 스페이서(330A)를 이온주입 마스크로 이용하여 상기 제2 비정질 실리콘층(436)이 형성된 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입한다.
도 8d를 참조하면, 상기 절연 스페이서(330A)를 제거하여 상기 게이트 스택(310)의 양 측에서 오프셋 절연층(320)의 측벽과, 상기 제1 비정질 실리콘층(422)의 상면을 노출시킨다.
도 8e를 참조하면, 상기 제2 비정질 실리콘층(436)의 상면과, 상기 게이트 스택(310) 및 오프셋 절연층(320)의 노출된 측벽을 동시에 덮도록 상기 기판(300) 위에 복수의 스트레스 콘트롤막(850)을 형성한다.
도 8e에서는 상기 복수의 스트레스 콘트롤막(850)이 제1 스트레스 콘트롤막(852) 및 제2 스트레스 콘트롤막(854)의 이중층으로 구성된 예가 도시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 3 층 또는 그 이상의 복수의 스트레스 콘트롤막을 포함하도록 구성될 수 있다.
상기 제1 스트레스 콘트롤막(852) 및 제2 스트레스 콘트롤막(854)은 상호 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수도 있다. 예를 들면, 상기 제1 스트레스 콘트롤막(852) 및 제2 스트레스 콘트롤막(854)은 각각 실리콘 질화막으로 이루어질 수 있다. 이 경우, 상기 제1 스트레스 콘트롤막(852) 및 제2 스트레스 콘트롤막(854)은 각각 도 6b를 참조하여 설명한 제2 스트레스 콘트롤막(650)과 대체로 동일한 구성을 가질 수 있다.
도 8f를 참조하면, 상기 복수의 스트레스 콘트롤막(850)이 형성된 결과물에 대하여 도 6c를 참조하여 설명한 바와 같은 공정들을 행하여, 층간절연막(354), 소스/드레인 영역(362), 상기 층간절연막(354) 및 복수의 스트레스 콘트롤막(850)을 관통하여 형성되고 배리어층(372) 및 도전층(374)을 포함하는 도전성 플러그(370A), 상기 도전성 플러그(370A)의 저면 하부 영역에 위치되는 저저항 콘택 형성용 이온주입 영역(364), 및 금속 실리사이드층(480)을 형성한다.
본 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자에서는 상기 금속 실리사이드층(480)이 LDD 접합 영역(322)의 상면 보다 더 낮은 레벨에 형성되면서 상기 LDD 접합 영역(322)의 상면까지 확장된다.
그리고, 앞에서 상술한 도 7a 및 도 7b를 참조하여 설명한 제7 실시예와 유사한 효과를 얻을 수 있다. 즉, 복수의 스트레스 콘트롤막(850)이 이들 사이에 다른 막질이 개재되지 않은 상태에서 상호 중첩되어 있으므로, 상기 복수의 스트레스 콘트롤막(850)을 이용한 채널 영역(C)에서의 스트레스 콘트롤 효과가 더욱 증대되어 채널 영역(C)에서의 캐리어 이동도를 더욱 향상시킬 수 있다.
이상, 본 발명의 기술적 사상에 의한 제3 실시예 내지 제8 실시예에서는 각각 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 반도체 소자의 제조 방법에서와 같이, 금속 함유층(170A)의 배리어층(172) 형성과 함께 베이컨시(160) 내에 금속 실리사이드층(180)을 형성하는 공정을 이용하여, 도전성 플러그(370A)의 배리어층(372) 형성과 함께 금속 실리사이드층(380)을 형성하는 공정 (제3 실시예 및 제5 실시예)과, 도전성 플러그(370A)의 배리어층(372) 형성과 함께 금속 실리사이드층(480)을 형성하는 공정 (제4 실시예, 제6 실시예, 제7 실시예 및 제8 실시예)을 예시하였다.
그러나, 본 발명의 기술적 사상의 범위 내에서, 제1 실시예에 따른 공정 대신, 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 콘택층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 이용할 수도 있다.
다음에, 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정을 이용하여 얻어질 수 있는 반도체 소자의 예시적인 구조들에 대하여 상세히 설명한다.
도 9는 본 발명의 기술적 사상에 의한 제9 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 9를 참조하여 설명하는 제9 실시예에 있어서, 도 2a 내지 도 2e와, 도 3a 내지 도 3j에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 9에는 도 3a 내지 도 3j를 참조하여 설명한 제3 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 콘택층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 3a 내지 도 3j에서는 베이컨시(360)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 9에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 제10 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 10를 참조하여 설명하는 제10 실시예에 있어서, 도 2a 내지 도 2e와, 도 4a 내지 도 4f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 10에는 도 4a 내지 도 4f를 참조하여 설명한 제4 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 금속층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 4a 내지 도 4f에서는 베이컨시(460)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 10에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 제11 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 11를 참조하여 설명하는 제11 실시예에 있어서, 도 2a 내지 도 2e와, 도 5a 내지 도 5c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 11에는 도 5a 내지 도 5c를 참조하여 설명한 제5 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 콘택층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 5a 내지 도 5c에서는 베이컨시(360)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 11에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 제12 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 12를 참조하여 설명하는 제12 실시예에 있어서, 도 2a 내지 도 2e와, 도 6a 내지 도 6c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 12에는 도 6a 내지 도 6c를 참조하여 설명한 제6 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 콘택층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 6a 내지 도 6c에서는 베이컨시(460)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 12에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 제13 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 13을 참조하여 설명하는 제13 실시예에 있어서, 도 2a 내지 도 2e와, 도 7a 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 13에는 도 7a 및 도 7b를 참조하여 설명한 제7 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 콘택층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 7a 및 도 7b에서는 베이컨시(460)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 13에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
도 14는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 14를 참조하여 설명하는 제14 실시예에 있어서, 도 2a 내지 도 2e와, 도 8a 내지 도 8f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 14에는 도 8a 내지 도 8f를 참조하여 설명한 제8 실시예에 따른 반도체 소자의 제조 방법과 동일한 공정을 이용하되, 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 공정을 적용하지 않고, 그 대신 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 저저항 실리콘층인 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) (도 8a 내지 도 8f에서는 베이컨시(460)에 대응함) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 적용한 결과 얻어질 수 있는 구조가 예시되어 있다.
도 14에 예시한 반도체 소자는, 제2 금속 실리사이드층(280)과 동시에 형성되고 상기 제2 금속 실리사이드층(280)에 직접 연결되어 있는 제1 금속 실리사이드층(260)과, 상기 제1 금속 실리사이드층(260) 위에 형성되어 있는 배리어층(272) 및 도전층(274)을 포함하는 도전성 플러그(270A)를 포함하고 있다.
상기 제1 금속 실리사이드층(260) 및 제2 금속 실리사이드층(280)은 동일한 물질로 이루어질 수 있으며, Co, Ni, Hf, Pt, W, TiN 및 Ti 중에서 선택되는 금속을 포함할 수 있다.
위에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제14 실시예에 따른 반도체 소자의 제조 방법과, 이들 방법에 의하여 얻어진 반도체 소자의 특징적인 구조는 다양한 분야에서 사용되는 다양한 타입의 반도체 소자에 적용될 수 있으며, 각 반도체 소자에서 다양한 영역에 적용될 수 있다. 예를 들면, 본 발명의 기술적 사상에 의한 제1 실시예 내지 제14 실시예에 따른 반도체 소자의 제조 방법과, 이들 방법에 의하여 얻어진 반도체 소자의 특징적인 구조는 DRAM, 플래쉬 메모리, PRAM, FRAM, MRAM, SRAM, SRAM, 임베디드 메모리 로직, CMOS 이미지 센서 등 다양한 소자에 각각 적용될 수 있으며, 이들 소자에서 각각 셀 어레이 영역, 코어 영역, 주변회로 영역, 로직 영역, 입출력 영역 등 다양한 영역에 적용될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자가 다양한 타입의 반도체 소자에 적용된 경우의 구체적인 예들을 상세히 설명한다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 구현될 수 있는 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
보다 구체적으로, 도 15a는 DRAM 소자의 셀 어레이 영역 (CELL)의 일부 레이아웃이다. 도 15b는 상기 DRAM 소자의 코어 또는 주변회로 영역 (CORE/PERI) (이하, 단지 "주변회로 영역"이라 함)의 일부 레이아웃이다. 도 15c는 도 15a의 15C1 - 15C1' 선 단면의 구성과, 도 15b의 15C2 - 15C2'선 단면의 구성을 함께 도시한 단면도이다.
도 15a 내지 도 15c에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 15a 내지 도 15c를 참조하면, 기판(1000), 예를 들면 실리콘 기판의 셀 어레이 영역(CELL) 및 주변회로 영역(CORE/PERI)에는 각각 소자분리막(1010)에 의해 활성 영역(1000A, 1000B)이 형성되어 있다.
셀 어레이 영역(CELL)에서, 기판(1000)상에는 복수의 워드 라인(1020)이 상호 평행하게 연장되어 있다. 도 15c에는 상기 복수의 워드 라인(1020)이 스택 (stack) 타입 트랜지스터를 구성하는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 워드 라인(1020)은 RCAT (recess channel array transistor)을 구성하도록 기판(1000) 아래로 리세스된 형상을 가질 수도 있다.
복수의 워드 라인(1020) 중 상호 인접한 2 개의 워드 라인(1020) 사이에는 자기정렬 콘택(1024)이 형성되어 있다. 비트 라인(1030)은 다이렉트 콘택 (direct contact)(1026)을 통해 상기 자기정렬 콘택(1024)에 연결되어 있다.
셀 어레이 영역(CELL)의 활성 영역(1000A)에서, 상호 인접한 2 개의 워드 라인(1020)을 중심으로 그 양 측에는 각각 셀 어레이 영역(CELL)의 소스/드레인 영역(1032)과 커패시터(도시 생략)와의 전기적 연결을 위한 베리드 콘택 (buried contact)을 구성하는 콘택 플러그(170A)가 형성되어 있다. 여기서, 상기 콘택 플러그(170A)는 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성될 수 있다. 즉, 상기 콘택 플러그(170A)는 도 1a 내지 도 1f를 참조하여 설명한 바와 같이 배리어층(172) 및 도전층(174)으로 구성될 수 있다. 상기 콘택 플러그(170A)는 그 상면에서 볼 때 장축 방향의 폭(Wy)이 단축 방향(Wx)의 폭 보다 약 5 배 이상 더 큰 라인 형상을 가질 수 있다.
그리고, 상기 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(1032)의 상면에는 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 콘택 플러그(170A) 주위에 형성될 수 있다.
주변회로 영역(CORE/PERI)에는 복수의 게이트 전극(1050)이 형성되어 있다. 원하는 설계에 따라, 상기 복수의 게이트 전극(1050)은 저전압(LV) 트랜지스터 또는 고전압 트랜지스터(HV) 트랜지스터를 구성할 수 있다. 상기 게이트 전극(1050)의 양 측에는 각각 소스/드레인 영역(1034)에 연결되는 콘택 플러그(170A)가 형성되어 있다. 여기서, 주변회로 영역(CORE/PERI)에 형성되는 복수의 콘택 플러그(170A)와, 셀 어레이 영역(CELL)에 형성되는 복수의 콘택 플러그(170A)는 동시에 형성될 수 있으며, 상호 동일한 구성을 가질 수 있다. 그리고, 상기 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(1034)의 상면에는 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 형성될 수 있다. 도 15b 및 도 15c에서 볼 수 있는 바와 같이, 주변회로 영역(CORE/PERI)의 활성 영역(1000B)에서 복수의 게이트 전극(1050) 사이에 위치되는 소스/드레인 영역(1034)의 상면에는 콘택 플러그(170A)의 주위에 금속 실리사이드층(180)이 형성될 수 있다.
도 15c에서, 참조 부호 "1060"은 스트레스 콘트롤막을 나타낸다. 상기 스트레스 콘트롤막(1060)은 예를 들면 실리콘 질화막으로 이루어질 수 있다. 참조 부호 "1100", "1200" 및 "1300"은 각각 층간절연막을 나타낸다. 여기서, 상기 층간절연막(1100, 1200, 1300)중 적어도 1 개의 층간절연막은 도 1c를 참조하여 설명한 제1 막(150) 형성 공정과 같이 형성될 수 있다.
상기 설명에서는 도 15a 내지 도 15c의 실시예에 도 1a 내지 도 1f를 참조하여 설명한 실시예를 적용한 경우만을 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 도 1a 내지 도 1f 부터 도 14까지 나타나 있는 본 발명에 따른 모든 실시예들도 적용 가능하다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 16에 예시한 구성을 가지는 반도체 소자는 도 15a에 예시된 DRAM 소자의 셀 어레이 영역 (CELL)의 레이아웃 및 도 15b에 예시된 DRAM 소자의 주변회로 영역 (CORE/PERI)의 레이아웃과 같은 레이아웃을 가질 수 있다.
도 16은 도 15a의 15C1 - 15C1' 선 단면에 대응하는 영역과, 도 15b의 15C2 - 15C2'선 단면에 대응하는 영역을 함께 도시한 단면도이다. 도 16에 있어서, 도 1a 내지 도 1f와, 도 15a 내지 도 15c에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 16에 예시한 반도체 소자는 셀 어레이 영역 (CELL)에서 BCAT (buried channel array transistor)을 구성하도록 복수의 워드 라인이 기판(1000) 내에 형성된 것을 제외하고, 도 15c와 대체로 유사한 구성을 가진다.
도 16을 참조하면, 셀 어레이 영역(CELL)에서, 기판(1000)상에는 복수의 매몰 워드 라인(2020)이 상호 평행하게 연장되어 있다. 복수의 매몰 워드 라인(2020) 중 상호 인접한 2 개의 매몰 워드 라인(2020) 사이에 형성된 소스/드레인 영역(2032)에는 기판(1000) 위에 형성된 다이렉트 콘택(1026)이 연결되어 있다, 상기 다이렉트 콘택(1026)을 통해 비트 라인(1030)이 상기 소스/드레인 영역(2032)에 전기적으로 연결될 수 있다.
셀 어레이 영역(CELL)의 활성 영역(1000A)에서, 상호 인접한 2 개의 매몰 워드 라인(1020)을 중심으로 그 양 측에는 각각 셀 어레이 영역(CELL)의 소스/드레인 영역(2032)과 커패시터(도시 생략)와의 전기적 연결을 위한 베리드 콘택인 콘택 플러그(170A)가 형성되어 있다. 여기서, 상기 콘택 플러그(170A)는 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성될 수 있다. 즉, 상기 콘택 플러드(170A)는 도 1a 내지 도 1f를 참조하여 설명한 바와 같이 배리어층(172) 및 도전층(174)으로 구성될 수 있다. 그리고, 상기 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(2032)의 상면에는 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 콘택 플러그(170A) 주위에 형성될 수 있다.
주변회로 영역(CORE/PERI)은 도 15c에 대하여 설명한 바와 같은 구성을 가지는 경우를 예시하였다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 배치 구성을 가질 수 있다.
도 16에서, 참조 부호 "2100", "2200" 및 "2300"은 각각 층간절연막을 나타낸다. 여기서, 상기 층간절연막(2100, 2200, 2300)중 적어도 1 개의 층간절연막은 도 1c를 참조하여 설명한 제1 막(150) 형성 공정과 같이 형성될 수 있다.
도 15a 내지 도 15c와 도 16에서는 셀 어레이 영역(CELL)에서 소스/드레인 영역(1032 또는 2032)에 연결되는 복수의 베리드 콘택과, 주변회로 영역(CORE/PERI)에서 소스/드레인 영역(1034)에 연결되는 복수의 콘택 플러그를 형성하는 공정에서, 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정을 이용하여 복수의 콘택 플러그(170A)를 형성하고, 여기서 상기 배리어층(172) 형성시 공급되는 금속 소스 또는 금속 전구체를 이용하여 콘택 플러그(170) 주위에 금속 실리사이드층(180)을 형성하는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면, 셀 어레이 영역(CELL)에서 필요한 복수의 베리드 콘택과 주변회로 영역(CORE/PERI)에서 필요한 복수의 콘택 플러그를 형성하기 위하여 도 2a 내지 도 2e를 참조하여 설명한 바와 같은 공정을 이용하여 복수의 콘택 플러그(270A)를 형성할 수 있다. 즉, 콘택 플러그(270A)의 저면에 저저항 콘택용 금속 실리사이드층인 제1 금속 실리사이드층(260)을 형성할 때, 상기 제1 금속 실리사이드층(260)의 형성과 동시에 상기 콘택 플러그(270A)의 주위에서 소스/드레인 영역(2032)의 상면에 제2 금속 실리사이드층(280)을 형성하는 공정을 이용하여 셀 어레이 영역(CELL)에서 필요한 복수의 베리드 콘택과 주변회로 영역(CORE/PERI)에서 필요한 복수의 콘택 플러그를 형성할 수도 있다.
상기 설명에서는 도 16의 실시예에 도 1a 내지 도 1f와 및 도 2a 내지 도 2e를 참조하여 설명한 실시예를 적용한 경우만을 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 도 1a 내지 도 1f 부터 도 14까지 나타나 있는 본 발명에 따른 모든 실시예들도 적용 가능하다.
도 17a 및 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 또 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
보다 구체적으로, 도 17a는 CMOS 이미지 소자(3100)의 개략적인 블록도이다. 도 17b는 도 17a의 CMOS 이미지 소자(3100)의 CMOS 로직 영역(3150)의 요부 구성을 보여주는 단면도이다.
도 17a 및 도 17b에 있어서, 도 1a 내지 도 1f에서와 동일한 참조 부호는 동일 부재를 나타내며, 본 예에서는 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 17a를 참조하면, CMOS 이미지 소자(3100)는 회로 기판(3110)상에 형성된 픽셀 어레이 영역(3120) 및 CMOS 로직 영역(3150)을 포함한다.
픽셀 어레이 영역(3120)은 매트릭스(matrix) 형태로 배치된 다수의 단위 픽셀(3125)을 포함한다. 상기 단위 픽셀(3125)은 포토 다이오드, 상기 포토 다이오드에 의해 생성된 전하를 전달하는 트랜스퍼 트랜지스터 (transfer transistor), 상기 전달된 전하를 저장하는 플로팅 확산 영역 (FD: floating diffusion region)을 주기적으로 리셋(reset)시키는 리셋 트랜지스터, 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링(buffering)하는 소스 팔로워 (source follower)를 포함할 수있다.
복수의 CMOS 로직 영역(3150)이 픽셀 어레이 영역(3120)의 에지 부분에 각각 위치될 수 있다. CMOS 로직 영역(3150)은 복수의 CMOS 트랜지스터들로 구성되며, 픽셀 어레이 영역(3120)의 각 픽셀에 일정한 신호를 제공하거나, 출력 신호를 제어한다.
도 17b를 참조하면, 상기 CMOS 로직 영역(3150)에서, 기판(3200), 예를 들면 실리콘 기판 내에 p 웰(3200a) 및 n 웰(3200b)이 형성된다. 상기 p 웰(3200a)이 형성된 기판(3200) 위에는 NMOS 트랜지스터의 게이트 전극(3212)이 형성되고, 상기 n 웰(3200b)이 형성된 기판(3200) 위에는 PMOS 트랜지스터의 게이트 전극(3214)이 형성된다. 게이트 전극(3212, 3214)과 기판(3200) 사이에는 각각 게이트 절연막(3205)이 형성되어 있고고, 게이트 전극(3212, 3214)의 양측벽에는 절연 스페이서(3215)가 형성되어 있다.
p 웰(3200a)에서 게이트 전극(3212)의 양측에는 n 형 불순물을 포함하는 소스/드레인 영역(3232)이 형성되어 있고, n 웰(3200b)에서 게이트 전극(3214)의 양측에는 p 형 불순물을 포함하는 소스/드레인 영역(3234)이 형성되어 있다.
상기 소스/드레인 영역(3232, 3234)에는 각각 층간절연막(3260)을 관통하는 콘택 플러그(170A)가 연결될 수 있다. 상기 콘택 플러드(170A)는 도 1a 내지 도 1f를 참조하여 설명한 바와 같이 배리어층(172) 및 도전층(174)으로 구성될 수 있다. 그리고, 상기 콘택 플러그(170A)가 연결되어 있는 소스/드레인 영역(3232, 3234)의 상면에는 각각 도 1a 내지 도 1f를 참조하여 설명한 바와 같은 공정에 의해 형성된 금속 실리사이드층(180)이 상기 콘택 플러그(170A) 주위에 형성될 수 있다.
상기 층간절연막(3260)은 도 1c를 참조하여 설명한 제1 막(150) 형성 공정과 같이 형성될 수 있다.
상기 층간절연막(3260) 위에는 상기 콘택 플러그(170A)에 연결되는 금속 배선(3270)이 형성되어 있다.
도 15a 내지 도 15c와, 도 16과, 도 17a 및 도 17b의 실시예에서는 각각 도 1a 내지 도 1f를 참조하여 설명한 제1 실시예에 따른 반도체 소자의 제조 방법에서와 같이, 금속 함유층(170A)의 배리어층(172) 형성과 함께 베이컨시(160) 내에 금속 실리사이드층(180)을 형성하는 공정을 이용하여 반도체 소자를 제조하는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상의 범위 내에서, 제1 실시예에 따른 공정 대신, 도 2a 내지 도 2e를 참조하여 설명한 제2 실시예에 따른 공정, 즉 도전성 플러그(170A) 대신 도 2e에 예시한 바와 같은 도전성 플러그(270A)를 형성하는 공정을 이용할 수도 있다. 여기서, 도 2a 내지 도 2e를 참조하여 설명한 바와 같은 방법에 따라, 상기 도전성 플러그(270A)의 형성 전에 상기 도전성 플러그(270A)를 형성할 개구(150H)의 저면에 제1 금속 실리사이드층(260)을 형성함과 동시에 베어컨시(160) 내에 제2 금속 실리사이드층(280)을 형성하는 공정을 행할 수 있다. 또한, 도 1a 내지 도 1f 부터 도 14까지 나타나 있는 본 발명에 따른 모든 실시예들도 적용 가능하다.
도 18은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈(4000)의 평면도이다.
상기 메모리 모듈(4000)은 인쇄회로 기판(4100) 및 복수의 반도체 패키지(4200)를 포함한다.
상기 복수의 반도체 패키지(4200)는 본 발명의 기술적 사상에 의한 실시예들 에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 복수의 반도체 패키지(4200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 14 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 상기 복수의 반도체 패키지(4200)는 도 15a 내지 도 15c, 도 16, 및 도 17a 및 도 17b를 참조하여 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 인쇄회로 기판의 한쪽면에만 복수의 반도체 패키지(4200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(4200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(4000)은 외부로부터의 신호들을 복수의 반도체 패키지(4200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 19는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드(5000)의 개략도이다.
상기 메모리 카드(5000)는 제어기(5100)와 메모리(5200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다.
상기 메모리(5200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(5200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 14 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 상기 메모리(5200)는 도 15a 내지 도 15c, 도 16, 및 도 17a 및 도 17b를 참조하여 설명한 바와 같은 반도체 소자들 중 적어도 하나의 소자를 포함할 수 있다.
상기 메모리 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티 미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(6000)의 개략도이다.
상기 시스템(6000)에서, 프로세서(6100), 입/출력 장치(6300) 및 메모리(6200)는 버스(6400)를 이용하여 상호 데이터 통신할 수 있다.
상기 시스템(6000)의 메모리(6200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 상기 시스템(6000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(6400)를 포함할 수 있다.
상기 메모리(6200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 방법에 의해 형성된 반도체 소자를 포함할 수 있다. 특히, 상기 메모리(6200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 제1 실시예 내지 제 14 실시예에 따라 제조한 반도체 소자를 포함할 수 있다. 또한, 상기 메모리(6200)는 도 15a 내지 도 15c, 도 16, 및 도 17a 및 도 17b를 참조하여 설명한 바와 같은 반도체 소자들 중 적어 도 하나의 소자를 포함할 수 있다. 상기 메모리(6200)는 프로세서(6100)의 동작을 위한 코드 및 데이터를 저장할 수 있다.
상기 시스템(6000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 반도체 소자들의 평가예들에 대하여 설명한다.
도 21은 도 3a 내지 도 3j를 참조하여 설명한 바와 같은 방법에 의해 얻어진 반도체 소자의 일부 구조를 TEM (transmission electron microscopy)을 이용하여 분석한 결과이다.
도 21의 평가를 위하여, 실리콘 질화막으로 이루어지는 스트레스 콘트롤막(350)과, TOSZ로 이루어지는 층간절연막(354)을 관통하도록 도전성 플러그(370A)를 형성하였다. 상기 도전성 플러그(370A)에서 배리어층(372)을 Ti/TiN막으로 형성함으로써, 도 21에서 "C1"으로 표시한 원 내부에서 볼 수 있는 바와 같이, 도전성 플러그(370A) 주위에 티타늄 실리사이드로 이루어지는 금속 실리사이드층(380)을 형성하였다.
도 21에서 볼 수 있는 바와 같이 상기 금속 실리사이드층(380)은 도전성 플러그(370A) 주위에서 소스/드레인 영역(362)의 상면에만 형성된 것을 확인할 수 있다.
도 22는 도 3f를 참조하여 설명한 바와 같이 스트레스 콘트롤막(350)을 형성한 후, 그 위에 도 3g를 참조하여 설명한 바와 같은 층간절연막(354)을 형성하는 공정에서 열을 가하지 않은 상태의 구조를 TEM을 이용하여 분석한 결과이다.
EDX (energy dispersive X-ray analysis)를 이용하여, 기판(300) 중 상기 스트레스 콘트롤막(350)의 바로 아래에 있는 부분 (도 22에서 "P1"으로 표시된 부분)의 성분을 분석하였다.
도 23은 상기 부분 P1의 EDX 분석 결과를 나타낸 그래프이다.
도 23의 결과로부터, 상기 부분 P1은 비정질 Si로 이루어진 것을 확인할 수 있다.
도 24는 도 3h를 참조하여 설명한 바와 같이 스트레스 콘트롤막(350) 및 층간절연막(354)을 관통하는 개구(354H)를 형성한 후의 구조를 TEM으로 분석한 결과이다.
도 24에서, "C2"으로 표시한 원 내부에서 볼 수 있는 바와 같이, 기판(300)에 형성되었던 비정질 실리콘층의 열에 의한 급격한 수축(shrink)으로 인해, 스트레스 콘트롤막(350)과 기판(300)과의 사이에 베이컨시(360)가 형성된 것을 확인할 수 있다.
도 25는 도 3j를 참조하여 설명한 바와 같이 콘택 플러그(370A)를 형성한 후 얻어진 구조를 TEM으로 분석한 결과이다.
도 25의 "C3"로 표시한 원 내부에서 볼 수 있는 바와 같이, 상기 배리어 층(372) 형성시 베이컨시(360) 내부로 Ti 소스 가스인 TiCl4 가스가 유입되고, 그 후속 공정에서의 열에 의해 상기 베이컨시(360) 내에 티타늄 실리사이드로 이루어지는 금속 실리사이드층(380)이 형성된 것을 확인할 수 있다.
도 26은 대조용 평가예의 TEM 분석 결과이다.
도 26의 평가를 위하여, 도 3e를 참조하여 설명한 바와 같이 기판(300)에 소스/드레인 영역 형성용 불순물 이온(345)을 주입한 후 기판(300)에 열을 가하여 상기 불순물 이온(345)을 활성화시키고, 그 이후에 층간절연막(354)을 형성한 것을 제외하고, 도 24의 평가에 사용된 반도체 소자의 제조 공정과 동일한 공정에 따라 반도체 소자를 제조하였다.
도 26에서, 비정질 실리콘 상태로 있던 기판(300)에 열을 가하여 불순물 이온(345)의 활성화시킴으로써 기판(300)중 비정질 상태로 있던 부분이 불순물 이온(345)의 활성화를 위한 열에 의해 결정화되고, 그 결과, 그 위에 스트레스 콘트롤막(350) 및 층간절연막(354)을 형성할 때 상기 층간절연막(354) 형성시 열이 인가되어도 기판(300)과 스트레스 콘트롤막(350)과의 사이에 베이컨시가 형성되지 않는 것을 알 수 있다.
도 27은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 반도체 소자에서의 콘택 저항(Rc)을 평가한 결과를 나타낸 그래프이다.
도 27의 평가를 위하여, 도 21의 평가에 사용된 본 발명에 따른 반도체 소자의 도전성 플러그(370A)의 Rc와, 도 26의 평가에 사용된 대조용 반도체 소자로부터 얻어진 도전성 플러그, 즉 베이컨시 형성 공정이 생략된 반도체 소자의 도전성 플러그의 Rc를 비교하였다.
도 27의 결과로부터, 본 발명에 따른 반도체 소자의 Rc가 대조용 반도체 소자의 Rc에 비해 약 18 % 개선된 것을 확인할 수 있다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 트랜지스터에서의 최대 전류 Ion 및 차단 누설 전류 (off-state leakage current) Ioff의 상관 관계 (Ion - Ioff correlation)를 평가한 결과를 나타낸 그래프이다.
도 28의 평가를 위하여, 도 21의 평가에 사용된 본 발명에 따른 반도체 소자의 트랜지스터와, 도 26의 평가에 사용된 대조용 반도체 소자의 트랜지스터의 Ion - Ioff 상관 관계를 비교하였다.
도 28의 결과에서, 이온 이득 (ion gain)은 약 4 % 수순이었다.
도 29는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 트랜지스터에서의 접합 누설전류 (JLKG) 특성을 대조예의 경우와 비교한 결과를 나타낸 그래프이다.
도 30은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 트랜지스터에서의 접합 커패시턴스 (Cj) 특성을 대조예의 경우와 비교한 결과를 나타낸 그래프이다.
도 29 및 도 30의 평가를 위하여, 도 21의 평가에 사용된 본 발명에 따른 반도체 소자의 트랜지스터와, 도 26의 평가에 사용된 대조용 반도체 소자의 트랜지스 터에서의 JLKG 특성 및 Cj 특성을 각각 측정하여 비교하였다.
도 29 및 도 30의 결과에서, 본 발명에 따른 반도체 소자의 JLKG 특성 및 Cj 특성이 각각 대조용 반도체 소자의 콘택 저항에 비해 감소된 것을 확인할 수 있다.
이상 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자에서는 콘택 플러그에서의 Rc를 개선할 수 있으며, 줄어든 Rc 만큼 콘택 플러그의 사이즈를 감소시킬 수 있다. 이는 반도체 소자의 설계시 활성 영역의 사이즈를 줄이는 데 기여할 수 있으며, 그에 따라 칩 사이즈를 더욱 줄일 수 있다. 또한, 감소된 Rc 만큼 콘택 플러그의 사이즈를 감소시킴으로써 콘택에서의 기생 저항을 줄일 수 있다.
또한, 본 발명에 따르면, 기판상에 형성되는 복수의 게이트의 피치가 미세한 치수로 감소하더라도, 비정질 실리콘의 결정화에 따른 수축 현상의 결과로서 형성되는 베이컨시내에 금속 실리사이드층을 형성하므로, 고도로 스케일링된 초고집적 반도체 소자에 적용하기 적합한 초박막 형태의 매우 미세한 금속 실리사이드층을 상호 인접한 2 개의 게이트 사이에 형성하는 것이 가능하다. 따라서, 반도체 소자 제조시 단위 소자들간의 설계 마진을 확보하면서 반도체 소자의 전기적 특성을 향상시킴으로써 제품 사이즈를 더욱 소형화할 수 있고, 제품의 원가 경쟁력을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1f는 본 발명의 기술적 사상에 의한 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 기술적 사상에 의한 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3j는 본 발명의 기술적 사상에 의한 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 기술적 사상에 의한 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 기술적 사상에 의한 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 기술적 사상에 의한 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 제7 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a 내지 도 8f는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 제9 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 제10 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 제11 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 제12 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 제13 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 14는 본 발명의 기술적 사상에 의한 제8 실시예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자의 요부 구성을 도시한 단면도이다.
도 15a 내지 도 15c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 의해 구현될 수 있는 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 17a 및 도 17b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자 제조 방법에 의해 구현될 수 있는 또 다른 예시적인 반도체 소자의 요부 구성을 설명하기 위한 도면들이다.
도 18은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 19는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 메모리 카드(5000)의 개략도이다.
도 20은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 시스템(6000)의 개략도이다.
도 21은 본 발명의 기술적 사상에 따른 방법에 의해 얻어진 반도체 소자의 일부 구조를 TEM (transmission electron microscopy)을 이용하여 분석한 결과이다.
도 22는 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 의해 스트레스 콘트롤막을 형성한 후, 그 위에 층간절연막을 형성하는 공정에서 열을 가하지 않은 상태의 구조를 TEM을 이용하여 분석한 결과이다.
도 23은 도 22의 부분 P1의 EDX 분석 결과를 나타낸 그래프이다.
도 24는 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 의해 스트레스 콘트롤막 및 층간절연막을 관통하는 개구를 형성한 후의 구조를 TEM으로 분석한 결과이다.
도 25는 본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법에 의해 콘택 플러그를 형성한 후 얻어진 구조를 TEM으로 분석한 결과이다.
도 26은 대조용 평가예의 TEM 분석 결과이다.
도 27은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 반도체 소자에서의 콘택 저항(Rc)을 평가한 결과를 나타낸 그래프이다.
도 28은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형 성된 트랜지스터에서의 최대 전류 Ion 및 차단 누설 전류 (off-state leakage current) Ioff의 상관 관계 (Ion - Ioff correlation)를 평가한 결과를 나타낸 그래프이다.
도 29는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 트랜지스터에서의 접합 누설전류 (JLKG) 특성을 대조예의 경우와 비교한 결과를 나타낸 그래프이다.
도 30은 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따라 형성된 트랜지스터에서의 접합 커패시턴스 (Cj) 특성을 대조예의 경우와 비교한 결과를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 실리콘층, 130: 가스 플라즈마, 132: 비정질 실리콘층, 132A: 결정화된 실리콘층, 150: 제1 막, 150H: 개구, 160: 베이컨시, 170: 금속 함유층, 170A: 도전성 플러그, 172: 배리어층, 174: 도전층, 180: 금속 실리사이드층, 252: 금속 라이너, 254: 캡핑층, 260: 제1 금속 실리사이드층, 270: 금속 함유층, 270A: 도전성 플러그, 272: 배리어층, 274: 도전층, 280: 제2 금속 실리사이드층, 300: 기판, 302: 활성 영역, 310; 게이트 스택, 312: 게이트 절연막, 314: 제1 게이트 도전층, 316: 제2 게이트 도전층, 318: 캡핑 절연층, 320: 오프셋 절연층, 322: LDD 접합 영역, 330: 스페이서용 절연층, 330A: 절연 스페이서, 332: 실리콘 질화막, 334: 실리콘 산화막, 335: 가스 플라즈마, 336: 비정질 실리콘층, 336A: 결정화된 실리콘층, 345: 불순물 이온, 350: 스트레스 콘트롤막, 354: 층간절연막, 354H: 개구, 360: 베이컨시, 362: 소스/드레인 영역, 364: 저저항 콘택 형성용 이온주입 영역, 370: 금속 함유층, 372: 배리어층, 374: 도전층, 380: 금속 실리사이드층, 420: 가스 플라즈마, 422: 비정질 실리콘층, 432: 제1 스트레스 콘트롤막, 434: 스페이서용 절연층, 430: 절연 스페이서, 435: 가스 플라즈마, 436: 제2 비정질 실리콘층, 450: 제2 스트레스 콘트롤막, 460: 베이컨시, 480: 금속 실리사이드층.

Claims (20)

  1. 제1 상면을 가지는 제1 부분과 상기 제1 상면보다 낮게 리세스된 제2 상면을 가지는 제2 부분을 포함하는 기판과,
    상기 제1 부분 위에 형성된 게이트 스택과,
    상기 게이트 스택의 일측 하부에서 상기 제1 부분 내에 형성된 LDD (lightly doped drain) 접합 영역과,
    상기 게이트 스택의 일측 하부에서 상기 제2 부분 내에 형성되고 결정화된 실리콘층을 포함하는 소스/드레인 영역과,
    상기 소스/드레인 영역 내에 국부적으로 형성된 저저항 콘택 형성용 이온주입 영역과,
    상기 결정화된 실리콘층 상에서 상기 제2 상면에 접하여 상기 제2 상면을 따라 연장되고 상기 LDD 접합 영역에 접하는 끝부를 가지는 금속 실리사이드층과,
    상기 금속 실리사이드층 위에 형성된 절연막과,
    상기 절연막 및 상기 금속 실리사이드층을 관통하여 상기 저저항 콘택 형성용 이온주입 영역에 접하도록 연장되고, 상기 금속 실리사이드층에 접해 있는 라이너 형상의 제1 도전층과 상기 제1 도전층 위에 형성된 제2 도전층을 포함하는 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 부분 위에서 상기 금속 실리사이드층과 상기 절연막과의 사이에 연장되는 스트레스 콘트롤막을 더 포함하고,
    상기 콘택 플러그는 상기 스트레스 콘트롤막을 관통하여 연장되는 것을 특징으로 하는 반도체 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 도전층과 상기 금속 실리사이드층은 동일한 금속을 포함하고,
    상기 제1 도전층은 Ti 및 TiN이 차례로 적층된 Ti/TiN막으로 이루어지고,
    상기 제2 도전층은 금속으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 금속 실리사이드층은 5 ∼ 100 Å 의 두께를 가지는 것을 특징으로 하는 반도체 소자.
  10. 삭제
  11. 삭제
  12. 채널 영역을 가지는 기판과,
    상기 채널 영역 위에 형성된 게이트 스택과,
    상기 게이트 스택의 일측 하부에서 상기 채널 영역의 일측에 형성된 LDD (lightly doped drain) 접합 영역과,
    상기 기판 내에 형성되고 결정화된 실리콘층을 포함하고, 상기 LDD 접합 영역의 상면보다 낮은 상면을 가지는 소스/드레인 영역과,
    상기 소스/드레인 영역 내에 국부적으로 형성된 저저항 콘택 형성용 이온주입 영역과,
    상기 결정화된 실리콘층 상에서 상기 기판의 상면을 따라 연장되고 상기 LDD 접합 영역의 상면 및 상기 소스/드레인 영역의 상면에 각각 접하는 금속 실리사이드층과,
    상기 금속 실리사이드층 위에 형성된 절연막과,
    상기 절연막 및 상기 금속 실리사이드층을 관통하여 상기 저저항 콘택 형성용 이온주입 영역에 접하도록 연장되고, 상기 금속 실리사이드층에 접해 있는 라이너 형상의 제1 도전층과 상기 제1 도전층 위에 형성된 제2 도전층을 포함하는 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 도전층과 상기 금속 실리사이드층은 동일한 제1 금속을 포함하고,
    상기 제2 도전층은 상기 제1 금속과는 다른 제2 금속을 포함하는 것을 특징으로 하는 반도체 소자.
  14. 삭제
  15. 제12항에 있어서,
    상기 제1 도전층은 상기 절연막에 직접 접해 있고,
    상기 제2 도전층은 상기 제1 도전층을 사이에 두고 상기 절연막과 이격되어 있는 것을 특징으로 하는 반도체 소자.
  16. 삭제
  17. 삭제
  18. 제12항에 있어서,
    상기 기판상에서 상기 게이트의 양 측벽을 덮고 상기 소스/드레인 영역 위에서 상기 금속 실리사이드층을 덮도록 상기 기판 상에 연장되는 스트레스 콘트롤막을 더 포함하고,
    상기 콘택 플러그는 상기 스트레스 콘트롤막을 관통하여 연장되는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 금속 실리사이드층은 상기 스트레스 콘트롤막 및 상기 결정화된 실리콘층에 직접 접하고,
    상기 금속 실리사이드층은 상기 제1 도전층으로부터 상기 소스/드레인 영역의 상면 및 상기 LDD 접합 영역의 상면을 따라 연속적으로 연장되어 있는 것을 특징으로 하는 반도체 소자.
  20. 삭제
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