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KR101787882B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR101787882B1
KR101787882B1 KR1020160037911A KR20160037911A KR101787882B1 KR 101787882 B1 KR101787882 B1 KR 101787882B1 KR 1020160037911 A KR1020160037911 A KR 1020160037911A KR 20160037911 A KR20160037911 A KR 20160037911A KR 101787882 B1 KR101787882 B1 KR 101787882B1
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이재웅
조은나라
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 리드에 구비된 적어도 하나의 홀을 통해 리드의 내부에도 몰딩부를 형성하여 물리적 충격 및 수분에 대한 강도를 증가시키고, 리드의 상부가 개방되거나, 리드 상면이 전자파 쉴드막과 직접 접촉되므로서 반도체 패키지의 두께를 감소시키는데 있다.
이를 위해 본 발명은 회로기판과, 회로기판의 상면에 안착되어, 회로기판과 전기적으로 접속된 다수의 반도체 디바이스와, 다수의 반도체 디바이스 중에서, 적어도 하나의 반도체 디바이스인 내부 반도체 디바이스를 감싸도록 회로기판의 상면에 전기적으로 접속된 리드와, 다수의 반도체 디바이스 및 리드를 덮도록 회로기판의 상면에 형성된 몰딩부와, 회로기판의 측면과, 몰딩부를 덮도록 형성된 전자파 쉴드막 및, 회로기판의 하면에 접속된 다수의 도전성 범프를 포함하며, 리드는 리드를 관통하는 적어도 하나의 홀을 구비하는 반도체 패키지 및 그 제조 방법을 개시한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
각종 전자기기에는 다양한 구조로 제조된 다수 개의 반도체 패키지뿐만 아니라, 각종 신호 교환용 전자소자들이 집적화되어 설치되어 있기 때문에, 반도체 소자와 전자소자들은 전기적인 작동 중에 전자파를 발산시키는 것으로 알려져 있다.
일반적으로, 전자파는 전계(electric field)와 자계(magnetic field)의 합성파로 정의 되며, 도체에 흐르는 전류에 의해서 형성되는 전계와 자계에 의해서 전자파가 발생될 수 있다.
이러한 전자파들은 각종 전자기기의 마더보드에 좁은 간격으로 실장된 반도체 패키지 및 전자 소자들로부터 발산될 수 있으며, 그 주변에 인접하여 실장된 반도체 패키지까지 직간접으로 영향을 미치게 되어 손상을 입힐 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 리드에 구비된 적어도 하나의 홀을 통해 리드의 내부에도 몰딩부를 형성하여 물리적 충격 및 수분에 대한 강도를 증가시키고, 리드의 상부가 개방되거나, 리드 상면이 전자파 쉴드막과 직접 접촉되므로서 반도체 패키지의 두께를 감소시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그 제조 방법은 회로기판과, 상기 회로기판의 상면에 안착되어, 상기 회로기판과 전기적으로 접속된 다수의 반도체 디바이스와, 상기 다수의 반도체 디바이스 중에서, 적어도 하나의 반도체 디바이스인 내부 반도체 디바이스를 감싸도록 상기 회로기판의 상면에 전기적으로 접속된 리드와, 상기 다수의 반도체 디바이스 및 상기 리드를 덮도록 상기 회로기판의 상면에 형성된 몰딩부와, 상기 회로기판의 측면과, 상기 몰딩부를 덮도록 형성된 전자파 쉴드막 및, 상기 회로기판의 하면에 접속된 다수의 도전성 범프를 포함하며, 상기 리드는 상기 리드를 관통하는 적어도 하나의 홀이 구비할 수 있다.
상기 몰딩부는 상기 리드에 구비된 홀을 통해 상기 리드 내부에 주입되어, 상기 내부 반도체 디바이스도 모두 덮도록 형성될 수 있다.
상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판과, 상기 4개의 측판으로부터 절곡되어 연장된 사각판형상의 상판으로 이루어질 수 있다.
상기 리드의 상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입 홀이 구비될 수 있다.
상기 상판 상면은 상기 몰딩부를 통해 외부로 노출되어, 상기 전자파 쉴드막과 접촉 및 전기적 접속될 수 있다.
상기 리드의 상기 상판은 중심부에 상기 상판을 관통하는 관통홀이 구비되어, 상기 상판은 평면상 사각 링형상일 수 있다.
상기 몰딩부는 상기 상판 상면과, 상기 전자파 쉴드막 사이에 개재되며, 상기 상판의 상면 일부를 외부로 노출시키는 적어도 하나의 노출홈을 구비할 수 있다.
상기 적어도 하나의 노출홈은 상기 상판의 상면의 형상과 대응되는 사각 링형상의 일체형 홈일 수 있다.
상기 적어도 하나의 노출홈은 상기 상판의 상면의 형상과 대응되는 사각 링형상을 따라 이격되도록 배치된 다수의 노출홈일 수 있다.
상기 전자파 쉴드막은 상기 적어도 하나의 노출홈을 모두 채우도록 형성된 돌출부를 더 구비하며, 상기 돌출부가 상기 리드와 접촉 및 전기적으로 접속될 수 있다.
상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판으로 이루어지며, 상부가 개방되어 상기 내부 반도체 디바이스의 상부를 외부로 노출시킬 수 있다.
상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입 홀이 구비될 수 있다.
상기 리드는 상기 다수의 반도체 디바이스와 이격되어, 전기적으로 분리될 수 있다.
회로기판의 상면에 다수의 반도체 디바이스가 전기적으로 접속되도록 안착시키는 단계와, 상기 다수의 반도체 디바이스 중에서, 적어도 하나의 반도체 디바이스인 내부 반도체 디바이스를 감싸도록 상기 회로 기판의 상면에 리드를 안착시키는 단계와, 상기 다수의 반도체 디바이스와, 상기 리드를 덮도록 상기 회로기판의 상면에 몰딩부를 형성하는 단계와, 상기 몰딩부와 상기 회로기판의 측면을 덮도록 전자파 쉴드막을 형성하는 단계 및, 상기 회로기판의 하면에 전기적으로 접속되도록 다수의 도전성 범프를 형성하는 단계를 포함하며, 상기 리드는 상기 리드를 관통하는 적어도 하나의 홀을 구비할 수 있다.
상기 몰딩부 형성 단계에서는 상기 리드의 적어도 하나의 홀을 통해, 상기 몰딩부가 상기 리드 내부로 주입되어 상기 내부 반도체 디바이스도 모두 덮도록 형성될 수 있다.
상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판과, 상기 4개의 측판으로부터 절곡되어 연장된 상판으로 이루어지며, 상기 상판은 중심부에 상기 상판을 관통하는 관통홀이 구비되어, 상기 상판은 평면상 사각 링형상일 수 있다.
상기 몰딩부 형성 단계에서 상기 몰딩부는 상기 리드의 상판 상면의 일부를 외부로 노출시키는 다수의 노출홈이 구비되도록 형성될 수 있다.
상기 전자파 쉴드막 형성 단계에서는 상기 전자파 쉴드막이 상기 몰딩부의 다수의 노출홈을 채우고, 상기 몰딩부의 상면 및 측면과, 상기 회로기판의 측면을 덮도록 일정두께로 형성될 수 있다.
상기 몰딩부 형성 단계에서 상기 몰딩부는 상기 다수의 반도체 디바이스와, 상기 리드를 모두 덮도록 상기 회로기판의 상면에 형성된 후, 상기 리드의 상판 상면의 일부를 외부로 노출시키는 노출홈을 상기 리드의 상판의 형상과 대응되도록 형성될 수 있다.
상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판을 구비하며, 상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입 홀이 구비될 수 있다 .
본 발명에 의한 반도체 패키지 및 그 제조 방법은 리드에 구비된 적어도 하나의 홀을 통해 리드의 내부에도 몰딩부를 형성하여 물리적 충격 및 수분에 대한 강도를 증가시키고, 리드의 상부가 개방되거나, 리드 상면이 전자파 쉴드막과 직접 접촉되므로서 반도체 패키지의 두께를 감소시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2f는 도 1의 반도체 패키지의 제조 방법의 각 단계에 대한 단면도와, 도 1의 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지의 일시시예의 단면도이다.
도 3a 내지 도 3e는 도 1의 반도체 패키지의 제조 방법의 각 단계에 대한 단면도와, 도 1의 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지의 다른 실시예의 단면도이다.
도 4a 및 도 4b는 도 3a 및 도 3b에 도시된 반도체 패키지(200)의 제조 방법에서 몰딩부 형성 단계(S3)에 대한 다른 실시예에 대한 단면도 및 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 다수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 반도체 패키지의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 반도체 패키지가 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서 "아래"는 "상부" 또는 "아래"를 포괄한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. 도 1에서 도시된 바와 같이 반도체 패키지의 제조 방법은 반도체 디바이스 어태치 단계(S1), 리드 어태치 단계(S2), 몰드부 형성 단계(S3), 싱귤레이션 단계(S4), 전자파 쉴드막 형성 단계(S5) 및 도전성 범프 형성 단계(S6)를 포함할 수 있다.
또한 도 2a 내지 도 2f를 참조하면, 반도체 패키지의 제조 방법의 각 단계에 대한 단면도와, 도 1의 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지(100)의 일시시예에 대한 단면도가 도시되어 있다. 이하에서는 반도체 패키지(100)의 제조 방법을 도 1 및 도 2a 내지 도 2f를 참조하여 설명하고자 한다.
도 2a에 도시된 바와 같이, 반도체 디바이스 어태치 단계(S1)에서는 회로기판(110)상에, 상기 회로기판(110)과 전기적으로 접속되도록 다수의 반도체 디바이스(120)를 안착시킨다.
상기 회로기판(110)은 판형상으로 상면(110a)과 상면(110a)의 반대면인 하면(120b)을 갖는다. 상기 회로기판(110)은 평평한 절연체(111)를 중심으로, 그 내부 및/또는 표면에 형성된 다수의 배선패턴(112,113)을 포함한다. 상기 회로기판(110)은 상면(110a)에 형성된 다수의 제1배선패턴(112)과 하면(110b)에 형성된 다수의 제2배선패턴(113)을 포함한다. 또한 상기 회로기판(110)의 상면(110a)에 형성된 제1배선패턴(112)과 하면(110b)에 형성된 제2배선 패턴(113)사이를 전기적으로 연결하는 도전성 패턴(114)을 더 포함할 수 있다. 상기 도전성 패턴(114)은 회로기판(110)의 상면(110a)과 하면(110b)사이를 관통하거나, 복층으로 형성된 다수의 배선 패턴 사이를 연결하도록 일부 관통하는 구조로 형성될 수 있다. 즉, 도전성 패턴(114)은 회로기판(110)이 단층일 경우 제1배선패턴(112)과 제2배선패턴(113)사이를 직접 연결할 수도 있고, 추가적인 도전성 패턴(114)과 추가적인 배선패턴을 통해 연결될 수도 있다. 즉, 회로기판(110)의 절연체(111)에 형성된 제1배선패턴(112), 제2배선패턴(113) 및 도전성 패턴(114)는 다양한 구조와 형태로 실시될 수 있으며, 여기서 그 형태와 구조를 한정하는 것은 아니다.
상기 회로기판(110)은 경성인쇄회로기판, 연성인쇄회로기판, 세라믹회로기판, 인터포저 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 경성인쇄회로기판은 주로 페놀 수지 또는 에폭시 수지를 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된 형태를 할 수 있다. 연성인쇄회로기판은 폴리이미드 수지를 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된 형태를 할 수 있다. 세라믹회로기판은 주로 세라믹을 기본 재료로 하여, 그 표면 및/또는 내측에 다수의 배선 패턴이 형성된 형태를 할 수 있다. 인터포저는 실리콘 기반 인터포저이거나 또는 유전체 기반 인터포저일 수 있다. 이밖에도 본 발명에서는 다양한 종류의 회로기판(110)이 이용될 수 있으며, 본 발명에서 회로기판(110)의 종류가 한정되지 않는다.
상기 다수의 반도체 디바이스(120)는 회로기판(110)의 제1배선 패턴(112)과 전기적으로 접속되도록 회로기판(110)의 상면(110a)에 서로 이격되도록 안착된다. 상기 다수의 반도체 디바이스(120)는, 플립칩(flip chip) 타입의 반도체 다이(121)를 포함할 수 있으며, 마이크로 범프(121a)를 통하여 회로기판(110)의 제1배선 패턴(112)과 전기적으로 접속될 수 있다. 상기 마이크로 범프(121a)는 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 및/또는 카파 필라 위에 솔더 캡이 형성된 도전성 포스트를 포함하는 개념이다. 또한 다수의 반도체 디바이스(120)는 본드 패드(122a)를 구비하고 와이어 본딩(122b)을 통해 제1배선패턴(112)과 연결되는 반도체 다이(122)일 수도 있으며, 본 발명에서 다수의 반도체 디바이스들(120)과 제1배선패턴(112)사이의 연결 관계를 한정하는 것은 아니다. 상기 다수의 반도체 디바이스(120)는, 예를 들면, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 회로기판(110)의 제1배선 패턴(112)에 전기적으로 접속될 수 있다. 또한 상기 다수의 반도체 디바이스(120)는 다수개가 수직 방향으로 더 구비될 수 있음은 당연하다.
더욱이, 반도체 디바이스(120)는 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 예를 들면, 반도체 디바이스(120)는 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다. 또한 반도체 디바이스(120)는 저항, 커패시터, 인덕터 및 커넥터와 같은 전자 소자(123)일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
또한 도 2a에서 회로기판(110)에 수평방향으로 안착된 다수의 반도체 디바이스(120)는 수평방향으로 서로 이격된 2개의 반도체 다이(121, 122)와, 하나의 전자 소자(123)로 도시하였으나, 반도체 패키지(100)에 따라 다양하게 변경 가능하고 본 발명에서 이를 한정하는 것은 아니다.
도 2b에 도시된 바와 같이, 리드 어태치 단계(S2)에서는 다수의 반도체 디바이스(120) 중에서, 적어도 하나의 반도체 디바이스(121,123)을 감싸도록 회로기판(110)의 제1면(110a)에 리드(130)을 안착시킨다.
상기 리드(130)는 반도체 패키지(100) 내에 포함된 다수의 반도체 디바이스(120)사이의 전자파 간섭 현상을 방지하기 위해 구비되며, 리드(130)의 외측에도 적어도 하나의 반도체 디바이스(122)가 구비될 수 있다. 상기 리드(130)는 도 2b에서 하나의 반도체 디바이스(121)와 하나의 전자 소자(123)의 측부를 감싸는 것으로 도시하였으나, 본 발명에서 이를 한정한 것은 아니다. 또한 이하에서, 리드(130)에 의해서 감싸는 적어도 하나의 반도체 디바이스(121, 123)를 내부 반도체 디바이스(121, 123)로 지칭하도록 한다. 또한 리드(130)의 외측에 있는 적어도 하나의 반도체 디바이스(122)를 외부 반도체 디바이스(122)로 지칭하도록 한다.
상기 리드(130)는 내부 반도체 디바이스(121, 123)의 외주연으로부터 이격되도록 회로기판(110)상에 안착되어, 내부 반도체 디바이스(121, 123)의 측부를 감싼다. 상기 리드(130)는 내부 반도체 디바이스(121, 123)의 측면으로부터 이격되도록 내부 반도체 디바이스(121, 123)를 감싼다. 상기 리드(130)는 회로기판(110)의 상면(110a)으로부터 상부 방향으로 연장된 4개의 측판(131)과 상기 측판(131)으로부터 절곡되어 연장된 상판(132)을 포함한다. 상기 4개의 측판(131)과 상기 상판(132)은 일체형으로 이루어질 수 있다. 상기 리드(130)의 상판(132)의 하면(132b)은 회로기판(110)의 상면(110a)과 마주볼 수 있다. 상기 리드(130)의 상판(132)에는 회로기판(110)의 제1면(110a)과 내부 반도체 디바이스(121, 123)를 외부로 노출시키는 관통홀(130a)을 구비한다. 상기 관통홀(130a)은 리드(130)의 상판(132) 중심에 구비되며, 상판(132)의 상면(132a)과 하면(132b)사이를 관통할 수 있다. 즉, 상기 리드(130)는 상판(132)이 사각 링형상을 갖도록, 상판(132) 중심부에 관통홀(130a)이 구비되어, 내부 반도체 디바이스(121, 123)를 상부 방향으로 노출시킬 수 있다. 또한 내부 반도체 디바이스(121, 123)는 상부 일부가 상기 관통홀(130a)을 통해 상판(132)의 상면(132a) 보다 상부로 돌출되거나, 관통홀(130a)내에 위치할 수 있다. 상기 4개의 측판(131)은 사각 기둥 형상으로, 내부 반도체 디바이스(121, 123)를 감싸며 내부 반도체 디바이스(121, 123)와 전기적으로 분리될 수 있다.
상기 리드(130)는 도전성 재질로 이루어질 수 있고, 적어도 하나의 제1배선패턴(112)에 도전성 접착제에 의해서 접착되어, 회로기판(110)과 전기적으로 접속될 수 있다. 상기 리드(130)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr), 은(Ag) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으나 본 발명에서 상기 재질로 한정하는 것은 아니다. 상기 리드(130)와 전기적으로 접속된 제1배선패턴(112)은 반도체 패키지(100)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다. 이와 같은 리드(130)는 반도체 패키지(100)내에 포함된 다수의 반도체 디바이스(120)에서, 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122) 사이의 전자파의 간섭 현상을 방지하기 위해서 구비된다.
도 2c에 도시된 바와 같이 몰딩부 형성 단계(S3)에서는 회로기판(110)의 상면(110a)에 안착된 다수의 반도체 디바이스(120)와 리드(130)를 모두 덮도록, 회로기판(110)의 상면(110a)상에 몰딩부(140)를 형성한다. 이와 같은 몰딩부(140)는 회로기판(110) 상에 안착된 반도체 디바이스(120)와, 리드(130)를 모두 감쌈으로써, 반도체 디바이스(120)와, 리드(130)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다. 상기 몰딩부(140)는 리드(130)의 관통홀(130a)을 통해 리드(130)의 내부 공간에도 주입되어, 내부 반도체 디바이스(121, 123)도 모두 감싸도록 형성될 수 있다. 이와같이 리드(130)의 내부에도 몰딩부(140)가 형성되어, 물리적 충격 및 수분에 대한 강도를 증가시킬 수 있는 반도체 패키지(100)를 제조할 수 있다.
이와같은 몰딩부(140)는 플립칩 형태의 반도체 다이(121)와 회로기판(110) 사이에도 충진될 수 있다.(이를 몰디드 언더필(Molded UnderFill)이라 한다) 물론, 경우에 따라 반도체 다이(121)와 회로기판(110) 사이에는 언더필(미도시)이 먼저 충진될 수도 있다.
또한, 몰딩부(140)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 이러한 몰딩부(140)의 재료 및 형성 방법을 한정하는 것은 아니다.
도 2d에 도시된 바와 같이 싱귤레이션 단계(S4)에서는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(미도시)을 이용하여, 다수의 반도체 패키지를 낱개의 반도체 패키지(100x)로 다이싱(dicing)한다. 상기 싱귤레이션 단계(S4)에서는 몰딩부(140)와 회로기판(110)을 다이싱하여, 적어도 하나의 리드(130)를 포함하는 낱개의 반도체 패키지(100)로 분리한다. 상기 회로기판(110)은 다이싱된 후, 제1배선패턴(112) 및 제2배선 패턴(113) 및 도전성 패턴(114)중 적어도 하나가, 회로기판(110)의 측면(110c)을 통해 노출될 수 있다. 도 2d에서는 회로기판(110)의 도전성 패턴(114)이 측면으로 노출된 것으로 도시하였으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 싱귤레이션에 의해서 몰딩부(140)의 측면(140c)과 회로기판(110)의 측면(110c)는 동일평면상에 위치할 수 있다.
도 2e에 도시된 바와 같이 전자파 쉴드막 형성 단계(S5)에서는 회로기판(110)의 측면(110c)과 몰딩부(140)의 측면(140c)과 상면(140a)을 모두 덮도록 전자파 쉴드막(150)을 형성한다. 상기 전자파 쉴드막(150)은 회로기판(110)의 하면(110b)을 제외한 반도체 패키지(100x)의 모든 면을 덮도록 일정 두께로 형성될 수 있다. 상기 전자파 쉴드막(150)은 회로기판(110)의 측면으로 노출된 도전성 패턴(114)과 접촉 및 전기적으로 접속될 수 있다. 상기 전자파 쉴드막(150)은 도전성 재료로 이루어질 수 있으며, 회로기판(110)의 측면으로 노출된 도전성 패턴(114)을 통해 반도체 패키지(100)의 접지 또는 외부 접지와 전기적으로 연결될 수 있다. 상기 전자파 쉴드막(150)은 도전성 재료인 도전성 재료인 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 상기 전자파 쉴드막(150)은 스퍼터링, 스프레이, 코팅 또는 도금 방식에 의해서 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 전자파 쉴드막(150)은 반도체 패키지(100)로 유입되는 전자파 간섭을 차폐할 수 있다.
도 2f에 도시된 바와 같이, 도전성 범프 형성 단계(S5)에서는 회로기판(110)의 제2배선패턴(113)과 전기적으로 접속되도록 도전성 범프(160)를 형성하여 반도체 패키지(100)이 제조된다. 상기 도전성 범프(160)는 회로기판(110)의 하면(110b)에 구비된 다수의 제2배선패턴(113)과 각각 전기적으로 접속되도록 다수개 형성될 수 있다. 이러한 도전성 범프(160)는 공융점 솔더(eutectic solder: Sn37Pb), 고융점 솔더(High lead solder: Sn95Pb), 납이 없는 솔더(lead-free solder: SnAg, SnAu, SnCu, SnZn, SnZnBi, SnAgCu, SnAgBi 등) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하지 않는다. 상기 도전성 범프(160)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 도전성 범프(160)는 마더 보드 등과 같은 외부 장치에 반도체 패키지(100)를 실장할 경우, 반도체 패키지(100)와 상기 외부 장치와의 전기적 연결 수단으로 이용될 수 있다.
이와같은 반도체 패키지(100)는 리드(130)가 내부 반도체 디바이스(121, 123)의 상부를 노출시키는 관통홀(130a)을 구비하므로, 내부 반도체 디바이스(120)의 높이가 리드(130)의 높이에 구애 받지 않으므로, 반도체 패키지(100)의 두께를 감소시킬 수 있다. 또한 반도체 패키지(100)는 리드(130)에 구비된 관통홀(130a)을 통해 리드(130)의 내부에도 몰딩부(140)를 형성할 수 있으므로, 물리적 충격 및 수분에 대한 강도를 증가시킬 수 있다.
도 3a 내지 도 3e를 참조하면, 도 1의 반도체 패키지의 제조 방법에서 몰드부 형성 단계(S3), 싱귤레이션 단계(S4), 전자파 쉴드막 형성 단계(S5) 및 도전성 범프 형성 단계(S6)에 대한 단면도 및 이에 의해서 제조된 다른 실시예에 따른 반도체 패키지(200)의 단면도가 도시되어 있다. 여기서, 반도체 패키지(200)의 제조 방법에서 반도체 디바이스 어태치 단계(S1) 및 리드 어태치 단계(S2)는 도 2a 및 도 2b에 도시된 반도체 패키지(100)의 제조 방법과 동일하다.
이하에서는 반도체 패키지(200)의 제조 방법을 도 1 및 도 3a 내지 도 3e를 참조하여 설명하고자 한다.
도 3a를 참조하면 몰딩부 형성 단계(S3)에 대한 단면도가 도시되어 있으며, 도 3b를 참조하면 몰딩부 형성 단계(S3)에 대한 평면도가 도시되어 있다. 도 3a 및 3b에 도시된 바와 같이 몰딩부 형성 단계(S3)에서는 회로기판(110)의 상면(110a)에 안착된 다수의 반도체 디바이스(120)와 리드(130)를 덮도록, 회로기판(110)의 상면(110a)상에 몰딩부(240)를 형성한다. 이때, 몰딩부(240)는 리드(130)의 상판(132)의 상면(132a) 일부를 외부로 노출시키는 적어도 하나의 노출홈(241)을 구비한다. 상기 적어도 하나의 노출홈(241)은 상기 적어도 하나의 노출홈(241)과 대응되는 위치 및 형상의 돌출부가 구비된 몰드 프레임을 통해 형성될 수 있다. 상기 몰딩부(240)는 몰드 프레임에서 돌출부가 구비된 면에 FAM(Film Assisted mold)를 위치시킨 후, 몰드 프레임 내부에 몰드를 주입하여 형성될 수 있다. 상기 FAM은 몰드 프레임을 통해 몰딩부(140)에 노출홈(241) 형성을 용이하게 하기 위해, 구비된다. 상기 몰딩부(140)가 형성된 후, 몰드 프레임과 몰딩부(140)의 상면(140a)사이에는 FAM이 개재되어 있을 수 있다. 이때 몰드 프레임의 돌출부는 리드(130)의 노출홈(241)을 형성할 수 있다. 상기 몰딩부(240)가 형성된 후, 몰드 프레임과 FAM을 제거하여, 노출홈(241)을 통해 리드(130)의 상면(132a)은 적어도 하나의 노출홈(241)에 의해서 외부로 노출될 수 있다. 즉, 별도의 추가 공정 없이, 노출홈(241)을 갖는 몰딩부(240)를 형성할 수 있다.
이때 적어도 하나의 노출홈(241)은 서로 이격되도록 다수개 구비될 수 있다. 상기 적어도 하나의 노출홈(241)은 링 형상의 리드(130)의 상판(132)을 외부로 노출시키도록 다수개 구비될 수 있다. 여기서 적어도 하나의 노출홈(241)의 형상은 원형으로 도시하였으나, 다양한 형상으로 변경가능하며 본 발명에서 이를 한정 하는 것은 아니다.
이와 같은 몰딩부(240)는 회로기판(110) 상에 안착된 반도체 디바이스(120)와, 리드(130)를 감쌈으로써, 반도체 디바이스(120)와, 리드(130)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다. 상기 몰딩부(240)는 리드(130)의 관통홀(130a)을 통해 리드(130)의 내부 공간에도 주입되어, 내부 반도체 디바이스(121, 123)도 모두 감싸도록 형성될 수 있다. 또한 리드(130)의 내부에 주입되는 몰딩부(240)는 몰드 프레임의 돌출부의 이격된 공간을 통해 주입될 수 있다.
이와같은 몰딩부(240)는 플립칩 형태의 반도체 다이(121)와 회로기판(110) 사이에도 충진될 수 있다.(이를 몰디드 언더필(Molded UnderFill)이라 한다) 물론, 경우에 따라 반도체 다이(121)와 회로기판(110) 사이에는 언더필(미도시)이 먼저 충진될 수도 있다.
또한, 몰딩부(240)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 이러한 몰딩부(240)의 재료 및 형성 방법을 한정하는 것은 아니다.
도 3c에 도시된 바와 같이 싱귤레이션 단계(S4)에서는 다이아몬드 휠 또는 레이저 빔과 같은 다이싱 툴(미도시)을 이용하여, 다수의 반도체 패키지를 낱개의 반도체 패키지(100)로 다이싱(dicing)한다. 상기 싱귤레이션 단계(S4)에서는 몰딩부(240)와 회로기판(110)을 다이싱하여, 적어도 하나의 리드(130)를 포함하는 낱개의 반도체 패키지(200x)로 분리한다. 상기 회로기판(110)은 다이싱된 후, 제1배선패턴(112) 및 제2배선 패턴(113) 및 도전성 패턴(114)중 적어도 하나가, 회로기판(110)의 측면(110c)을 통해 노출될 수 있다. 도 2d에서는 회로기판(110)의 도전성 패턴(114)이 측면으로 노출된 것으로 도시하였으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 싱귤레이션에 의해서 몰딩부(240)의 측면(240c)과 회로기판(110)의 측면(110c)는 동일평면상에 위치할 수 있다.
도 3d에 도시된 바와 같이 전자파 쉴드막 형성 단계(S5)에서는 회로기판(110)의 측면(110c)과 몰딩부(240)의 측면(240c)과 상면(240a)을 모두 덮도록 전자파 쉴드막(250)을 형성한다. 상기 전자파 쉴드막(250)은 회로기판(110)의 하면(110b)을 제외한 반도체 패키지(200x)의 모든면을 덮도록 형성될 수 있다. 이때 전자파 쉴드막(250)은 몰딩부(240)의 노출홈(241)의 내부도 채우도록 형성된 돌기부(251)를 포함할 수 있다. 즉, 전자파 쉴드막(250)은 노출홈(241)을 통해 외부로 노출된 리드(130)도 모두 덮도록 형성된다.
상기 전자파 쉴드막(250)은 회로기판(110)의 측면으로 노출된 도전성 패턴(114)과 접촉 및 전기적으로 접속될 수 있다. 상기 전자파 쉴드막(250)은 도전성 재료로 이루어질 수 있으며, 회로기판(110)의 측면으로 노출된 도전성 패턴(114)을 통해 반도체 패키지(100)의 접지 또는 외부 접지와 전기적으로 연결될 수 있다. 또한 상기 전자파 쉴드막(250)은 돌기부(251)를 통해 리드(130)와 전기적으로 접속된다.
또한 상기 돌기부(251)에 의해서, 반도체 패키지(200)내에 포함된 다수의 반도체 디바이스(120) 중에서, 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122)사이의 전자파의 간섭 현상을 리드(130)만 구비할 때에 비해서 더 효율적으로 방지할 수 있다.
상기 전자파 쉴드막(250)은 도전성 재료인 도전성 재료인 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 상기 전자파 쉴드막(250)은 스퍼터링, 스프레이, 코팅 또는 도금 방식에 의해서 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 전자파 쉴드막(250)은 반도체 패키지(200)로 유입되는 전자파 간섭을 차폐할 수 있다.
도 3e에 도시된 바와 같이, 도전성 범프 형성 단계(S6)에서는 회로기판(110)의 제2배선패턴(113)과 전기적으로 접속되도록 도전성 범프(160)를 형성하여 반도체 패키지(200)이 제조된다. 상기 도전성 범프(160)의 형성 방법 및 구성은 도 1 및 도 2f에 도시된 반도체 패키지(100)의 제조 방법과 동일하다.
이와같은 반도체 패키지(200)는 리드(130)가 내부 반도체 디바이스(121, 123)의 상부를 노출시키는 관통홀(130a)을 구비하므로, 내부 반도체 디바이스(120)의 높이가 리드(130)의 높이에 구애 받지 않으므로, 반도체 패키지(200)의 두께를 감소시킬 수 있다. 또한 반도체 패키지(200)는 전자파 쉴드막(250)에 구비된 돌출부(251)에 의해서, 반도체 패키지(200)에서 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122)사이의 전자파의 간섭 현상을 보다 효과적으로 방지할 수 있다. 또한 반도체 패키지(200)는 리드(130)에 구비된 관통홀(130a)을 통해 리드(130)의 내부에도 몰딩부(240)를 형성할 수 있으므로, 물리적 충격 및 수분에 대한 강도를 증가 시킬 수 있다.
도 4a 및 도 4b를 참조하면, 도 3a 및 도 3d에 도시된 반도체 패키지(200)의 제조 방법에서 몰딩부 형성 단계(S3)에 대한 다른 실시예에 대한 단면도 및 평면도가 도시되어 있다.
도 4a 및 4b에 도시된 바와 같이 몰딩부 형성 단계(S3)에서는 회로기판(110)의 상면(110a)에 안착된 다수의 반도체 디바이스(120)와 리드(130)를 모두 덮도록, 회로기판(110)의 상면(110a)상에 몰딩부(240)를 형성한다. 상기 몰딩부(240)를 형성한 후, 상기 리드(130)의 상판(132)의 상면(132a) 일부를 외부로 노출시키는 노출홈(241)을 형성한다. 즉, 노출홈(241)을 통해 리드(130)의 상면(132a)은 몰딩부(140)의 외부로 노출될 수 있다. 상기 노출홈(241)은 리드(130)의 상판(132) 형상과 동일하게 평면상 사각 링형상을 가질 수 있다. 상기 노출홈(241)은 레이저(Lazor)에 의해 몰딩부(240)를 상면(240a)방향으로부터 리드(130)의 상면(132a)이 외부로 노출될 때까지 제거함으로써 형성될 수 있다. 상기 노출홈(241) 내부에는 전자파 쉴드막 형성 단계(S5)에서 전자파 쉴드막(250)이 채워질 수 있다.
이와 같은 몰딩부(240)는 회로기판(110) 상에 안착된 반도체 디바이스(120)와, 리드(130)를 감쌈으로써, 반도체 디바이스(120)와, 리드(130)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다. 상기 몰딩부(240)는 리드(130)의 관통홀(130a)을 통해 리드(130)의 내부 공간에도 주입되어, 내부 반도체 디바이스(121, 123)도 모두 감싸도록 형성될 수 있다. 또한 리드(130)에 구비된 관통홀(130a)을 통해 리드(130)의 내부에도 몰딩부(240)를 형성할 수 있으므로, 물리적 충격 및 수분에 대한 강도를 증가 시킬 수 있다.
이와같은 몰딩부(240)는 플립칩 형태의 반도체 다이(121)와 회로기판(110) 사이에도 충진될 수 있다.(이를 몰디드 언더필(Molded UnderFill)이라 한다) 물론, 경우에 따라 반도체 다이(121)와 회로기판(110) 사이에는 언더필(미도시)이 먼저 충진될 수도 있다.
또한, 몰딩부(240)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 이러한 몰딩부(240)의 재료 및 형성 방법을 한정하는 것은 아니다.
이와같은 몰딩부 형성 단계(S3)에 의해서 몰딩부를 형성할 경우, 반도체 패키지(200)는 몰딩부(240)의 노출홈을 채우도록 형성된 전자파 쉴드막(250)의 돌출부(251)에 의해서, 반도체 패키지(200)에서 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122)사이를 완전히 격리시킬 수 있으므로, 전자파의 간섭 현상을 보다 효과적으로 방지할 수 있다. 또한 반도체 패키지(200)는 리드(130)에 구비된 관통홀(130a)을 통해 리드(130)의 내부에도 몰딩부(240)를 형성할 수 있으므로, 물리적 충격 및 수분에 대한 강도를 증가 시킬 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 5에 도시된 바와 같이 반도체 패키지(300)는 회로기판(110), 반도체 디바이스(120), 리드(330), 몰딩부(140), 전자파 쉴드막(150) 및 도전성 범프(160)를 포함한다. 상기 반도체 패키지(300)의 회로기판(110), 반도체 디바이스(120), 몰딩부(140), 전자파 쉴드막(150) 및 도전성 범프(160)는 도 2f에 도시된 반도체 패키지(100)와 동일하다. 또한 도 5에 도시된 반도체 패키지(300)을 제조하기 위한 제조 방법은 도 1 및 도 2a 내지 도 2f에 도시된 반도체 패키지(100)의 제조 방법과 동일할 수 있다.
따라서 이하에서는 반도체 패키지(100)과 상이한 리드(330)를 위주로 설명하고자 한다.
상기 리드(330)는 반도체 패키지(300) 내에 포함된 다수의 반도체 디바이스(120)에서 적어도 하나의 반도체 디바이스(121, 123)을 감싸도록 회로기판(110)의 제1면(110a)에 안착될 수 있다. 상기 리드(330)는 다수의 반도체 디바이스(120) 사이의 전자파 간섭 현상을 방지하기 위해 구비되며, 리드(330)의 외측에도 적어도 하나의 반도체 디바이스(122)가 구비될 수 있다. 상기 리드(330)는 도 5에서 하나의 반도체 디바이스(121)와 하나의 전자 소자(123)의 측부를 감싸는 것으로 도시하였으나, 본 발명에서 이를 한정한 것은 아니다. 또한 이하에서, 리드(330)에 의해서 감싸는 적어도 하나의 반도체 디바이스(121, 123)를 내부 반도체 디바이스(121, 123)로 지칭하도록 한다. 또한 리드(330)의 외측에 있는 적어도 하나의 반도체 디바이스(122)를 외부 반도체 디바이스(122)로 지칭하도록 한다.
상기 리드(330)는 내부 반도체 디바이스(121, 123)의 외주연으로부터 이격되도록 회로기판(110)상에 안착되어, 내부 반도체 디바이스(121, 123)의 측부를 감싼다. 상기 리드(330)는 내부 반도체 디바이스(121, 123)의 측면을 감싸며, 회로기판(110)의 상면(110a)으로부터 상부 방향으로 연장된 4개의 측판(331)으로 이루어질 수 있다. 상기 4개의 측판(331)은 일체형으로, 상기 내부 반도체 디바이스(121, 123)의 측부를 감싸는 사각 기둥형상을 가질 수 있다. 상기 리드(330)는 내부 반도체 디바이스(121, 123)로 이격되어, 상기 내부 반도체 디바이스(121, 123)와 전기적으로 분리된다. 상기 리드(330)는 회로기판(110)의 상면(110a)과 마주보는 상부가 개방된 형태를 갖는다. 즉, 상기 리드(330)는 상부가 개방되어, 개방된 상부를 통해서 리드(330)의 내부로 몰딩부(140)의 주입이 용이하다. 추가적으로 상기 리드(330)의 4개의 측판(331)에도 각각 다수의 몰드주입 홀(331a)이 구비되어, 리드(330)의 내부로 몰딩부(140) 주입이 용이할 수 있다. 상기 리드(330)와 다수의 반도체 디바이스(120) 사이에는 몰딩부(140)가 개재될 수 있다. 또한 전자파 쉴드막(150)과 상기 리드(330)의 상부 사이에도, 몰딩부(140)가 개재될 수 있다.
상기 리드(330)는 도전성 재질로 이루어질 수 있고, 적어도 하나의 제1배선패턴(112)에 도전성 접착제에 의해서 접착되어, 회로기판(110)과 전기적으로 접속될 수 있다. 상기 리드(330)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr), 은(Ag) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으나 본 발명에서 상기 재질로 한정하는 것은 아니다. 상기 리드(330)와 전기적으로 접속된 제1배선패턴(112)은 반도체 패키지(300)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다. 이와 같은 리드(330)는 반도체 패키지(300)내에 포함된 다수의 반도체 디바이스(120)에서, 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122) 사이의 전자파의 간섭 현상을 방지하기 위해서 구비된다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 6에 도시된 바와 같이 반도체 패키지(400)는 회로기판(110), 반도체 디바이스(120), 리드(430), 몰딩부(440), 전자파 쉴드막(450) 및 도전성 범프(160)를 포함한다. 상기 반도체 패키지(400)의 회로기판(110), 반도체 디바이스(120) 및 도전성 범프(160)는 도 3e에 도시된 반도체 패키지(200)와 동일하다. 또한 도 6에 도시된 반도체 패키지(400)을 제조하기 위한 제조 방법은 도 1, 도 2a, 도 2b 및 도 3a 내지 도 3e에 도시된 반도체 패키지(200)의 제조 방법과 동일할 수 있다.
따라서 이하에서는 반도체 패키지(200)과 상이한 리드(430), 몰딩부(440) 및 전자파 쉴드막(450)을 위주로 설명하고자 한다.
상기 리드(430)는 반도체 패키지(400) 내에 포함된 다수의 반도체 디바이스(120)에서 적어도 하나의 반도체 디바이스(121, 123)을 감싸도록 회로기판(110)의 제1면(110a)에 안착될 수 있다. 상기 리드(430)는 다수의 반도체 디바이스(120) 사이의 전자파 간섭 현상을 방지하기 위해 구비되며, 리드(430)의 외측에도 적어도 하나의 반도체 디바이스(122)가 구비될 수 있다. 상기 리드(430)는 도 6에서 하나의 반도체 디바이스(121)와 하나의 전자 소자(123)의 측부를 감싸는 것으로 도시하였으나, 본 발명에서 이를 한정한 것은 아니다. 또한 이하에서, 리드(430)에 의해서 감싸는 적어도 하나의 반도체 디바이스(121, 123)를 내부 반도체 디바이스(121, 123)로 지칭하도록 한다. 또한 리드(430)의 외측에 있는 적어도 하나의 반도체 디바이스(122)를 외부 반도체 디바이스(122)로 지칭하도록 한다.
상기 리드(430)는 내부 반도체 디바이스(121, 123)의 외주연으로부터 이격되도록 회로기판(110)상에 안착되어, 내부 반도체 디바이스(121, 123)의 측부 및 상부를 감싼다. 상기 리드(430)는 내부 반도체 디바이스(121, 123)의 측면으로부터 이격되고, 상면으로부터 이격되도록 내부 반도체 디바이스(121, 123)를 감싼다.
상기 리드(430)는 회로기판(110)의 상면(110a)으로부터 상부 방향으로 연장된 4개의 측판(431)과 상기 측판(431)으로부터 절곡되어 연장된 상판(432)을 포함한다. 상기 상판(432)은 대략 사각판 형상으로, 상기 4개의 측판(431)은 상판(432)의 4개의 변으로부터 회로기판(110) 방향으로 절곡되어 연장될 수 있다. 상기 4개의 측판(431)과 상기 상판(432)은 일체형으로 이루어질 수 있다. 상기 리드(430)의 상판(432)의 하면(432b)은 회로기판(110)의 상면(110a)과 마주볼 수 있다. 상기 4개의 측판(431)은 사각 기둥 형상을 가질 수 있다. 또한 4개의 측판(431)에는 각각 다수의 몰드주입홀(431a)이 구비되어, 리드(430)의 내부로 몰딩부(440)의 주입이 용이할 수 있다. 상기 리드(430)와 다수의 반도체 디바이스(120) 사이에는 몰딩부(440)가 개재될 수 있다. 또한 상기 리드(430) 상판(432)의 상면(432a)은 전자파 쉴드막(350)과 접촉 및 전기적으로 접속될 수 있다.
상기 리드(430)는 도전성 재질로 이루어질 수 있고, 적어도 하나의 제1배선패턴(112)에 도전성 접착제에 의해서 접착되어, 회로기판(110)과 전기적으로 접속될 수 있다. 상기 리드(130)는 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr), 은(Ag) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있으나 본 발명에서 상기 재질로 한정하는 것은 아니다. 상기 리드(430)와 전기적으로 접속된 제1배선패턴(112)은 반도체 패키지(400)의 접지 또는 외부의 접지와 전기적으로 연결될 수 있다. 이와 같은 리드(430)는 반도체 패키지(400)내에 포함된 다수의 반도체 디바이스(120)에서, 내부 반도체 디바이스(121, 123)와 외부 반도체 디바이스(122) 사이의 전자파의 간섭 현상을 방지하기 위해서 구비된다.
상기 몰딩부(440)는 회로기판(110)의 상면(110a)에 안착된 다수의 반도체 디바이스(120)와 리드(430)를 덮도록, 회로기판(110)의 상면(110a)상에 형성된다. 이때 리드(430)의 상면(432a)은 몰딩부(440)의 외부로 노출될 수 있다. 즉, 몰딩부(440)는 다수의 반도체 디바이스(120)와, 리드(430)의 측부를 덮도록 회로기판(110)상에 형성된다. 또한 외부로 노출된 리드(430)의 상면(432a)은 전자파 쉴드막(450)과 접촉 및 전기적으로 접속될 수 있다. 상기 몰딩부(440)는 회로기판(110) 상에 안착된 반도체 디바이스(120)를 모두 감쌈으로써, 반도체 디바이스(120)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다. 상기 몰딩부(440)는 리드(430)의 몰드주입홀(431a)을 통해, 리드(430)의 내부로 주입되어, 내부 반도체 디바이스(121, 123)도 모두 감싸도록 형성될 수 있다. 이와같이 리드(430)의 내부에도 몰딩부(440)가 형성되어, 물리적 충격 및 수분에 대한 강도를 증가시킬 수 있는 반도체 패키지(400)를 제조할 수 있다.
이와같은 몰딩부(440)는 플립칩 형태의 반도체 다이(121)와 회로기판(110) 사이에도 충진될 수 있다.(이를 몰디드 언더필(Molded UnderFill)이라 한다) 물론, 경우에 따라 반도체 다이(121)와 회로기판(110) 사이에는 언더필(미도시)이 먼저 충진될 수도 있다.
또한, 몰딩부(440)는, 예를 들면, 에폭시 몰딩 컴파운드, 에폭시 레진 몰딩 컴파운드와 같은 인캡슐란트에 의해 형성될 수 있으며, 대표적으로 트랜스퍼 몰딩, 컴프레션 몰딩 또는 인젝션 몰딩에 의해 형성될 수 있다. 그러나 본 발명에서 이러한 몰딩부(440)의 재료 및 형성 방법을 한정하는 것은 아니다.
상기 전자파 쉴드막(450)은 회로기판(110)의 측면(110c)과, 리드(430)의 상면(432a) 및, 몰딩부(440)의 측면(440c)과 상면(440a)을 모두 덮도록 형성된다. 상기 전자파 쉴드막(450)은 회로기판(110)의 하면(110b)을 제외한 반도체 패키지(400)의 모든 면을 덮도록 일정 두께로 형성될 수 있다. 상기 전자파 쉴드막(450)은 회로기판(110)의 측면으로 노출된 도전성 패턴(114)과 접촉 및 전기적으로 접속될 수 있다. 상기 전자파 쉴드막(450)은 도전성 재료로 이루어질 수 있으며, 회로기판(110)의 측면으로 노출된 도전성 패턴(114)을 통해 반도체 패키지(100)의 접지 또는 외부 접지와 전기적으로 연결될 수 있다. 상기 전자파 쉴드막(450)은 도전성 재료인 도전성 재료인 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 크롬(Cr) 및 그 등가물 중에서 선택된 어느 하나를 포함할 수 있다. 상기 전자파 쉴드막(450)은 스퍼터링, 스프레이, 코팅 또는 도금 방식에 의해서 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 상기 전자파 쉴드막(450)은 반도체 패키지(400)로 유입되는 전자파 간섭을 차폐할 수 있다.
이와같은 반도체 패키지(400)는 리드(430)의 상면이 전자파 쉴드막(450)과 직접 접속되므로, 반도체 패키지(100)의 두께를 감소시킬 수 있다. 또한 반도체 패키지(400)는 리드(430)에 구비된 몰드주입홀(431a)을 통해 리드(430)의 내부에도 몰딩부(440)를 형성할 수 있으므로, 물리적 충격 및 수분에 대한 강도를 증가시킬 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400; 반도체 패키지 110; 회로기판
120; 반도체 디바이스 130, 230, 330, 430; 리드
140,440; 몰딩부 150, 250, 450; 전자파 쉴드막

Claims (20)

  1. 회로기판;
    상기 회로기판의 상면에 안착되어, 상기 회로기판과 전기적으로 접속된 다수의 반도체 디바이스;
    상기 다수의 반도체 디바이스 중에서, 적어도 하나의 반도체 디바이스인 내부 반도체 디바이스를 감싸도록 상기 회로기판의 상면에 전기적으로 접속된 리드;
    상기 다수의 반도체 디바이스 및 상기 리드를 덮도록 상기 회로기판의 상면에 형성된 몰딩부;
    상기 회로기판의 측면과, 상기 몰딩부를 덮도록 형성된 전자파 쉴드막; 및
    상기 회로기판의 하면에 접속된 다수의 도전성 범프를 포함하며,
    상기 리드는 그 상판에 상기 리드를 관통하여 상기 회로기판의 상면과 상기 내부 반도체 디바이스를 상부 방향으로 노출시키기 위해 상기 리드 상판의 중심부에 형성되어 상기 상판이 사각 링형상을 갖도록 상판의 상면과 하면 사이를 관통하는 적어도 하나의 홀이 구비된 것을 특징으로 하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 몰딩부는 상기 리드에 구비된 홀을 통해 상기 리드 내부에 주입되어, 상기 내부 반도체 디바이스도 모두 덮도록 형성된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판과, 상기 4개의 측판으로부터 절곡되어 연장된 사각판형상의 상판으로 이루어지는 것을 특징으로 하는 반도체 패키지.
  4. 청구항 3에 있어서,
    상기 리드의 상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입홀이 구비된 것을 특징으로 하는 반도체 패키지.
  5. 청구항 3에 있어서,
    상기 상판 상면은 상기 몰딩부를 통해 외부로 노출되어, 상기 전자파 쉴드막과 접촉 및 전기적 접속된 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 청구항 1에 있어서,
    상기 몰딩부는 상기 상판 상면과, 상기 전자파 쉴드막 사이에 개재되며, 상기 상판의 상면 일부를 외부로 노출시키는 적어도 하나의 노출홈을 구비하는 것을 특징으로 하는 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 적어도 하나의 노출홈은 상기 상판의 상면의 형상과 대응되는 사각 링형상의 일체형 홈인 것을 특징으로 하는 반도체 패키지.
  9. 청구항 7에 있어서,
    상기 적어도 하나의 노출홈은 상기 상판의 상면의 형상과 대응되는 사각 링형상을 따라 이격되도록 배치된 다수의 노출홈인 것을 특징으로 하는 반도체 패키지.
  10. 청구항 7에 있어서,
    상기 전자파 쉴드막은 상기 적어도 하나의 노출홈을 모두 채우도록 형성된 돌출부를 더 구비하며, 상기 돌출부가 상기 리드와 접촉 및 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  11. 청구항 1에 있어서,
    상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판으로 이루어지며, 상부가 개방되어 상기 내부 반도체 디바이스의 상부를 외부로 노출시키는 것을 특징으로 하는 반도체 패키지.
  12. 청구항 11에 있어서,
    상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입홀이 구비된 것을 특징으로 하는 반도체 패키지.
  13. 청구항 1에 있어서,
    상기 리드는 상기 다수의 반도체 디바이스와 이격되어, 전기적으로 분리된 것을 특징으로 하는 반도체 패키지.
  14. 회로기판의 상면에 다수의 반도체 디바이스가 전기적으로 접속되도록 안착시키는 단계;
    상기 다수의 반도체 디바이스 중에서, 적어도 하나의 반도체 디바이스인 내부 반도체 디바이스를 감싸도록 상기 회로 기판의 상면에 리드를 안착시키는 단계;
    상기 다수의 반도체 디바이스와, 상기 리드를 덮도록 상기 회로기판의 상면에 몰딩부를 형성하는 단계;
    상기 몰딩부와 상기 회로기판의 측면을 덮도록 전자파 쉴드막을 형성하는 단계; 및
    상기 회로기판의 하면에 전기적으로 접속되도록 다수의 도전성 범프를 형성하는 단계를 포함하며,
    상기 리드는 그 상판에 상기 리드를 관통하여 상기 회로기판의 상면과 상기 내부 반도체 디바이스를 상부 방향으로 노출시키기 위해 상기 리드 상판의 중심부에 형성되어 상기 상판이 사각 링형상을 갖도록 상판의 상면과 하면 사이를 관통하는 적어도 하나의 홀을 구비하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 청구항 14에 있어서,
    상기 몰딩부 형성 단계에서는
    상기 리드의 적어도 하나의 홀을 통해, 상기 몰딩부가 상기 리드 내부로 주입되어 상기 내부 반도체 디바이스도 모두 덮도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 청구항 14에 있어서,
    상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판과, 상기 4개의 측판으로부터 절곡되어 연장된 상판으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 청구항 16에 있어서,
    상기 몰딩부 형성 단계에서
    상기 몰딩부는 상기 리드의 상판 상면의 일부를 외부로 노출시키는 다수의 노출홈이 구비되도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 청구항 17에 있어서,
    상기 전자파 쉴드막 형성 단계에서는
    상기 전자파 쉴드막이 상기 몰딩부의 다수의 노출홈을 채우고, 상기 몰딩부의 상면 및 측면과, 상기 회로기판의 측면을 덮도록 일정두께로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 청구항 16에 있어서,
    상기 몰딩부 형성 단계에서
    상기 몰딩부는 상기 다수의 반도체 디바이스와, 상기 리드를 모두 덮도록 상기 회로기판의 상면에 형성된 후, 상기 리드의 상판 상면의 일부를 외부로 노출시키는 노출홈을 상기 리드의 상판의 형상과 대응되도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 청구항 14에 있어서,
    상기 리드는 상기 회로기판의 상면으로부터 상부 방향으로 연장된 4개의 측판을 구비하며, 상기 4개의 측판에는 각각 상기 측판을 관통하는 다수의 몰드주입홀이 구비된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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