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KR101805634B1 - Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법 Download PDF

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KR101805634B1
KR101805634B1 KR1020110119125A KR20110119125A KR101805634B1 KR 101805634 B1 KR101805634 B1 KR 101805634B1 KR 1020110119125 A KR1020110119125 A KR 1020110119125A KR 20110119125 A KR20110119125 A KR 20110119125A KR 101805634 B1 KR101805634 B1 KR 101805634B1
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홍기하
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삼성전자 주식회사
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Abstract

III-V족 배리어를 포함하는 반도체 소자 및 그 제조방법에 관해 개시되어 있다. 본 발명의 일 실시예에 의한 반도체 소자는 기판 상에 이격되게 형성된 절연층과, 상기 절연층의 이격된 부분을 채우고, 상기 절연층보다 높게 돌출된 부분을 갖는 III-V족 물질층과, 상기 물질층의 돌출된 부분의 측면 및 상부면을 덮고, 상기 물질층보다 큰 밴드 갭을 갖는 배리어층과, 상기 배리어층의 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극 및 상기 게이트 전극과 이격된 소스 및 드레인 전극을 포함한다. 이때, 상기 III-V족 물질층의 조성비는 일정하다. 상기 배리어층은 양자우물을 형성하는 III-V족 물질을 포함할 수 있다.

Description

Ⅲ-Ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법{Semiconductor device comprising III-V group barrier and method of manufacturing the same}
본 발명의 일 실시예는 반도체 소자에 관한 것으로써, 보다 자세하게는 III-V족 배리어를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 게이트 길이의 물리적 축소만으로 트랜지스터의 성능을 그대로 유지하거나 향상시키기 어렵다.
이에 따라 현재는 스트레인드 실리콘 채널(strained Si channel), 하이-k 산화물(high k oxide) 또는 금속 게이트(metal gate) 등의 새로운 물질을 적용하여 소자 성능의 향상을 도모하고 있다.
그러나 게이트 길이가 10nm 이하로 짧아질 경우, 채널 재료를 변경하거나 반도체 소자의 구조를 기존의 플래너 벌크(planar bulk)에서 FD-SOI(Fully Depleted Silicon On Insulator), FINFET 등의 형태로 변경해야 할 것으로 전망된다.
특히, 전자의 유효 질량(effective mass)이 작고, 약한 전기장 하에서 주입속도(injection velocity)가 큰 III-V족 반도체 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 주목 받고 있다.
본 발명의 일 실시예는 III-V족 배리어를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예는 이러한 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 소자는 기판 상에 이격되게 형성된 절연층과, 상기 절연층의 이격된 부분을 채우고, 상기 절연층보다 높게 돌출된 부분을 갖는 III-V족 물질층과, 상기 물질층의 돌출된 부분의 측면 및 상부면을 덮고, 상기 물질층보다 큰 밴드 갭을 갖는 배리어층과, 상기 배리어층의 표면을 덮는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극 및 상기 게이트 전극과 이격된 소스 및 드레인 전극을 포함한다. 이때, 상기 III-V족 물질층의 조성비는 일정하다.
이러한 반도체 소자에서 상기 배리어층은 양자우물을 형성하는 III-V족 물질을 포함할 수 있다.
상기 소스 및 드레인 전극은 상기 배리어층 및 게이트 절연막과 접촉될 수 있다.
상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층일 수 있다. 그리고 상기 배리어층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층일 수 있다. 이때, 상기 적어도 하나의 III족 원소는 In, Ga 및 Al 중 적어도 하나이고, 상기 적어도 하나의 V족 원소는 As, P 및 Sb 중 적어도 하나일 수 있다.
상기 배리어층의 두께는 1.5nm이하일 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조방법은 기판 상에 상기 기판의 일부를 노출시키는 절연층을 형성하고,상기 기판의 노출된 영역 상에 상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하고, 상기 물질층보다 밴드 갭이 크고, 상기 물질층의 돌출된 부분의 측면 및 상부면을 덮는 배리어층을 형성하고, 상기 배리어층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하며, 상기 물질층 상에 상기 게이트 전극과 이격되는 소스 및 드레인 전극을 형성하는 과정을 포함한다. 이때, 상기 물질층은 전체가 동일한 조성비를 갖는다.
이러한 제조 방법에서, 상기 절연층을 형성하는 단계는 상기 기판 상에 상기 기판의 일부를 노출시키는 제1 절연층을 형성하고, 상기 제1 절연층 상에 제2 절연층을 형성하는 과정을 포함할 수 있다.
상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하는 단계는 상기 기판의 노출된 영역 상에 상기 III-V족 물질층을 측면 성장시키고, 상기 절연층 상으로 확장시키고, 상기 절연층이 노출될 때까지 상기 III-V족 물질층을 평탄화하며, 상기 평탄화된 III-V족 물질층의 상부가 노출되도록 상기 절연층의 일부를 제거하는 과정을 더 포함할 수 있다.
다른 실시예에서, 상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하는 단계는 상기 기판의 노출된 영역 상에 상기 III-V족 물질층을 측면 성장시키고, 상기 제2 절연층 상으로 확장시키고, 상기 제2 절연층이 노출될 때까지 상기 III-V족 물질층을 평탄화하며, 상기 평탄화된 III-V족 물질층 둘레에서 상기 제2 절연층을 제거하는 과정을 더 포함할 수 있다.
상기 배리어층은 양자우물을 형성하는 III-V족 물질로 형성할 수 있다.
상기 소스 및 드레인 전극은 상기 배리어층 및 게이트 절연막과 접촉되게 형성할 수 있다.
상기 III-V족 물질층과 상기 배리어층은 에피텍시 방법으로 형성할 수 있다.
상기 III-V족 물질층과 상기 배리어층은 연속적으로 형성할 수 있다.
본 발명의 반도체 소자는 채널물질로써 전자의 유효 질량(effective mass)이 작고 약한 전기장하에서 주입 속도(injection velocity)가 큰 III-V족 화합물 반도체 물질을 사용하고, 이러한 채널물질로 형성된 채널층의 측면과 상부면은 채널 물질의 밴드 갭보다 큰 밴드 갭을 갖는 배리어층으로 덮여 있다. 이에 따라 채널에서 캐리어가 이동될 때, 채널 계면에서의 캐리어 산란이 방지될 수 있는 바, 저전력으로 캐리어를 고속으로 이동시킬 수 있다.
또한, 채널층의 게이트 전극과 대면하는 측면 및 상부면은 밴드 갭이 큰 배리어층으로 덮여 있어, 채널층의 계면에서의 트랩 밀도는 상기 배리어층이 없을 때보다 혹은 상기 배리어층이 부분적으로 존재할 때보다 작다. 이에 따라 문턱전압보다 낮은 전압이 인가될 때(sub-threshold swing), 반도체 소자의 특성이 저하(degradation)되는 것을 줄일 수 있다.
도 1 내지 도 6은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 7은 도 6의 반도체 소자를 7-7’방향으로 절개한 면을 나타낸 단면도이다.
도 8은 도 7의 좌측면도이다.
도 9는 도 7의 평면도이다.
이하, 본 발명의 일 실시예에 의한 III-V족 배리어를 포함하는 반도체 소자 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1을 참조하면, 기판(30) 상에 절연층(L1)을 형성한다. 기판(30)은, 예를 들면 실리콘(Si) 기판일 수 있다. 절연층(L1)은 제1 및 제2 절연층(32, 34)을 순차적으로 적층하여 형성할 수 있다. 제1 절연층(32)은 질화물층일 수 있는데, 예를 들면 실리콘 질화물(SiN)로 형성할 수 있다. 제1 절연층(32)은 또한 산화물로 형성할 수도 있는데, 예를 들면 실리콘 산화물(SiO2)로 형성할 수 있다. 제2 절연층(34)은 상기 질화물층 또는 상기 산화물층일 수 있다. 제1 및 제2 절연층(32, 34)은 서로 다른 물질층이다. 예컨대, 제1 절연층(32)이 질화물(또는 산화물)로 형성될 때, 제2 절연층(34)은 산화물(또는 질화물)로 형성될 수 있다. 절연층(L1) 상에 제2 절연층(34)의 일부를 노출시키는 감광막 패턴(M1)을 형성한다. 감광막 패턴(M1)을 식각 마스크로 사용하여 제2 절연층(34)의 노출된 영역을 식각한다. 식각은 이방성 건식식각 방식을 이용할 수 있다. 이러한 식각은 기판(30)이 노출될 때까지 실시할 수 있다. 이러한 식각에 의해 절연층(L1)에는 도 2에 도시한 바와 같이 홀(40)이 형성된다. 홀(40)의 폭(W1)은 30nm 이하일 수 있는데, 예를 들면 10nm 이하일 수 있다. 홀(40)은 지면에 수직한 방향으로 형성된다. 식각 후, 감광막 패턴(M1)을 제거한다.
다음, 도 3을 참조하면, 제2 절연층(34) 상에 홀(40)을 채우는 제1 물질층(42)을 형성한다. 제1 물질층(42)은 에피텍시(epitaxy) 방법으로 성장시켜 형성한다. 이때, 제1 물질층(42)은 측면 성장이 수직 성장보다 빠른 성장조건으로 성장시킬 수 있다. 이에 따라 제1 물질층(42)의 제2 절연층(34) 상에 형성된 부분은 두께보다 폭이 넓게 형성된다. 홀(40)에서 제1 물질층(42)이 처음 성장될 때, 기판(30)과 제1 물질층(42)의 계면에 결함(defect)(42a)이 발생된다. 이러한 결함(42a)은 홀(40) 내에서 제1 물질층(42)의 성장과 함께 성장되지만, 측면 방향 성장이 빠른 성장 조건에 의해 결함(42a)은 대부분 홀(40) 안쪽에서 제1 절연층(32)으로 둘러싸인 영역에 위치하게 된다. 따라서 제1 물질층(42)에서 채널영역으로 사용되는 제2 절연층(32) 위쪽에 형성되는 부분은 결함을 포함하지 않는다. 이와 같이 제1 물질층(42)을 형성한 다음, 제1 물질층(42)을 연마하여 평탄화한다. 이러한 평탄화는 CMP(Chemical and Mechanical Polishing) 방식을 이용할 수 있고, 제2 절연층(34)이 노출될 때까지 실시할 수 있다. 이 결과, 도 4에 도시한 바와 같이, 제1 물질층(42)은 홀(40)에만 남게된다. 제1 물질층(42)은 III-V족 화합물로 형성할 수 있고, 전체 조성은 동일할 수 있다. 상기 III-V 족 화합물은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2원계, 3원계 또는 4원계 화합물일 수 있다. 예를 들면, 상기 III-V족 화합물은 III족 원소로써 In, Ga 및 Al 중 적어도 하나와 V족 원소로써 As, P 및 Sb 중 적어도 하나를 포함하는 화합물일 수 있다. 이 경우, 상기 2원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 하나일 수 있고, 상기 3원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 하나일 수 있다. 이와 같이 제1 물질층(42)은 III-V족 화합물이고, 채널영역으로 사용되는 부분은 결함을 포함하지 않는 바, 저 전력으로 캐리어를 고속으로 이동시킬 수 있다.
다음, 도 4 및 도 5를 참조하면, 상기 평탄화 후, 제2 절연층(34)을 제거한다. 제2 절연층(34)은 선택적 식각방식으로 제거할 수 있다. 예를 들면, 제2 절연층(34)과 제1 물질층(42)에 대해서 우수한 식각 선택비를 갖는 습식 에쳔트를 사용하여 제2 절연층(34)을 제거할 수 있다. 제2 절연층(34)이 제거되면서 도 5에 도시한 바와 같이 제1 물질층(42)에서 제2 절연층(34)으로 감싸였던 부분이 노출되어 제1 물질층(42)은 윗 부분이 제1 절연층(32) 위쪽으로 돌출된 형태가 된다. 제1 물질층(42)의 돌출된 부분은 채널로 사용된다.
다음, 도 6을 참조하면, 제1 물질층(42)의 돌출된 부분의 측면과 상부면을 덮는 배리어층(46)을 형성한다. 배리어층(46)은 5nm 이하의 두께로 형성할 수 있는데, 예를 들면 3nm이하의 두께로 형성할 수 있고, 0.5nm~1nm의 두께로 형성할 수 있다. 배리어층(46)은 제1 물질층(42)보다 밴드 갭이 큰 물질로 형성될 수 있다. 밴드 갭이 큰 배리어층(46)의 존재로 제1 물질층(42) 둘레에 양자 우물(quantum well)이 형성되는 바, 제1 물질층(42)을 통한 채널 캐리어 이동시 캐리어의 산란이 방지되고, 채널이 명확히 한정될 수 있다.
또한, 채널층으로 사용되는 제1 물질층(42)의 측면과 상부면은 후속 공정에서 형성되는 게이트 전극과 대면하는데, 제1 물질층(42)의 측면 및 상부면은 밴드 갭이 큰 배리어층(46)으로 덮이는 바, 채널층의 계면에서의 트랩 밀도는 배리어층(46)이 없을 때보다 혹은 배리어층(46)이 제1 물질층(42)의 측면 또는 상부면에 부분적으로 존재할 때보다 작다. 이에 따라 문턱전압보다 낮은 전압이 인가될 때(sub-threshold swing), 반도체 소자의 특성이 저하(degradation)되는 것을 줄일 수 있다.
배리어층(46)은 에피텍시 방법으로 형성할 수 있다. 따라서 제1 물질층(42)과 배리어층(46)은 에피텍시 방법을 이용하여 연속적으로 형성될 수 있다. 배리어층(46)은 III-V족 화합물로 형성할 수 있다. 배리어층(46)과 제1 물질층(42) 사이의 상기한 밴드 갭 관계를 만족하는 조건에서 배리어층(46)의 형성에 사용되는 III-V족 화합물은 제1 물질층(42)에 사용되는 화합물과 동일할 수 있다.
계속해서, 배리어층(46)의 측면 및 상부면을 덮는 게이트 절연막(48)을 형성한다. 게이트 절연막(48)은 고 유전상수를 갖는 유전체로 형성할 수 있다. 예를 들면, 게이트 절연막(48)은 고 유전상수를 갖는 산화물과 질화물로 형성할 수 있는데, 상기 산화물은 Al2O3, HfO2, ZrO2, La2O3, Gd2O3 또는 Dc2O3일 수 있고, 상기 질화물은 AlN 또는 SiNx일 수 있다.
게이트 절연막(48)을 형성한 다음, 제1 절연층(32) 상에 게이트 절연막(48)의 상부면과 측면을 덮는 게이트 전극(50)을 형성한다.
다음, 도 6을 7-7’방향으로 절개한 단면을 보여주는 도 7을 참조하면,
제1 물질층(42) 상에 소스 전극(60)과 드레인 전극(62)이 이격되게 형성된다. 배리어층(46)과 게이트 절연막(48)은 소스 전극(60)과 드레인 전극(62) 사이의 제1 물질층(42) 상에 형성된다. 배리어층(46)과 게이트 절연막(48)은 소스 및 드레인 전극(60, 62)과 접촉되게 형성될 수 있다. 소스 및 드레인 전극(60, 62)은 배리어층(46) 및 게이트 절연막(48) 형성전이나 후에 형성될 수 있다. 도 7을 6-6’방향으로 절개한 단면을 보인 것이 도 6이다.
도 8을 참조하면, 소스 전극(60)은 제1 물질층(42)의 돌출된 부분, 곧 핀 부분의 측면 및 상부면을 덮도록 형성되어 있다.
도 9를 참조하면, 소스 전극(60), 게이트 전극(50) 및 드레인 전극(62)은 이격되고, 서로 평행하며, 제1 물질층(42)과 수직하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
30:기판 32, 34:제1 및 제2 절연층
40:홀42:제1 물질층 42a:결함
46:배리어층 48:게이트 절연막
50:게이트 전극 60:소스 전극
62:드레인 전극
L1:절연층 M1:감광막 패턴
W1:홀(40)의 폭

Claims (21)

  1. 기판;
    상기 기판 상에 이격되게 형성된 절연층;
    상기 절연층의 이격된 부분을 채우고, 상기 절연층보다 높게 돌출된 부분을 갖는 III-V족 물질층;
    상기 III-V족 물질층의 돌출된 부분의 측면 및 상부면을 덮고, 상기 III-V족 물질층보다 큰 밴드 갭을 갖는 배리어층;
    상기 배리어층의 표면을 덮는 게이트 절연막;
    상기 게이트 절연막 상에 형성된 게이트 전극; 및
    상기 게이트 전극과 이격된 소스 및 드레인 전극을 포함하고,
    상기 III-V족 물질층의 조성비는 일정하고,
    상기 III-V족 물질층의 돌출된 부분은 성장과정에서 발생되는 결함을 포함하지 않으며, 상기 소스 및 드레인 전극은 상기 배리어층 및 상기 게이트 절연막과 물리적으로 접촉된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 배리어층은 양자우물을 형성하는 III-V족 물질을 포함하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층인 반도체 소자.
  5. 제 1 항에 있어서,
    상기 배리어층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층인 반도체 소자.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 적어도 하나의 III족 원소는 In, Ga 및 Al 중 적어도 하나인 반도체 소자.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 적어도 하나의 V족 원소는 As, P 및 Sb 중 적어도 하나인 반도체 소자.
  8. 제 1 항에 있어서,
    상기 배리어층의 두께는 1.5nm이하인 반도체 소자.
  9. 기판 상에 상기 기판의 일부를 노출시키는 절연층을 형성하는 단계;
    상기 기판의 노출된 영역 상에 상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하는 단계;
    상기 III-V족 물질층보다 밴드 갭이 크고, 상기 III-V족 물질층의 돌출된 부분의 측면 및 상부면을 덮는 배리어층을 형성하는 단계;
    상기 배리어층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 III-V족 물질층 상에 상기 게이트 전극과 이격되는 소스 및 드레인 전극을 형성하는 단계;를 포함하고,
    상기 III-V족 물질층은 전체가 동일한 조성비를 가지며,
    상기 III-V족 물질층의 돌출된 부분은 성장과정에서 발생되는 결함을 포함하지 않고, 상기 소스 및 드레인 전극은 상기 배리어층 및 상기 게이트 절연막과 물리적으로 접촉되는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 기판 상에 상기 기판의 일부를 노출시키는 제1 절연층을 형성하는 단계; 및
    상기 제1 절연층 상에 제2 절연층을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하는 단계는,
    상기 기판의 노출된 영역 상에 상기 III-V족 물질층을 측면 성장시키고, 상기 절연층 상으로 확장시키는 단계;
    상기 절연층이 노출될 때까지 상기 III-V족 물질층을 평탄화하는 단계; 및
    상기 평탄화된 III-V족 물질층의 상부가 노출되도록 상기 절연층의 일부를 제거하는 단계;를 더 포함하는 반도체 소자의 제조방법.
  12. 제 10 항에 있어서,
    상기 절연층 위로 일부가 돌출되는 III-V족 물질층을 형성하는 단계는,
    상기 기판의 노출된 영역 상에 상기 III-V족 물질층을 측면 성장시키고, 상기 제2 절연층 상으로 확장시키는 단계;
    상기 제2 절연층이 노출될 때까지 상기 III-V족 물질층을 평탄화하는 단계; 및
    상기 평탄화된 III-V족 물질층 둘레에서 상기 제2 절연층을 제거하는 단계;를 더 포함하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 배리어층은 양자우물을 형성하는 III-V족 물질로 형성하는 반도체 소자의 제조방법.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 III-V족 물질층과 상기 배리어층은 에피텍시 방법으로 형성하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 III-V족 물질층과 상기 배리어층은 연속적으로 형성하는 반도체 소자의 제조방법.
  17. 제 9 항에 있어서,
    상기 III-V족 물질층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층인 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 배리어층은 적어도 하나의 III족 원소와 적어도 하나의 V족 원소를 포함하는 화합물 반도체층인 반도체 소자의 제조방법.
  19. 제 17 항 또는 제 18 항에 있어서,
    상기 적어도 하나의 III족 원소는 In, Ga 및 Al 중 적어도 하나인 반도체 소자의 제조방법.
  20. 제 17 항 또는 제 18 항에 있어서,
    상기 적어도 하나의 V족 원소는 As, P 및 Sb 중 적어도 하나인 반도체 소자의 제조방법.
  21. 제 9 항에 있어서,
    상기 배리어층의 두께는 1.5nm이하인 반도체 소자의 제조방법.
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