KR102030069B1

KR102030069B1 - Semiconductor device

Info

Publication number: KR102030069B1
Application number: KR1020120148376A
Authority: KR
Inventors: 권이현
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2019-10-08
Anticipated expiration: 2032-12-18
Also published as: KR20140078985A

Abstract

본 발명은 블록 인에이블 신호를 반전시켜 인에이블 반전신호를 출력하도록 구성된 인에이블 신호 수신회로; 펌핑전압을 수신하고, 상기 인에이블 반전신호에 응답하여 메인노드의 전압을 상승시키도록 구성된 클램프 회로; 상기 블록 인에이블 신호에 해당되는 전압보다 높은 프리차지 전압에 응답하여 상기 메인노드에 초기 전압을 출력하도록 구성된 순방향 트랜지스터를 포함하는 초기전압 전달회로; 및 고전압을 수신하고, 상기 메인노드의 전압에 응답하여 고전압의 블록 선택 신호를 출력하도록 구성된 스위칭 회로를 포함하는 반도체 장치를 포함한다. The present invention provides an enable signal receiving circuit configured to invert a block enable signal to output an enable inversion signal; A clamp circuit configured to receive a pumping voltage and to raise a voltage of a main node in response to the enable inversion signal; An initial voltage transfer circuit including a forward transistor configured to output an initial voltage to the main node in response to a precharge voltage higher than a voltage corresponding to the block enable signal; And a switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node.

Description

Semiconductor device

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 고전압 스위치 회로를 포함한 반도체 장치에 관한 것이다.
The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a high voltage switch circuit.

반도체 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이에 포함된 다수의 셀들을 프로그램, 소거 및 독출하도록 구성된 다수의 주변 회로들 및 주변회로들을 제어하기 위한 제어회로를 포함한다. 주변회로들은 전압 생성 회로, 행디코더, 블록 디코더 및 블록 선택부를 포함한다. 이 중에서 블록 선택부를 구체적으로 설명하면 다음과 같다. 블록 선택부는 다수의 블록 선택 회로들을 포함하며, 각각의 블록 스위치 회로는 고전압 스위치 회로와 블록 스위치 회로를 포함한다. 고전압 스위치 회로는 블록 디코더로부터 출력된 블록 인에이블 신호에 응답하여 고전압의 블록 선택 신호를 출력하며, 블록 스위치 회로는 고전압의 블록 선택 신호가 인가되면 전압 생성 회로에서 생성된 동작전압들을 선택된 메모리 블록에 연결된 로컬 워드라인들에 전달한다. The semiconductor device includes a memory cell array in which data is stored, and a plurality of peripheral circuits and control circuits for controlling the peripheral circuits configured to program, erase, and read a plurality of cells included in the memory cell array. Peripheral circuits include a voltage generation circuit, a row decoder, a block decoder and a block selector. The block selection unit will be described in detail as follows. The block selector includes a plurality of block select circuits, each block switch circuit including a high voltage switch circuit and a block switch circuit. The high voltage switch circuit outputs a high voltage block selection signal in response to the block enable signal output from the block decoder, and the block switch circuit outputs operating voltages generated by the voltage generation circuit to the selected memory block when a high voltage block selection signal is applied. Deliver to connected local wordlines.

고전압 스위치 회로를 더욱 구체적으로 설명하면 다음과 같다.The high voltage switch circuit will be described in more detail as follows.

고전압 스위치 회로는 고전압을 수신하고, 블록 인에이블 신호가 활성화되면 고전압의 블록 선택 신호를 출력한다. 특히, 고전압 스위치 회로는 고전압의 블록 선택 신호를 출력하기 위하여 외부전압 또는 내부전압을 전압원으로 사용하는 소자들을 포함한다. 최근에는 전류소모를 감소하고 외부전압에 민감하게 반응하지 않도록 하기 위하여, 외부전압보다는 내부전압을 전압원으로 하여 소자들을 동작시킨다. 하지만, 내부전압을 사용하더라도 반도체 장치의 제조 공정 및 소자의 물리적 특성 변경 등으로 인해 스위칭 동작이 느려지는 경우가 발생할 수 있는데, 스위칭 동작 속도가 느려지면 반도체 장치의 각종 동작을 원활히 수행하기가 어려워진다.
The high voltage switch circuit receives a high voltage and outputs a high voltage block selection signal when the block enable signal is activated. In particular, the high voltage switch circuit includes elements that use an external voltage or an internal voltage as a voltage source to output a high voltage block selection signal. Recently, in order to reduce current consumption and not react sensitively to an external voltage, devices are operated using an internal voltage as a voltage source rather than an external voltage. However, even when the internal voltage is used, the switching operation may be slowed down due to the manufacturing process of the semiconductor device and the change in the physical characteristics of the device. .

본 발명의 실시예는 고전압 스위치 회로의 동작 속도를 향상시킬 수 있는 반도체 장치를 제공한다.
Embodiments of the present invention provide a semiconductor device capable of improving the operating speed of a high voltage switch circuit.

본 발명의 일 실시예에 따른 반도체 장치는, 블록 인에이블 신호를 반전시켜 인에이블 반전신호를 출력하도록 구성된 인에이블 신호 수신회로; 펌핑전압을 수신하고, 상기 인에이블 반전신호에 응답하여 메인노드의 전압을 상승시키도록 구성된 클램프 회로; 상기 블록 인에이블 신호에 해당되는 전압보다 높은 프리차지 전압에 응답하여 상기 메인노드에 초기 전압을 출력하도록 구성된 순방향 트랜지스터를 포함하는 초기전압 전달회로; 및 고전압을 수신하고, 상기 메인노드의 전압에 응답하여 고전압의 블록 선택 신호를 출력하도록 구성된 스위칭 회로를 포함한다. A semiconductor device according to an embodiment of the present invention includes an enable signal receiving circuit configured to invert a block enable signal and output an enable inversion signal; A clamp circuit configured to receive a pumping voltage and to raise a voltage of a main node in response to the enable inversion signal; An initial voltage transfer circuit including a forward transistor configured to output an initial voltage to the main node in response to a precharge voltage higher than a voltage corresponding to the block enable signal; And a switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node.

본 발명의 다른 실시예에 따른 반도체 장치는, 블록 인에이블 신호를 반전시켜 인에이블 반전신호를 출력하도록 구성된 인에이블 신호 수신회로; 펌핑전압을 수신하고, 상기 인에이블 반전신호에 응답하여 메인노드의 전압을 상승시키도록 구성된 클램프 회로; 상기 블록 인에이블 신호를 수신하여 프리차지 전압을 출력하도록 구성된 전압 조절기; 상기 프리차지 전압에 응답하여 상기 메인노드에 초기 전압을 출력하도록 구성된 초기전압 전달회로; 및 고전압을 수신하고, 상기 메인노드의 전압에 응답하여 고전압의 블록 선택 신호를 출력하도록 구성된 스위칭 회로를 포함한다. In accordance with another aspect of the present invention, a semiconductor device may include an enable signal receiving circuit configured to invert a block enable signal and output an enable inversion signal; A clamp circuit configured to receive a pumping voltage and to raise a voltage of a main node in response to the enable inversion signal; A voltage regulator configured to receive the block enable signal and output a precharge voltage; An initial voltage transfer circuit configured to output an initial voltage to the main node in response to the precharge voltage; And a switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node.

본 발명의 또 다른 실시예에 따른 반도체 장치는, 블록 인에이블 신호에 응답하여 메인노드의 전압을 상승시키고, 상기 상승된 메인노드의 전압에 따라 블록 선택 신호를 출력하도록 구성된 고전압 스위치 회로; 및 상기 블록 선택 신호에 응답하여 글로벌 워드라인들에 인가된 동작전압들을 로컬 워드라인들에 전달하도록 구성된 블록 스위치 회로를 포함하며, 상기 고전압 스위치 회로는, 상기 메인노드에 초기 전압을 전달하도록 구성된 순방향 트랜지스터를 포함한다.
In accordance with still another aspect of the present invention, a semiconductor device may include: a high voltage switch circuit configured to increase a voltage of a main node in response to a block enable signal, and output a block selection signal according to the increased main node voltage; And a block switch circuit configured to transfer operating voltages applied to global word lines to local word lines in response to the block selection signal, wherein the high voltage switch circuit is configured to forward an initial voltage to the main node. It includes a transistor.

본 기술은 반도체 장치에 포함된 고전압 스위치 회로의 동작 속도를 향상시킬 수 있으며, 이로 인해 반도체 장치의 동작속도를 개선함과 동시에 반도체 장치의 신뢰도를 개선할 수 있다.
The present technology can improve the operation speed of the high voltage switch circuit included in the semiconductor device, thereby improving the operation speed of the semiconductor device and the reliability of the semiconductor device.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 제1 블록 선택 회로를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 고전압 스위치 회로의 제1 실시예를 설명하기 위한 회로도이다.
도 4는 도 2에 도시된 고전압 스위치 회로의 제2 실시예를 설명하기 위한 회로도이다.
도 5는 도 2에 도시된 고전압 스위치 회로의 제3 실시예를 설명하기 위한 회로도이다.
도 6은 본 발명에 따른 효과를 설명하기 위한 그래프이다. 1 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.
FIG. 2 is a block diagram illustrating the first block selection circuit shown in FIG. 1.
FIG. 3 is a circuit diagram for describing a first embodiment of the high voltage switch circuit shown in FIG. 2.
FIG. 4 is a circuit diagram for describing a second embodiment of the high voltage switch circuit shown in FIG. 2.
FIG. 5 is a circuit diagram for describing a third embodiment of the high voltage switch circuit shown in FIG. 2.
6 is a graph for explaining the effect of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided for complete information.

도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다. 1 is a block diagram illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 반도체 장치는 데이터가 저장되는 메모리 셀 어레이(110)와 메모리 셀 어레이(110)에 포함된 다수의 메모리 셀들을 프로그램, 소거 및 독출하도록 구성된 주변회로들(130, 140, 150 및 160)과 주변회로들(130, 140, 150 및 160)을 제어하도록 구성된 제어회로(120)를 포함한다. Referring to FIG. 1, a semiconductor device includes peripheral circuits 130, 140, and 150 configured to program, erase, and read a memory cell array 110 in which data is stored and a plurality of memory cells included in the memory cell array 110. And a control circuit 120 configured to control 160 and peripheral circuits 130, 140, 150, and 160.

메모리 셀 어레이(110)는 제1 메모리 블록 내지 제k 메모리 블록(k는 양의 정수)을 포함한다. 제1 내지 제k 메모리 블록 각각은 제1 내지 제k 로컬 워드라인 그룹(WL1 내지 WLk)에 연결되며, 서로 유사하게 구성된다. 이 중에서 제1 메모리 블록을 예를 들어 설명하면 다음과 같다.The memory cell array 110 may include first to k th memory blocks, where k is a positive integer. Each of the first to k-th memory blocks is connected to the first to k-th local word line groups WL1 to WLk and is similarly configured. The first memory block is described below with an example.

제1 메모리 블록은 다수의 셀 스트링들을 포함한다. 각각의 셀 스트링은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀레트 트랜지스터를 포함한다. 서로 다른 셀 스트링들에 포함된 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 제1 로컬 워드라인 그룹(WL1)에 연결되며, 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인에 연결된다. The first memory block includes a plurality of cell strings. Each cell string includes a drain select transistor, a plurality of memory cells, and a source select transistor connected in series with each other. Gates of the drain select transistors included in the different cell strings are connected to the drain select line, gates of the memory cells are connected to the first local word line group WL1, and gates of the source select transistors are connected to the source select line. do.

제어회로(120)는 명령신호(CMD)에 응답하여 프로그램 동작신호(PGM), 소거 동작신호(ERASE) 또는 독출 동작신호(READ)를 출력한다. The control circuit 120 outputs the program operation signal PGM, the erase operation signal ERASE, or the read operation signal READ in response to the command signal CMD.

전압 생성 회로(130)는 프로그램 동작신호(PGM), 소거 동작신호(ERASE) 또는 독출 동작신호(READ)에 응답하여, 각 동작에 필요한 글로벌 동작전압들(Vol)을 생성한다. The voltage generation circuit 130 generates global operation voltages Vol required for each operation in response to the program operation signal PGM, the erase operation signal ERASE, or the read operation signal READ.

행디코더(140)는 반도체 장치에 입력되는 어드레스(ADD) 중, 로우 어드레스(RA)에 응답하여 동작전압들(Vol)을 글로벌 워드라인들(GWL)에 각각 출력한다. 프로그램 동작을 예를 들면, 행디코더(140)는 동작전압들(Vol) 중 프로그램 전압을 선택된 글로벌 워드라인에 출력하고, 패스전압을 나머지 비선택된 글로벌 워드라인들에 출력한다. The row decoder 140 outputs the operating voltages Vol to the global word lines GWL in response to the row address RA among the addresses ADD input to the semiconductor device. For example, the row decoder 140 outputs a program voltage among the operating voltages Vol to the selected global word line, and outputs a pass voltage to the remaining unselected global word lines.

블록 디코더(150)는 반도체 장치에 입력되는 어드레스(ADD) 중, 블록 어드레스(BA)에 응답하여 제1 내지 제k 블록 인에이블 신호들(EN1 내지 ENk) 중 선택된 블록에 해당되는 블록 인에이블 신호를 출력한다. The block decoder 150 may include a block enable signal corresponding to a selected block among the first to kth block enable signals EN1 to ENk in response to the block address BA among the addresses ADD input to the semiconductor device. Outputs

블록 선택부(160)는 글로벌 워드라인들(GWL)로부터 글로벌 동작전압들을 수신하고, 제1 내지 제k 블록 인에이블 신호들(EN1 내지 ENk)에 응답하여 동작하는 제1 내지 제k 블록 선택 회로들(BSC1 내지 BSCk)을 포함한다. 프로그램 및 독출 동작에서 제1 블록 인에이블 신호(BSC1)가 활성화된 경우를 예로 들면, 제1 블록 선택 회로(BSC1)는 글로벌 워드라인들(GWL)로부터 글로벌 동작전압들을 수신하고 제1 블록 선택 회로(BSC1)에 연결된 로컬 워드라인들(WL)에 로컬 동작전압들을 출력한다. 이때, 나머지 제2 내지 제k 블록 인에이블 신호들(EN2 내지 ENk)은 비활성화되어 있으므로 제2 내지 제k 블록 선택 회로들(BSC2 내지 BSCk)은 동작하지 않는다. 이로 인해, 제2 내지 제k 블록 선택 회로들(BSC2 내지 BSCk)에 각각 연결된 로컬 워드라인들(WL)은 플로팅된다. The block selector 160 receives the global operating voltages from the global word lines GWL and operates the first to kth block selection circuits in response to the first to kth block enable signals EN1 to ENk. (BSC1 to BSCk). For example, when the first block enable signal BSC1 is activated in the program and read operations, the first block select circuit BSC1 receives the global operating voltages from the global word lines GWL and the first block select circuit. Local operating voltages are output to the local word lines WL connected to BSC1. At this time, the remaining second to k-th block enable signals EN2 to ENk are inactive, so the second to k-th block select circuits BSC2 to BSCk do not operate. As a result, the local word lines WL connected to the second to k-th block select circuits BSC2 to BSCk are floated.

상술한 제1 내지 제k 블록 선택 회로들(BSC1 내지 BSCk)은 서로 동일하게 구성되므로, 이 중에서 제1 블록 선택 회로(BSC1)를 예를 들어 구체적으로 설명하면 다음과 같다.
Since the first to k th block selection circuits BSC1 to BSCk are configured in the same manner, the first block selection circuit BSC1 will be described in detail below.

도 2는 도 1에 도시된 제1 블록 선택 회로를 설명하기 위한 블록도이다. FIG. 2 is a block diagram illustrating the first block selection circuit shown in FIG. 1.

도 2를 참조하면, 제1 블록 선택 회로(BSC1)는 제1 블록 인에이블 신호(EN1)에 응답하여 고전압의 블록 선택 신호(HVOUT)를 생성하도록 구성된 고전압 스위치 회로(HVSW)와, 글로벌 워드라인들(GWL)로부터 글로벌 동작전압을 수신하고 고전압 스위치 회로(HVSW)로부터 생성된 고전압의 블록 선택 신호(HVOUT)에 응답하여 로컬 워드라인들(WL)에 로컬 동작전압을 출력하도록 구성된 블록 스위치 회로(BSW)를 포함한다.
Referring to FIG. 2, the first block select circuit BSC1 may include a high voltage switch circuit HVSW configured to generate a high voltage block select signal HVOUT in response to the first block enable signal EN1, and a global word line. A block switch circuit configured to receive the global operating voltage from the gate lines GWL and output the local operating voltage to the local word lines WL in response to the high voltage block selection signal HVOUT generated from the high voltage switch circuit HVSW. BSW).

도 3은 도 2에 도시된 고전압 스위치 회로의 제1 실시예를 설명하기 위한 회로도이다. FIG. 3 is a circuit diagram for describing a first embodiment of the high voltage switch circuit shown in FIG. 2.

도 3을 참조하면, 제1 실시예에 따른 고전압 스위치 회로(HVSW)는 인에이블 신호 수신회로(310), 초기전압 전달회로(320), 클램프회로(330) 및 스위칭회로(340)를 포함한다. Referring to FIG. 3, the high voltage switch circuit HVSW according to the first embodiment includes an enable signal receiving circuit 310, an initial voltage transmitting circuit 320, a clamp circuit 330, and a switching circuit 340. .

인에이블 신호 수신회로(310)는 내부전압에 의해 동작하며, 제1 블록 인에이블 신호(EN1)를 수신하여 인에이블 반전신호(EN_B)를 출력하도록 구성된 인버터(IN)를 포함한다. The enable signal receiving circuit 310 operates by an internal voltage and includes an inverter IN configured to receive the first block enable signal EN1 and output the enable inversion signal EN_B.

초기전압 전달회로(320)는 제1 블록 인에이블 신호(EN1)가 인가되는 노드와 메인노드(MND) 사이에 연결되어 메인노드(MND)에 초기 전압을 출력하도록 제1 스위치(NS1)로 구성된다. 특히, 제1 스위치(NS1)는 메인노드(MND)의 전압이 제1 블록 인에이블 신호(EN1)가 인가되는 노드로 역류되는 것을 방지하기 위하여 순방향 트랜지스터 또는 다이오드로 구현된다. 제1 스위치(NS1)의 게이트단은 제1 블록 인에이블 신호(EN1)가 인가되는 노드에 연결되도록 구현할 수 있다. 따라서, 제1 스위치(NS1)는 제1 블록 인에이블 신호(EN1)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는데, 턴온된 상태에서 메인노드(MND)의 전압이 기준전압 이상으로 상승되면 전류패스가 차단되므로 제1 스위치(NS1)는 턴온프된다. The initial voltage transfer circuit 320 is configured as a first switch NS1 connected between a node to which the first block enable signal EN1 is applied and the main node MND to output an initial voltage to the main node MND. do. In particular, the first switch NS1 is implemented as a forward transistor or a diode to prevent the voltage of the main node MND from flowing back to the node to which the first block enable signal EN1 is applied. The gate terminal of the first switch NS1 may be connected to a node to which the first block enable signal EN1 is applied. Accordingly, the first switch NS1 is turned on or turned off in response to the first block enable signal EN1, and the voltage of the main node MND is greater than or equal to the reference voltage when the first switch NS1 is turned on. As the current path is raised, the first switch NS1 is turned on.

클램프회로(330)는 펌핑전압(VPP)을 수신하고, 인에이블 반전신호(EN_B)에 응답하여 메인노드(MND)에 전압을 출력하며, 메인노드(MND)의 전압을 다시 피드백(feedback)하여 메인노드(MND)의 전압을 상승시킨다. 구체적으로 설명하면, 클램프회로(330)는 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND) 사이에서 서로 직렬로 연결된 저전압 스위치(NNS) 및 전송 스위치(PS)를 포함한다. 저전압 스위치(NNS)는 음의 문턱전압을 갖는 스위치로써, 공핍형 NMOS 트랜지스터로 구현될 수 있다. 또한, 저전압 스위치(NNS)의 게이트단과 메인노드(MND)가 연결되어 메인노드(MND)의 전압이 피드백되므로, 메인노드(MND)에 인가된 전압이 상승할수록 저전압 스위치(NNS)의 출력전압도 상승한다. 전송 스위치(PS)는 인에이블 반전 신호(EN_B)에 응답하여 저전압 스위치(NNS)로부터 전달된 전압을 메인노드(MND)로 출력한다. 예를 들면, 전송 스위치(PS)는 PMOS 트랜지스터로 구현될 수 있다. The clamp circuit 330 receives the pumping voltage VPP, outputs a voltage to the main node MND in response to the enable inversion signal EN_B, and feeds back the voltage of the main node MND. The voltage of the main node MND is increased. Specifically, the clamp circuit 330 includes a low voltage switch NNS and a transfer switch PS connected in series between the node to which the pumping voltage VPP is applied and the main node MND. The low voltage switch NNS is a switch having a negative threshold voltage, and may be implemented as a depletion type NMOS transistor. In addition, since the gate terminal of the low voltage switch NNS and the main node MND are connected to feed back the voltage of the main node MND, the output voltage of the low voltage switch NNS also increases as the voltage applied to the main node MND increases. To rise. The transfer switch PS outputs the voltage transferred from the low voltage switch NSS to the main node MND in response to the enable inversion signal EN_B. For example, the transfer switch PS may be implemented as a PMOS transistor.

스위칭 회로(340)는 고전압(HVIN)을 수신하고 메인노드(MND)에 인가된 전압에 응답하여 고전압의 블록 선택 신호(HVOUT)를 출력한다. 예를 들면, 스위칭 회로(340)는 제2 스위치(NS2)를 포함할 수 있으며, 제2 스위치(NS2)는 고전압 NMOS 트랜지스터로 구현될 수 있다.
The switching circuit 340 receives the high voltage HVIN and outputs a high voltage block selection signal HVOUT in response to the voltage applied to the main node MND. For example, the switching circuit 340 may include a second switch NS2, and the second switch NS2 may be implemented as a high voltage NMOS transistor.

제1 실시예에 따른 고전압 스위치 회로(HVSW)의 동작은 다음과 같다. The operation of the high voltage switch circuit HVSW according to the first embodiment is as follows.

고전압 스위치 회로(HVSW)의 메인노드(MND)는 고전압(HVIN) 및 펌핑전압(VPP)이 고전압 스위치 회로(HVSW)에 수신되더라도 제1 블록 인에이블 신호(EN1)가 인에이블 신호 수신회로(310)에 수신되기 전까지는 전송 스위치(PS)가 턴오프되어 있으므로 플로팅 상태로 유지된다. 메인노드(MND)가 플로팅되어 있더라도, 저전압 스위치(NNS)의 문턱전압이 낮기 때문에 저전압 스위치(NNS)를 통해 펌핑전압(VPP)이 인가되는 노드와 저전압 스위치(NNS)의 출력노드 사이에 전류패스가 형성된다. 따라서, 저전압 스위치(NNS)의 출력노드에는 양전압이 인가된다. 고전압 스위치 회로(HVSW)에 제1 블록 인에이블 신호(EN1)가 하이레벨로 인가되면, 인에이블 신호 수신회로(310)는 로우레벨의 인에이블 반전신호(EN_B)를 출력하고, 초기전압 전달회로(320)는 메인노드(MND)에 양전압을 출력한다. 로우레벨의 인에이블 반전신호(EN_B)가 출력되면 전송 스위치(PS)가 턴온되므로, 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND)는 전기적으로 서로 연결된다. 고전압 스위치 회로(HVSW)의 동작 초기에는 메인노드(MND)의 전압이 높지 않으므로 고전압 스위치(NNS)의 출력전압 또한 높지 않으나, 메인노드(MND)의 전압이 상승할수록 저전압 스위치(NNS)의 출력전압 또한 상승한다. 이로 인해, 메인노드(MND)의 전압이 제2 스위치(N2)가 턴온될 수 있는 기준전압에 도달하면 스위칭 회로(340)는 고전압의 블록 선택 신호(HVOUT)를 출력한다. The main node MND of the high voltage switch circuit HVSW has the first block enable signal EN1 enabled even when the high voltage HVIN and the pumping voltage VPP are received by the high voltage switch circuit HVSW. Since the transfer switch PS is turned off, the floating switch PS remains in a floating state until it is received. Even when the main node MND is floating, the threshold voltage of the low voltage switch NNS is low, so that a current path exists between the node to which the pumping voltage VPP is applied through the low voltage switch NNS and the output node of the low voltage switch NNS. Is formed. Therefore, the positive voltage is applied to the output node of the low voltage switch NSS. When the first block enable signal EN1 is applied at the high level to the high voltage switch circuit HVSW, the enable signal receiving circuit 310 outputs the low level enable inversion signal EN_B and the initial voltage transfer circuit. 320 outputs a positive voltage to the main node (MND). Since the transfer switch PS is turned on when the low level enable inversion signal EN_B is output, the node to which the pumping voltage VPP is applied and the main node MND are electrically connected to each other. Since the voltage of the main node MND is not high at the beginning of the operation of the high voltage switch circuit HVSW, the output voltage of the high voltage switch NNS is not high, but as the voltage of the main node MND increases, the output voltage of the low voltage switch NNS increases. Also rises. Thus, when the voltage of the main node MND reaches the reference voltage at which the second switch N2 can be turned on, the switching circuit 340 outputs the high voltage block selection signal HVOUT.

제1 실시예에 따른 고전압 스위치 회로(HVSW)는 인에이블 신호 수신회로(310)가 내부전압에 의해 동작하기 때문에, 외부전압의 영향을 받지 않는다. 하지만, NMOS 트랜지스터로 구현된 제1 스위치(NS1)는 물리적 특성으로 인해 영향을 받을 수 있다. 예를 들면, 제1 스위치(NS1)의 온도가 낮아지면 제1 스위치(NS1)의 문턱전압이 상승될 수 있으며, 이로 인해 메인노드(MND)의 전압이 느리게 상승될 수 있다. 이로 인해, 고전압 스위치 회로(HVSW)의 동작 속도가 저하될 수 있다. The high voltage switch circuit HVSW according to the first embodiment is not affected by the external voltage because the enable signal receiving circuit 310 operates by the internal voltage. However, the first switch NS1 implemented as an NMOS transistor may be affected by physical characteristics. For example, when the temperature of the first switch NS1 is lowered, the threshold voltage of the first switch NS1 may increase, and thus the voltage of the main node MND may increase slowly. For this reason, the operation speed of the high voltage switch circuit HVSW can be reduced.

이를 해결하기 위하여, 제2 실시예에 따른 고전압 스위치 회로(HVSW)는 다음과 같다.
In order to solve this problem, the high voltage switch circuit HVSW according to the second embodiment is as follows.

도 4는 도 2에 도시된 고전압 스위치 회로의 제2 실시예를 설명하기 위한 회로도이다. FIG. 4 is a circuit diagram for describing a second embodiment of the high voltage switch circuit shown in FIG. 2.

도 4를 참조하면, 동작 속도를 개선하기 위하여 제2 실시예에서는 전압 조절기(460)가 추가되었다. 제2 실시예에 따른 고전압 스위치 회로(HVSW)를 구체적으로 설명하면 다음과 같다. Referring to FIG. 4, in order to improve the operation speed, a voltage regulator 460 has been added in the second embodiment. The high voltage switch circuit HVSW according to the second embodiment will now be described in detail.

고전압 스위치 회로(HVSW)는 버퍼회로(410), 인에이블 신호 수신회로(420), 초기전압 전달회로(430), 클램프회로(440), 스위칭회로(450) 및 전압 조절기(460)를 포함한다. The high voltage switch circuit HVSW includes a buffer circuit 410, an enable signal receiving circuit 420, an initial voltage transmitting circuit 430, a clamp circuit 440, a switching circuit 450, and a voltage regulator 460. .

버퍼회로(410)는 전압 조절기(460)가 제1 블록 인에이블 신호(EN1)에 응답하여 프리차지 전압(PRECH)을 출력하는데 걸리는 시간을 고려하여, 제1 블록 인에이블 신호(EN1)가 인에이블 신호 수신회로(420)에 인가되는 시간을 지연시키기 위하여 사용된다. 예를 들면, 버퍼회로(410)는 제1 및 제2 인터버들(IN1, IN2)을 포함할 수 있으며, 인버터들의 개수는 전압 조절기(460)의 구동 능력에 따라 변경될 수 있다. 예를 들면, 전압 조절기(460)가 프리차지 전압(PRECH)을 출력하는데 걸리는 시간이 오래 걸릴수록 버퍼회로(410)는 더 많은 개수의 인버터들을 포함할 수 있다. 다만, 버퍼회로(410)는 제1 블록 인에이블 신호(EN1)와 동일한 신호(EN_A)를 출력하도록 구성된다. 예를 들면, 제1 블록 인에이블 신호(EN1)가 하이레벨이면 버퍼회로(410)도 하이레벨의 신호(EN_A)를 출력하도록 한다. The buffer circuit 410 considers the time taken for the voltage regulator 460 to output the precharge voltage PRECH in response to the first block enable signal EN1, and thus the first block enable signal EN1 is set to IN. It is used to delay the time applied to the enable signal receiving circuit 420. For example, the buffer circuit 410 may include first and second inverters IN1 and IN2, and the number of inverters may be changed according to the driving capability of the voltage regulator 460. For example, the longer it takes for the voltage regulator 460 to output the precharge voltage PRECH, the buffer circuit 410 may include a greater number of inverters. However, the buffer circuit 410 is configured to output the same signal EN_A as the first block enable signal EN1. For example, when the first block enable signal EN1 is at a high level, the buffer circuit 410 also outputs a high level signal EN_A.

인에이블 신호 수신회로(420)는 버퍼회로(410)로부터 출력된 신호(EN_A)를 반전시켜 인에이블 반전신호(EN_B)를 출력한다. The enable signal receiving circuit 420 inverts the signal EN_A output from the buffer circuit 410 and outputs the enable inversion signal EN_B.

초기전압 전달회로(430)는 버퍼회로(410)의 출력노드와 메인노드(MND) 사이에 연결되어 메인노드(MND)의 초기 전압을 출력하도록 구성된 제1 스위치(NS1)를 포함한다. 제1 스위치(NS1)는 NMOS 트랜지스터로 구현될 수 있다. 특히, 제1 스위치(NS1)는 버퍼회로(410)의 출력노드에 인가되는 신호와는 별개로 인가되는 프리차지 전압(PRECH)에 응답하여 동작한다. 프리차지 전압(PRECH)은 전압 조절기(460)로부터 출력되는데, 하이레벨의 제1 블록 인에이블 신호(EN1)에 해당되는 양전압보다 높은 전압을 갖는다. 따라서, 제1 스위치(NS1)의 온도가 낮아져서 문턱전압이 높이지더라도, 프리차지 전압(PRECH)에 의해 제1 스위치(NS1)는 빠르게 턴온될 수 있다. The initial voltage transfer circuit 430 includes a first switch NS1 connected between the output node of the buffer circuit 410 and the main node MND and configured to output an initial voltage of the main node MND. The first switch NS1 may be implemented as an NMOS transistor. In particular, the first switch NS1 operates in response to a precharge voltage PRECH applied separately from a signal applied to an output node of the buffer circuit 410. The precharge voltage PRECH is output from the voltage regulator 460 and has a voltage higher than the positive voltage corresponding to the high level first block enable signal EN1. Therefore, even when the temperature of the first switch NS1 is lowered to increase the threshold voltage, the first switch NS1 may be quickly turned on by the precharge voltage PRECH.

전압 조절기(460)는 제1 블록 인에이블 신호(EN1)를 수신하여 프리차지 전압(PRECH)을 출력한다. 특히, 전압 조절기(460)는 제1 블록 인에이블 신호(EN1)에 해당되는 양전압보다 높은 전압을 전압으로 출력된다. 또한, 전압 조절기(460)는 내부입력전압을 전압원으로 하여 동작할 수 있다. The voltage regulator 460 receives the first block enable signal EN1 and outputs a precharge voltage PRECH. In particular, the voltage regulator 460 outputs a voltage higher than the positive voltage corresponding to the first block enable signal EN1. In addition, the voltage regulator 460 may operate using the internal input voltage as a voltage source.

클램프회로(440)는 펌핑전압(VPP)을 수신하고, 인에이블 반전신호(EN_B)에 응답하여 메인노드(MND)에 전압을 출력하며, 메인노드(MND)의 전압을 다시 피드백(feedback)하여 메인노드(MND)의 전압을 상승시킨다. 구체적으로 설명하면, 클램프회로(440)는 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND) 사이에서 서로 직렬로 연결된 저전압 스위치(NNS) 및 전송 스위치(PS)를 포함한다. 저전압 스위치(NNS)는 음의 문턱전압을 갖는 스위치로써, 공핍형 NMOS 트랜지스터로 구현될 수 있다. 또한, 저전압 스위치(NNS)의 게이트단과 메인노드(MND)가 연결되어 메인노드(MND)의 전압이 피드백되므로, 메인노드(MND)에 인가된 전압이 상승할수록 저전압 스위치(NNS)의 출력전압도 상승한다. 전송 스위치(PS)는 인에이블 반전 신호(EN_B)에 응답하여 저전압 스위치(NNS)로부터 전달된 전압을 메인노드(MND)로 출력한다. 예를 들면, 전송 스위치(PS)는 PMOS 트랜지스터로 구현될 수 있다. The clamp circuit 440 receives the pumping voltage VPP, outputs a voltage to the main node MND in response to the enable inversion signal EN_B, and feeds back the voltage of the main node MND. The voltage of the main node MND is increased. Specifically, the clamp circuit 440 includes a low voltage switch NNS and a transfer switch PS connected in series between a node to which the pumping voltage VPP is applied and the main node MND. The low voltage switch NNS is a switch having a negative threshold voltage, and may be implemented as a depletion type NMOS transistor. In addition, since the gate terminal of the low voltage switch NNS and the main node MND are connected to feed back the voltage of the main node MND, the output voltage of the low voltage switch NNS also increases as the voltage applied to the main node MND increases. To rise. The transfer switch PS outputs the voltage transferred from the low voltage switch NSS to the main node MND in response to the enable inversion signal EN_B. For example, the transfer switch PS may be implemented as a PMOS transistor.

스위칭 회로(450)는 고전압(HVIN)을 수신하고 메인노드(MND)에 인가된 전압에 응답하여 고전압의 블록 선택 신호(HVOUT)를 출력한다. 예를 들면, 스위칭 회로(450)는 제2 스위치(NS2)를 포함할 수 있으며, 제2 스위치(NS2)는 고전압 NMOS 트랜지스터로 구현될 수 있다.
The switching circuit 450 receives the high voltage HVIN and outputs a high voltage block selection signal HVOUT in response to the voltage applied to the main node MND. For example, the switching circuit 450 may include a second switch NS2, and the second switch NS2 may be implemented as a high voltage NMOS transistor.

제2 실시예에 따른 고전압 스위치 회로(HVSW)의 동작은 다음과 같다. The operation of the high voltage switch circuit HVSW according to the second embodiment is as follows.

고전압 스위치 회로(HVSW)의 메인노드(MND)는 고전압(HVIN) 및 펌핑전압(VPP)이 고전압 스위치 회로(HVSW)에 수신되더라도 제1 블록 인에이블 신호(EN1)가 버퍼회로(410)에 수신되기 전까지는 전송 스위치(PS)가 턴오프되어 있으므로 플로팅 상태로 유지된다. 메인노드(MND)가 플로팅되어 있더라도, 저전압 스위치(NNS)의 문턱전압이 낮기 때문에 저전압 스위치(NNS)를 통해 펌핑전압(VPP)이 인가되는 노드와 저전압 스위치(NNS)의 출력노드 사이에 전류패스가 형성된다. 따라서, 저전압 스위치(NNS)의 출력노드에는 양전압이 인가된다. 고전압 스위치 회로(HVSW)에 하이레벨의 제1 블록 인에이블 신호(EN1)가 인가되면, 전압 조절기(460)는 제1 블록 인에이블 신호(EN1)에 해당되는 양전압보다 높은 프리차지 전압(PRECH)을 출력한다. 전압 조절기(460)에서 출력된 프리차지 전압(PRECH)은 제1 스위치(NS1)의 게이트단에 인가되어 메인노드(MND)의 전위가 상승한다. 로우레벨의 인에이블 반전신호(EN_B)가 출력되면 전송 스위치(PS)가 턴온되므로, 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND)는 전기적으로 서로 연결된다. 고전압 스위치 회로(HVSW)의 동작 초기에는 메인노드(MND)의 전압이 높지 않으므로 고전압 스위치(NNS)의 출력전압 또한 높지 않으나, 메인노드(MND)의 전압이 상승할수록 저전압 스위치(NNS)의 출력전압 또한 상승한다. 이로 인해, 메인노드(MND)의 전압이 제2 스위치(N2)가 턴온될 수 있는 기준전압에 도달하면 스위칭 회로(450)는 고전압의 블록 선택 신호(HVOUT)를 출력한다. The main node MND of the high voltage switch circuit HVSW receives the first block enable signal EN1 to the buffer circuit 410 even when the high voltage HVIN and the pumping voltage VPP are received by the high voltage switch circuit HVSW. Until the transfer switch PS is turned off, it remains in a floating state. Even when the main node MND is floating, the threshold voltage of the low voltage switch NNS is low, so that a current path exists between the node to which the pumping voltage VPP is applied through the low voltage switch NNS and the output node of the low voltage switch NNS. Is formed. Therefore, the positive voltage is applied to the output node of the low voltage switch NSS. When a high level first block enable signal EN1 is applied to the high voltage switch circuit HVSW, the voltage regulator 460 may have a precharge voltage PRECH higher than a positive voltage corresponding to the first block enable signal EN1. ) The precharge voltage PRECH output from the voltage regulator 460 is applied to the gate terminal of the first switch NS1 to increase the potential of the main node MND. Since the transfer switch PS is turned on when the low level enable inversion signal EN_B is output, the node to which the pumping voltage VPP is applied and the main node MND are electrically connected to each other. Since the voltage of the main node MND is not high at the beginning of the operation of the high voltage switch circuit HVSW, the output voltage of the high voltage switch NNS is not high, but as the voltage of the main node MND increases, the output voltage of the low voltage switch NNS increases. Also rises. Thus, when the voltage of the main node MND reaches a reference voltage at which the second switch N2 can be turned on, the switching circuit 450 outputs a high voltage block selection signal HVOUT.

제2 실시예에 따른 고전압 스위치 회로(HVSW)는 전압 조절기(460)로부터 출력되는 프리차지 전압(PRECH)에 의해 제1 스위치(N1)를 빠르게 턴온시킬 수 있으므로, 고전압 스위치 회로(HVSW)의 동작 속도를 개선할 수 있다. 하지만, 메인노드(MND)의 전압이 상승하여 버퍼회로(410)의 출력 신호(EN_A)에 해당하는 양전압보다 높아지면 버퍼회로(410)의 출력노드로 누설전류가 발생할 수 있다. Since the high voltage switch circuit HVSW according to the second embodiment can turn on the first switch N1 quickly by the precharge voltage PRECH output from the voltage regulator 460, the operation of the high voltage switch circuit HVSW is performed. You can improve speed. However, when the voltage of the main node MND rises and becomes higher than the positive voltage corresponding to the output signal EN_A of the buffer circuit 410, a leakage current may occur in the output node of the buffer circuit 410.

이를 해결하기 위하여, 제3 실시예에 따른 고전압 스위치 회로(HVSW)는 다음과 같다.
In order to solve this problem, the high voltage switch circuit HVSW according to the third embodiment is as follows.

도 5는 도 2에 도시된 고전압 스위치 회로의 제3 실시예를 설명하기 위한 회로도이다. FIG. 5 is a circuit diagram for describing a third embodiment of the high voltage switch circuit shown in FIG. 2.

도 5를 참조하면, 동작속도 개선 및 누설전류 발생을 방지하기 위하여, 제3 실시예에서는 전압 조절기(550)가 추가되고 초기전압 전달회로(520)를 다이오드 형태로 구성하였다. 제3 실시예에 따른 고전압 스위치 회로(HVSW)를 구체적으로 설명하면 다음과 같다. Referring to FIG. 5, in order to improve operation speed and prevent leakage current, in the third embodiment, a voltage regulator 550 is added and the initial voltage transfer circuit 520 is configured in the form of a diode. The high voltage switch circuit HVSW according to the third embodiment will be described in detail as follows.

고전압 스위치 회로(HVSW)는 인에이블 신호 수신회로(510), 초기전압 전달회로(520), 클램프회로(530), 스위칭회로(540) 및 전압 조절기(550)를 포함한다. The high voltage switch circuit HVSW includes an enable signal receiving circuit 510, an initial voltage transmitting circuit 520, a clamp circuit 530, a switching circuit 540, and a voltage regulator 550.

인에이블 신호 수신회로(510)는 제1 블록 인에이블 신호(EN1)를 반전시켜 인에이블 반전신호(EN_B)를 출력한다. 인에이블 신호 수신회로(510)는 전압 조절기(550)가 제1 블록 인에이블 신호(EN1)에 응답하여 프리차지 전압을 출력하는데 걸리는 시간을 고려하여, 인에이블 반전신호(EN_B)가 출력되는 시간을 지연시키기 위하여 다수의 인터버들을 포함한다. 인에이블 신호 수신회로(510)는 제1 내지 제3 인터버들(IN1 내지 IN3)을 포함할 수 있으며, 인버터들의 개수는 전압 조절기(550)의 구동 능력에 따라 변경될 수 있다. 예를 들면, 전압 조절기(550)가 프리차지 전압(PRECH)을 출력하는데 걸리는 시간이 오래 걸릴수록 인에이블 신호 수신회로(510)는 더 많은 개수의 인버터들을 포함할 수 있다. 다만, 인에이블 신호 수신회로(510)는 제1 블록 인에이블 신호(EN1)가 반전된 인에이블 반전신호(EN_B)를 출력하도록 구성된다. 예를 들면, 제1 블록 인에이블 신호(EN1)가 하이레벨이면 인에이블 신호 수신회로(510)는 로우레벨의 인에이블 반전신호(EN_B)를 출력하도록 한다. The enable signal receiving circuit 510 inverts the first block enable signal EN1 and outputs the enable inversion signal EN_B. The enable signal receiving circuit 510 considers the time taken for the voltage regulator 550 to output the precharge voltage in response to the first block enable signal EN1, and thus, the time for which the enable inversion signal EN_B is output. It includes a plurality of interferers to delay. The enable signal receiving circuit 510 may include first to third inverters IN1 to IN3, and the number of inverters may be changed according to the driving capability of the voltage regulator 550. For example, as the time taken by the voltage regulator 550 to output the precharge voltage PRECH is longer, the enable signal receiving circuit 510 may include a larger number of inverters. However, the enable signal receiving circuit 510 is configured to output the enable inversion signal EN_B in which the first block enable signal EN1 is inverted. For example, when the first block enable signal EN1 is high level, the enable signal receiving circuit 510 outputs the low level enable inversion signal EN_B.

초기전압 전달회로(520)는 인에이블 신호 수신회로(510)와 분리되며, 입력노드를 통해 전압 조절기(550)에서 출력되는 프리차지 전압((PRECH)을 수신하고 메인노드(MND)의 초기 전압을 출력하도록 구성된 제1 스위치(NS1)를 포함한다. 제1 스위치(NS1)는 NMOS 트랜지스터로 구현될 수 있다. 특히, 제1 스위치(NS1)는 메인노드(MND)의 전압이 상승하여 초기전압 전달회로(520)의 입력노드로 역류하는 것을 방지하기 위하여 순방향 트랜지스터 또는 다이오드로 구성된다. 예를 들면, 제1 스위치(NS1)의 게이트단은 프리차지 전압(PRECH)이 인가되는 입력노드에 연결되도록 구현할 수 있다. 따라서, 제1 스위치(NS1)는 프리차지 신호(PRECH)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는데, 메인노드(MND)의 전압이 프리차지 전압(PRECH)보다 높아지면 턴오프되므로 초기전압 전달회로(520)의 입력노드와 메인노드(MND) 사이의 전류패스가 차단되어 누설전류의 발생을 방지할 수 있다. The initial voltage transmitting circuit 520 is separated from the enable signal receiving circuit 510 and receives a precharge voltage PRECH output from the voltage regulator 550 through an input node and receives an initial voltage of the main node MND. The first switch NS1 may be implemented as an NMOS transistor, in particular, the first switch NS1 may have an initial voltage due to an increase in the voltage of the main node MND. It is composed of a forward transistor or a diode to prevent backflow to the input node of the transfer circuit 520. For example, the gate terminal of the first switch NS1 is connected to an input node to which the precharge voltage PRECH is applied. Accordingly, the first switch NS1 is turned on or turned off in response to the precharge signal PRECH, and the voltage of the main node MND is the precharge voltage PRECH. Initial voltage transfer circuit because it turns off when higher than The current path between the input node and the main node MND of 520 is blocked to prevent the occurrence of leakage current.

또한, 제1 스위치(NS1)는 인에이블 신호 수신회로(510)와 별개로 인가되는 프리차지 프리차지 전압(PRECH)에 응답하여 동작하므로, 제1 스위치(NS1)의 온도가 낮아져서 문턱전압이 높아지더라도 빠르게 턴온될 수 있다. In addition, since the first switch NS1 operates in response to the precharge precharge voltage PRECH applied separately from the enable signal receiving circuit 510, the temperature of the first switch NS1 is lowered to increase the threshold voltage. Even if it can be turned on quickly.

전압 조절기(550)는 제1 블록 인에이블 신호(EN1)와 내부전압(VDC)에 응답하여 프리차지 전압(PRECH)과 내부 입력전압(VCCE)을 출력한다. 예를 들면, 프리차지 전압(PRECH)은 제1 블록 인에이블 신호(EN1)에 해당되는 양전압보다 높은 전압으로 출력된다. The voltage regulator 550 outputs the precharge voltage PRECH and the internal input voltage VCCE in response to the first block enable signal EN1 and the internal voltage VDC. For example, the precharge voltage PRECH is output at a voltage higher than the positive voltage corresponding to the first block enable signal EN1.

클램프회로(530)는 펌핑전압(VPP)을 수신하고, 인에이블 반전신호(EN_B)에 응답하여 메인노드(MND)에 전압을 출력하며, 메인노드(MND)의 전압을 다시 피드백(feedback)하여 메인노드(MND)의 전압을 상승시킨다. 구체적으로 설명하면, 클램프회로(440)는 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND) 사이에서 서로 직렬로 연결된 저전압 스위치(NNS) 및 전송 스위치(PS)를 포함한다. 저전압 스위치(NNS)는 음의 문턱전압을 갖는 스위치로써, 공핍형 NMOS 트랜지스터로 구현될 수 있다. 또한, 저전압 스위치(NNS)의 게이트단과 메인노드(MND)가 연결되어 메인노드(MND)의 전압이 피드백되므로, 메인노드(MND)에 인가된 전압이 상승할수록 저전압 스위치(NNS)의 출력전압도 상승한다. 전송 스위치(PS)는 인에이블 반전 신호(EN_B)에 응답하여 저전압 스위치(NNS)로부터 전달된 전압을 메인노드(MND)로 출력한다. 예를 들면, 전송 스위치(PS)는 PMOS 트랜지스터로 구현될 수 있다. The clamp circuit 530 receives the pumping voltage VPP, outputs a voltage to the main node MND in response to the enable inversion signal EN_B, and feeds back the voltage of the main node MND. The voltage of the main node MND is increased. Specifically, the clamp circuit 440 includes a low voltage switch NNS and a transfer switch PS connected in series between a node to which the pumping voltage VPP is applied and the main node MND. The low voltage switch NNS is a switch having a negative threshold voltage, and may be implemented as a depletion type NMOS transistor. In addition, since the gate terminal of the low voltage switch NNS and the main node MND are connected to feed back the voltage of the main node MND, the output voltage of the low voltage switch NNS also increases as the voltage applied to the main node MND increases. To rise. The transfer switch PS outputs the voltage transferred from the low voltage switch NSS to the main node MND in response to the enable inversion signal EN_B. For example, the transfer switch PS may be implemented as a PMOS transistor.

스위칭 회로(540)는 고전압(HVIN)을 수신하고 메인노드(MND)에 인가된 전압에 응답하여 고전압의 블록 선택 신호(HVOUT)를 출력한다. 예를 들면, 스위칭 회로(540)는 제2 스위치(NS2)를 포함할 수 있으며, 제2 스위치(NS2)는 고전압 NMOS 트랜지스터로 구현될 수 있다.
The switching circuit 540 receives the high voltage HVIN and outputs a high voltage block selection signal HVOUT in response to the voltage applied to the main node MND. For example, the switching circuit 540 may include a second switch NS2, and the second switch NS2 may be implemented as a high voltage NMOS transistor.

제3 실시예에 따른 고전압 스위치 회로(HVSW)의 동작은 다음과 같다. The operation of the high voltage switch circuit HVSW according to the third embodiment is as follows.

고전압 스위치 회로(HVSW)의 메인노드(MND)는 고전압(HVIN) 및 펌핑전압(VPP)이 수신되더라도 제1 블록 인에이블 신호(EN1)가 수신되기 전까지는 전송 스위치(PS)가 턴오프되어 있으므로 플로팅 상태로 유지된다. 메인노드(MND)가 플로팅되어 있더라도, 저전압 스위치(NNS)의 문턱전압이 낮기 때문에 저전압 스위치(NNS)를 통해 펌핑전압(VPP)이 인가되는 노드와 저전압 스위치(NNS)의 출력노드 사이에 전류패스가 형성된다. 따라서, 저전압 스위치(NNS)의 출력노드에는 양전압이 인가된다. 고전압 스위치 회로(HVSW)에 하이레벨의 제1 블록 인에이블 신호(EN1)가 인가되면, 전압 조절기(550)는 제1 블록 인에이블 신호(EN1)에 해당되는 양전압보다 높은 프리차지 전압(PRECH)을 출력한다. 전압 조절기(460)에서 출력된 프리차지 전압(PRECH)이 제1 스위치(NS1)의 입력노드 및 게이트단에 인가되면 제1 스위치(NS1)가 턴온되므로 메인노드(MND)의 전위가 상승한다. 로우레벨의 인에이블 반전신호(EN_B)가 출력되면 전송 스위치(PS)가 턴온되므로, 펌핑전압(VPP)이 인가되는 노드와 메인노드(MND)는 전기적으로 서로 연결된다. 고전압 스위치 회로(HVSW)의 동작 초기에는 메인노드(MND)의 전압이 높지 않으므로 저전압 스위치(NNS)의 출력전압 또한 높지 않으나, 메인노드(MND)의 전압이 상승할수록 저전압 스위치(NNS)의 출력전압 또한 상승한다. 이로 인해, 메인노드(MND)의 전압이 제2 스위치(N2)가 턴온될 수 있는 기준전압에 도달하면 스위칭 회로(540)는 고전압의 블록 선택 신호(HVOUT)를 출력한다. In the main node MND of the high voltage switch circuit HVSW, even if the high voltage HVIN and the pumping voltage VPP are received, the transfer switch PS is turned off until the first block enable signal EN1 is received. It remains floating. Even when the main node MND is floating, the threshold voltage of the low voltage switch NNS is low, so that a current path exists between the node to which the pumping voltage VPP is applied through the low voltage switch NNS and the output node of the low voltage switch NNS. Is formed. Therefore, the positive voltage is applied to the output node of the low voltage switch NSS. When a high level first block enable signal EN1 is applied to the high voltage switch circuit HVSW, the voltage regulator 550 may have a precharge voltage PRECH higher than a positive voltage corresponding to the first block enable signal EN1. ) When the precharge voltage PRECH output from the voltage regulator 460 is applied to the input node and the gate terminal of the first switch NS1, the potential of the main node MND increases because the first switch NS1 is turned on. Since the transfer switch PS is turned on when the low level enable inversion signal EN_B is output, the node to which the pumping voltage VPP is applied and the main node MND are electrically connected to each other. Since the voltage of the main node MND is not high at the beginning of the operation of the high voltage switch circuit HVSW, the output voltage of the low voltage switch NNS is not high, but as the voltage of the main node MND increases, the output voltage of the low voltage switch NNS is increased. Also rises. Thus, when the voltage of the main node MND reaches the reference voltage at which the second switch N2 can be turned on, the switching circuit 540 outputs a high voltage block selection signal HVOUT.

제3 실시예에 따른 고전압 스위치 회로(HVSW)는 전압 조절기(550)로부터 출력되는 프리차지 전압(PRECH)에 의해 제1 스위치(N1)를 빠르게 턴온시킬 수 있으므로, 고전압 스위치 회로(HVSW)의 동작 속도를 개선할 수 있다. 또한, 제3 실시예에 따른 고전압 스위치 회로(HVSW)는 초기전압 전달회로(520)의 입력노드를 인에이블 신호 수신회로(510)와 분리시키고, 전압 조절기(550)의 출력노드에 연결함으로써 누설전류 발생을 방지할 수 있다.
Since the high voltage switch circuit HVSW according to the third embodiment can turn on the first switch N1 quickly by the precharge voltage PRECH output from the voltage regulator 550, the operation of the high voltage switch circuit HVSW is performed. You can improve speed. In addition, the high voltage switch circuit HVSW according to the third embodiment separates the input node of the initial voltage transmitting circuit 520 from the enable signal receiving circuit 510 and connects to the output node of the voltage regulator 550 to prevent leakage. Current generation can be prevented.

도 6은 본 발명에 따른 효과를 설명하기 위한 그래프이다. 6 is a graph for explaining the effect of the present invention.

도 6을 참조하면, 상부의 그래프는 상술한 제2 실시예와 제3 실시예에 포함된 제1 스위치들(NS1)의 동작을 테스트한 결과에 대한 그래프이다. 그래프를 통해, 제2 실시예와 제3 실시예의 제1 스위치(NS1)는 전압 조절기(460 및 550)로부터 출력된 프리차지 전압(PRECH)에 응답하여 동작하므로 동일한 시간에 턴온된다는 것을 알 수 있다. Referring to FIG. 6, the upper graph is a graph of a test result of the operations of the first switches NS1 included in the second and third embodiments described above. From the graph, it can be seen that the first switch NS1 of the second and third embodiments is turned on at the same time since it operates in response to the precharge voltage PRECH output from the voltage regulators 460 and 550. .

하부의 그래프는 상술한 제2 실시예와 제3 실시예에 포함된 제1 스위치(NS1)의 입력노드의 누설전류를 테스트한 결과에 대한 그래프이다. 그래프를 참조하면, 제2 실시예에서는 제1 스위치(NS1)가 턴온되면 입력노드의 전류가 상승한 것으로 보아 누설전류가 발생하였다는 것을 알 수 있다. 하지만, 제3 실시예에서는 제1 스위치(NS1)가 턴온되더라도 입력노드의 전류는 일정하게 유지되고 있으므로 누설전류가 발생하지 않았다는 것을 알 수 있다. The lower graph is a graph of a test result of the leakage current of the input node of the first switch NS1 included in the above-described second and third embodiments. Referring to the graph, it can be seen that in the second embodiment, when the first switch NS1 is turned on, the leakage current has occurred since the current of the input node is increased. However, in the third embodiment, even if the first switch NS1 is turned on, it can be seen that the leakage current has not occurred since the current of the input node is kept constant.

따라서, 제3 실시예에 따른 고전압 스위치 회로(HVSW)는 동작속도를 개선하면서 누설전류 발생을 방지할 수 있으므로, 반도체 장치의 동작속도를 개선함과 동시에 반도체 장치의 신뢰도를 개선할 수 있다.
Therefore, the high voltage switch circuit HVSW according to the third embodiment can prevent the leakage current while improving the operation speed, thereby improving the operation speed of the semiconductor device and improving the reliability of the semiconductor device.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

110: 메모리 셀 어레이 120: 제어회로
13: 전압 생성 회로 140: 행디코더
150: 블록 디코더 160:블록 선택부
BSC1 내지 BSCk: 제1 내지 제k 블록 선택 회로
HVSW: 고전압 스위치 회로 BSW: 블록 스위치 회로
310, 420, 510: 인에이블 신호 수신회로
320, 430, 420: 초기전압 전달회로 410: 버퍼회로
330, 440, 530: 클램프 회로 340, 450, 540: 스위칭 회로
460, 550: 전압 조절기110: memory cell array 120: control circuit
13: voltage generation circuit 140: hang decoder
150: block decoder 160: block selector
BSC1 to BSCk: first to kth block selection circuits
HVSW: High Voltage Switch Circuit BSW: Block Switch Circuit
310, 420, 510: enable signal receiving circuit
320, 430, 420: initial voltage transfer circuit 410: buffer circuit
330, 440, 530: clamp circuit 340, 450, 540: switching circuit
460, 550: voltage regulator

Claims

An enable signal receiving circuit configured to invert the block enable signal to output an enable inversion signal;
A clamp circuit configured to receive a pumping voltage and to raise a voltage of a main node in response to the enable inversion signal;
An initial voltage transfer circuit including a forward transistor configured to output an initial voltage to the main node in response to a precharge voltage higher than a voltage corresponding to the block enable signal; And
A switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node;
And the input node of the forward transistor is separated from the enable signal receiving circuit, and the precharge voltage is applied to the input node of the forward transistor.

Claim 2 has been abandoned upon payment of a set-up fee.

The method of claim 1,
The enable signal receiving circuit includes a plurality of inverters.

Claim 3 has been abandoned upon payment of a set-up fee.

The method of claim 1, wherein the clamp circuit,
A low voltage switch configured to receive the pumping voltage and output an output voltage that is variable in response to a voltage applied to the main node; And
And a transfer switch configured to output a voltage output from the low voltage switch to the main node in response to the enable inversion signal.

Claim 4 has been abandoned upon payment of a setup registration fee.

The method of claim 3, wherein
And the low voltage switch is configured to output the output voltage in proportion to a voltage applied to the main node.

Claim 5 was abandoned upon payment of a set-up fee.

The method of claim 3, wherein
The low voltage switch is a semiconductor device implemented as a depletion type NMOS transistor having a negative threshold voltage.

delete

Claim 8 has been abandoned upon payment of a set-up fee.

The method of claim 1,
And a voltage regulator configured to output the precharge voltage in response to the block enable signal.

Claim 9 was abandoned upon payment of a set-up fee.

The method of claim 8,
The voltage regulator is a semiconductor device using an internal voltage as a voltage source.

Claim 10 has been abandoned upon payment of a setup registration fee.

The method of claim 1,
The switching circuit is implemented with a high voltage NMOS transistor.

An enable signal receiving circuit configured to invert the block enable signal to output an enable inversion signal;
A clamp circuit configured to receive a pumping voltage and to raise a voltage of a main node in response to the enable inversion signal;
A voltage regulator configured to receive the block enable signal and output a precharge voltage;
An initial voltage transfer circuit comprising a forward transistor configured to output an initial voltage to the main node in response to the precharge voltage; And
A switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node;
And the input node of the forward transistor is separated from the enable signal receiving circuit, and the precharge voltage is applied to the input node of the forward transistor.

Claim 12 was abandoned upon payment of a set-up fee.

The method of claim 11,
The precharge voltage is higher than the voltage corresponding to the block enable signal.

delete

A high voltage switch circuit configured to increase a voltage of a main node in response to a block enable signal, and output a block selection signal according to the increased main node voltage; And
A block switch circuit configured to transfer operating voltages applied to global word lines to local word lines in response to the block selection signal,
The high voltage switch circuit,
A forward transistor configured to deliver an initial voltage to the main node in response to a precharge voltage higher than a voltage corresponding to the block enable signal and an enable signal configured to invert the block enable signal to output an enable inversion signal Including circuits,
And the input node of the forward transistor is separated from the enable signal receiving circuit, and the precharge voltage is applied to the input node of the forward transistor.

Claim 15 was abandoned upon payment of a set-up fee.

The method of claim 14, wherein the high voltage switch circuit,
A clamp circuit configured to receive a pumping voltage and to raise a voltage of the main node in response to the enable inversion signal; And
And a switching circuit configured to receive a high voltage and output a block selection signal of a high voltage in response to the voltage of the main node.

Claim 16 was abandoned upon payment of a set-up fee.

The method of claim 15,
The precharge voltage is applied to the input node and the gate terminal of the forward transistor.

Claim 17 was abandoned upon payment of a set-up fee.

The method of claim 15,
And a voltage regulator configured to output the precharge voltage in response to the block enable signal.

Claim 18 was abandoned when the set registration fee was paid.

The method of claim 17,
The voltage regulator is a semiconductor device using an internal voltage as a voltage source.