KR102043826B1

KR102043826B1 - Thin Film Transistor Substrate And Method For Manufacturing The Same

Info

Publication number: KR102043826B1
Application number: KR1020120130529A
Authority: KR
Inventors: 임유석; 김동준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-11-16
Filing date: 2012-11-16
Publication date: 2019-11-12
Anticipated expiration: 2032-11-16
Also published as: KR20140063312A

Abstract

본 발명은 최적화된 전기 저항 분포를 갖는 반도체 층을 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판 제조 방법은, 기판 위에 반도체 물질을 도포하고 패턴하여 반도체 층을 형성하는 단계; 상기 반도체 층에 채널 층, 저 농도 불순물 영역, 오믹 접촉 영역, 전극부, 그리고 배선부를 정의하는 단계; 상기 저 농도 불순물 영역 및 상기 오믹 접촉 영역에 저 농도 불순물을 주입하는 단계; 상기 오믹 접촉 영역 및 상기 전극부에 전극 농도 불순물을 주입하는 단계; 그리고 상기 오믹 접촉 영역 및 상기 배선부에 고 농도 불순물을 주입하는 단계를 포함한다. 본 발명은 박막 트랜지스터 기판에서 최소의 도핑 공정으로 더 많은 서로 다른 도핑 조건을 갖는 영역들을 정확하게 지정할 수 있다.The present invention relates to a thin film transistor substrate comprising a semiconductor layer having an optimized electrical resistance distribution and a method of manufacturing the same. A method of manufacturing a thin film transistor substrate according to the present invention may include forming a semiconductor layer by coating and patterning a semiconductor material on a substrate; Defining a channel layer, a low concentration impurity region, an ohmic contact region, an electrode portion, and a wiring portion in the semiconductor layer; Implanting low concentration impurities into the low concentration impurity region and the ohmic contact region; Implanting an electrode concentration impurity into the ohmic contact region and the electrode portion; And injecting high concentration impurities into the ohmic contact region and the wiring portion. The present invention can precisely designate regions with more different doping conditions with a minimum doping process in the thin film transistor substrate.

Description

Thin Film Transistor Substrate And Method For Manufacturing {Thin Film Transistor Substrate And Method For Manufacturing The Same}

본 발명은 최적화된 전기 저항 분포를 갖는 반도체 층을 포함하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 역할에 따라 저항 값을 최적화한 반도체 층을 포함하는 평판 표시장치에 사용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate comprising a semiconductor layer having an optimized electrical resistance distribution and a method of manufacturing the same. In particular, the present invention relates to a thin film transistor substrate for use in a flat panel display device including a semiconductor layer in which resistance values are optimized according to a role, and a method of manufacturing the same.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 전계발광장치(Electro-Luminescence device, EL) 등이 있다. 특히, 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS)을 채널 층으로 사용한 고품질의 평판 표시장치가 각광을 받고 있다.Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such flat panel displays include liquid crystal displays (LCDs), field emission displays (FEDs), plasma display panels (PDPs), and electroluminescent devices (ELs). Etc. In particular, high quality flat panel displays using low temperature polysilicon (LTPS) as a channel layer have been in the spotlight.

도 1은 종래 기술에 의한 LTPS 채널 층을 갖는 능동소자인 박막 트랜지스터를 이용한 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)의 구조를 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도이다.1 is a plan view illustrating a structure of an organic light emitting diode display (OLED) using a thin film transistor which is an active element having an LTPS channel layer according to the prior art. FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1 and illustrates a structure of an organic light emitting display device according to the prior art.

도 1 및 2를 참조하면, 유기전계발광 표시장치는 박막 트랜지스터(ST, DT) 및 박막 트랜지스터(ST, DT)와 연결되어 구동되는 유기발광 다이오드(OLED)가 형성된 박막 트랜지스터 기판, 박막 트랜지스터 기판과 대향하여 유기 접합층(POLY)을 사이에 두고 접합하는 캡(ENC)을 포함한다. 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT(ST)와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 유기발광 다이오드(OLED)를 포함한다.1 and 2, an organic light emitting display device includes a thin film transistor substrate, a thin film transistor substrate on which an organic light emitting diode OLED is connected and driven in connection with the thin film transistors ST and DT and the thin film transistors ST and DT; A cap ENC is formed to face the organic bonding layer POLY. The thin film transistor substrate includes a switching TFT ST, a driving TFT DT connected to the switching TFT ST, and an organic light emitting diode OLED connected to the driving TFT DT.

유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 유기발광 다이오드의 애노드 전극(ANO)과 연결되어 있다.The switching TFT ST is formed on the glass substrate SUB at a portion where the gate line GL and the data line DL cross each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG branching from the gate line GL, a semiconductor layer SA, a source electrode SS, and a drain electrode SD. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes the gate electrode DG connected to the drain electrode SD of the switching TFT ST, the source electrode DS connected to the semiconductor layer DA, the driving current transfer wiring VDD, and the drain electrode. (DD). The drain electrode DD of the driving TFT DT is connected to the anode ANO of the organic light emitting diode.

도 2에서는 일례로, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 도시하였다. 이 경우, 스위칭 TFT(ST)의 반도체 층(SA) 및 구동 TFT(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 형성된다. 그리고 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성된다.2 illustrates a thin film transistor having a top gate structure as an example. In this case, the semiconductor layer SA of the switching TFT ST and the semiconductor layers DA of the driving TFT DT are first formed on the substrate SUB, and the gate electrodes G are formed on the gate insulating layer GI covering the semiconductor layer SA. SG and DG are formed to overlap the centers of the semiconductor layers SA and DA. The source electrodes SS and DS and the drain electrodes SD and DD are connected to both sides of the semiconductor layers SA and DA through contact holes. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating layer IN covering the gate electrodes SG and DG.

또한, 화소 영역이 배치되는 표시 영역의 외주부에는, 각 게이트 라인(GL)의 일측 단부에 형성된 게이트 패드(GP), 각 데이터 라인(DL)의 일측 단부에 형성된 데이터 패드(DP), 그리고 각 구동 전류 전송 배선(VDD)의 일측 단부에 형성된 구동 전류 패드(VDP)가 배치된다. 스위칭 TFT(ST)와 구동 TFT(DT)가 형성된 기판(SUB) 위에 보호막(PAS)이 전면 도포된다. 그리고 게이트 패드(GP), 데이터 패드(DP), 구동 전류 패드(VDP), 그리고, 구동 TFT(DT)의 드레인 전극(DD)을 노출하는 콘택홀들이 형성된다. 그리고 기판(SUB) 중에서 표시 영역 위에는 평탄화 막(PL)이 도포된다. 평탄화 막(PL)은 유기발광 다이오드를 구성하는 유기물질을 매끈한 평면 상태에서 도포하기 위해 기판 표면의 거칠기를 균일하게 하는 기능을 한다.In addition, a gate pad GP formed at one end of each gate line GL, a data pad DP formed at one end of each data line DL, and each drive may be provided at an outer circumferential portion of the display area in which the pixel region is disposed. The driving current pad VDP formed at one end of the current transfer wiring VDD is disposed. The protective film PAS is entirely coated on the substrate SUB on which the switching TFT ST and the driving TFT DT are formed. In addition, contact holes exposing the gate pad GP, the data pad DP, the driving current pad VDP, and the drain electrode DD of the driving TFT DT are formed. The planarization film PL is coated on the display area in the substrate SUB. The planarization film PL functions to uniform the roughness of the substrate surface in order to apply the organic material constituting the organic light emitting diode in a smooth flat state.

평탄화 막(PL) 위에는 콘택홀을 통해 구동 TFT(DT)의 드레인 전극(DD)과 접촉하는 애노드 전극(ANO)이 형성된다. 또한, 평탄화 막(PL)이 형성되지 않은 표시 영역의 외주부에서도, 보호막(PAS)에 형성된 콘택홀들을 통해 노출된 게이트 패드(GP), 데이터 패드(DP) 그리고 구동 전류 패드(VDP) 위에 형성된 게이트 패드 단자(GPT), 데이터 패드 단자(DPT) 그리고 구동 전류 패드 단자(VDPT)가 각각 형성된다. 표시 영역 내에서 특히 화소 영역을 제외한 기판(SUB) 위에 뱅크(BA)가 형성된다. 그리고 뱅크(BA)의 일부 상부에는 스페이서(SP)를 더 형성한다.An anode ANO is formed on the planarization film PL to contact the drain electrode DD of the driving TFT DT through a contact hole. In addition, the gate formed on the gate pad GP, the data pad DP, and the driving current pad VDP exposed through the contact holes formed in the passivation layer PAS also in the outer circumference of the display area where the planarization film PL is not formed. The pad terminal GPT, the data pad terminal DPT, and the driving current pad terminal VDPT are respectively formed. In the display area, the bank BA is formed on the substrate SUB except for the pixel area. In addition, a spacer SP is further formed on a portion of the bank BA.

상기와 같은 구조를 갖는 박막 트랜지스터 기판 위에 스페이서(SP)를 사이에 두고 일정 간격을 유지하여 캡(ENC)이 합착된다. 이 경우, 박막 트랜지스터 기판과 캡(ENC)은 그 사이에 유기 접합층(POLY)을 개재하여 완전 밀봉 합착하도록 하는 것이 바람직하다. 게이트 패드(GP) 및 게이트 패드 단자(GPT) 그리고 데이터 패드(DP) 및 데이터 패드 단자(DPT)는 캡(ENC) 외부에 노출되어 각종 연결 수단을 통해 외부에 설치되는 장치와 연결된다.The cap ENC is bonded to the thin film transistor substrate having the structure as described above while maintaining a predetermined gap therebetween. In this case, the thin film transistor substrate and the cap ENC are preferably hermetically sealed to each other via the organic bonding layer POLY therebetween. The gate pad GP and the gate pad terminal GPT, and the data pad DP and the data pad terminal DPT are exposed to the outside of the cap ENC and are connected to a device installed externally through various connection means.

도 2와 같은 탑 게이트 구조를 갖는 박막 트랜지스터(ST, DT)에서 반도체 층(SA, DA)은 아몰퍼스 실리콘(a-Si)을 저온 열처리하여 다결정화한 저온 다결정 실리콘(LTPS; Low Temperature Poly Silicon)을 사용할 수 있다. 이 경우, 실제로 채널 영역(반도체 층(SA, DA) 중 소스 전극(S)과 드레인 전극(D) 사이의 공간인 부분)의 전기적 특성(예, 전기 저항)은 소스 전극(S) 및 드레인 전극(D)이 직접 접촉하는 부분의 전기적 특성과 다른 것이 바람직하다. 예를 들어, 반도체 층(SA, DA) 중 채널 영역은 반도체 특성을 갖는 것이 바람직하다. 반면에 반도체 층(SA, DA) 중에서 소스 전극(S) 및 드레인 전극(D)이 직접 접촉하는 부분은 오믹 접촉(Ohmic Contact)을 이룩하도록 전기적 특성이 금속과 유사하여야 한다. 따라서, 반도체 층(SA, DA)을 형성한 후에, 오믹 접촉이 필요한 부분에 n+ 불순물을 추가로 주입하여, 오믹 접촉 영역과 반도체 채널 영역을 물성적으로 분리한다.In the thin film transistors ST and DT having the top gate structure as shown in FIG. 2, the semiconductor layers SA and DA are low-temperature polysilicon (LTPS) obtained by low-temperature heat treatment of amorphous silicon (a-Si). Can be used. In this case, the electrical characteristics (e.g., electrical resistance) of the channel regions (parts of the semiconductor layers SA and DA, which are spaces between the source electrode S and the drain electrode D), are the source electrode S and the drain electrode It is preferable that it differs from the electrical characteristic of the part which (D) directly contacts. For example, the channel region of the semiconductor layers SA and DA preferably has semiconductor characteristics. On the other hand, a portion of the semiconductor layers SA and DA in which the source electrode S and the drain electrode D are in direct contact should have similar electrical characteristics to metal to achieve ohmic contact. Therefore, after the semiconductor layers SA and DA are formed, n + impurities are additionally implanted into the portion requiring ohmic contact to physically separate the ohmic contact region and the semiconductor channel region.

반도체 층을 다른 필요 부분에 적용할 수도 있는데, 현재 반도체 층이 적용되는 채널 영역 및 오믹 접촉 영역과 동일하거나 유사한 특성을 필요로 하는 데에만 한정적으로 사용할 수 있다. 그러나 불순물 주입 정도를 정확한 영역에 정확한 양을 주입하지 않으면, 정확한 용도의 특성을 만족시킬 수 있는 소자로 활용할 수 없다.The semiconductor layer may be applied to other necessary portions, and can be used only limitedly to require the same or similar characteristics as the channel region and the ohmic contact region to which the semiconductor layer is currently applied. However, if the amount of impurity implantation is not injected in the correct region, it cannot be utilized as a device that can satisfy the characteristics of the correct application.

본 발명의 목적은 종래 기술의 문제점들을 해결하고자 안출 된 발명으로서, 영역별로 불순물 도핑 조건을 최적화하여 다수의 최적 저항 값들을 갖는 반도체 층을 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 불순물 도핑 마스크 공정 수는 동일하더라도 더 많은 최적 저항 값들을 갖는 영역들이 정확하게 구분된 반도체 층을 포함하는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to solve the problems of the prior art, to provide a thin film transistor substrate including a semiconductor layer having a plurality of optimum resistance values by optimizing the impurity doping conditions for each region and a method of manufacturing the same. Another object of the present invention is to provide a thin film transistor substrate including a semiconductor layer in which regions having more optimal resistance values, even though the number of impurity doping mask processes are the same, are precisely divided, and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판 제조 방법은, 기판 위에 반도체 물질을 도포하고 패턴하여 반도체 층을 형성하는 단계; 상기 반도체 층에 채널 층, 저 농도 불순물 영역, 오믹 접촉 영역, 전극부, 그리고 배선부를 정의하는 단계; 상기 저 농도 불순물 영역 및 상기 오믹 접촉 영역에 저 농도 불순물을 주입하는 단계; 상기 오믹 접촉 영역 및 상기 전극부에 전극 농도 불순물을 주입하는 단계; 그리고 상기 오믹 접촉 영역 및 상기 배선부에 고 농도 불순물을 주입하는 단계를 포함한다.In order to achieve the above object, the method for manufacturing a thin film transistor substrate according to the present invention comprises the steps of applying a semiconductor material on the substrate and patterned to form a semiconductor layer; Defining a channel layer, a low concentration impurity region, an ohmic contact region, an electrode portion, and a wiring portion in the semiconductor layer; Implanting low concentration impurities into the low concentration impurity region and the ohmic contact region; Implanting an electrode concentration impurity into the ohmic contact region and the electrode portion; And injecting high concentration impurities into the ohmic contact region and the wiring portion.

상기 저 농도 불순물 주입 단계는, 1.0 x 10¹² ~ 1.0 x 10¹³ 개/cm³농도의 불순물을 주입하는 것을 특징으로 한다.The low concentration impurity implantation step is characterized in that the injection of impurities of 1.0 x 10 ¹² ~ 1.0 x 10 ¹³ / cm ³ concentration.

상기 전극 농도 불순물 주입 단계는, 1.0 x 10¹⁴ 개/cm³농도의 불순물을 주입하는 것을 특징으로 한다.The electrode concentration impurity implantation step is characterized in that to implant the impurities of 1.0 x 10 ¹⁴ pieces / cm ³ concentration.

상기 고 농도 불순물 주입 단계는, 1.0 x 10¹⁵ 개/cm³농도의 불순물을 주입하는 것을 특징으로 한다.The high concentration impurity implantation step is characterized in that to implant the impurities of 1.0 x 10 ¹⁵ pieces / cm ³ concentration.

상기 전극부는, 보조 용량 전극을 포함하고; 상기 배선부는, 상기 보조 용량 전극에 연결되는 보조 용량 배선을 포함하는 것을 특징으로 한다.The electrode part comprises a storage capacitor electrode; The wiring unit may include a storage capacitor wiring connected to the storage capacitor electrode.

또한, 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에서 게이트 절연막을 사이에 두고 서로 교차하는 게이트 배선 및 데이터 배선; 상기 게이트 배선에서 분기하는 게이트 전극, 상기 데이터 배선에서 분기하는 소스 전극, 상기 소스 전극과 일정 거리 떨어져 마주보는 드레인 전극; 상기 기판 위에서 반도체 물질을 포함하며, 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩하는 채널 층, 상기 채널 층의 양 측변에서 상기 소스 전극 및 상기 드레인 전극과 접촉하는 오믹 접촉층, 그리고 상기 채널 층과 상기 오믹 접촉층 사이에 개재된 저 농도 불순물 층; 상기 드레인 전극에 연결되는 제1 전극; 상기 기판 위에서 상기 반도체 물질을 포함하며, 상기 제1 전극과 연결되고 상기 게이트 배선의 일부와 중첩하는 보조 용량 전극; 그리고 상기 보조 용량 전극에 연결된 보조 용량 배선을 포함한다.In addition, the thin film transistor substrate according to the present invention includes: a gate wiring and a data wiring crossing each other with a gate insulating film interposed therebetween on the substrate; A gate electrode branching from the gate wiring, a source electrode branching from the data wiring, and a drain electrode facing a distance from the source electrode; A channel layer including a semiconductor material on the substrate and overlapping the gate electrode with the gate insulating layer interposed therebetween, an ohmic contact layer contacting the source electrode and the drain electrode at both sides of the channel layer, and the channel layer A low concentration impurity layer interposed between and the ohmic contact layer; A first electrode connected to the drain electrode; A storage capacitor electrode including the semiconductor material on the substrate and connected to the first electrode and overlapping a portion of the gate wiring; And a storage capacitor wiring connected to the storage capacitor electrode.

상기 저 농도 불순물 층은, 1.0 x 10¹² ~ 1.0 x 10¹³ 개/cm³농도의 불순물을 포함하고; 상기 오믹 접촉층은, 1.5 x 10¹⁵ ~ 1.0 x 10¹⁶ 개/cm³농도의 불순물을 포함하고; 상기 보조 용량 전극은, 1.0 x 10¹⁴ 개/cm³농도의 불순물을 포함하고; 그리고 상기 보조 용량 배선은, 1.0 x 10¹⁵ 개/cm³농도의 불순물을 포함하는 것을 특징으로 한다.The low concentration impurity layer comprises impurities of a concentration of 1.0 × 10 ¹² to 1.0 × 10 ¹³ pieces / cm ³ ; The ohmic contact layer comprises impurities at a concentration of 1.5 × 10 ¹⁵ to 1.0 × 10 ¹⁶ pieces / cm ³ ; The storage capacitor electrode comprises impurities of a concentration of 1.0 × 10 ¹⁴ particles / cm ³ ; And the storage capacitor wiring is characterized in that it contains impurities of 1.0 x 10 ¹⁵ pieces / cm ³ concentration.

본 발명에 의한 박막 트랜지스터 기판은, 영역별로 최적화된 불순물 도핑 양들을 갖는 반도체 층을 포함한다. 따라서, 최적화된 불순물 도핑 양에 따라, 영역별로 최적화된 전기적 특성을 갖는 반도체 층을 갖는다. 이를 위해 본 발명에 의한 박막 트랜지스터 제조 방법은, 도핑 조건을 달리하면서, 이와 동시에 도핑 영역의 구분을 영역별로 차단 혹은 중첩하여 불순물 도핑 조건을 정확하게 조정할 수 있다. 따라서, 최소의 도핑 공정으로 더 많은 서로 다른 도핑 조건을 갖는 영역들을 정확하게 지정할 수 있다.The thin film transistor substrate according to the present invention includes a semiconductor layer having impurity doping amounts optimized for each region. Therefore, according to the optimized amount of impurity doping, it has a semiconductor layer having optimized electrical characteristics for each region. To this end, the method of manufacturing a thin film transistor according to the present invention can precisely adjust the impurity doping conditions by varying the doping conditions and simultaneously blocking or overlapping the division of the doping regions for each region. Thus, it is possible to accurately specify regions with more different doping conditions with a minimum doping process.

도 1은 종래 기술에 의한 박막 트랜지스터 기판을 포함하는 유기전계발광 표시장치의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'로 자른 단면으로 종래 기술에 의한 유기전계발광 표시장치의 구조를 나타내는 단면도.
도 3은 본 발명에 의한 유기전계발광 표시장치를 비롯한 평판 표시장치에 적용하는 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에서 절취선 A-A'으로 자른 단면으로 본 발명에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5a 내지 5d는 도 3에서 절취선 A-A'으로 자른 단면으로서 본 발명에 의한 박막 트랜지스터 기판을 제조함에 있어서, 반도체 층에 영역별로 불순물을 다른 양으로 도핑하는 과정을 나타내는 단면도들.1 is a plan view illustrating a structure of an organic light emitting display device including a thin film transistor substrate according to the related art.
FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1, illustrating a structure of an organic light emitting display device according to the prior art. FIG.
3 is a plan view showing a thin film transistor substrate applied to a flat panel display including an organic light emitting display according to the present invention.
4 is a cross-sectional view taken along the line A-A 'of FIG. 3 to illustrate the structure of a thin film transistor substrate according to the present invention.
5A to 5D are cross-sectional views taken along the line A-A 'of FIG. 3, and illustrating cross-sectional views illustrating a process of doping semiconductor layers with different amounts of impurities in regions according to the present invention.

이하, 첨부한 도면 도 3, 도 4 및 도 5a 내지 5d를 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지된 내용 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings, FIGS. 3, 4 and 5A to 5D. Like numbers refer to like elements throughout. In the following description, when it is determined that a detailed description of known contents or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 3은 본 발명에 의한 유기전계발광 표시장치를 비롯한 평판 표시장치에 적용하는 박막 트랜지스터 기판을 나타내는 평면도이다. 도 4는 도 3에서 절취선 A-A'으로 자른 단면으로 본 발명에 의한 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.3 is a plan view illustrating a thin film transistor substrate applied to a flat panel display including an organic light emitting display according to the present invention. 4 is a cross-sectional view illustrating the structure of a thin film transistor substrate according to the present invention, taken along a cut line A-A 'of FIG. 3.

도 3 및 4를 참조하면, 본 발명에 의한 박막 트랜지스터 기판은 스위칭 TFT(ST), 스위칭 TFT(ST)와 연결된 구동 TFT(DT), 구동 TFT(DT)에 접속된 제1 전극(ETD)을 포함한다. 제1 전극(ANO)을 유기발광 다이오드의 애노드 전극 혹은 캐소드 전극으로 활용하면 유기발광 표시장치용 박막 트랜지스터 기판으로 만들 수 있다. 한편, 제1 전극(ANO)을 화소 전극으로 활용하면 액정 표시장치용 박막 트랜지스터 기판으로 만들 수 있다. 본 발명은 박막 트랜지스터 기판, 특히 반도체 채널층에 영역별로 서로 다른 도핑 양을 갖는 박막 트랜지스터 기판에 관한 것이므로, 어떤 특정 응용분야에 한정되는 것은 아니다.3 and 4, the thin film transistor substrate according to the present invention includes a switching TFT ST, a driving TFT DT connected to the switching TFT ST, and a first electrode EDT connected to the driving TFT DT. Include. When the first electrode ANO is used as an anode electrode or a cathode electrode of an organic light emitting diode, the thin film transistor substrate for an organic light emitting display device can be formed. Meanwhile, when the first electrode ANO is used as a pixel electrode, the first electrode ANO may be formed as a thin film transistor substrate for a liquid crystal display. Since the present invention relates to a thin film transistor substrate, in particular a thin film transistor substrate having different doping amounts for each region in the semiconductor channel layer, it is not limited to any particular application.

유리 기판(SUB) 위에 스위칭 TFT(ST)는 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 부위에 형성되어 있다. 스위칭 TFT(ST)는 화소를 선택하는 기능을 한다. 스위칭 TFT(ST)는 게이트 라인(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 TFT(DT)는 스위칭 TFT(ST)에 의해 선택된 화소의 애노드 전극(ANO)을 구동하는 역할을 한다. 구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체층(DA), 구동 전류 전송 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 TFT(DT)의 드레인 전극(DD)은 제1 전극(ETD)과 연결된다.The switching TFT ST is formed on the glass substrate SUB at a portion where the gate line GL and the data line DL cross each other. The switching TFT ST functions to select a pixel. The switching TFT ST includes a gate electrode SG branching from the gate line GL, a semiconductor layer SA, a source electrode SS, and a drain electrode SD. The driving TFT DT serves to drive the anode electrode ANO of the pixel selected by the switching TFT ST. The driving TFT DT includes the gate electrode DG connected to the drain electrode SD of the switching TFT ST, the source electrode DS connected to the semiconductor layer DA, the driving current transfer wiring VDD, and the drain electrode. (DD). The drain electrode DD of the driving TFT DT is connected to the first electrode EDT.

도 4에서는 일례로, 탑 게이트(Top Gate) 구조의 박막 트랜지스터를 도시하였다. 이 경우, 스위칭 TFT(ST)의 반도체 층(SA) 및 구동 TFT(DT)의 반도체 층(DA)들이 기판(SUB) 위에 먼저 형성되고, 그 위를 덮는 게이트 절연막(GI) 위에 게이트 전극들(SG, DG)이 반도체 층들(SA, DA)의 중심부에 중첩되어 형성된다. 그리고 반도체 층들(SA, DA)의 양 측면에는 콘택홀을 통해 소스 전극들(SS, DS) 및 드레인 전극들(SD, DD)이 연결된다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)들은 게이트 전극들(SG, DG)을 덮는 절연막(IN) 위에 형성된다.In FIG. 4, as an example, a thin film transistor having a top gate structure is illustrated. In this case, the semiconductor layer SA of the switching TFT ST and the semiconductor layers DA of the driving TFT DT are first formed on the substrate SUB, and the gate electrodes G are formed on the gate insulating layer GI covering the semiconductor layer SA. SG and DG are formed to overlap the centers of the semiconductor layers SA and DA. The source electrodes SS and DS and the drain electrodes SD and DD are connected to both sides of the semiconductor layers SA and DA through contact holes. The source electrodes SS and DS and the drain electrodes SD and DD are formed on the insulating layer IN covering the gate electrodes SG and DG.

게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부분에는 스위칭 TFT(ST)이 형성된다. 스위칭 TFT(ST)는 게이트 배선(DL)에서 분기하는 게이트 전극(SG), 데이터 배선(DL)에서 분기하는 소스 전극(SS) 그리고, 소스 전극(SS)과 마주보며 일정 거리 떨어져 배치되는 드레인 전극(SD)을 포함한다. 또한, 게이트 전극(SG)과 소스-드레인 전극(SS-SD) 사이에는 반도체 층이 개재되어 있다. 스위칭 TFT(ST)의 드레인 전극(SD)은 구동 TFT(DT)의 게이트 전극(DG)에 연결되어 있다.The switching TFT ST is formed at a portion where the gate line GL and the data line DL intersect. The switching TFT ST is a gate electrode SG branched from the gate line DL, a source electrode SS branched from the data line DL, and a drain electrode disposed at a predetermined distance from the source electrode SS. (SD). In addition, a semiconductor layer is interposed between the gate electrode SG and the source-drain electrode SS-SD. The drain electrode SD of the switching TFT ST is connected to the gate electrode DG of the driving TFT DT.

구동 TFT(DT)는 스위칭 TFT(ST)의 드레인 전극(SD)과 연결되는 게이트 전극(DG), 구동 전류 배선(VDD)의 일부분인 소스 전극(DS) 그리고 소스 전극(DS)과 마주보며 일정 거리 떨어져 배치되는 드레인 전극(DD)을 포함한다. 그리고 게이트 전극(DG)과 소스-드레인 전극(DS-DD) 사이에는 반도체 층이 개재되어 있다.The driving TFT DT faces the gate electrode DG connected to the drain electrode SD of the switching TFT ST, the source electrode DS that is part of the driving current wiring VDD, and the source electrode DS. The drain electrode DD is disposed at a distance. A semiconductor layer is interposed between the gate electrode DG and the source-drain electrode DS-DD.

스위칭 TFT(ST) 및 구동 TFT(DT)에 형성된 반도체 층들은 채널 층(SA, DA), 저 농도 불순물 층(n-), 오믹 접촉층(n+)을 포함한다. 반도체 채널 층(SA, DA)은 게이트 전극(SG, DG)에 일정 전압 이상이 인가되면, 전류가 통한다. 이와 같이 게이트 전극(SG, DG)의 전압 크기에 따라서, 전류를 온/오프(On/Off) 하기 위해서는 p- 불순물을 적정량 포함하는 것이 바람직하다.The semiconductor layers formed on the switching TFT ST and the driving TFT DT include channel layers SA and DA, low concentration impurity layers n−, and ohmic contact layers n +. In the semiconductor channel layers SA and DA, when a predetermined voltage or more is applied to the gate electrodes SG and DG, current flows. As described above, according to the voltage level of the gate electrodes SG and DG, an appropriate amount of p- impurity is preferably included to turn on / off the current.

오믹 접촉층(n+)은 소스 전극(SS, DS) 및 드레인 전극(SD, DD)과 각각 직접 접촉하는 영역에 해당한다. 소스 전극(SS, DS) 및 드레인 전극(SD, DD)이 반도체 층과 접촉함에 있어서, 저항이 크다면 전기적 신호를 정상적으로 전달할 수 없다. 따라서, 금속층과 반도체 층을 연결할 경우, 접촉 영역에서는 금속 도체성 접촉을 이룩하는 것이 바람직하다. 이를 위해서, 반도체 층과 금속 전극 사이에는 오믹 접촉층(n+)을 개재하는 것이 바람직하다. 오믹 접촉층(n+)은 반도체 층에 고 농도의 불순물을 도핑하여 형성한다. 즉, 소스 전극(SS, DS)은 소스 콘택홀(SH)을 통해 오믹 접촉층(n+)에 연결되고, 드레인 전극(SD, DD)은 드레인 콘택홀(DH)을 통해 오믹 접촉층(n+)에 연결된다.The ohmic contact layer n + corresponds to a region in direct contact with the source electrodes SS and DS and the drain electrodes SD and DD, respectively. In the case where the source electrodes SS and DS and the drain electrodes SD and DD are in contact with the semiconductor layer, when the resistance is large, electrical signals may not be normally transmitted. Therefore, when connecting a metal layer and a semiconductor layer, it is preferable to make metal conductive contact in a contact area. For this purpose, it is preferable to interpose an ohmic contact layer (n +) between the semiconductor layer and the metal electrode. The ohmic contact layer n + is formed by doping a high concentration of impurities into the semiconductor layer. That is, the source electrodes SS and DS are connected to the ohmic contact layer n + through the source contact hole SH, and the drain electrodes SD and DD are connected to the ohmic contact layer n + through the drain contact hole DH. Is connected to.

저 농도 불순물 층(n-)은 박막 트랜지스터의 오프-전류를 낮추어 주기 위해 형성한다. 즉, 오믹 접촉층(n+)과 채널 층(SA, DA) 사이에서 전기적 특성을 향상하기 위해 개재된 계면층이다.The low concentration impurity layer n- is formed to lower the off-current of the thin film transistor. That is, it is an interfacial layer interposed to improve electrical characteristics between the ohmic contact layer n + and the channel layers SA and DA.

한편, 제1 전극(ETD)에 화소 전압이 인가되어 영상을 표시한 후, 이 화소 전압은 적어도 1 프레임 기간동안에 유지되어야 안정적인 화상을 제공할 수 있다. 이를 위해서 제1 전극(ETD)에 연결된 보조 용량 전극(STG)을 더 형성한다. 보조 용량 전극(STG)의 구조에는 여러 가지가 있을 수 있다. 예를 들어, 절연막을 사이에 두고, 제1 전극과 중첩된 보조 용량 전극을 형성할 수 있다. 또는 절연막을 사이에 두고 게이트 배선의 일부분과 중첩된 보조 용량 전극을 형성할 수 있다. 다른 방법으로는, 절연막을 사이에 두고, 제1 전극 및 게이트 배선의 일부와 동시에 중첩하는 보조 용량 전극을 형성할 수도 있다. 그 외에도 여러 방법으로 형성할 수 있다.Meanwhile, after a pixel voltage is applied to the first electrode EDT to display an image, the pixel voltage must be maintained for at least one frame period to provide a stable image. To this end, the storage capacitor electrode STG connected to the first electrode EDT is further formed. There may be a variety of structures of the storage capacitor electrode STG. For example, the storage capacitor electrode overlapping the first electrode can be formed with the insulating film interposed therebetween. Alternatively, the storage capacitor electrode may be formed to overlap the portion of the gate wiring with the insulating layer interposed therebetween. Alternatively, the storage capacitor electrode may be formed to overlap the first electrode and a part of the gate wiring, with the insulating film interposed therebetween. In addition, it can be formed in various ways.

본 발명의 실시 예에서는, 제1 전극(ETD)과 접속되며, 게이트 절연막(GI)을 사이에 두고, 게이트 배선(GL)의 일부와 중첩하는 보조 용량 전극(STG)을 예로 하여 설명한다. 필요한 경우, 보조 용량 전극(STG)은 보조 용량 배선(STL)을 더 구비할 수도 있다. 특히, 보조 용량 전극(STG) 및 보조 용량 배선(STL)은 반도체 층을 패턴하여 형성한다. 그리고 보조 용량 전극(STG)의 일측부는 중간 절연막(ILD) 및 보호막(PAS)을 관통하는 보조 용량 콘택홀(STH)을 통해 제1 전극(ETD)과 접촉한다.In the embodiment of the present invention, the storage capacitor electrode STG connected to the first electrode EDT and overlapping a part of the gate wiring GL with the gate insulating film GI interposed therebetween will be described as an example. If necessary, the storage capacitor electrode STG may further include the storage capacitor wiring STL. In particular, the storage capacitor electrode STG and the storage capacitor wiring STL are formed by patterning a semiconductor layer. One side of the storage capacitor electrode STG contacts the first electrode ETD through the storage capacitor contact hole STH that passes through the intermediate insulating layer ILD and the passivation layer PAS.

이와 같은 구조에서, 보조 용량 전극(STG), 보조 용량 배선(STL) 그리고 보조 용량 콘택홀(STH)에 의한 접촉 영역은 서로 다른 전기적 특성을 갖는 것이 바람직하다. 이를 위해, 반도체 층을 패턴하여 형성한 후에, 불순물 도핑을 최적화하여 이들 세 영역을 구체적으로 구분할 수 있다. 예를 들어, 보조 용량 전극(STG)에는 저 농도 불순물 층(n-)보다는 불순물 농도가 높고, 오믹 접촉층(n+) 보다는 농도가 낮은 정도로 도핑하는 것이 바람직하다. 보조 용량 콘택홀(STH)에 의한 접촉 영역은 오믹 접촉을 이루는 것이 바람직하므로, 오미 접촉층(n+)과 동일하게 불순물을 도핑하는 것이 바람직하다. 그리고 보조 용량 배선(STL)은 오믹 접촉층(n+) 보다는 낮고, 보조 용량 전극(STG)보다는 높게 불순물을 도핑하는 것이 바람직하다.In such a structure, the contact region formed by the storage capacitor electrode STG, the storage capacitor wiring STL, and the storage capacitor contact hole STH preferably has different electrical characteristics. To this end, after the semiconductor layer is patterned and formed, impurity doping may be optimized to specifically distinguish these three regions. For example, it is preferable to dope the storage capacitor electrode STG with an impurity concentration higher than that of the low concentration impurity layer n− and lower than that of the ohmic contact layer n +. Since the contact region formed by the storage capacitor contact hole STH makes an ohmic contact, it is preferable to dopant impurities in the same manner as the ohmic contact layer n +. The storage capacitor wiring STL is preferably lower than the ohmic contact layer n + and doped with impurities higher than the storage capacitor electrode STG.

본 발명에 의한, 반도체 층은 아몰퍼스 실리콘을 증착하고 패턴한 후, 저온 공정에서 결정화한 다결정 실리콘을 포함한다. 그러나 패턴에 의해 박막 트랜지스터 영역에 형성되는 반도체 층과, 보조 용량 영역에 형성되는 반도체 층으로 구분된다. 또한, 불순물 도핑 정도를 다르게 구성함으로써, 불순물 농도가 낮은 순으로 보면, 채널 층(SA, DA), 저 농도 불순물 층(n-), 보조 용량 전극(STG), 보조 용량 배선(STL) 그리고 오믹 접촉층(n+)으로 구분된다.
According to the present invention, the semiconductor layer comprises polycrystalline silicon that is crystallized in a low temperature process after depositing and patterning amorphous silicon. However, the pattern is divided into a semiconductor layer formed in the thin film transistor region and a semiconductor layer formed in the storage capacitor region. In addition, by configuring the impurity doping degree differently, when the impurity concentration is lower, the channel layers SA and DA, the low concentration impurity layer n-, the storage capacitor electrode STG, the storage capacitor wiring STL, and ohmic It is divided into a contact layer (n +).

이하, 도 5a 내지 5d를 더 참조하여, 본 발명의 실시 예에 의한 반도체 층 제조 공정을 설명한다. 도 5a 내지 5d는 도 3에서 절취선 A-A'으로 자른 단면으로서 본 발명에 의한 박막 트랜지스터 기판을 제조함에 있어서, 반도체 층에 영역별로 불순물을 다른 양으로 도핑하는 과정을 나타내는 단면도들이다.Hereinafter, a semiconductor layer manufacturing process according to an embodiment of the present invention will be described with reference to FIGS. 5A to 5D. 5A through 5D are cross-sectional views taken along the line A-A 'of FIG. 3, and illustrate cross-sectional views illustrating a process of doping semiconductor layers with different amounts of impurities in regions according to the present invention.

유리 기판(SUB) 전체 표면위에 아몰퍼스 실리콘 물질을 도포하고, 저온 공정으로 열처리하여 다결정 실리콘 층을 형성한다. 반도체 층을 패턴하여, 스위칭 TFT(ST) 영역, 구동 TFT(DT) 영역, 보조 용량 전극(STG) 영역 그리고 보조 용량 배선(STL) 영역을 각각 형성한다. 필요한 경우, p- 불순물을 반도체 층 전체에 도핑하는 '채널 층 도핑 단계'를 수행한다. 이때, 도핑 농도는 채널 층(SA, DA)의 도핑 농도(~10¹² 개/cm³이하)에 맞추어 실시한다. 경우에 따라서는, 도 5a에 도시한 바와 같이, 스위칭 TFT(ST)의 채널 층(SA) 및 구동 TFT(DT)의 채널 층(DA) 부분에만 선택적으로 p- 불순물을 도핑할 수도 있다. 이 경우, 도면에 도시하지 않았지만, 스크린 마스크와 같은 마스크 공정을 이용할 수도 있다. (도 5a)An amorphous silicon material is coated on the entire surface of the glass substrate SUB and heat-treated by a low temperature process to form a polycrystalline silicon layer. The semiconductor layer is patterned to form a switching TFT (ST) region, a driving TFT (DT) region, a storage capacitor electrode (STG) region, and a storage capacitor wiring (STL) region, respectively. If necessary, a 'channel layer doping step' is performed to dope the p- impurity throughout the semiconductor layer. At this time, the doping concentration is performed in accordance with the doping concentration of the channel layer (SA, DA) (~ 10 ¹² / cm ³ or less). In some cases, as shown in FIG. 5A, p- impurity may be selectively doped only to the channel layer SA of the switching TFT ST and the channel layer DA of the driving TFT DT. In this case, although not shown in the figure, a mask process such as a screen mask may be used. (FIG. 5A)

다음으로, 저 농도 불순물 층(n-)과, 오믹 접촉층(n+) 영역에 n- 불순물을 도핑하는 '저 농도 도핑 단계'를 수행한다. 이때, 도핑 농도는 저 농도 불순물 층(n-)의 도핑 농도(1.0 x 10¹² ~ 1.0 x 10¹³ 개/cm³정도)에 맞추어 실시한다. 저 농도 도핑 단계를 수행하는 구체적인 영역은, 스위칭 TFT(ST) 및 구동 TFT(DT)의 저 농도 불순물 층(n-) 및 오믹 접촉층(n+) 그리고 보조 용량 전극(STG)에서 오믹 접촉을 이루는 보조 용량 콘택홀(STH) 영역을 포함한다. 즉, 저 농도 도핑 단계는 저 농도 불순물 층(n-)과 오믹 접촉층(n+)에 선택적으로 수행한다. (도 5b)Next, a 'low concentration doping step' is performed in which the low concentration impurity layer n− and the ohmic contact layer n + region are doped with n− impurity. At this time, the doping concentration is carried out according to the doping concentration (about 1.0 x 10 ¹² to 1.0 x 10 ¹³ pieces / cm ³ ) of the low concentration impurity layer (n-). In the specific region in which the low concentration doping step is performed, ohmic contact between the low concentration impurity layer n− and the ohmic contact layer n + and the storage capacitor electrode STG of the switching TFT ST and the driving TFT DT is performed. A storage capacitor contact hole (STH) region. That is, the low concentration doping step is selectively performed on the low concentration impurity layer n− and the ohmic contact layer n +. (FIG. 5B)

다음으로, 보조 용량 전극(STG)에 n- 불순물을 도핑하는 '전극 농도 도핑 단계'를 수행한다. 이때, 도핑 농도는 보조 용량 전극(STG)의 도핑 농도(1.0 x 10¹⁴ 개/cm³정도)에 맞추어 실시한다. 전극 농도 도핑 단계를 수행하는 구체적인 영역은, 스위칭 TFT(ST) 및 구동 TFT(DT)의 오믹 접촉층(n+) 그리고 보조 용량 전극(STG) 전체 영역을 포함한다. 즉, 전극 농도 도핑 단계는 오믹 접촉층(n+)과 보조 용량 전극(STG)에 선택적으로 수행한다. (도 5c)Next, an 'electrode concentration doping step' of doping n− impurity to the storage capacitor electrode STG is performed. At this time, the doping concentration is performed according to the doping concentration (about 1.0 x 10 ¹⁴ pieces / cm ³ ) of the storage capacitor electrode STG. The specific region in which the electrode concentration doping step is performed includes the ohmic contact layer n + of the switching TFT ST and the driving TFT DT and the entire region of the storage capacitor electrode STG. That is, the electrode concentration doping step is selectively performed on the ohmic contact layer n + and the storage capacitor electrode STG. (FIG. 5C)

마지막으로, 오믹 접촉층(n+)과 보조 용량 배선(STL)에 n+ 불순물을 도핑하는 '고 농도 도핑 단계'를 수행한다. 이때, 도핑 농도는 오믹 접촉층(n+)의 도핑 농도(1.0 x 10¹⁵ 개/cm³정도)에 맞추어 실시한다. 고 농도 도핑 단계를 수행하는 구체적인 영역은, 스위칭 TFT(ST) 및 구동 TFT(DT)의 오믹 접촉층(n+), 보조 용량 전극(STG)에서 오믹 접촉을 이루는 보조 용량 콘택홀(STH) 영역, 그리고 보조 용량 배선(STL)을 포함한다. 즉, 고 농도 도핑 단계는 오믹 접촉층(n+)과 보조 용량 배선(STL) 영역에 선택적으로 수행한다. (도 5d)Lastly, a 'high concentration doping step' of doping n + impurities to the ohmic contact layer n + and the storage capacitor wiring STL is performed. At this time, the doping concentration is carried out in accordance with the doping concentration (about 1.0 x 10 ¹⁵ / cm ³ ) of the ohmic contact layer (n +). Specific regions in which the high concentration doping step is performed may include: an ohmic contact layer n + of the switching TFT ST and the driving TFT DT, an auxiliary capacitance contact hole STH region making ohmic contact with the storage capacitor electrode STG, And a storage capacitor wiring (STL). That is, the high concentration doping step is selectively performed in the ohmic contact layer n + and the storage capacitor wiring STL. (FIG. 5D)

그 결과, 채널 층(SA, DA)은 일반적인 채널 층 불순물 농도를 그대로 유지할 수 있다. 저 농도 불순물 층(n-)도 1.0 x 10¹² ~ 1.0 x 10¹³ 개/cm³정도의 일반적인 불순물 농도를 그대로 유지한다. 보조 용량 전극(STG)도 1.0 x 10¹⁴ 개/cm³정도의 일반적인 불순물 농도를 그대로 유지할 수 있다.As a result, the channel layers SA and DA can maintain the general channel layer impurity concentration. The low concentration impurity layer (n-) also maintains a typical impurity concentration of about 1.0 x 10 ¹² to 1.0 x 10 ¹³ pieces / cm ³ . The storage capacitor electrode STG may also maintain a general impurity concentration of about 1.0 × 10 ¹⁴ holes / cm ³ .

그 외에도 본 발명에 의한 보조 용량 배선(STG)은 고 농도 불순물 도핑 농도인 1.0 x 10¹⁵ 개/cm³정도를 가져, 배선으로서의 도전성을 충분히 확보할 수 있다. 그리고 오믹 접촉층(n+)은 보조 용량 전극(STG)의 불순물 농도와 고 농도 불순물 도핑 농도가 모두 적용되므로, 1.5 x 10¹⁵ 개/cm³이상 1.0 x 10¹⁶ 개/cm³까지의 아주 높은 불순물 농도를 갖는다. 이 농도 값은 종래 기술에서 오믹 접촉층(n+)에 사용하는 농도보다도 더 높은 농도를 확보할 수 있다.In addition, the storage capacitor wiring (STG) according to the present invention has a high concentration impurity doping concentration of about 1.0 x 10 ¹⁵ pieces / cm ³ , and can sufficiently secure conductivity as the wiring. In addition, the ohmic contact layer n + has both high impurity doping concentrations of the storage capacitor electrode STG and high impurity doping concentrations, so that very high impurities of 1.5 x 10 ¹⁵ / cm ³ or more and 1.0 x 10 ¹⁶ / cm ^{3 are applied} . Has a concentration. This concentration value can ensure a concentration higher than that used for the ohmic contact layer n + in the prior art.

본 발명에서는, 불순물 도핑 농도의 단계를 종래 기술에서 사용하는 수준의 단계를 유지하더라도, 도핑하는 영역을 다르게 조절함으로써, 저 농도 불순물 층(n-), 보조 용량 전극(STG), 보조 용량 배선(STL), 그리고 오믹 접촉층(n+) 등 더 다양한 불순물 농도 값을 갖는 영역들을 다양하게 구축할 수 있다. 더욱이, 오믹 접촉층(n+)은 종래 기술에서보다 더 불순물 농도를 높일 수 있어, 최적화된 오믹 접촉층을 구축할 수 있다. 또한, 보조 용량 전극(STG)과 보조 용량 배선(STL)의 불순물 도핑 농도를 달리하여, 각각의 기능에 맞는 최적화된 전기적 특성을 갖도록 구축할 수 있다.
In the present invention, even if the step of the impurity doping concentration is maintained at the level used in the prior art, by adjusting the doping region differently, the low concentration impurity layer (n-), the storage capacitor electrode (STG), and the storage capacitor wiring ( Various regions having more various impurity concentration values, such as STL) and an ohmic contact layer (n +), can be constructed in various ways. Furthermore, the ohmic contact layer (n +) can increase the impurity concentration more than in the prior art, thereby making it possible to construct an optimized ohmic contact layer. In addition, by varying the impurity doping concentrations of the storage capacitor electrode STG and the storage capacitor wiring STL, it is possible to construct an electric characteristic optimized for each function.

본 발명의 실시 예를 설명하는 도 5a 내지 도 5d에서는, 패턴된 반도체 층에 각 도핑 단계들만을 도시하여 설명하였다. 여기서, 도면으로 나타내지 않았지만, 불순물 도핑 영역을 선택적으로 설정하기 위해서 각 단계에서 개별적인 스크린 마스크들을 사용할 수도 있다.5A to 5D, which illustrate an embodiment of the present invention, only the respective doping steps are illustrated in the patterned semiconductor layer. Although not shown here, individual screen masks may be used in each step to selectively set the impurity doped region.

또 다른 방법으로, 도 5b에 도시된 도핑 단계 이전에 게이트 절연막(GI)을 도포하고, 게이트 절연막(GI) 위에서 채널 층(SA, DA)과 중첩되는 게이트 전극(SG, DG)을 형성한 후에 '저 농도 도핑 단계'를 수행할 수도 있다. 그 결과, 게이트 전극(SG, DG)에 의해 채널 층(SA, DA)이 자가정렬 방식으로 정의될 수 있다. 이때, 보조 용량 전극(STG) 위에도 게이트 배선(GL)의 일부분인 보조 용량 대향 전극이 형성되므로, 보조 용량 콘택홀(STH) 영역도 자가정렬 방식으로 정의된다. 그 후에, 도 5c 및 5d 단계에서는 스크린 마스크를 사용할 수도 있다.In another method, the gate insulating film GI is applied before the doping step shown in FIG. 5B, and the gate electrodes SG and DG overlapping the channel layers SA and DA are formed on the gate insulating film GI. A 'low concentration doping step' may be performed. As a result, the channel layers SA and DA may be defined in a self-aligned manner by the gate electrodes SG and DG. In this case, since the storage capacitor counter electrode, which is a part of the gate line GL, is formed on the storage capacitor electrode STG, the storage capacitor contact hole STH region is also defined in a self-aligning manner. Thereafter, screen masks may be used in steps 5C and 5D.

그리고, 필요하다면, 도 5a 내지 5d에서 설명하는 각 도핑 단계의 순서를 서로 바꾸어 수행할 수도 있다. 본 발명의 실시 예에서는 가장 바람직하다고 판단되는 순서로 설명하였을 뿐이다.If necessary, the order of each doping step described in FIGS. 5A to 5D may be reversed. The embodiments of the present invention have been described only in the order determined to be the most preferable.

또한, 이후 도면으로 도시하지 않았지만, 패턴한 반도체 층에 영역별로 최적화한 불순물 도핑 단계들을 수행한 후, 스위칭 TFT(ST), 구동 TFT(DT)를 완성하고, 보호막(PAS)을 도포한 후, 제1 전극(ETD)을 완성하여, 도 4에 도시한 것과 같은, 박막 트랜지스터 기판을 완성한다. 또한, 필요에 따라서, 박막 트랜지스터 기판을 이용하여, 액정 표시 장치나 유기발광 다이오드 표시장치를 제조할 수 있다. 그 결과 본 발명에 의한 박막 트랜지스터 기판을 구비한 평판 표시장치들은 각 구성 요소들의 전기적 특성이 최적화되어 양질의 화상 정보를 표시할 수 있다.Further, although not shown in the drawings, after performing the impurity doping steps optimized for each region of the patterned semiconductor layer, the switching TFT (ST) and the driving TFT (DT) are completed, and then a protective film (PAS) is applied. The first electrode EDT is completed to complete a thin film transistor substrate as shown in FIG. 4. If necessary, a liquid crystal display device or an organic light emitting diode display device can be manufactured using a thin film transistor substrate. As a result, the flat panel display device having the thin film transistor substrate according to the present invention can display the high quality image information by optimizing the electrical characteristics of each component.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

ST: 스위칭 TFT DT: 구동 TFT
SG: 스위칭 TFT 게이트 전극 DG: 구동 TFT 게이트 전극
SS: 스위칭 TFT 소스 전극 DS: 구동 TFT 소스 전극
SD: 스위칭 TFT 드레인 전극 DD: 구동 TFT 드레인 전극
SA: 스위칭 TFT 반도체 층 DA: 구동 TFT 반도체 층
GL: 게이트 배선 DL: 데이터 배선
VDD: 구동 전류 배선 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 VDP: 구동 전류 패드
VDPT: 구동 전류 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀 VPH: 구동 전류 패드 콘택홀
GI: 게이트 절연막 IN: 절연막
PAS: 보호막 PL: 평탄화 막
OL: 유기막 OLED: 유기발광 다이오드
POLY: 유기 합착막 ENC: 캡
n+: 오믹 접촉층 n-: 저 농도 불순물 층
STG: 보조 용량 전극 STL: 보조 용량 배선
STH: 보조 용량 콘택홀 ETD: 제1 전극ST: switching TFT DT: driving TFT
SG: switching TFT gate electrode DG: driving TFT gate electrode
SS: switching TFT source electrode DS: driving TFT source electrode
SD: switching TFT drain electrode DD: driving TFT drain electrode
SA: switching TFT semiconductor layer DA: driving TFT semiconductor layer
GL: gate wiring DL: data wiring
VDD: drive current wiring GP: gate pad
DP: data pad GPT: gate pad terminal
DPT: data pad terminal VDP: drive current pad
VDPT: Drive Current Pad Terminal GPH: Gate Pad Contact Hole
DPH: Data Pad Contact Hole VPH: Drive Current Pad Contact Hole
GI: gate insulating film IN: insulating film
PAS: Protective Film PL: Flattening Film
OL: organic light emitting diode OLED: organic light emitting diode
POLY: organic adhesive film ENC: cap
n +: ohmic contact layer n-: low concentration impurity layer
STG: storage capacitor electrode STL: storage capacitor wiring
STH: storage capacitor contact hole ETD: first electrode

Claims

Applying and patterning a semiconductor material over the substrate to form a semiconductor layer;
Defining a channel layer, a low concentration impurity region, an ohmic contact region, an electrode portion, and a wiring portion in the semiconductor layer;
Implanting low concentration impurities into the low concentration impurity region and the ohmic contact region;
Implanting an electrode concentration impurity into the ohmic contact region and the electrode portion; And
And implanting high concentration impurities into the ohmic contact region and the wiring portion.

The method of claim 1,
The low concentration impurity implantation step, a method of manufacturing a thin film transistor substrate, characterized in that to implant the impurities of 1.0 x 10 ¹² ~ 1.0 x 10 ¹³ pieces / cm ³ concentration.

The method of claim 1,
The electrode concentration impurity implantation step, a method of manufacturing a thin film transistor substrate, characterized in that to implant the impurity concentration of 1.0 x 10 ¹⁴ pieces / cm ³ .

The method of claim 1,
In the high concentration impurity implantation step, a method of manufacturing a thin film transistor substrate, characterized in that for implanting impurities of 1.0 x 10 ¹⁵ pieces / cm ³ concentration.

The method of claim 1,
The electrode part comprises a storage capacitor electrode;
The wiring unit may include a storage capacitor wiring connected to the storage capacitor electrode.

A gate wiring and a data wiring crossing each other on the substrate with the gate insulating film interposed therebetween;
A gate electrode branching from the gate wiring, a source electrode branching from the data wiring, and a drain electrode facing a distance from the source electrode;
A channel layer including a semiconductor material on the substrate and overlapping the gate electrode with the gate insulating layer interposed therebetween, an ohmic contact layer contacting the source electrode and the drain electrode at both sides of the channel layer, and the channel layer A low concentration impurity layer interposed between and the ohmic contact layer;
A first electrode connected to the drain electrode;
A storage capacitor electrode including the semiconductor material on the substrate and connected to the first electrode and overlapping a portion of the gate wiring; And
And a storage capacitor wiring connected to the storage capacitor electrode.

The method of claim 6,
The low concentration impurity layer comprises impurities of a concentration of 1.0 × 10 ¹² to 1.0 × 10 ¹³ pieces / cm ³ ;
The ohmic contact layer comprises impurities at a concentration of 1.5 × 10 ¹⁵ to 1.0 × 10 ¹⁶ pieces / cm ³ ;
The storage capacitor electrode comprises impurities of a concentration of 1.0 × 10 ¹⁴ particles / cm ³ ; And
The storage capacitor wiring includes a dopant having a concentration of 1.0 x 10 ¹⁵ pieces / cm ³ .