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KR102140148B1 - 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법 - Google Patents

이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법 Download PDF

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KR102140148B1
KR102140148B1 KR1020130147992A KR20130147992A KR102140148B1 KR 102140148 B1 KR102140148 B1 KR 102140148B1 KR 1020130147992 A KR1020130147992 A KR 1020130147992A KR 20130147992 A KR20130147992 A KR 20130147992A KR 102140148 B1 KR102140148 B1 KR 102140148B1
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electrode
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graphene
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허진성
박성준
신현진
이재호
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삼성전자주식회사
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Abstract

이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법에 관해 개시되어 있다. 개시된 메모리소자는 그래핀 및 이에 접촉된 이차원 반도체를 포함하는 트랜지스터와, 상기 트랜지스터에 연결된 커패시터를 포함할 수 있다. 상기 메모리소자는 순차로 배치된 제1 전극, 제1 절연층, 제2 전극, 반도체층, 제3 전극, 제2 절연층 및 제4 전극을 포함할 수 있고, 상기 제2 전극은 상기 그래핀을 포함할 수 있고, 상기 반도체층은 상기 이차원 반도체를 포함할 수 있다. 다른 측면에 따른 메모리소자는 제1 및 제2 전극요소와 이들 사이에 구비된 그래핀층, 상기 그래핀층과 상기 제1 전극요소 사이에 구비된 이차원 반도체층 및 상기 그래핀층과 상기 제2 전극요소 사이에 구비된 유전층을 포함할 수 있다.

Description

이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법{Memory device including two-dimensional material and methods of manufacturing and operating the same}
메모리소자와 그 제조방법 및 동작방법에 관한 것으로서, 보다 자세하게는 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법에 관한 것이다.
이차원 물질(two-dimensional material)(2D material)은 원자들이 소정의 결정 구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체로, 대표적인 이차원 물질로 그래핀(graphene)이 있다. 그래핀은 탄소 원자들이 육방정계(hexagonal) 구조를 이루고 있는 단층(단원자층) 구조물이다. 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 갖고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 가지며, 매우 큰 페르미 속도(Fermi velocity)(VF)를 가질 수 있다. 이러한 그래핀은 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
그래핀에 대한 연구를 시작으로 절연성 또는 반도체 특성을 갖는 다양한 이차원 물질에 대한 연구 및 개발이 이루어지고 있다. 또한, 이들을 다양한 소자에 적용하려는 연구가 이루어지고 있다. 최근에는, 그래핀을 플로팅 게이트(floating gate) 물질로 적용한 메모리소자가 제안된 바 있다. 그런데, 이러한 기존의 메모리소자의 경우, 그래핀을 포함한 이차원 물질의 전이(transfer) 공정이 요구되고 비교적 복잡한 구조를 갖기 때문에, 제조가 용이하지 않고 대면적 공정에 적용하기 어려운 문제가 있다.
이차원 물질을 포함하는 고성능(high performance) 메모리소자를 제공한다.
이차원 물질을 포함한 단순한 적층형 구조를 갖고, 제조가 용이한 메모리소자를 제공한다.
이차원 물질을 포함하는 고밀도(high density) 메모리소자를 제공한다.
이차원 물질을 포함하는 메모리 어레이를 제공한다.
상기 메모리소자의 제조방법을 제공한다.
상기 메모리소자의 동작방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 그래핀층 및 이에 접촉된 이차원 반도체층을 포함하는 트랜지스터; 및 상기 이차원 반도체층 상에 구비된 커패시터;를 포함하고, 상기 트랜지스터를 이용해서 상기 커패시터에 데이터를 저장하도록 구성된 메모리소자가 제공된다.
상기 트랜지스터는 제1 전극; 상기 제1 전극과 이격된 것으로, 상기 그래핀층을 포함하는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 절연층; 상기 제2 전극을 사이에 두고 상기 제1 절연층과 이격된 제3 전극; 및 상기 제2 전극과 상기 제3 전극 사이에 구비된 상기 이차원 반도체층;을 포함할 수 있다.
상기 제1 전극 및 상기 제3 전극 중 적어도 하나는 그래핀을 포함할 수 있다.
상기 제1 절연층은 이차원 물질, 예컨대, h-BN(hexagonal boron nitride)을 포함할 수 있다.
상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함할 수 있다.
상기 이차원 반도체층은 n형 반도체 또는 p형 반도체일 수 있다.
상기 제1 전극, 상기 제1 절연층 및 상기 제2 전극은 제1폭을 가질 수 있고, 상기 이차원 반도체층 및 상기 제3 전극은 상기 제1폭보다 작은 제2폭을 가질 수 있다.
상기 커패시터는 상기 제3 전극; 상기 제3 전극과 이격된 제4 전극; 및 상기 제3 전극과 상기 제4 전극 사이에 커패시터용 유전체로 작용하는 제2 절연층;을 포함할 수 있다.
상기 제3 전극 및 상기 제4 전극 중 적어도 하나는 그래핀을 포함할 수 있다.
상기 제2 절연층은 이차원 물질, 예컨대, h-BN을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 제1 전극; 상기 제1 전극과 이격된 것으로, 그래핀을 포함하는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 절연층; 상기 제2 전극을 사이에 두고 상기 제1 절연층과 이격된 제3 전극; 상기 제2 전극과 상기 제3 전극 사이에 구비된 이차원 반도체층; 상기 제3 전극을 사이에 두고 상기 이차원 반도체층과 이격된 제4 전극; 및 상기 제3 전극과 상기 제4 전극 사이에 구비된 제2 절연층;을 포함하는 메모리소자가 제공된다.
상기 제1 전극, 상기 제3 전극 및 상기 제4 전극 중 적어도 하나는 그래핀을 포함할 수 있다.
상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 이차원 물질, 예컨대, h-BN을 포함할 수 있다.
상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체일 수 있다.
본 발명의 다른 측면에 따르면, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 그래핀층; 상기 그래핀층과 상기 제1 전극과 사이에 구비된 이차원 반도체층; 및 상기 그래핀층과 상기 제2 전극과 사이에 구비된 커패시터용 유전층;을 포함하고, 상기 유전층에 전하를 충전함으로써 데이터를 저장하는 메모리소자가 제공된다.
상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 그래핀을 포함할 수 있다.
상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체일 수 있다.
상기 유전층은 이차원 물질, 예컨대, h-BN을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 서로 이격된 복수의 제1 전극라인; 상기 복수의 제1 전극라인과 교차하는 복수의 제2 전극라인; 상기 복수의 제1 전극라인과 상기 복수의 제2 전극라인의 교차점 각각에 구비된 메모리셀;을 포함하고, 상기 메모리셀은 상기 제1 및 제2 전극라인 사이에 구비된 그래핀층; 상기 제1 및 제2 전극라인 중 하나와 상기 그래핀층 사이에 구비된 커패시터용 유전층; 및 상기 제1 및 제2 전극라인 중 다른 하나와 상기 그래핀층 사이에 구비된 이차원 반도체층;을 포함하는 메모리 어레이가 제공된다.
상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체일 수 있다.
상기 유전층은 이차원 물질, 예컨대, h-BN을 포함할 수 있다.
상기 제1 및 제2 전극라인 중 상기 이차원 반도체층에 인접한 전극라인은 상기 그래핀층보다 일함수가 큰 물질을 포함할 수 있다.
상기 이차원 반도체층의 에너지 밴드는 평형 상태(equilibrium state)에서 비대칭 배리어(asymmetric barrier) 구조를 가질 수 있다.
이차원 물질을 포함하는 고성능의 메모리소자를 구현할 수 있다. 이차원 물질을 포함한 단순한 적층형 구조를 갖고, 제조가 용이한 메모리소자를 구현할 수 있다. 이차원 물질을 포함하는 고밀도의 메모리소자를 구현할 수 있다. 이차원 물질을 포함하는 메모리 어레이를 구현할 수 있다. 플렉서블(flexible)한 특성을 가질 수 있는 메모리소자를 구현할 수 있다. 투명한 특성을 가질 수 있는 메모리소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 4는 도 1의 메모리소자의 동작시 전극들 사이에 인가되는 전압을 설명하기 위한 단면도이다.
도 5는 도 4의 메모리소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다.
도 6은 도 4의 메모리소자에 대한 데이터 기록(write) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 7은 도 4의 메모리소자에 대한 데이터 소거(erase) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 8은 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 10은 도 8의 메모리소자의 동작시 전극들 사이에 인가되는 전압을 설명하기 위한 단면도이다.
도 11은 도 10의 메모리소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다.
도 12는 도 10의 메모리소자에 대한 데이터 기록(write) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 13은 도 10의 메모리소자에 대한 데이터 소거(erase) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 14는 본 발명의 일 실시예에 따른 메모리 어레이를 보여주는 단면도이다.
도 15는 도 14의 메모리 어레이를 위에서 바라본 구조(평면 구조)를 예시적으로 보여주는 평면도이다.
도 16은 도 14의 메모리 어레이의 평형 상태(equilibrium state)에서의 메모리셀의 에너지 밴드 다이어그램이다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 따른 메모리소자의 제조방법을 보여주는 단면도이다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 메모리소자의 제조방법을 보여주는 단면도이다.
도 19a 내지 도 19c는 본 발명의 다른 실시예에 따른 메모리소자(메모리 어레이)의 제조방법을 보여주는 사시도이다.
이하, 본 발명의 실시예에 따른 이차원 물질을 포함하는 메모리소자와 그 제조방법 및 동작방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 1을 참조하면, 본 실시예의 메모리소자는 트랜지스터(TR10)와 이와 연결된 커패시터(CP10)를 포함할 수 있다. 트랜지스터(TR10)는 전극들(E10, E20, E30)이 수직 방향으로 이격된 구조를 가질 수 있고, 커패시터(CP10)도 전극들(E30, E40)이 수직 방향으로 이격된 구조를 가질 수 있다. 트랜지스터(TR10)와 커패시터(CP10)는 수직 방향으로 배열될 수 있다. 트랜지스터(TR10)를 "1T"라 하고, 커패시터(CP10)를 "1C"라 하면, 상기 메모리소자는 1T-1C 구조를 갖는다고 할 수 있다. 상기 1T-1C 구조는 수직형 1T-1C 구조일 수 있다.
트랜지스터(TR10)는 이차원 물질을 포함할 수 있다. 보다 구체적으로 설명하면, 트랜지스터(TR10)는 그래핀층을 포함하는 전극(이하, 제2 전극)(E20)과 상기 그래핀층에 접촉된 이차원 반도체층(S10)을 포함할 수 있다. 제2 전극(E20)은 그래핀층일 수 있다. 제2 전극(E20)은 1∼10층(또는, 1∼5층) 정도의 그래핀을 포함할 수 있다. 즉, 제2 전극(E20)은 단일 그래핀으로 구성되거나, 약 10층(또는, 약 5층) 이내의 복수의 그래핀이 적층된 구조를 가질 수 있다. 상기 그래핀층은 이차원 도전층일 수 있다. 상기 그래핀층에 이차원 반도체층(S10)이 접촉될 수 있다. 이차원 반도체층(S10)은, 예컨대, 금속 칼코게나이드계 물질을 포함할 수 있다. 따라서, 트랜지스터(TR10)은 서로 다른 이차원 물질이 접합된 구조, 즉, 상기 그래핀층(제2 전극)(E20)과 이차원 반도체층(S10)이 접합된 구조를 갖는다고 할 수 있다. 상기 그래핀층(제2 전극)(E20)과 이차원 반도체층(S10) 사이의 전기적 배리어(barrier)를 조절함으로써, 트랜지스터(TR10)의 온/오프(ON/OFF)를 제어할 수 있다.
트랜지스터(TR10)의 구조에 대해 보다 구체적으로 설명하면 다음과 같다.
트랜지스터(TR10)는 수직 방향으로 순차로 배치된 제1 전극(E10), 제2 전극(E20) 및 제3 전극(E30)을 포함할 수 있다. 또한, 트랜지스터(TR10)는 제1 전극(E10)과 제2 전극(E20) 사이에 구비된 제1 절연층(N10) 및 제2 전극(E20)과 제3 전극(E30) 사이에 구비된 이차원 반도체층(S10)을 포함할 수 있다. 제1 전극(E10)은 게이트전극일 수 있고, 제2 전극(E20)은 소오스전극일 수 있으며, 제3 전극(E30)은 드레인전극일 수 있다. 상기 소오스전극과 드레인전극의 역할은 서로 뒤바뀔 수 있다. 다시 말해, 제2 전극(E20)이 드레인전극이고, 제3 전극(E30)이 소오스전극일 수도 있다. 제3 전극(E30)은 플로팅(floating)된 전극일 수 있다. 앞서 언급한 바와 같이, 제2 전극(E20)은 그래핀을 포함할 수 있다. 제1 전극(E10)과 제3 전극(E30) 중 적어도 하나도 그래핀을 포함할 수 있다. 제1 전극(E10)과 제3 전극(E30) 모두 그래핀을 포함할 수 있다. 이 경우, 제1 내지 제3 전극(E10, E20, E30) 모두 그래핀을 포함할 수 있다. 그러나, 경우에 따라서는, 제1 전극(E10)과 제3 전극(E30) 중 적어도 하나는 그래핀이 아닌 다른 도전 물질, 예컨대, 일반적인 금속이나 금속 화합물로 형성될 수도 있다. 제1 절연층(N10)은 게이트절연층일 수 있다. 제1 절연층(N10)은 h-BN(hexagonal boron nitride)과 같은 절연성 이차원 물질로 형성될 수 있다. 그러나, 경우에 따라, 제1 절연층(N10)은 이차원 물질이 아닌 다른 물질, 예컨대, SiO2, SiNx, AlN, Al2O3, HfO2, ZrO2 등과 같은 절연 물질로 형성될 수도 있다. 게이트절연층으로 사용될 수 있는 물질이면 어느 것이든 제1 절연층(N10)의 물질로 적용될 수 있다.
이차원 반도체층(S10)은 금속 칼코게나이드계 물질을 포함할 수 있다. 상기 금속 칼코게나이드계 물질은 TMDC(transition metal dichalcogenide) 물질일 수 있다. 이 경우, 상기 금속 칼코게나이드계 물질은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 중 하나의 전이금속과 S, Se, Te 중 하나의 칼코겐(chalcogen) 원소를 포함할 수 있다. 상기 TMDC 물질은, 예컨대, MX2 로 표현될 수 있고, 여기서, M은 전이금속이고, X는 칼코겐 원소이다. 상기 M은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 등일 수 있고, 상기 X는 S, Se, Te 일 수 있다. 상기 TMDC 물질은, 예컨대, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등일 수 있다. 상기 금속 칼코게나이드계 물질은 MX2 로 표현되지 않을 수도 있다. 일례로, 전이금속인 Cu와 칼코겐 원소인 S의 화합물(전이금속 칼코게나이드 물질)은 CuS로 표현될 수 있다. 이러한 CuS도 이차원 물질일 수 있으므로, 상기 금속 칼코게나이드계 물질로 적용될 수 있다. 다른 경우, 상기 금속 칼코게나이드계 물질은 비전이금속(non-transition metal)을 포함하는 칼코게나이드 물질일 수도 있다. 상기 비전이금속은, 예컨대, Ga, In, Sn, Ge, Pb 등일 수 있다. 즉, Ga, In, Sn, Ge, Pb 등의 비전이금속과 S, Se, Te와 같은 칼코겐 원소의 화합물이 상기 금속 칼코게나이드계 물질로 사용될 수 있다. 상기 비전이금속을 포함하는 칼코게나이드 물질은, 예컨대, SnSe2, GaS, GaSe, GaTe, GeSe, In2Se3, InSnS2 등일 수 있다. 이차원 반도체층(S10)은 n형 반도체이거나 p형 반도체일 수 있다. 이차원 반도체층(S10)이 n형 반도체인 경우, n형 반도체 특성을 갖는 금속 칼코게나이드계 물질로, 예컨대, MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 적어도 하나를 포함할 수 있다. 이차원 반도체층(S10)이 p형 반도체인 경우, p형 반도체 특성을 갖는 금속 칼코게나이드계 물질로, 예컨대, WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 적어도 하나를 포함할 수 있다. 그러나, 이차원 반도체층(S10)의 구체적인 물질은 전술한 바에 한정되지 않고 다양하게 변화될 수 있다.
이차원 반도체층(S10)의 타입에 따라, 트랜지스터(TR10)의 타입이 달라질 수 있다. 이차원 반도체층(S10)이 n형 반도체인 경우, 트랜지스터(TR10)는 n형 트랜지스터일 수 있고, 이차원 반도체층(S10)이 p형 반도체인 경우, 트랜지스터(TR10)는 p형 트랜지스터일 수 있다. 이러한 트랜지스터(TR10)는 유니폴라 3-터미널 수직 트랜지스터(unipolar three-terminal vertical transistor)라 할 수 있다.
커패시터(CP10)는 제3 전극(E30) 및 제4 전극(E40)을 포함할 수 있고, 제3 전극(E30)과 제4 전극(E40) 사이에 제2 절연층(N20)을 포함할 수 있다. 제2 절연층(N20)은 커패시터용 유전체일 수 있다. 제3 전극(E30)은 트랜지스터(TR10)의 드레인전극(또는, 소오스전극)으로 사용되면서, 커패시터(CP10)의 하부전극으로 사용될 수 있다. 즉, 제3 전극(E30)은 트랜지스터(TR10)과 커패시터(CP10)에 공유된 전극일 수 있다. 제4 전극(E40)은 상부전극일 수 있다. 제3 전극(E30)과 제4 전극(E40) 중 적어도 하나는 그래핀을 포함할 수 있다. 예컨대, 제3 전극(E30)과 제4 전극(E40)은 모두 그래핀으로 형성될 수 있다. 그러나, 경우에 따라서는, 제3 전극(E30)과 제4 전극(E40) 중 적어도 하나는 그래핀이 아닌 다른 도전체, 예컨대, 일반적인 금속이나 금속화합물로 형성될 수도 있다. 제2 절연층(N20)은 h-BN과 같은 절연성 이차원 물질로 형성될 수 있다. 그러나, 경우에 따라, 제2 절연층(N20)은 이차원 물질이 아닌 다른 물질(유전 물질)로 형성될 수 있다. 커패시터용 유전 물질이면 어느 것이든 제2 절연층(N20)의 물질로 적용될 수 있다.
제1 전극(E10), 제1 절연층(N10) 및 제2 전극(E20)은 제1폭을 가질 수 있고, 이차원 반도체층(S10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)은 상기 제1폭보다 작은 제2폭을 가질 수 있다. 따라서, 제2 전극(E20)의 일부는 이차원 반도체층(S10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)으로 커버되지 않고 노출될 수 있다. 그러나, 이러한 구조는 예시적인 것이고, 필요에 따라, 다양하게 변형될 수 있다.
제1 전극(E10)에 인가된 전압에 따라, 제2 전극(즉, 그래핀층)(E20)과 이차원 반도체층(S10) 사이의 전기적 배리어(barrier)가 조절될 수 있고, 트랜지스터(TR10)의 온/오프(ON/OFF)가 제어될 수 있다. 이차원 반도체층(S10)의 두께가 얇을 경우(예컨대, 약 5 nm 이하), 트랜지스터(TR10)는 터널링 배리어(tunneling barrier) 소자가 될 수 있고, 이차원 반도체층(S10)의 두께가 비교적 두꺼울 경우(예컨대, ∼수십 nm), 트랜지스터(TR10)는 쇼트키 배리어(Schottky barrier) 소자가 될 수 있다. 트랜지스터(TR10)가 턴-온(turn-on) 되면, 제2 전극(E20)에서 제3 전극(E30)으로 전자가 흐를 수 있고, 제3 전극(E30)에 전자가 축적(트랩)될 수 있다. 그 결과, 제2 절연층(N20)에 전하가 충전될 수 있다. 즉, 커패시터(CP10)에 전하가 충전될 수 있다. 이 경우, 메모리소자에 소정의 데이터, 예컨대, '1'에 대응하는 데이터가 기록된 것으로 볼 수 있다. 만약, 상기 제2 절연층(N20)에 충전된 전하를 방전시키면, 메모리소자에 다른 데이터, 예컨대, '0'에 대응하는 데이터가 기록된 것으로 볼 수 있다. 상기 메모리소자의 동작원리에 대해서는 추후에 보다 상세히 설명한다.
도 1의 소자(메모리소자)의 모든 구성요소, 즉, 제1 전극(E10), 제1 절연층(N10), 제2 전극(E20), 이차원 반도체층(S10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)은 모두 이차원 물질로 구성될 수 있다. 이 경우, 도 1의 소자는 "이차원 메모리소자"라 할 수 있다. 따라서, 도 1의 소자는 매우 얇은 두께(예컨대, 약 10nm 이하의 두께)를 가질 수 있고, 플렉서블한(flexible) 특성 및 투명한(transparent) 특성을 가질 수 있다. 즉, 도 1의 소자는 초박형의 플렉서블 소자 또는 투명 소자일 수 있다. 그러나, 경우에 따라, 제1 전극(E10), 제1 절연층(N10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40) 중 적어도 하나는 이차원 물질로 형성되지 않을 수도 있다. 이들 중 적어도 하나가 이차원 물질로 형성되지 않더라도, 플렉서블한 물질 및/또는 투명한 물질을 사용하면, 플렉서블한 소자 및/또는 투명한 소자를 구현할 수 있다. 또한, 도 1의 소자는 이차원 물질을 포함하는 단순한 적층형 구조를 갖기 때문에, 제조가 용이하고 대면적 공정에 적용하기에 적합할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 제1 전극(E10) 아래에 소정의 도전층 및/또는 기판이 더 구비될 수 있다. 그 일례가 도 2에 도시되어 있다. 도 2는 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 2를 참조하면, 제1 전극(E10) 아래에 도전층(C10)이 더 구비될 수 있다. 도전층(C10)은 일종의 도전성 기판일 수 있다. 도전층(C10)은, 예컨대, Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속으로 형성될 수 있다. 이러한 물질(금속)들은 그래핀을 형성하기 위한 촉매 물질일 수 있다. 따라서, 도전층(C10)은 촉매층이라고 할 수 있다. 이러한 도전층(C10) 상에 그래핀으로 형성된 제1 전극(E10)을 형성할 수 있다. 도시하지는 않았지만, 도전층(C10) 아래에 소정의 기판이 더 구비될 수 있다. 상기 기판은 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 예컨대, 상기 기판은 실리콘 기판과 같은 반도체 기판이거나, 그 밖에 다른 기판, 예컨대, 사파이어(sapphire) 기판이나 SiC 기판, 석영(quartz) 기판 등일 수도 있다. 도 2의 구조에서 도전층(C10)을 제거함으로써, 도 1의 구조를 얻을 수 있다.
본 발명의 다른 실시예에 따르면, 도 2의 구조에서 제1 전극(E10) 없이 도전층(C10) 상에 제1 절연층(N10)을 구비시킬 수 있다. 그 예가 도 3에 도시되어 있다. 도 3은 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 3을 참조하면, 도전층(C10) 상에 제1 절연층(N10) 및 제2 전극(E20)이 순차로 구비될 수 있다. 제2 전극(E20) 상에 이차원 반도체층(S10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)이 순차로 구비될 수 있다. 도 3의 구조는 도 2의 구조에서 제1 전극(E10)이 제외된 구조라 할 수 있다. 이 경우, 도전층(C10)이 "제1 전극"의 역할을 할 수 있다. 즉, 도전층(C10)을 제1 전극이라 할 수 있다.
도 2 및 도 3의 소자 구조에서 도전층(C10) 물질로 플렉서블한 물질을 적용하면, 이 소자들은 플렉서블한 특성을 가질 수 있다. 또한, 도전층(C10) 물질로 투명한 물질을 적용하면, 도 2 및 도 3의 소자는 투명한 특성을 가질 수 있다.
이하에서는, 도 1의 메모리소자의 동작방법을 도 4 내지 도 7을 참조하여 설명하도록 한다.
도 4는 도 1의 메모리소자의 동작시 전극들 사이에 인가되는 전압(V1, V2)을 설명하기 위한 단면도이다.
도 4를 참조하면, 제1 전극(E10)과 제2 전극(E20) 사이에 제1 전압(V1)이 인가될 수 있고, 제2 전극(E20)과 제4 전극(E40) 사이에 제2 전압(V2)이 인가될 수 있다. 제1 전압(V1) 및 제2 전압(V2)의 부호 및 세기 등을 제어하여, 메모리소자에 대한 데이터 기록(write) 및 소거(erase) 동작 등을 수행할 수 있다.
도 5는 도 4의 메모리소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다. 평형 상태는 전극들(E10, E20, E30, E40)에 전압이 인가되지 않은 상태일 수 있다. 평형 상태에서는, 도 5에 도시된 바와 같이, 각 전극(E10, E20, E30, E40)의 페르미 에너지레벨(Fermi energy level)(EF)이 일치한다. 도 5에서 참조부호 EV 및 EC는 각각 가전대 최고 에너지레벨(valence band maximum energy level) 및 전도대 최저 에너지레벨(conduction band minimum energy level)을 나타낸다. 이러한 표시는 도 6, 도 7 및 도 11 내지 도 13에서도 동일하다.
도 6은 도 4의 메모리소자에 대한 데이터 기록(write) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 6의 (A)도면을 참조하면, 제1 전극(E10)에 양(+)의 전압을 인가하고, 제2 전극(E20)에 음(-)의 전압을 인가하고, 제4 전극(E40)에 양(+)의 전압을 인가할 수 있다. 이때, 제1 전극(E10)과 제2 전극(E20) 사이에 인가되는 전압은 도 4의 제1 전압(V1)에 대응될 수 있고, 제2 전극(E20)과 제4 전극(E40) 사이에 인가되는 전압은 도 4의 제2 전압(V2)에 대응될 수 있다. 이러한 전압 인가에 의해 제2 전극(E20)과 제3 전극(E30) 사이의 배리어(barrier)가 낮아지면서 제2 전극(E20)에서 제3 전극(E30)으로 전자가 이동할 수 있다. 이때, 이차원 반도체층(S10)을 통한 전자의 터널링(tunneling)이 발생할 수 있다. 상기 전자의 터널링은 직접 터널링(direct tunneling) 또는 F-N 터널링(Fowler-Nordheim tunneling)일 수 있다. 제3 전극(E30)은 플로팅(floating) 되어 있기 때문에, 제3 전극(E30) 내에 전자가 축적(트랩)될 수 있다. 이때, 제4 전극(E40)에는 양(+)의 전압이 인가된 상태이므로, 제2 절연층(N20) 내에 전하가 충전될 수 있다. 그 결과물이 도 6의 (B)도면에 도시되어 있다. (B)도면과 같이 제2 절연층(N20)에 전하가 충전된 상태를 메모리소자에 데이터 '1'이 저장된 것으로 볼 수 있다. 필요한 경우, 제2 절연층(N20)의 전하 충전 상태를 유지하기 위하여, 도 6의 (A)도면과 같은 전압 인가를 추가적으로 수행하는 리프레쉬(refresh) 공정을 더 수행할 수 있다. 그러나, 제2 절연층(N20)이 비휘발성을 갖는 경우, 상기 리프레쉬 공정이 필요하지 않을 수 있다.
도 7은 도 4의 메모리소자에 대한 데이터 소거(erase) 방법을 설명하기 위한 에너지 밴드 다이어그램이다. 본 방법은 도 6의 (B)구조에 대한 데이터 소거 방법이라 할 수 있다.
도 7을 참조하면, 제2 전극(E20)에 양(+)의 전압을 인가할 수 있고, 제4 전극(E40)에 음(-)의 전압을 인가할 수 있다. 제1 전극(E10)에는 전압을 인가하지 않을 수 있다. 제2 전극(E20)과 제4 전극(E40) 사이에 인가되는 전압은 도 6의 그것과 반대의 부호를 가질 수 있다. 즉, 본 단계에서 제2 전극(E20)과 제4 전극(E40) 사이에 인가되는 전압은 기록 동작에서 사용되는 제2 전압(V2)의 역전압일 수 있다. 이 경우, 제3 전극(E30)의 전자는 제2 전극(E20)을 통해 빠져나갈 수 있고, 제2 절연층(N20)에 충전된 전하는 방전될 수 있다. 따라서, 상기 데이터 '1'이 소거된 것으로 볼 수 있다. 또한, 제2 절연층(N20)의 전하가 방전된 상태는 데이터 '0'에 대응될 수 있다.
도 4 내지 도 7을 참조하여 설명한 메모리소자의 동작방법은 예시적인 것이고, 이는 다양하게 변형될 수 있다. 일례로, 도 7의 데이터 소거 단계에서 제1 전극(E10)과 제2 전극(E20) 사이에 소정의 전압을 인가할 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리소자를 보여주는 단면도이다.
도 8을 참조하면, 본 실시예의 메모리소자는 서로 이격된 제1 전극(E1) 및 제2 전극(E2)을 포함할 수 있다. 또한, 상기 메모리소자는 제1 전극(E1)과 제2 전극(E2) 사이에 구비된 이차원 반도체층(S1), 그래핀층(G1) 및 커패시터용 유전층(N1)을 포함할 수 있다. 이차원 반도체층(S1)은 그래핀층(G1)과 제1 전극(E1) 사이에 구비될 수 있고, 유전층(N1)은 그래핀층(G1)과 제2 전극(E2) 사이에 구비될 수 있다. 이차원 반도체층(S1)과 유전층(N1)의 위치는 뒤바뀔 수 있다. 유전층(N1)은 유전 특성을 갖는 절연층일 수 있다. 본 실시예의 메모리소자는 유전층(N1)에 전하를 충전함으로써 데이터를 저장하는 소자일 수 있다.
제1 전극(E1) 및 제2 전극(E2) 중 적어도 하나는 그래핀을 포함할 수 있다. 예컨대, 제1 전극(E1) 및 제2 전극(E2)은 모두 그래핀층일 수 있다. 그러나, 경우에 따라, 제1 전극(E1) 및 제2 전극(E2) 중 적어도 하나는 그래핀이 아닌 다른 도전체, 예컨대, 일반적인 금속이나 금속화합물로 형성될 수도 있다. 이차원 반도체층(S1)은 도 1의 이차원 반도체층(S10)과 동일하거나 그와 유사한 물질로 구성될 수 있다. 따라서, 이차원 반도체층(S1)은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체일 수 있다. n형 금속 칼코게나이드계 물질로는, 예컨대, MoS2, MoSe2, MoTe2, WSe2, WTe2 등이 있고, p형 금속 칼코게나이드계 물질로는, 예컨대, WS2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2 등이 있다. 그러나, 이차원 반도체층(S1)의 물질은 전술한 바에 한정되지 않고 다양하게 변화될 수 있다. 유전층(N1)의 물질은 도 1의 제2 절연층(N20)의 물질과 동일하거나 그와 유사할 수 있다. 일례로, 유전층(N1)은 h-BN과 같은 절연성 이차원 물질로 형성될 수 있다. 그러나, 경우에 따라, 유전층(N1)은 이차원 물질이 아닌 다른 물질(유전 물질)로 형성될 수 있다. 커패시터용 유전 물질이면 어느 것이든 유전층(N1) 물질로 적용될 수 있다.
도 8의 소자는 두 개의 전극(E1, E2)을 터미널로 사용하는 2-터미널 수직형 소자일 수 있다. 그래핀층(G1)은 플로팅(floating)된 상태일 수 있다. 또한, 도 8의 소자는 이차원 반도체층(S1)의 두께가 얇을 경우, 터널링 배리어(tunneling barrier) 소자가 될 수 있고, 이차원 반도체층(S1)의 두께가 비교적 두꺼울 경우, 쇼트키 배리어(Schottky barrier) 소자가 될 수 있다.
도 8의 소자의 모든 구성요소, 즉, 제1 전극(E1), 이차원 반도체층(S1), 그래핀층(G1), 유전층(N1) 및 제2 전극(E2)은 모두 이차원 물질로 구성될 수 있다. 이 경우, 도 8의 소자는 "이차원 메모리소자"라 할 수 있다. 따라서, 도 8의 소자는 매우 얇은 두께(예컨대, 약 10nm 이하의 두께)를 가질 수 있고, 플렉서블한(flexible) 특성 및 투명한(transparent) 특성을 가질 수 있다. 그러나, 경우에 따라, 제1 전극(E1), 유전층(N1) 및 제2 전극(E2) 중 적어도 하나는 이차원 물질로 형성되지 않을 수도 있다. 이들 중 적어도 하나가 이차원 물질로 형성되지 않더라도, 플렉서블한 물질 및/또는 투명한 물질을 사용하면, 플렉서블한 소자 및/또는 투명한 소자를 구현할 수 있다. 또한, 도 8의 소자는 도 1의 소자보다 더 단순한 구조를 갖기 때문에, 제조 및 응용이 더욱 용이할 수 있다. 또한, 도 8의 소자는 메모리 어레이에 용이하게 적용될 수 있다.
본 발명의 다른 실시예에 따르면, 도 8의 제1 전극(E1) 아래에 소정의 도전층 및/또는 기판이 더 구비될 수 있다. 그 일례가 도 9에 도시되어 있다.
도 9를 참조하면, 제1 전극(E10) 아래에 도전층(C1)이 더 구비될 수 있다. 도전층(C1)은 일종의 도전성 기판일 수 있다. 도전층(C1)은 도 2의 도전층(C10)과 동일하거나 유사한 물질로 구성될 수 있다. 예컨대, 도전층(C1)은 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 금속으로 형성될 수 있다. 이러한 물질(금속)들은 그래핀을 형성하기 위한 촉매 물질일 수 있다. 따라서, 도전층(C1)은 촉매층이라고 할 수 있다. 도시하지는 않았지만, 도전층(C1) 아래에 소정의 기판이 더 구비될 수 있다. 상기 기판은 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 도 9의 구조에서 도전층(C1) 물질로 플렉서블한 물질 및/또는 투명한 물질을 적용하면, 이 소자는 플렉서블한 특성 및/또는 투명한 특성을 가질 수 있다. 도 9의 구조에서 도전층(C1)을 제거함으로써, 도 8의 구조를 얻을 수 있다.
도시하지는 않았지만, 본 발명의 다른 실시예에 따르면, 도 9에서 제1 전극(E1)을 제거한 구조도 가능하다. 즉, 도 9에서 제1 전극(E1) 없이 도전층(C1)과 이차원 반도체층(S1)이 직접 접촉된 구도도 가능할 수 있다. 이 경우, 도전층(C1)이 "제1 전극"으로 사용될 수 있다.
이하에서는, 도 8의 메모리소자의 동작방법을 도 10 내지 도 13을 참조하여 설명하도록 한다.
도 10은 도 8의 메모리소자의 동작시 전극들 사이에 인가되는 전압(V)을 설명하기 위한 단면도이다.
도 10을 참조하면, 제1 전극(E1)과 제2 전극(E2) 사이에 소정의 전압(V)이 인가될 수 있다. 전압(V)의 부호 및 세기 등을 제어하여, 메모리소자에 대한 데이터 기록(write) 및 소거(erase) 동작 등을 수행할 수 있다.
도 11은 도 10의 메모리소자의 평형(equilibrium) 상태에서의 에너지 밴드 다이어그램이다. 평형 상태는 전극들(E1, E2)에 전압이 인가되지 않은 상태일 수 있다. 평형 상태에서는, 도 11에 도시된 바와 같이, 각 전극(E1, E2)의 페르미 에너지레벨(EF)이 일치한다.
도 12는 도 10의 메모리소자에 대한 데이터 기록(write) 방법을 설명하기 위한 에너지 밴드 다이어그램이다.
도 12의 (A)도면을 참조하면, 제1 전극(E1)에 음(-)의 전압을 인가할 수 있고, 제2 전극(E2)에 양(+)의 전압을 인가할 수 있다. 이러한 전압 인가에 의해 제1 전극(E1)으로부터 그래핀층(G1)으로 전자가 이동할 수 있다. 이때, 이차원 반도체층(S1)을 통한 전자의 터널링(tunneling)이 발생할 수 있다. 상기 전자의 터널링은 직접 터널링(direct tunneling) 또는 F-N 터널링(Fowler-Nordheim tunneling)일 수 있다. 그래핀층(G1)은 플로팅(floating) 되어 있기 때문에, 그래핀층(G1) 내에 전자가 축적(트랩)될 수 있다. 이때, 제2 전극(E2)에는 양(+)의 전압이 인가된 상태이므로, 유전층(N1) 내에 전하가 충전될 수 있다. 그 결과물이 도 12의 (B)도면에 도시되어 있다. (B)도면과 같이 유전층(N1)에 전하가 충전된 상태를 메모리소자에 데이터 '1'이 저장된 것으로 볼 수 있다. 필요한 경우, 유전층(N1)의 전하 충전 상태를 유지하기 위하여, 도 12의 (A)도면과 같은 전압 인가를 추가적으로 수행하는 리프레쉬(refresh) 공정을 더 수행할 수 있다. 그러나, 유전층(N1)이 비휘발성을 갖는 경우, 상기 리프레쉬 공정이 필요하지 않을 수 있다.
도 13은 도 10의 메모리소자에 대한 데이터 소거(erase) 방법을 설명하기 위한 에너지 밴드 다이어그램이다. 본 방법은 도 12의 (B)구조에 대한 데이터 소거 방법이라 할 수 있다.
도 13을 참조하면, 제1 전극(E1)에 양(+)의 전압을 인가할 수 있고, 제2 전극(E2)에 음(-)의 전압을 인가할 수 있다. 제1 전극(E1)과 제2 전극(E2) 사이에 인가되는 전압은 도 12의 그것과 반대의 부호를 가질 수 있다. 즉, 본 단계에서 제1 전극(E1)과 제2 전극(E2) 사이에 인가되는 전압은 기록 동작에서 사용되는 전압의 역전압일 수 있다. 이 경우, 그래핀층(G1)의 전자는 제1 전극(E1)을 통해 빠져나갈 수 있고, 유전층(N1)에 충전된 전하는 방전될 수 있다. 따라서, 상기 데이터 '1'이 소거된 것으로 볼 수 있다. 또한, 유전층(N1)의 전하가 방전된 상태는 데이터 '0'에 대응될 수 있다.
도 8 및 도 9의 구조 또는 이들로부터 변형된 구조는 하나의 메모리셀에 대응될 수 있고, 복수의 상기 메모리셀이 어레이(array)를 이룰 수 있다. 즉, 도 8 및 도 9의 구조 또는 이들로부터 변형된 구조는 메모리 어레이의 단위 구조로 적용될 수 있다. 그 일례가 도 14에 도시되어 있다. 도 14는 본 발명의 일 실시예에 따른 메모리 어레이를 보여주는 단면도이다.
도 14를 참조하면, 소정 방향, 예컨대, X축 방향으로 연장된 제1 전극라인(E11)이 구비될 수 있다. 제1 전극라인(E11)은 하나만 도시되어 있지만, 실제는 제1 전극라인(E11)이 복수 개 구비될 수 있고, 이들은 Y축 방향으로 서로 이격하여 배치될 수 있다. 제1 전극라인(E11)과 이격된 제2 전극라인(E22)이 구비될 수 있다. 제2 전극라인(E22)은 제1 전극라인(E11)과 교차하는 방향, 예컨대, Y축 방향으로 연장될 수 있다. 제2 전극라인(E22)은 복수 개가 구비될 수 있고, 이들은 X축 방향으로 서로 이격하여 배치될 수 있다. 제1 전극라인(E11)과 제2 전극라인(E22)의 교차점 각각에 메모리셀(MC1)이 구비될 수 있다. 메모리셀(MC1)은 커패시터용 유전층(N11), 그래핀층(G11) 및 이차원 반도체층(S11)을 포함할 수 있다. 제1 전극라인(E11) 상에 유전층(N11), 그래핀층(G11) 및 이차원 반도체층(S11)이 차례로 적층될 수 있다. 따라서, 유전층(N11)은 제1 전극라인(E11)과 그래핀층(G11) 사이에 배치될 수 있고, 이차원 반도체층(S11)은 제2 전극라인(E22)과 그래핀층(G11) 사이에 배치될 수 있다. 유전층(N11)과 이차원 반도체층(S11)의 위치는 뒤바뀔 수 있다. 유전층(N11), 그래핀층(G11) 및 이차원 반도체층(S11)은 각각 도 8의 유전층(N1), 그래핀층(G1) 및 이차원 반도체층(S1)에 대응될 수 있다. 또한, 제1 전극라인(E11) 및 제2 전극라인(E22)의 물질은 도 8의 제1 전극(E1) 및 제2 전극(E2)과 물질이거나 그와 유사한 물질일 수 있다. 도시하지는 않았지만, 메모리셀들(MC1) 사이의 공간은 소정의 절연 물질로 채워질 수 있다.
도 15는 도 14의 메모리 어레이를 위에서 바라본 구조(평면 구조)를 예시적으로 보여주는 평면도이다. 도 15를 참조하면, 복수의 제1 전극라인(E11)이 서로 이격하여 배치되고, 이들과 교차하는 복수의 제2 전극라인(E22)이 서로 이격하여 배치될 수 있다. 복수의 제1 전극라인(E11)과 복수의 제2 전극라인(E22) 사이의 교차점에 메모리셀(MC1)이 구비될 수 있다. 메모리셀(MC1)은 도 14에서 설명한 바와 같은 구조를 가질 수 있다.
도 14 및 도 15의 메모리 어레이는 "교차점 메모리 어레이(cross-point memory array)"라고 할 수 있다. 또한, 도 14 및 도 15의 메모리 어레이는 "이차원(2D) 교차점 메모리 어레이"라고 할 수 있다. 상기한 메모리 어레이는 이차원 물질들을 사용하고 단순한 구조를 갖기 때문에, 고성능(high performance) 및 고밀도(high density) 등 다양한 이점을 가질 수 있고, 제조가 용이할 수 있으며, 투명하고 플렉서블한 특성을 가질 수 있다.
도 16은 도 14의 메모리 어레이의 평형 상태(equilibrium state)에서의 메모리셀(MC1)의 에너지 밴드 다이어그램을 보여준다.
도 16을 참조하면, 평형 상태에서 이차원 반도체층(S11)의 에너지 밴드는 비대칭 배리어(asymmetric barrier) 구조를 가질 수 있다. 보다 구체적으로 설명하면, 평형 상태에서 이차원 반도체층(S11)의 제2 전극라인(E22) 측의 EC는 그래핀층(G11) 측의 EC 보다 높을 수 있다. 또한, 평형 상태에서 이차원 반도체층(S11)의 제2 전극라인(E22) 측의 EV는 그래핀층(G11) 측의 EV 보다 높을 수 있다. 이와 같이, 이차원 반도체층(S11)의 에너지 밴드가 평형 상태에서 비대칭 배리어 구조를 가질 때, 이차원 반도체층(S11)은 다이오드(diode)와 같은 스위칭소자의 역할을 할 수 있다. 이 경우, 교차점 메모리 어레이에서 특정 메모리셀에 대한 선택적 동작이 용이하게 이루어질 수 있다. 이차원 반도체층(S11)의 에너지 밴드가 상기한 비대칭 배리어 구조는 갖도록 만들기 위해, 제2 전극라인(E22)의 물질로 일함수가 큰 물질(약 4.5 eV 보다 큰 일함수를 갖는 물질)을 적용할 수 있다. 예컨대, 그래핀층(G11)보다 일함수가 큰 물질을 제2 전극라인(E22)의 물질로 적용하면, 도 16에 도시된 바와 같이, 이차원 반도체층(S11)의 에너지 밴드가 비대칭 구조를 가질 수 있다. 제2 전극라인(E22)은 그래핀층(G11)보다 큰 일함수를 갖는 그래핀(ex, 도핑된 그래핀)으로 형성되거나, 그래핀층(G11)보다 큰 일함수를 갖는 금속 또는 금속화합물로 형성될 수 있다. 이차원 반도체층(S11)의 에너지 밴드를 제외한 나머지 층들의 밴드 구조는 도 11의 그것과 유사할 수 있으므로, 이들에 대한 반복 설명은 배제한다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 따른 메모리소자의 제조방법을 보여주는 단면도이다.
도 17a를 참조하면, 도전체(100) 상에 제1 전극(110)을 형성할 수 있다. 제1 전극(110)은, 예컨대, 그래핀으로 형성할 수 있다. 이 경우, 도전체(100)는 그래핀을 성장시키기 위한 촉매 금속을 포함할 수 있다. 상기 촉매 금속은, 예컨대, Cu, Ni, Fe, Co, Pt, Ru 등을 포함할 수 있다. 이러한 촉매 금속 상에 CVD(chemical vapor deposition)나 열분해(pyrolysis) 법 등으로 그래핀층을 형성할 수 있고, 이를 제1 전극(110)으로 사용할 수 있다. 그러나, 제1 전극(110)의 물질은 그래핀으로 한정되지 않고, 다양하게 변화될 수 있다. 또한, 도전체(100)의 물질도 달라질 수 있다. 도시하지는 않았지만, 도전체(100) 아래에 소정의 기판이 더 구비될 수 있다.
다음, 제1 전극(110) 상에 제1 절연층(120) 및 제2 전극(130)을 차례로 형성할 수 있다. 제1 절연층(120)은, 예컨대, h-BN과 같은 절연성 이차원 물질로 형성할 수 있다. 제2 전극(130)은 그래핀으로 형성할 수 있다. 상기 h-BN은 그래핀층(즉, 제1 전극)(110) 상에 용이하게 성장될 수 있고, 상기 h-BN 상에 다른 그래핀층(즉, 제2 전극)(130)이 용이하게 성장될 수 있다. 그러나, 제1 절연층(120)의 물질은 h-BN으로 한정되지 않는다.
도 17b를 참조하면, 제2 전극(130) 상에 이차원 반도체층(140)을 형성할 수 있다. 이차원 반도체층(140)은, 예컨대, 금속 칼코게나이드계 물질을 포함할 수 있다. 이차원 반도체층(140)은 n형 반도체 또는 p형 반도체일 수 있다. 이차원 반도체층(140)이 n형 반도체인 경우, n형 반도체 특성을 갖는 금속 칼코게나이드계 물질로, 예컨대, MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 적어도 하나를 포함할 수 있다. 이차원 반도체층(140)이 p형 반도체인 경우, p형 반도체 특성을 갖는 금속 칼코게나이드계 물질로, 예컨대, WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 적어도 하나를 포함할 수 있다. 그러나, 이차원 반도체층(140)의 구체적인 물질은 전술한 바에 한정되지 않고 다양하게 변화될 수 있다. 이차원 반도체층(140)을 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다.
제1 방법에 따르면, 금속 칼코게나이드계 물질의 전구체를 포함하는 전구체 용액을 마련한 후, 상기 전구체 용액을 제2 전극(130) 상에 도포하여 박막을 형성하고, 상기 박막을 어닐링(열처리) 함으로써 이차원 반도체층(140)을 형성할 수 있다. 상기 전구체는 n형 반도체 특성을 갖는 MoS2, MoSe2, MoTe2, WSe2 및 WTe2 중 하나의 전구체이거나, p형 반도체 특성을 갖는 WS2, ZrS2, ZrSe2, HfS2, HfSe2 및 NbSe2 중 하나의 전구체일 수 있다. 일례로, MoS2의 전구체로 (NH4)2MoS4를 사용할 수 있고, WS2의 전구체로 (NH4)2WS4를 사용할 수 있다. 이러한 전구체를 소정의 용매(유기 용매)에 혼합하여 상기 전구체 용액을 마련할 수 있다. 상기 전구체 용액으로 형성된 박막에 대한 상기 어닐링 공정은, 예컨대, 300∼2000℃ 정도의 온도 범위에서 수행할 수 있다. 이러한 어닐링 공정에서 의해, 상기 전구체로부터 금속 칼코게나이드계 물질이 형성될 수 있다. 예컨대, 상기 전구체가 (NH4)2MoS4인 경우, (NH4)2MoS4에서 (NH4)2가 제거(기화)되고 MoS4가 MoS2로 변화될 수 있다. 상기 전구체가 (NH4)2WS4인 경우, (NH4)2WS4에서 (NH4)2가 제거(기화)되고 WS4가 WS2로 변화될 수 있다. 상기 박막에 대한 어닐링 단계에서, 상기 박막이 구비된 챔버 내에 소정의 칼코겐계 물질을 주입할 수 있다. 상기 칼코겐계 물질은, 예컨대, S, Se, Te 중 하나를 포함할 수 있다. 만약, 상기 전구체가 (NH4)2MoS4 또는 (NH4)2WS4인 경우, 상기 칼코겐계 물질은 S(sulfur)를 포함할 수 있다. 상기 어닐링 단계에서 상기 칼코겐계 물질을 주입하면, 이차원 물질층(즉, 이차원 반도체층)(140)을 보다 용이하게 형성할 수 있다. 또한, 추가적인 어닐링(열처리) 단계를 더 수행할 수도 있다. 상기 추가적인 어닐링 단계도 300∼2000℃ 정도의 온도에서 수행할 수 있다.
제2 방법에 따르면, 제2 전극(130) 상에 금속 산화물을 포함하는 박막을 형성한 후, 상기 박막의 금속 산화물을 금속 칼코게나이드계 물질로 변화시켜, 이차원 반도체층(140)을 형성할 수 있다. 상기 금속 산화물은 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re, Cu, Ga, In, Sn, Ge, Pb 중 하나의 산화물을 포함할 수 있다. 일례로, 상기 금속 산화물은 MoO3 또는 WO3 등을 포함할 수 있다. 상기 박막의 금속 산화물을 금속 칼코게나이드계 물질로 변화시키는 단계는 상기 박막이 구비된 반응 챔버(어닐링 챔버) 내에 칼코겐계 물질을 주입하면서 상기 박막을 어닐링하는 단계를 포함할 수 있다. 만약, 상기 금속 산화물이 MoO3(또는 WO3)이고, 형성하고자 하는 금속 칼코게나이드 물질이 MoS2(또는 WS2)인 경우, 상기 칼코겐계 물질은 S(sulfur)를 포함할 수 있다. 즉, 반응 챔버(어닐링 챔버)에 S를 공급하면서 상기 박막에 대한 어닐링 공정을 수행하면, MoO3(또는 WO3)를 MoS2(또는 WS2)로 변화시킬 수 있다. 금속 산화물의 물질 및 사용하는 칼코겐계 물질의 종류에 따라, 형성되는 이차원 물질(금속 칼코게나이드계 물질)의 종류가 달라질 수 있다. 상기 어닐링 공정은, 예컨대, 300∼2000℃ 정도의 온도 범위에서 수행할 수 있다. 이후, 추가적인 어닐링 공정을 더 수행할 수도 있다. 상기 추가적인 어닐링 공정도 300∼2000℃ 정도의 온도에서 수행할 수 있다.
전술한 이차원 반도체층(140)의 형성방법은 예시적인 것이고, 이 방법은 다양하게 변화될 수 있다. 예컨대, 이차원 반도체층(140)은 한국특허출원 제10-2013-0133830호에 개시된 다양한 방법을 이용해서 형성할 수 있다.
도 17c를 참조하면, 이차원 반도체층(140) 상에 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)을 차례로 형성할 수 있다. 제3 전극(150), 제2 절연층(160) 및 제4 전극(170) 각각의 물질은 도 1의 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)의 물질에 대응될 수 있다. 따라서, 제3 전극(150) 및 제4 전극(170) 중 적어도 하나는 그래핀으로 형성하거나, 그래핀이 아닌 다른 물질, 예컨대, 금속이나 금속화합물로 형성할 수 있다. 제2 절연층(160)은 h-BN과 같은 절연성 이차원 물질로 형성하거나, 이차원 물질이 아닌 다른 물질(유전 물질)로 형성할 수도 있다. 커패시터용 유전 물질이면 어느 것이든 제2 절연층(160)의 물질로 적용될 수 있다.
도시하지는 않았지만, 이차원 반도체층(140)으로 커버되지 않은 제2 전극(130)의 상면 부분을 소정의 물질층(절연층)으로 가려준 후에, 이차원 반도체층(140) 상에 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)을 선택적으로 형성할 수 있다. 그런 다음, 상기 물질층(절연층)을 제거할 수 있다.
또한, 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)은 "성장" 방법이 아닌 "전이" 방법으로 형성할 수도 있다. 즉, 다른 기판(미도시) 상에 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)을 포함하는 적층 구조물을 형성한 후, 상기 적층 구조물을 이차원 반도체층(140) 상에 전이(transfer) 할 수 있다. 그 밖에도 도 17c와 같은 구조를 형성하는 방법은 다양하게 변화될 수 있다.
다음으로, 도 17c의 구조에서, 필요한 경우, 도전체(100)를 제거할 수 있다. 도전체(100)는 식각 공정으로 제거할 수 있다. 도 17c의 구조에서 도전체(100)를 제거한 결과물이 도 17d에 도시되어 있다. 도 17d의 구조에서 제1 전극(110), 제1 절연층(120), 제2 전극(130), 이차원 반도체층(140), 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)은 각각 도 1의 제1 전극(E10), 제1 절연층(N10), 제2 전극(E20), 이차원 반도체층(S10), 제3 전극(E30), 제2 절연층(N20) 및 제4 전극(E40)에 대응될 수 있다. 제1 전극(110), 제1 절연층(120), 제2 전극(130), 이차원 반도체층(140), 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)은 모두 이차원 물질로 구성될 수 있다. 따라서, 도 17d의 소자는 매우 얇은 두께(예컨대, 약 10nm 이하의 두께)를 가질 수 있고, 플렉서블한(flexible) 특성 및 투명한(transparent) 특성을 가질 수 있다. 즉, 도 17의 소자는 초박형의 플렉서블 소자 또는 투명 소자일 수 있다. 그러나, 제1 전극(110), 제1 절연층(120), 제3 전극(150), 제2 절연층(160) 및 제4 전극(170) 중 적어도 하나는 이차원 물질로 형성되지 않을 수도 있다.
도 17a 내지 도 17d의 제조방법은 다양하게 변화될 수 있다. 예컨대, 도 17a의 단계에서 제1 전극(110)을 형성하지 않고, 도전체(100) 상에 제1 절연층(120)을 형성할 수 있다. 이후, 후속 공정을 진행하면, 도 3과 같은 구조의 메모리소자를 얻을 수 있다. 또한, 도 17d의 공정, 즉, 도전체(100)를 제거하는 공정을 수행하지 않을 수 있다. 이 경우, 도 2와 같은 구조의 메모리소자를 얻을 수 있다. 그 밖에도, 전술한 제조방법은 다양하게 변화될 수 있다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 메모리소자의 제조방법을 보여주는 단면도이다.
도 18a를 참조하면, 도전체(200) 상에 제1 전극(210)을 형성할 수 있다. 도전체(200) 및 제1 전극(210)의 물질은 각각 도 17a의 도전체(100) 및 제1 전극(110)과 동일하거나 유사할 수 있다. 도전체(200)는 Cu, Ni, Fe, Co, Pt, Ru 등과 같은 촉매 금속을 포함할 수 있다. 제1 전극(210)은 그래핀으로 형성하거나, 그래핀이 아닌 다른 물질, 예컨대, 금속이나 금속화합물로 형성할 수 있다. 도시하지는 않았지만, 도전체(200) 아래에 소정의 기판이 더 구비될 수 있다.
다음, 제1 전극(210) 상에 이차원 반도체층(220)을 형성할 수 있다. 이차원 반도체층(220)은 도 17b를 참조하여 설명한 이차원 반도체층(140)의 형성방법과 동일한 방법으로 형성할 수 있다. 이차원 반도체층(220)은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체일 수 있다.
도 18b를 참조하면, 이차원 반도체층(220) 상에 그래핀층(230), 커패시터용 유전층(240) 및 제2 전극(250)을 차례로 형성할 수 있다. 그래핀층(230), 유전층(240) 및 제2 전극(250)은 각각 도 8의 그래핀층(G1), 유전층(N1) 및 제2 전극(E2)과 동일하거나 유사할 수 있다. 따라서, 유전층(240)은 h-BN과 같은 절연성 이차원 물질로 형성하거나, 이차원 물질이 아닌 다른 유전 물질로 형성할 수 있다. 제2 전극(250)은 그래핀으로 형성하거나, 그래핀이 아닌 다른 도전 물질로 형성할 수 있다. 그래핀층(230), 유전층(240) 및 제2 전극(250)을 형성하는 방법은 도 17c에서 제3 전극(150), 제2 절연층(160) 및 제4 전극(170)을 형성하는 방법과 동일하거나 유사할 수 있다. 그래핀층(230), 유전층(240) 및 제2 전극(250)은 "성장" 방법으로 형성할 수 있지만, 경우에 따라서는, "전이" 방법으로 형성할 수도 있다.
도 18b의 구조에서, 필요한 경우, 도전체(200)를 제거할 수 있다. 이는 도 17c의 구조에서 도전체(100)를 제거하는 공정과 유사할 수 있다. 도 18b의 구조에서 도전체(200)를 제거한 결과물이 도 18c에 도시되어 있다. 도 18c의 구조에서 제1 전극(210), 이차원 반도체층(220), 그래핀층(230), 유전층(240) 및 제2 전극(250)은 각각 도 8의 제1 전극(E1), 이차원 반도체층(S1), 그래핀층(G1), 유전층(N1) 및 제2 전극(E2)에 대응될 수 있다. 제1 전극(210), 이차원 반도체층(220), 그래핀층(230), 유전층(240) 및 제2 전극(250)은 모두 이차원 물질로 구성될 수 있다. 따라서, 도 18c의 소자는 매우 얇은 두께(예컨대, 약 10nm 이하의 두께)를 가질 수 있고, 플렉서블한 특성 및 투명한 특성을 가질 수 있다. 그러나, 제1 전극(210), 유전층(240) 및 제2 전극(250) 중 적어도 하나는 이차원 물질로 형성되지 않을 수도 있다.
도 18a 내지 도 18c의 제조방법을 변형하여, 다양하게 변형된 메모리소자를 얻을 수 있다. 예컨대, 도 18a의 단계에서 제1 전극(210)을 형성하지 않고, 도전체(100) 상에 이차원 반도체층(220)을 형성할 수 있고, 도 18c의 도전체(200) 제거 공정을 수행하지 않을 수 있다. 그 밖에도, 전술한 제조방법은 다양하게 변화될 수 있다.
도 19a 내지 도 19c는 본 발명의 다른 실시예에 따른 메모리소자(메모리 어레이)의 제조방법을 보여주는 사시도이다.
도 19a를 참조하면, 소정의 기판(미도시) 상에 제1 방향, 예컨대, X축 방향으로 연장된 복수의 라인 패턴(P10)을 형성할 수 있다. 복수의 라인 패턴(P10) 각각은 제1 전극라인(310)과 그 위에 순차로 구비된 유전층(320), 그래핀층(330) 및 이차원 반도체층(340)을 포함할 수 있다. 상기 기판 상에 전극물질층, 유전물질층, 적어도 하나의 그래핀 시트(graphene sheet) 및 이차원 반도체 박막을 차례로 형성한 후, 이들을 라인 형태로 패터닝하여 복수의 라인 패턴(P10)을 형성할 수 있다. 혹은, 패터닝 공정 없이, 각 물질층들을 라인 형태로 성장시켜, 복수의 라인 패턴(P10)을 형성할 수도 있다. 복수의 라인 패턴(P10)의 폭은, 예컨대, 수 nm 내지 수백 nm 정도일 수 있다.
도 19b를 참조하면, 복수의 라인 패턴(P10) 사이 및 주위에 소정의 절연물질층(미도시)을 형성한 후, 복수의 라인 패턴(P10) 및 상기 절연물질층 상에 복수의 제2 전극라인(350)을 형성할 수 있다. 복수의 제2 전극라인(350)은 제2 방향, 예컨대, Y축 방향으로 연장될 수 있다. 따라서, 제2 전극라인(350)은 제1 전극라인(310)과 교차, 예컨대, 수직 교차할 수 있다.
다음, 복수의 제2 전극라인(350) 또는 그 위에 구비된 마스크패턴(미도시)을 식각 마스크로 이용해서, 그 아래의 이차원 반도체층(340), 그래핀층(330) 및 유전층(320)을 패터닝(식각)할 수 있다. 그 결과물이 도 19c에 도시되어 있다.
도 19c를 참조하면, 복수의 제1 전극라인(310)과 복수의 제2 전극라인(350)이 서로 교차하도록 배치되고, 이들 사이의 교차점 각각에 메모리셀에 해당되는 적층 패턴(MC10)이 구비되어 있다. 이하에서, 적층 패턴(MC10)을 "메모리셀"이라 한다. 메모리셀(MC10)은 제1 전극라인(310) 상에 순차로 구비된 유전층(320a), 그래핀층(330a) 및 이차원 반도체층(340a)을 포함할 수 있다. 유전층(320a), 그래핀층(330a) 및 이차원 반도체층(340a)은 각각 도 19b의 유전층(320), 그래핀층(330) 및 이차원 반도체층(340)으로부터 패터닝된 층이다. 유전층(320a), 그래핀층(330a) 및 이차원 반도체층(340a)은 각각 도 14의 유전층(N11), 그래핀층(G11) 및 이차원 반도체층(S11)에 대응될 수 있다. 유전층(320a) 및 이차원 반도체층(340a)의 위치는 서로 뒤바뀔 수 있다.
도 19a 내지 도 19c와 같은 방법으로 도 14 및 도 15와 같은 구조를 갖는 메모리 어레이를 제조할 수 있다. 도 19a 내지 도 19c의 방법은 예시적인 것이고, 다양하게 변형될 수 있다. 또한, 도시하지는 않았지만, 도 19c의 복수의 제2 전극라인(350) 위에 이들과 교차하는 복수의 제3 전극라인을 더 구비시킬 수 있고, 제2 전극라인(350)과 상기 제3 전극라인의 교차점에 제2 메모리셀을 더 구비시킬 수 있다. 상기 제2 메모리셀은 메모리셀(MC10)과 동일한 적층 구조를 갖거나, 메모리셀(MC10)을 위·아래로 뒤집은 구조(즉, 역구조)를 가질 수 있다. 그 밖에도 도 19a 내지 도 19c의 방법 및 이로부터 제조되는 메모리 어레이의 구성은 다양하게 변화될 수 있다.
이상에서 설명한 방법에 따르면, 우수한 성능을 갖는 이차원 물질 기반의 메모리소자를 용이하게 제조할 수 있다. 실시예들의 제조방법은 전이(transfer) 공정을 사용하지 않을 수 있고, 대면적 공정에 용이하게 적용될 수 있는 등 다양한 장점을 가질 수 있다. 또한, 전술한 방법에 따르면, 본 발명의 실시예에 따른 메모리소자는 플렉서블 소자 및/또는 투명 소자로 제조될 수 있다.
부가적으로, 본 명세서에서 이차원 반도체층(S1, S10, S11, 140, 220, 340)은 단층 구조(이차원 평명 구조)를 갖거나, 상기 단층 구조(이차원 평면 구조)가 반복 적층된 구조를 가질 수도 있다. 상기 단층 구조가 반복 적층되더라도, 이차원 물질의 특성은 유지될 수 있다. 전자 구조적으로, 이차원 물질은 상태 밀도(density of state)(DOS)가 양자 우물 거동(quantum well behavior)을 따르는 물질로 정의될 수 있다. 복수의 이차원 단위 물질층이 적층된(약 100층 이하로 적층된) 물질에서도 상태 밀도(DOS)가 양자 우물 거동(quantum well behavior)을 따를 수 있기 때문에, 이런 관점에서, 상기 단층 구조(이차원 평면 구조)가 반복 적층된 구조도 "이차원 물질"이라고 할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3, 도 8, 도 9, 도 14 및 도 15의 메모리소자 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한, 도 4 내지 도 7 및 도 10 내지 도 13 등을 참조하여 설명한 메모리소자의 동작방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 또한, 도 17a 내지 도 17d, 도 18a 내지 도 18c, 그리고, 도 19a 내지 도 19c를 참조하여 설명한 메모리소자의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 그리고, 본 발명의 실시예에 따른 메모리소자는 다양한 전자장치에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
E1, E10 : 제1 전극 E2, E20 : 제2 전극
E30 : 제3 전극 E40 : 제4 전극
G1 : 그래핀층 S1, S10 : 이차원 반도체층
N1 : 유전층 N10 : 제1 절연층
N20 : 제2 절연층 C1, C10 : 도전층
CP10 : 커패시터 TR10 : 트랜지스터
V1 : 제1 전압 V2 : 제2 전압

Claims (23)

  1. 그래핀층 및 이에 접촉된 이차원 반도체층을 포함하는 트랜지스터; 및
    상기 이차원 반도체층 상에 구비된 커패시터;를 포함하고,
    상기 트랜지스터를 이용해서 상기 커패시터에 데이터를 저장하도록 구성된 메모리소자.
  2. 제 1 항에 있어서, 상기 트랜지스터는,
    제1 전극;
    상기 제1 전극과 이격된 것으로, 상기 그래핀층을 포함하는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 절연층;
    상기 제2 전극을 사이에 두고 상기 제1 절연층과 이격된 제3 전극; 및
    상기 제2 전극과 상기 제3 전극 사이에 구비된 상기 이차원 반도체층;을 포함하는 메모리소자.
  3. 제 2 항에 있어서,
    상기 제1 전극 및 상기 제3 전극 중 적어도 하나는 그래핀을 포함하는 메모리소자.
  4. 제 2 항에 있어서,
    상기 제1 절연층은 h-BN(hexagonal boron nitride)을 포함하는 메모리소자.
  5. 제 1 내지 4 항 중 어느 한 항에 있어서,
    상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 메모리소자.
  6. 제 1 내지 4 항 중 어느 한 항에 있어서,
    상기 이차원 반도체층은 n형 반도체 또는 p형 반도체인 메모리소자.
  7. 제 2 항에 있어서,
    상기 제1 전극, 상기 제1 절연층 및 상기 제2 전극은 제1폭을 갖고,
    상기 이차원 반도체층 및 상기 제3 전극은 상기 제1폭보다 작은 제2폭을 갖는 메모리소자.
  8. 제 2 항에 있어서, 상기 커패시터는,
    상기 제3 전극;
    상기 제3 전극과 이격된 제4 전극; 및
    상기 제3 전극과 상기 제4 전극 사이에 커패시터용 유전체로 작용하는 제2 절연층;을 포함하는 메모리소자.
  9. 제 8 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 중 적어도 하나는 그래핀을 포함하는 메모리소자.
  10. 제 8 항에 있어서,
    상기 제2 절연층은 h-BN을 포함하는 메모리소자.
  11. 제1 전극;
    상기 제1 전극과 이격된 것으로, 그래핀을 포함하는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 구비된 제1 절연층;
    상기 제2 전극을 사이에 두고 상기 제1 절연층과 이격된 제3 전극;
    상기 제2 전극과 상기 제3 전극 사이에 구비된 이차원 반도체층;
    상기 제3 전극을 사이에 두고 상기 이차원 반도체층과 이격된 제4 전극; 및
    상기 제3 전극과 상기 제4 전극 사이에 구비된 제2 절연층;을 포함하는 메모리소자.
  12. 제 11 항에 있어서,
    상기 제1 전극, 상기 제3 전극 및 상기 제4 전극 중 적어도 하나는 그래핀을 포함하는 메모리소자.
  13. 제 11 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 중 적어도 하나는 h-BN을 포함하는 메모리소자.
  14. 제 11 내지 13 항 중 어느 한 항에 있어서,
    상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체인 메모리소자.
  15. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 구비된 그래핀층;
    상기 그래핀층과 상기 제1 전극과 사이에 구비된 이차원 반도체층; 및
    상기 그래핀층과 상기 제2 전극과 사이에 구비된 커패시터용 유전층;을 포함하고, 상기 유전층에 전하를 충전함으로써 데이터를 저장하는 메모리소자.
  16. 제 15 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나는 그래핀을 포함하는 메모리소자.
  17. 제 15 항에 있어서,
    상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체인 메모리소자.
  18. 제 15 항에 있어서,
    상기 유전층은 h-BN을 포함하는 메모리소자.
  19. 서로 이격된 복수의 제1 전극라인; 상기 복수의 제1 전극라인과 교차하는 복수의 제2 전극라인; 상기 복수의 제1 전극라인과 상기 복수의 제2 전극라인의 교차점 각각에 구비된 메모리셀;을 포함하고,
    상기 메모리셀은,
    상기 제1 및 제2 전극라인 사이에 구비된 그래핀층;
    상기 제1 및 제2 전극라인 중 하나와 상기 그래핀층 사이에 구비된 커패시터용 유전층; 및
    상기 제1 및 제2 전극라인 중 다른 하나와 상기 그래핀층 사이에 구비된 이차원 반도체층;을 포함하는 메모리 어레이.
  20. 제 19 항에 있어서,
    상기 이차원 반도체층은 금속 칼코게나이드계 물질을 포함하는 n형 반도체 또는 p형 반도체인 메모리 어레이.
  21. 제 19 항에 있어서,
    상기 유전층은 h-BN을 포함하는 메모리 어레이.
  22. 제 19 항에 있어서,
    상기 제1 및 제2 전극라인 중 상기 이차원 반도체층에 인접한 전극라인은 상기 그래핀층보다 일함수가 큰 물질을 포함하는 메모리 어레이.
  23. 제 19 항에 있어서,
    상기 이차원 반도체층은,
    상기 이차원 반도체층의 상기 제1 전극라인 및 제2 전극라인 중 상기 이차원 반도체층과 인접한 전극라인 측의 전도대 최저 에너지레벨(Ec)은 평형 상태(equilibrium state)에서 상기 이차원 반도체층의 상기 그래핀층 측의 전도대 최저 에너지레벨(Ec)보다 높은 비대칭 배리어 구조의 에너지 밴드를 갖는, 메모리 어레이.
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