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KR102166272B1 - 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 Download PDF

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KR102166272B1
KR102166272B1 KR1020130058272A KR20130058272A KR102166272B1 KR 102166272 B1 KR102166272 B1 KR 102166272B1 KR 1020130058272 A KR1020130058272 A KR 1020130058272A KR 20130058272 A KR20130058272 A KR 20130058272A KR 102166272 B1 KR102166272 B1 KR 102166272B1
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South Korea
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김건희
임준형
토시히로 쿠기미야
히로시 고토
아야 미키
신야 모리타
Original Assignee
삼성디스플레이 주식회사
가부시키 가이샤 고베세이코쇼
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Abstract

개시된 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 접촉하는 소스 전극 및 상기 소스 전극과 이격되며 상기 채널과 접촉하는 드레인 전극을 포함한다. 상기 채널은 인듐-아연-주석 산화물을 포함하며, 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성된다.

Description

박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 {THIN FILM TRANSISTOR, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING A THIN FILM TRANSISTOR}
본 발명은 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 산화물 반도체를 포함하는 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 액티브 패턴을 포함한다. 상기 액티브 패턴은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.
비정질 실리콘층은 대형 기판 상에 균일하게 형성할 수 있는 장점이 있는 반면, 전자 이동도가 약 1~10㎠/V정도로 낮은 수준이어서 박막 트랜지스터의 구동 특성이 낮은 편이다. 반면, 전자 이동도가 수십 내지 수백 ㎠/V인 다결정 실리콘층은 전자 이동도는 상기 비정질 실리콘층에 비해 상대적으로 좋지만 상기 다결정 실리콘층을 형성하기 위해서는 실리콘의 결정화 공정이 필수적으로 수반됨으로써 대형 기판 상에 균일하게 형성하기 어렵고 제조비용이 높은 단점이 있다. 반면, 산화물 반도체층은 저온 공정을 이용하여 제조할 수 있고 대면적화가 용이하며 높은 전자 이동도를 가지고 있으므로 산화물 반도체가 여러 기술 분야에서 주목받고 있다.
그러나, 산화물 반도체는, 열처리 공정에서 조성이 변화하거나, 상기 산화물 반도체와 접촉하는 박막 트랜지스터의 입력 전극 및 출력 전극을 형성하는 공정 조건에서 쉽게 손상되어, 박막 트랜지스터의 전기적 특성을 균일하게 유지하는 것이 어렵다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 신뢰도가 향상된 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명은 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터는, 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 접촉하는 소스 전극 및 상기 소스 전극과 이격되며 상기 채널과 접촉하는 드레인 전극을 포함한다. 상기 채널은 인듐-아연-주석 산화물을 포함하며, 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성된다.
일 실시예에서, 상기 채널의 인듐-아연-주석 산화물은 비정질이다.
일 실시예에서, 상기 상기 소스의 인듐-아연-주석 산화물은 결정질이다.
일 실시예에서, 상기 소스의 인듐-아연-주석 산화물의 조성은 아래의 화학식 1에 의해 나타내진다.
<화학식 1>
(x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
일 실시예에서, 상기 채널의 전자 이동도는 10㎠/Vs 내지 40㎠/Vs 이다.
본 발명의 일 실시예에 따른 표시 기판은, 베이스 기판 위에 형성된 게이트 전극, 상기 게이트 전극과 중첩하는 채널, 상기 채널과 접촉하는 소스 전극, 상기 소스 전극과 이격되며 상기 채널과 접촉하는 드레인 전극 및 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함한다. 상기 채널은 인듐-아연-주석 산화물을 포함하며, 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성된다.
일 실시예에서, 상기 게이트 전극은 상기 채널 아래에 배치된다.
일 실시예에서, 상기 표시 기판은 상기 채널 위에 배치된 에치 스토퍼를 더 포함하며, 상기 소스 전극과 상기 드레인 전극은 상기 에치 스토퍼를 부분적으로 커버한다.
일 실시예에서, 상기 게이트 전극은 상기 채널 위에 배치되며, 상기 채널, 상기 소스 전극 및 상기 드레인 전극은 동일한 층으로부터 형성된다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법에 따르면, 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 산화물 반도체층을 형성한다. 상기 산화물 반도체층을 패터닝하여 채널을 형성한다.
일 실시예에서, 상기 산화물 반도체층은 상기 소스로부터 증착되어 형성된다.
일 실시예에서, 상기 산화물 반도체층을 100℃ 내지 700℃에서 어닐링된다.
이와 같은 실시예들에 따르면, 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진 산화물 반도체는 다상(multi phase)의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진 산화물 반도체에 비하여, 열에 대한 안정성이 뛰어나다. 따라서, 채널을 형성하기 위한 어닐링 공정, 또는 이어지는 후속 공정에서 산화물 반도체의 조성비를 안정적으로 유지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 상기 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진산화물 반도체는 광에 대한 신뢰성이 높으며, 높은 전자 이동도, 예를 들어, 약 10㎠/Vs 내지 약 40㎠/Vs의 전자 이동도를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 기판의 채널을 형성하기 위하여 이용되는 산화물 반도체의 상 다이어그램(phase diagram)이다.
도 4 내지 도 8은 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다.
도 9는 본 발명의 일실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 10은 도 9의 II-II' 라인을 따라 절단한 단면도이다.
도 11은 실시예 1의 타겟을 이용하여 20 시간의 스퍼터링 공정을 진행한 후,상기 타겟의 표면을 나타낸 사진이다.
도 12는 비교예 1의 타겟을 이용하여 20 시간의 스퍼터링 공정을 진행한 후, 상기 타겟의 표면을 나타낸 사진이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다. 도 3은 본 발명의 일 실시예에 따른 표시 기판의 채널을 형성하기 위하여 이용되는 산화물 반도체의 상 다이어그램(phase diagram)이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 표시 기판은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연층(101), 박막 트랜지스터, 패시베이션층(500), 유기 절연층(510) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 채널(200), 에치 스토퍼(300), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 채널(200)은 상기 게이트 전극(GE)과 중첩한다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 서로 이격되며, 각각 상기 채널(200)과 접촉한다. 상기 에치 스토퍼(300)은 상기 채널(200) 위에 배치된다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 부분적으로 상기 에치 스토퍼(300)를 커버한다. 다른 실시예에서, 상기 에치 스토퍼(300)는 생략될 수 있다.
상기 데이터 라인(DL)은 상기 소스 전극(SE)와 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 상기 제1 방향(D1)으로 돌출될 수 있다.
상기 게이트 절연층(101)은 상기 게이트 전극(GE)을 커버하며, 상기 채널(200)은 상기 게이트 절연층(200) 위에 배치된다.
상기 패시베이션층(500)은 상기 박막 트랜지스터를 커버하며, 상기 유기 절연층(510)은 상기 패시베이션층(500) 위에 배치된다. 상기 화소 전극(PE)은 상기 유기 절연층(510) 위에 배치되며, 상기 패시베이션층(500)과 상기 유기 절연층(510)에 형성된 콘택홀(CH)을 통하여, 상기 드레인 전극(DE)에 연결된다.
상기 채널(200)은 산화물 반도체를 포함한다. 구체적으로, 상기 채널(200)은 인듐-아연-주석 산화물(IZTO)을 포함한다. 상기 채널(200)의 인듐-아연-주석 산화물은 비정질일 수 있다.
상기 산화물 반도체는 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성된다. 상기 소스에 포함되는 인듐-아연-주석 산화물의 조성은, 도 3에 도시된 것과 같이, ZnO, SnO2 및 In2O3의 상 다이어그램으로 도시될 수 있으며, 상기 단일상의 인듐-아연-주석 산화물은 특정 조성비에서 얻어질 수 있으며, 상기 인듐-아연-주석 산화물의 조성비는 다음의 화학식 1을 만족한다.
<화학식 1>
(x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
예를 들어, 도 3에 도시된 것과 같이, 인듐, 아연 및 주석에 대한 인듐의 함량이 약 20at%이고, Zn/Sn의 원자 비율이 약 2.43일 때, 상기 단일상의 인듐-아연-주석 산화물이 얻어질 수 있다.
상기 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진 산화물 반도체는 다상(multi phase)의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진 산화물 반도체에 비하여, 열에 대한 안정성이 뛰어나다. 따라서, 채널(200)을 형성하기 위한 어닐링 공정, 또는 이어지는 후속 공정에서 인듐-아연-주석 산화물의 조성비를 안정적으로 유지할 수 있다. 따라서, 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 상기 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 얻어진산화물 반도체는 광에 대한 신뢰성이 높으며, 높은 전자 이동도, 예를 들어, 약 10㎠/Vs 내지 약 40㎠/Vs의 전자 이동도를 가질 수 있다.
도 4 내지 도 8은 도 1 및 도 2에 도시된 표시 기판을 제조하기 위한 방법을 도시한 단면도들이다. 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 상기 표시 기판 내의 박막 트랜지스터를 형성하는 과정에 대응될 수 있다.
도 4를 참조하면, 베이스 기판(100) 위에 게이트 라인 및 게이트 전극(GE)을 형성한다. 구체적으로, 상기 베이스 기판(100) 위에 게이트 금속층을 형성한 후, 이를 패터닝하여, 상기 게이트 라인 및 게이트 전극(GE)을 형성한다. 상기 베이스 기판(100)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.
상기 게이트 금속층은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층은, 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다.
다른 실시예에서, 상기 게이트 금속층은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 예컨대, 상기 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminium oxide, ZAO) 중 하나 이상을 포함할 수 있다.
다음으로, 상기 게이트 라인 및 상기 게이트 전극(GE)을 커버하는 게이트 절연층(101)을 형성한다. 상기 게이트 절연층(101)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
도 5를 참조하면, 상기 게이트 절연층(101) 위에 산화물 반도체층(220) 및 무기 절연층(320)을 형성한다.
상기 산화물 반도체층(220)은 산화물 반도체층을 형성하기 위하여 알려진 종래의 방법에 따라 형성될 수 있으며, 바람직하게는 진공 증착 또는 스퍼터링 등과 같은 물리 증착(physical vapor deposition)에 의해 형성된다.
구체적으로, 상기 산화물 반도체층(220)의 형성을 위하여, 상기 산화물 반도체층(220)과 유사한 조성을 갖는 소스가 사용될 수 있으며, 상기 소스는 스퍼터링 공정의 타겟으로 이용될 수 있다. 예를 들어, 스퍼터링을 이용하는 경우, 단일상의 인듐-아연-주석 산화물을 포함하는 타겟이 사용된다. 따라서, 상기 타겟의 인듐-아연-주석 산화물은 상기 화학식 1에 따른 조성을 갖는다. 상기 타겟의 인듐-아연-주석 산화물은 결정질일 수 있으며, 예를 들어 스피넬 상을 가질 수 있다. 상기 단일상의 인듐-아연-주석 산화물을 포함하는 타겟으로부터 형성된 상기 산화물 반도체층(220)은 단일상을 가지며, 상기 화학식 1에 따른 조성을 갖는다. 상기 산화물 반도체층(220)은 비결정성일 수 있다.
바람직하게, 상기 산화물 반도체층(220)을 형성한 후, 상기 산화물 반도체층(220)에 열을 가하는 어닐링 공정을 수행할 수 있다. 예를 들어, 상기 어닐링 공정은 약 100℃내지 약 700℃에서 이루어질 수 있으며, 바람직하게는 약 300℃내지 약 400℃에서 이루어질 수 있다. 상기 어닐링 공정을 통하여, 상기 산화물 반도체층(220)의 전기적 특성이 개선될 수 있다.
상기 무기 절연층(320)은 바람직하게 실리콘 산화물을 포함한다. 표시 기판이 에치 스토퍼를 포함하지 않는 경우, 상기 무기 절연층(320)은 생략된다.
도 6을 참조하면, 상기 산화물 반도체층(220) 및 상기 무기 절연층(320)을 패터닝하여, 채널(200) 및 에치 스토퍼(300)를 형성한다. 예를 들어, 상기 에치 스토퍼(300)는 평면도 상에서 상기 채널(200)보다 작은 사이즈를 가질 수 있다. 상기 에치 스토퍼(300)와 상기 채널(200)은 하나의 마스크를 이용하여 형성될 수 있다.
도 7을 참조하면, 데이터 라인, 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 구체적으로, 상기 에치 스토퍼(300) 및 상기 채널(200)을 커버하는 데이트 금속층을 형성한 후, 이를 패터닝하여, 상기 데이터 라인, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 형성한다.
상기 데이터 금속층은, 상기 게이트 금속층과 유사하게, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)은 각각, 상기 에치 스토퍼(300)에 의해 커버되지 않은 상기 채널(200)의 가장자리에 접촉하며, 서로 이격되어 상기 에치 스토퍼(300)의 일부를 노출한다.
도 8을 참조하면, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 에치 스토퍼(300)를 커버하는 패시베이션층(500) 및 상기 패시베이션층을 커버하는 유기 절연층(510)을 형성한다.
상기 패시베이션층(500)은 무기 절연 물질을 포함한다. 예를 들어, 상기 패시베이션층(500)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.
상기 유기 절연층(510)은 유기 물질을 포함한다. 상기 유기 절연층(510)은 상기 표시 기판의 표면을 평탄화하며, 포토레지스트 조성물을 상기 패시베이션층(500) 위에 스핀 코팅하여 형성될 수 있다.
다음으로, 상기 유기 절연층(510) 및 상기 패시베이션층(500)을 관통하며, 상기 드레인 전극(DE)를 노출하는 관통홀을 형성하고, 상기 유기 절연층(510) 위에 투명 도전층을 형성한다. 상기 투명 도전층은, 인듐-주석 산화물, 인듐-아연 산화물 등과 같은 투명 도전성 물질을 포함하며, 상기 투명 도전층의 일부는 상기 관통홀을 통하여, 상기 드레인 전극(DE)과 접촉한다.
다음으로, 상기 투명 도전층을 패터닝하여 도 2에 도시된 화소 전극(PE)를 형성한다.
본 실시예에서 설명된 표시 기판의 박막 트랜지스터는 게이트 전극이 채널 아래에 배치되는 바텀 게이트 구조를 가지나, 다른 실시예에서는 게이트 전극이 채널 위에 배치되는 탑 게이트 구조를 가질 수도 있다. 이하에서는, 탑 게이트 구조의 표시 기판을 설명하기로 한다.
도 9는 본 발명의 일실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 10은 도 9의 II-II' 라인을 따라 절단한 단면도이다.
도 9 및 도 10을 참조하면, 박막 트랜지스터 기판은 베이스 기판(110), 게이트 라인(GL), 데이터 라인(DL), 액티브 패턴(120) 및 차광 패턴(140)을 포함한다.
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.
상기 게이트 라인(GL)은 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.
상기 액티브 패턴(120)은 채널(122), 소스 전극(124) 및 드레인 전극(126)을 포함한다. 상기 채널(122), 상기 소스 전극(124) 및 상기 드레인 전극(126)은 동일한 층으로부터 형성되어, 동일한 층 위에 연속적으로 배열되며, 상기 소스 전극(124) 및 상기 드레인 전극(126) 사이에 상기 채널(122)이 위치한다.
상기 채널(122)은 산화물 반도체를 포함한다. 구체적으로, 상기 채널(122)은 인듐-아연-주석 산화물(IZTO)을 포함한다. 상기 채널(122)의 인듐-아연-주석 산화물은 비정질일 수 있다.
상기 산화물 반도체는 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성된다. 상기 소스에 포함되는 인듐-아연-주석 산화물의 조성은, 도 3에 도시된 것과 같이, ZnO, SnO2 및 In2O3의 상 다이어그램으로 도시될 수 있으며, 상기 단일상의 인듐-아연-주석 산화물은 특정 조성비에서 얻어질 수 있으며, 상기 인듐-아연-주석 산화물의 조성비는 다음의 화학식 1을 만족한다.
<화학식 1>
(x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
상기 채널(122), 상기 소스 전극(124) 및 상기 드레인 전극(126)은 동일한 산화물 반도체층으로부터 형성되며, 상기 소스 전극(124) 및 상기 드레인 전극(126)은 상기 산화물 반도체층의 일부를 환원하여 금속성의 도체로 전환하여 형성될 수 있다.
상기 채널(122)은 상기 게이트 전극(GE)과 중첩한다. 구체적으로, 상기 게이트 전극(GE)은 상기 채널(122) 위에 배치되며, 상기 게이트 전극(GE)과 상기 채널(122) 사이에는 게이트 절연 패턴(160)이 배치된다. 게이트 전극(GE)은 채널(122) 전체를 커버할 수 있다.
본 실시예에서, 상기 게이트 전극(GE)의 면적은 상기 채널(122)의 면적과 같거나 그보다 넓을 수 있다.
본 실시예에서, 상기 박막 트랜지스터 기판(100)은 상기 드레인 전극(126)과 전기적으로 연결된 화소 전극(PE)을 더 포함한다.
상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 형성되며, 상기 소스 전극(124)과 전기적으로 연결된다. 예를 들어, 상기 데이터 라인(DL)과 상기 소스 전극(124)은 연결 전극(130)을 통해 전기적으로 연결될 수 있다. 상기 데이터 라인(DL)이 형성된 베이스 기판(110) 위에는 데이터 절연층(115)이 형성되어, 상기 데이터 라인(DL)을 커버한다.
상기 박막 트랜지스터 기판(100)은 상기 박막 트랜지스터 및 상기 데이터 절연층(115)을 커버하는 패시베이션층(170) 및 상기 패시베이션층(170)을 커버하는 유기 절연층(180)을 포함한다. 상기 화소 전극(PE) 및 상기 연결 전극(130)은 상기 유기 절연층(180) 위에 형성된다.
본 실시예에서, 상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 직접 형성되나, 다른 실시예에서, 상기 데이터 라인(DL)은 패시베이션층(170)위에 형성될 수도 있다.
상기 연결 전극(130)은 상기 유기 절연층(180), 상기 패시베이션층(170) 및 상기 데이터 절연층(115)을 관통하여 형성된 제1 콘택홀(CH1)을 통하여 상기 데이터 라인(DL)과 연결되며, 상기 유기 절연층(180) 및 상기 패시베이션층(170)을 관통하여 형성된 제2 콘택홀(CH2)을 통하여 상기 소스 전극(124)과 연결된다. 상기 화소 전극(PE)은 상기 유기 절연층(180) 및 상기 패시베이션층(170)을 관통하여 형성된 제3 콘택홀(CH3)을 통하여, 상기 드레인 전극(126)과 연결된다.
상기 채널(122) 아래에는 상기 차광 패턴(140)이 배치된다. 상기 차광 패턴(140)은 상기 채널(122)의 하면을 커버하여, 상기 박막 트랜지스터 기판(100)의 하부로부터 상기 채널(122)에 외부 광이 입사되는 것을 방지한다. 상기 차광 패턴(140)은 상기 채널(122)을 포함하는 상기 액티브 패턴(120) 전체와 중첩하며, 상기 게이트 전극(GE)의 전체와 중첩한다. 즉, 게이트 전극(GE) 중 채널(122)과 중첩하지 않는 영역이 있는 경우, 차광 패턴(140)은 채널(122)과 중첩함과 동시에 채널(122)과 중첩하지 않는 게이트 전극(GE)과도 중첩한다. 따라서, 상기 차광 패턴(120)은 평면도 상에서 상기 액티브 패턴(120)보다 큰 면적을 가질 수 있다. 본 실시예에서, 상기 차광 패턴(140)과 상기 액티브 패턴(120) 사이에는 버퍼 패턴(150)이 배치되며, 상기 차광 패턴(140)은 데이터 절연층(115) 위에 형성된다.
상기 차광 패턴(140)은 예를 들어, 상기 차광층(240)은 금속, 합금, 절연성 무기 물질, 유기 물질 중 하나 이상을 포함할 수 있다. 바람직하게, 상기 차광층(240)은 실리콘-게르마늄 합금, 게르마늄, 산화 티타늄 중 하나 이상을 포함할 수 있으며, 보다 바람직하게, 상기 차광층(140)은 실리콘-게르마늄 합금을 포함한다.
상기 차광 패턴(140)이 상기 실리콘-게르마늄 합금을 포함하는 경우, 실리콘-게르마늄 합금은 아모포스(amorphous) 상태를 가질 수 있으며, 상기 차광 패턴(140)은 실리콘-게르마늄 합금의 단일층 구조 또는 실리콘-게르마늄 합금층과 게르마늄층을 포함하는 다층 구조를 가질 수도 있다. 상기 게르마늄층은 상기 실리콘-게르마늄 합금층의 위 또는 아래에 배치될 수도 있다.
상기 차광 패턴(140)의 두께는 약 100Å 내지 약 2,000Å일 수 있다. 상기 차광 패턴(140)의 두께가 100Å 미만인 경우, 차광 능력이 저하되어 채널의 전기 특성이 저하될 수 있으며, 상기 차광 패턴(140)의 두께가 2,000Å를 초과하는 경우, 액티브 패턴(120)의 소스 전극(124) 또는 드레인 전극(126)과 커패시턴스를 형성하여 신호를 지연시킬 수 있다.
보다 바람직하게, 상기 차광 패턴(140)의 두께는 약 600Å 내지 약 2,000Å일 수 있다. 상기 차광 패턴(140)의 두께가 600Å 이상인 경우, 높은 흡광도(optical density)를 가질 수 있다.
다른 실시예에서, 상기 차광 패턴(140)은 생략될 수도 있다. 이 경우, 상기 버퍼 패턴(150)도 생략될 수 있으며, 상기 액티브 패턴(120)은 상기 데이터 절연막(115) 위에 직접 형성될 수 있다.
상기 버퍼 패턴(150)은 바람직하게 실리콘 산화물을 포함한다.
다른 실시예에서, 베이스 기판(110)과 차광 패턴(140) 사이에는 버퍼층이 추가적으로 형성될 수 있다. 이 경우, 상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 직접 형성되거나, 또는 상기 버퍼층 위에 형성될 수 있다.
본 발명의 실시예에 따른 표시 기판은 액정표시장치 또는 유기전계발광장치 등에 사용될 수 있다.
이하에서는 본 발명의 구체적인 실시예 및 비교예를 통하여 본 발명에 따른 박막 트랜지스터의 효과를 살펴보기로 한다.
실험 1 인듐-아연-주석 산화물 박막의 형성
아래의 표 1에 따른 조성을 갖는 인듐-아연-주석 산화물 타겟을 준비하였다. 전자빔 미세 분석(EPMA)에 따라, 실시예 1 및 실시예 2의 타겟들은 균질의 단일상을 가지며, 비교예 1의 타겟은 다상을 가짐을 확인하였다. 상기 타겟들을 이용하여 스퍼터링 공정을 수행함으로써, 인듐-아연-주석 산화물을 포함하는 반도체층을 형성하였다. 다음으로, 약 300℃에서 약 1시간 동안 어닐링 공정을 수행한 후, 인듐-아연-주석 산화물의 조성 변화를 측정하여 표 1에 나타내었다.
표 1
Figure 112013045561740-pat00001
표 1을 참조하면, 실시예 1 및 실시예 2에 따라 제조된 반도체층의 경우, 반도체층의 조성이 어닐링 후에도 거의 변화하지 않았으나, 비교예 1에 따라 제조된 반도체층의 어닐링 후에 반도체층의 조성이 크게 변하였다. 따라서, 본 발명의 실시예에 따를 경우, 반도체층의 조성을 안정적으로 유지할 수 있음을 알 수 있다.
도 11은 실시예 1의 타겟을 이용하여 20 시간의 스퍼터링 공정을 진행한 후,상기 타겟의 표면을 나타낸 사진이며, 도 12는, 비교예 1의 타겟을 이용하여, 20 시간의 스퍼터링 공정을 진행한 후, 상기 타겟의 표면을 나타낸 사진이다.
도 11 및 도 12를 참조하면, 실시예 1의 타겟의 경우, 장시간의 스퍼터링 공정 이후에도 표면에 결절(nodule)이 나타나지 않은 반면, 비교예 1의 타겟의 경우, 결절(흰색 원 안)이 관찰되었다. 상기 결절은 산화물 반도체층의 결함으로 작용할 수 있으며, 따라서, 실시예 1의 타겟을 이용하는 경우, 산화물 반도체층의 신뢰성을 개선할 수 있음을 알 수 있다.
실험 2 박막 트랜지스터의 형성
실시예 1의 타겟을 이용하여, 두께가 약 500Å이고, 인듐-아연-주석 산화물을 포함하는 반도체층을 갖는 박막 트랜지스터를 형성하였다. 상기 반도체층은 약 300℃에서 약 1시간 동안 어닐링 공정을 거쳤다.
상기 박막 트랜지스터의 전자 이동도는 약 22.41㎠/Vs이었으며, 광에 대한 신뢰성을 평가하기 위하여, 약 -20V의 바이어스 전압, 약 60℃, 약 25,000니트에서 3시간 노광시켰을 때, 문턱 전압의 시프트 값은 약 3.5V 이하로 측정되었다.
따라서, 본 발명의 실시예에 따라 제조된 박막 트랜지스터는 높은 전자 이동도 및 신뢰성을 가짐을 알 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 실시예들은 액정표시장치, 유기전계발광장치와 같은 표시장치에 이용될 수 있다.
100, 110 : 베이스 기판 GL : 게이트 라인
DL : 데이터 라인 SE, 124: 소스 전극
DE, 126 : 드레인 전극 200, 122 : 채널
PE : 화소 전극

Claims (18)

  1. 게이트 전극;
    상기 게이트 전극과 중첩하는 채널;
    상기 채널과 접촉하는 소스 전극; 및
    상기 소스 전극과 이격되며 상기 채널과 접촉하는 드레인 전극을 포함하며,
    상기 채널은 인듐-아연-주석 산화물을 포함하며, 아래의 화학식 1에 의해 나타내지는 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성되는 박막 트랜지스터.
    <화학식 1>
    (x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
  2. 제1항에 있어서, 상기 채널의 인듐-아연-주석 산화물은 비정질인 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 소스의 인듐-아연-주석 산화물은 결정질인 것을 특징으로 하는 박막 트랜지스터.
  4. 삭제
  5. 제1항에 있어서, 상기 채널의 전자 이동도는 10㎠/Vs 내지 40㎠/Vs 인 것을 특징으로 하는 박막 트랜지스터.
  6. 베이스 기판 위에 형성된 게이트 전극;
    상기 게이트 전극과 중첩하는 채널;
    상기 채널과 접촉하는 소스 전극;
    상기 소스 전극과 이격되며 상기 채널과 접촉하는 드레인 전극; 및
    상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함하며,
    상기 채널은 인듐-아연-주석 산화물을 포함하며, 아래의 화학식 1에 의해 나타내지는 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 형성되는 표시 기판.
    <화학식 1>
    (x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
  7. 제6항에 있어서, 상기 채널의 인듐-아연-주석 산화물은 비정질인 것을 특징으로 하는 표시 기판.
  8. 제6항에 있어서, 상기 소스의 인듐-아연-주석 산화물은 결정질인 것을 특징으로 하는 표시 기판.
  9. 삭제
  10. 제6항에 있어서, 채널의 전자 이동도는 10㎠/Vs 내지 40㎠/Vs 인 것을 특징으로 하는 표시 기판.
  11. 제6항에 있어서, 상기 게이트 전극은 상기 채널 아래에 배치되는 것을 특징으로 하는 표시 기판.
  12. 제11항에 있어서, 상기 채널 위에 배치된 에치 스토퍼를 더 포함하며, 상기 소스 전극과 상기 드레인 전극은 상기 에치 스토퍼를 부분적으로 커버하는 것을 특징으로 하는 표시 기판.
  13. 제6항에 있어서, 상기 게이트 전극은 상기 채널 위에 배치되며, 상기 채널, 상기 소스 전극 및 상기 드레인 전극은 동일한 층으로부터 형성되는 것을 특징으로 하는 표시 기판.
  14. 아래의 화학식 1에 의해 나타내지는 단일상의 인듐-아연-주석 산화물을 포함하는 소스로부터 산화물 반도체층을 형성하는 단계; 및
    상기 산화물 반도체층을 패터닝하여 채널을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
    <화학식 1>
    (x)ZnIn2O4(1-x)Zn2SnO4 (0<x<0.45)
  15. 제14항에 있어서, 상기 산화물 반도체층은 상기 소스로부터 증착되어 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  16. 제15항에 있어서, 상기 소스의 인듐-아연-주석 산화물은 결정질인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  17. 삭제
  18. 제16항에 있어서, 상기 산화물 반도체층을 100℃ 내지 700℃에서 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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