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KR102169298B1 - Method of fabricating a flexible substrate and the flexible substrate - Google Patents

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KR102169298B1
KR102169298B1 KR1020170055380A KR20170055380A KR102169298B1 KR 102169298 B1 KR102169298 B1 KR 102169298B1 KR 1020170055380 A KR1020170055380 A KR 1020170055380A KR 20170055380 A KR20170055380 A KR 20170055380A KR 102169298 B1 KR102169298 B1 KR 102169298B1
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Abstract

유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판을 제공한다. 이 방법은, 분리층 상에 게이트 촉매 패턴을 인쇄하고, 상기 게이트 촉매 패턴 상에 게이트 도금 패턴을 형성하는 단계; 상기 게이트 도금 패턴 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 서로 이격된 소스 촉매 패턴과 드레인 촉매 패턴을 인쇄하고, 상기 소스 촉매 패턴과 상기 드레인 촉매 패턴 상에 각각 소스 도금 패턴과 드레인 도금 패턴을 형성하는 단계를 포함한다. A method of manufacturing a flexible substrate and a flexible substrate manufactured thereby are provided. The method includes the steps of: printing a gate catalyst pattern on a separation layer, and forming a gate plating pattern on the gate catalyst pattern; Forming a gate insulating layer on the gate plating pattern; And printing a source catalyst pattern and a drain catalyst pattern spaced apart from each other on the gate insulating layer, and forming a source plating pattern and a drain plating pattern on the source catalyst pattern and the drain catalyst pattern, respectively.

Description

유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판{Method of fabricating a flexible substrate and the flexible substrate}Method of fabricating a flexible substrate, and a flexible substrate manufactured thereby

본 발명은 유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판에 관한 것으로 더욱 상세하게는 박막트랜지스터를 포함하는 유연 기판의 제조 방법 및 이에 의해 제조된 유연 기판에 관한 것이다.The present invention relates to a method of manufacturing a flexible substrate and a flexible substrate manufactured thereby, and more particularly, to a method of manufacturing a flexible substrate including a thin film transistor, and a flexible substrate manufactured thereby.

전자 산업의 발전에 따라 다양한 전자 제품이 개발되고 있다. 최근 플렉서블한 특성을 가지는 여러 가지 전자 제품이 소개되고 있는데 플렉서블한 전자제품은 웨어러블 IT기기뿐만 아니라 휴대용 전자기기에 다양하게 사용될 수 있다. 플렉서블 디스플레이는 금속배선 및 박막트랜지스터 어레이가 포함된 기판(백플레인)을 포함한다. 또한 많은 전자제품의 회로는 금속배선 및 박막트랜지스터 어레이를 포함하고 있다. 이러한 금속 배선 및 박막트랜지스터 어레이를 포함하는 전자 회로는 플렉서블 디스플레이를 비롯하여 다양한 유연전자소자로 이용되고 있다. With the development of the electronic industry, various electronic products are being developed. Recently, various electronic products having flexible characteristics have been introduced, and the flexible electronic products can be variously used in portable electronic devices as well as wearable IT devices. The flexible display includes a substrate (backplane) including a metal wiring and a thin film transistor array. In addition, circuits of many electronic products include metal wiring and thin film transistor arrays. Electronic circuits including such metal wires and thin film transistor arrays are used as various flexible electronic devices including flexible displays.

종래의 유연 기판의 제조 과정은 식각공정을 포함하여 이로 인해 소모되는 물질과 폐수 방출이 많고, 증착과 마스크 형성 및 식각 등의 여러 공정이 복잡하며 공정 비용이 비싼 단점이 있다. 또는 종래의 유연 기판의 제조 과정은 전극을 인쇄 방법으로 형성하기도 하나, 미세 금속입자가 포함된 금속 페이스트가 매우 고가이고 패턴의 신뢰성을 얻기 어렵고 패턴 이외의 지역에 원하지 않는 물질이 묻을 가능성이 있는 등의 단점이 있다. The manufacturing process of a conventional flexible substrate has a disadvantage in that a lot of materials and wastewater are discharged, including an etching process, and various processes such as deposition, mask formation, and etching are complicated, and the process cost is high. Or, in the conventional manufacturing process of flexible substrates, electrodes are formed by a printing method, but a metal paste containing fine metal particles is very expensive, it is difficult to obtain the reliability of the pattern, and there is a possibility that unwanted substances may be deposited outside the pattern. There are drawbacks.

본 발명이 해결하고자 하는 과제는 제조 비용을 줄일 수 있는 유연 기판의 제조 방법을 제공하는데 있다.The problem to be solved by the present invention is to provide a method of manufacturing a flexible substrate capable of reducing manufacturing cost.

본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 유연 기판을 제공하는데 있다. Another problem to be solved by the present invention is to provide a flexible substrate with improved reliability.

상기 과제를 달성하기 위한 본 발명에 따른 유연 기판의 제조 방법은, 캐리어 기판의 전면 상에 분리층을 형성하는 단계; 상기 분리층 상에 게이트 촉매 패턴을 인쇄하고, 상기 게이트 촉매 패턴 상에 게이트 도금 패턴을 형성하는 단계; 상기 게이트 도금 패턴 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 서로 이격된 소스 촉매 패턴과 드레인 촉매 패턴을 인쇄하고, 상기 소스 촉매 패턴과 상기 드레인 촉매 패턴 상에 각각 소스 도금 패턴과 드레인 도금 패턴을 형성하는 단계; 상기 소스 도금 패턴, 상기 드레인 도금 패턴 및 이들 사이에 노출된 상기 게이트 절연막을 덮는 활성 패턴을 형성하는 단계; 상기 활성 패턴이 형성된 상기 캐리어 기판의 전면을 덮는 유연한 제 1 기판막을 형성하는 단계; 및 상기 분리층과 상기 캐리어 기판을 제거하는 단계를 포함한다.A method of manufacturing a flexible substrate according to the present invention for achieving the above object comprises: forming a separation layer on the front surface of a carrier substrate; Printing a gate catalyst pattern on the separation layer and forming a gate plating pattern on the gate catalyst pattern; Forming a gate insulating layer on the gate plating pattern; Printing a source catalyst pattern and a drain catalyst pattern spaced apart from each other on the gate insulating layer, and forming a source plating pattern and a drain plating pattern on the source catalyst pattern and the drain catalyst pattern, respectively; Forming an active pattern covering the source plating pattern, the drain plating pattern, and the gate insulating layer exposed therebetween; Forming a first flexible substrate film covering the entire surface of the carrier substrate on which the active pattern is formed; And removing the separation layer and the carrier substrate.

상기 게이트 절연막을 형성하는 단계는, 상기 게이트 절연막을 구성하는 물질의 전구체 용액을 인쇄하고 열처리하는 단계를 포함할 수 있다. The forming of the gate insulating layer may include printing and heat treating a precursor solution of a material constituting the gate insulating layer.

상기 게이트 촉매 패턴을 형성하기 전에, 상기 방법은 상기 분리층 상에 유연한 제 2 기판막을 형성하는 단계를 더 포함할 수 있다. Before forming the gate catalyst pattern, the method may further include forming a second flexible substrate film on the separation layer.

상기 방법은, 상기 제 1 기판막을 형성하기 전에, 상기 활성 패턴을 덮는 백채널방어층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming a back channel defense layer covering the active pattern before forming the first substrate layer.

상기 방법은, 상기 제 1 기판막을 형성하기 전에, 상기 활성 패턴이 형성된 상기 캐리어 기판의 전면을 덮는 가스베리어층을 형성하는 단계를 더 포함할 있다.The method may further include, before forming the first substrate layer, forming a gas barrier layer covering the entire surface of the carrier substrate on which the active pattern is formed.

상기 방법은, 상기 캐리어 기판을 제거한 후, 상기 제 1 기판막의 적어도 일부를 덮는 보호필름을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a protective film covering at least a portion of the first substrate film after removing the carrier substrate.

바람직하게는, 상기 분리층은 상기 게이트 도금 패턴과 서로 다른 물질로 형성될 수 있다. Preferably, the separation layer may be formed of a material different from that of the gate plating pattern.

상기 다른 과제를 달성하기 위한 본 발명에 따른 유연 기판은, 제 1 기판막; 상기 제 1 기판막 안에 배치되는 활성 패턴; 상기 제 1 기판막 안에 배치되며 상기 활성 패턴에 의해 서로 이격되는 소스 전극과 드레인 전극; 상기 제 1 기판막 안에 배치되며 상기 소스 전극과 드레인 전극과 이격되는 게이트 전극; 및 상기 게이트 전극과 상기 소스 전극 사이 그리고 상기 게이트 전극과 상기 드레인 전극 사이에 개재되는 게이트 절연막을 포함하되, 상기 게이트 전극은 게이트 촉매 패턴과 게이트 도금 패턴을 포함하며, 상기 소스 전극은 소스 촉매 패턴과 소스 도금 패턴을 포함하며, 상기 드레인 전극은 드레인 촉매 패턴과 드레인 도금 패턴을 포함한다.The flexible substrate according to the present invention for achieving the above other object comprises: a first substrate film; An active pattern disposed in the first substrate film; A source electrode and a drain electrode disposed in the first substrate layer and spaced apart from each other by the active pattern; A gate electrode disposed in the first substrate film and spaced apart from the source electrode and the drain electrode; And a gate insulating layer interposed between the gate electrode and the source electrode and between the gate electrode and the drain electrode, wherein the gate electrode includes a gate catalyst pattern and a gate plating pattern, and the source electrode includes a source catalyst pattern and And a source plating pattern, and the drain electrode includes a drain catalyst pattern and a drain plating pattern.

상기 게이트 촉매 패턴은 상기 제 1 기판막의 상부면과 공면을 이루는 상부면을 가질 수 있다. The gate catalyst pattern may have an upper surface coplanar with the upper surface of the first substrate layer.

상기 소스 촉매 패턴과 상기 드레인 촉매 패턴의 상부면들은 상기 활성 패턴의 상부면과 공면을 이룰 수 있다.Upper surfaces of the source catalyst pattern and the drain catalyst pattern may be coplanar with the upper surface of the active pattern.

상기 유연 기판은, 상기 제 1 기판막 상에 배치되며 상기 게이트 촉매 패턴과 접하는 제 2 기판막을 더 포함할 수 있다.The flexible substrate may further include a second substrate layer disposed on the first substrate layer and in contact with the gate catalyst pattern.

상기 유연 기판은, 상기 제 1 기판막과 상기 활성 패턴 사이에 개재되는 백채널 방어층을 더 포함할 수 있다.The flexible substrate may further include a back channel protective layer interposed between the first substrate layer and the active pattern.

상기 유연 기판은, 상기 제 1 기판막과 상기 활성 패턴 사이, 상기 제 1 기판막과 상기 소스 전극 사이, 상기 제 1 기판막과 상기 드레인 전극 사이, 상기 제 1 기판막과 상기 게이트 절연막 사이 그리고 상기 제 1 기판막과 상기 게이트 전극 사이에 개재되는 가스 베리어층을 더 포함할 수 있다.The flexible substrate may include between the first substrate layer and the active pattern, between the first substrate layer and the source electrode, between the first substrate layer and the drain electrode, between the first substrate layer and the gate insulating layer, and the A gas barrier layer interposed between the first substrate layer and the gate electrode may be further included.

상기 유연 기판은, 상기 제 1 기판막의 적어도 일부에 배치되는 보호 필름을 더 포함할 수 있다. The flexible substrate may further include a protective film disposed on at least a portion of the first substrate film.

본 발명의 실시예들에 따른 유연 기판의 제조 방법은 공정 비용을 줄일 수 있다. 본 발명의 실시예들에 따른 유연 기판은 향상된 신뢰성을 가질 수 있다.The method of manufacturing a flexible substrate according to embodiments of the present invention can reduce process cost. The flexible substrate according to the embodiments of the present invention may have improved reliability.

도 1 내지 도 5는 본 발명의 실시예들에 따른 유연 기판의 제조 과정을 설명하는 공정 단면도들이다.
도 6 내지 도 10은 본 발명의 실시예들에 따른 유연 기판의 단면도들이다.
1 to 5 are cross-sectional views illustrating a manufacturing process of a flexible substrate according to embodiments of the present invention.
6 to 10 are cross-sectional views of a flexible substrate according to embodiments of the present invention.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.The above objects, other objects, features, and advantages of the present invention will be easily understood through the following preferred embodiments related to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content may be thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art.

본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when it is mentioned that a certain component is on another component, it means that it may be formed directly on the other component or that a third component may be interposed between them. In addition, in the drawings, the thickness of the components is exaggerated for effective description of the technical content.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and/or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective description of technical content. Therefore, the shape of the exemplary diagram may be modified by manufacturing technology and/or tolerance. Accordingly, embodiments of the present invention are not limited to the specific form shown, but also include a change in form generated according to the manufacturing process. For example, the etched region shown at a right angle may be rounded or may have a shape having a predetermined curvature. Accordingly, regions illustrated in the drawings have properties, and the shapes of regions illustrated in the drawings are for exemplifying a specific shape of the region of the device and are not intended to limit the scope of the invention. In various embodiments of the present specification, terms such as first and second are used to describe various elements, but these elements should not be limited by these terms. These terms are only used to distinguish one component from another component. The embodiments described and illustrated herein also include complementary embodiments thereof.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. In this specification, the singular form also includes the plural form unless specifically stated in the phrase. As used in the specification, "comprise" and/or "comprising" does not exclude the presence or addition of one or more other components.

이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.

도 1 내지 도 5는 본 발명의 실시예들에 따른 유연 기판의 제조 과정을 설명하는 공정 단면도들이다.1 to 5 are cross-sectional views illustrating a manufacturing process of a flexible substrate according to embodiments of the present invention.

도 1을 참조하면, 먼저 캐리어 기판(100)을 준비할 수 있다. 상기 캐리어 기판(100)은 유리 기판이나 실리콘 웨이퍼와 같이 견고하고 표면이 평탄한 기판일 수 있다. 상기 캐리어 기판(100)을 세척하고 건조한 후에 상기 캐리어 기판(100) 상에 분리층(102)을 형성할 수 있다. 상기 분리층(102)은 예를 들면 증착 공정으로 형성될 수 있다. 구체적으로, 상기 분리층(102)은 구리, 크롬, 니켈, 티타늄, 몰리브덴, 텅스텐, 망간, 은, 금, 백금, 주석, 및 실리콘을 포함하는 그룹에서 선택되는 적어도 하나의 물질 또는 이들의 합금으로 형성될 수 있다. Referring to FIG. 1, first, a carrier substrate 100 may be prepared. The carrier substrate 100 may be a substrate having a solid and flat surface such as a glass substrate or a silicon wafer. After washing and drying the carrier substrate 100, the separation layer 102 may be formed on the carrier substrate 100. The separation layer 102 may be formed by, for example, a deposition process. Specifically, the separation layer 102 is made of at least one material selected from the group including copper, chromium, nickel, titanium, molybdenum, tungsten, manganese, silver, gold, platinum, tin, and silicon, or an alloy thereof. Can be formed.

도 2를 참조하면, 상기 분리층(102) 상에 게이트 촉매 패턴(104)을 인쇄할 수 있다. 상기 게이트 촉매 패턴(104)은 후속의 도금 공정의 화학 반응을 촉진하는 촉매 용액을 인쇄함으로써 형성될 수 있다. 이때 촉매 용액 속의 용매는 증발하고 촉매만 상기 분리층(102) 상에 남을 수 있다. 구리를 도금하고자 할 때에는, 상기 촉매 용액으로 팔라듐이 포함된 용액을 사용할 수 있다. 또는 니켈을 도금하고자 할 때에는, 상기 촉매 용액으로 니켈이 포함된 용액을 사용할 수 있다. 예를 들면, 상기 게이트 촉매 패턴(104)은 팔라듐 또는 니켈을 포함할 수 있다. 상기 게이트 촉매 패턴(104)은 상기 분리층(102)의 일부를 노출시키도록 형성될 수 있다. Referring to FIG. 2, a gate catalyst pattern 104 may be printed on the separation layer 102. The gate catalyst pattern 104 may be formed by printing a catalyst solution that promotes a chemical reaction in a subsequent plating process. At this time, the solvent in the catalyst solution evaporates and only the catalyst may remain on the separation layer 102. When plating copper, a solution containing palladium may be used as the catalyst solution. Alternatively, when nickel is to be plated, a solution containing nickel may be used as the catalyst solution. For example, the gate catalyst pattern 104 may include palladium or nickel. The gate catalyst pattern 104 may be formed to expose a part of the separation layer 102.

계속해서 도 2를 참조하여, 무전해 도금과 같은 도금 공정을 진행하여 상기 게이트 촉매 패턴(104) 상에 게이트 도금 패턴(106)을 형성할 수 있다. 즉, 상기 게이트 촉매 패턴(104)이 형성된 상기 캐리어 기판(100)을 도금 용액에 담가 상기 게이트 촉매 패턴(104) 상에만 금속환원 반응이 일어나 상기 게이트 도금 패턴(106)이 형성될 수 있다. 상기 게이트 도금 패턴(106)은 상기 게이트 촉매 패턴(104)의 측면도 덮도록 형성될 수 있다. 상기 게이트 도금 패턴(106)은 구리, 니켈, 백금, 금, 및 크롬을 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성될 수 있다. 바람직하게는 상기 게이트 도금 패턴(106)은 상기 분리층(102)과 다른 금속으로 형성될 수 있다. 상기 게이트 도금 패턴(106)과 상기 게이트 촉매 패턴(104)은 게이트 전극(GE)을 구성할 수 있다. 상기 게이트 전극(GE)이 형성된 상기 캐리어 기판(100)을 다시 세척하고 건조할 수 있다. 상기 분리층(102)의 물질과 상기 게이트 전극(GE)을 구성하는 물질의 종류를 적절히 선택하여 상기 분리층(102)과 상기 게이트 전극(GE) 간의 접합력이 작아지도록 조절할 수 있다. Subsequently, referring to FIG. 2, a plating process such as electroless plating may be performed to form a gate plating pattern 106 on the gate catalyst pattern 104. That is, by immersing the carrier substrate 100 on which the gate catalyst pattern 104 is formed in a plating solution, a metal reduction reaction occurs only on the gate catalyst pattern 104 to form the gate plating pattern 106. The gate plating pattern 106 may be formed to cover a side surface of the gate catalyst pattern 104 as well. The gate plating pattern 106 may be formed of at least one metal selected from a group including copper, nickel, platinum, gold, and chromium. Preferably, the gate plating pattern 106 may be formed of a metal different from that of the separation layer 102. The gate plating pattern 106 and the gate catalyst pattern 104 may constitute a gate electrode GE. The carrier substrate 100 on which the gate electrode GE is formed may be washed again and dried. By appropriately selecting a material of the separation layer 102 and a type of material constituting the gate electrode GE, the bonding force between the separation layer 102 and the gate electrode GE may be adjusted to decrease.

도 3을 참조하면, 상기 게이트 전극(GE)과 상기 분리층(102)을 덮는 게이트 절연막(107)을 형성할 수 있다. 상기 게이트 절연막(107)은 상기 게이트 절연막(107)을 구성하는 물질의 전구체 용액을 인쇄하고 열처리하여 형성될 수 있다. 상기 열처리 공정시 상기 전구체는 분해되어 상기 게이트 절연막(107)을 구성하는 물질이 될 수 있다. 상기 게이트 절연막(107)은 예를 들면, 폴리실라잔, 폴리실록산, 테트라에틸 오르소실리케이트(Tetraethyl orthosilicate)과 같은 실리콘 산화물(SiO2)의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 다른 예로써 상기 게이트 절연막(107)은 트리메틸알루미늄(Trimethylaluminium)과 같은 알루미늄산화물(Al2O3)의 전구체 를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 게이트 절연막(107)은 지르코늄산화물(ZrO2)이나 티타늄산화물(TiO2)과 같은 절연성이 좋은 산화물의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 게이트 절연막(107)은 절연성이 좋은 고분자를 인쇄하고 경화하여 형성할 수 있다. 상기 게이트 절연막(107)은 상기 분리층(102)과 접합력이 낮은 재료를 사용하는 것이 바람직하다.Referring to FIG. 3, a gate insulating layer 107 covering the gate electrode GE and the separation layer 102 may be formed. The gate insulating layer 107 may be formed by printing a precursor solution of a material constituting the gate insulating layer 107 and heat treatment. During the heat treatment process, the precursor may be decomposed to become a material constituting the gate insulating layer 107. The gate insulating layer 107 may be formed by printing a solution containing a precursor of silicon oxide (SiO2) such as polysilazane, polysiloxane, or tetraethyl orthosilicate, drying, and heat treatment. . As another example, the gate insulating layer 107 may be formed by printing a solution including a precursor of aluminum oxide (Al2O3) such as trimethylaluminium, drying, and heat treatment. As another example, the gate insulating layer 107 may be formed by printing a solution containing a precursor of an oxide having good insulating properties such as zirconium oxide (ZrO2) or titanium oxide (TiO2), drying, and heat treatment. As another example, the gate insulating layer 107 may be formed by printing and curing a polymer having good insulating properties. The gate insulating layer 107 is preferably made of a material having a low bonding strength with the separation layer 102.

계속해서, 도 3을 참조하여, 상기 게이트 절연막(107) 상에 서로 이격된 소스 촉매 패턴(108s)과 드레인 촉매 패턴(108d)을 인쇄할 수 있다. 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d)은 후속의 도금 공정의 화학 반응을 촉진하는 촉매 용액을 인쇄함으로써 형성될 수 있다. 이때 촉매 용액 속의 용매는 증발하고 촉매만 상기 게이트 절연막(107) 상에 남을 수 있다. 구리를 도금하고자 할 때에는, 상기 촉매 용액으로 팔라듐이 포함된 용액을 사용할 수 있다. 또는 니켈을 도금하고자 할 때에는, 상기 촉매 용액으로 니켈이 포함된 용액을 사용할 수 있다. 예를 들면, 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d)은 팔라듐 또는 니켈을 포함할 수 있다. Subsequently, referring to FIG. 3, a source catalyst pattern 108s and a drain catalyst pattern 108d spaced apart from each other may be printed on the gate insulating layer 107. The source catalyst pattern 108s and the drain catalyst pattern 108d may be formed by printing a catalyst solution that promotes a chemical reaction in a subsequent plating process. At this time, the solvent in the catalyst solution evaporates, and only the catalyst may remain on the gate insulating layer 107. When plating copper, a solution containing palladium may be used as the catalyst solution. Alternatively, when nickel is to be plated, a solution containing nickel may be used as the catalyst solution. For example, the source catalyst pattern 108s and the drain catalyst pattern 108d may include palladium or nickel.

계속해서 도 3을 참조하여, 무전해 도금과 같은 도금 공정을 진행하여 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d) 상에 각각 소스 도금 패턴(110s)과 드레인 도금 패턴(110d)을 형성할 수 있다. 즉, 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d)이 형성된 상기 캐리어 기판(100)을 도금 용액에 담가 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d) 상에만 각각 금속환원 반응이 일어나 상기 소스 도금 패턴(110s)과 상기 드레인 도금 패턴(110d)이 형성될 수 있다. 상기 소스 도금 패턴(110s)과 상기 드레인 도금 패턴(110d)은 각각 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d)의 측면도 덮도록 형성될 수 있다. 상기 소스 도금 패턴(110s)과 상기 드레인 도금 패턴(110d)은 구리, 니켈, 백금, 금, 및 크롬을 포함하는 그룹에서 선택되는 적어도 하나의 금속으로 형성될 수 있다. 바람직하게는 상기 소스 도금 패턴(110s)과 상기 드레인 도금 패턴(110d)은 상기 게이트 절연막(107)과 접합력이 좋은 금속으로 형성될 수 있다. 상기 소스 촉매 패턴(108s)과 상기 소스 도금 패턴(110s)은 소스 전극(SE)을 구성할 수 있다. 상기 드레인 촉매 패턴(108d)과 상기 드레인 도금 패턴(110d)은 드레인 전극(DE)을 구성할 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 상기 캐리어 기판(100)을 다시 세척하고 건조할 수 있다. Subsequently, referring to FIG. 3, a plating process such as electroless plating is performed to form a source plating pattern 110s and a drain plating pattern 110d on the source catalyst pattern 108s and the drain catalyst pattern 108d, respectively. Can be formed. That is, metal reduction only on the source catalyst pattern 108s and the drain catalyst pattern 108d by immersing the carrier substrate 100 on which the source catalyst pattern 108s and the drain catalyst pattern 108d are formed in a plating solution. A reaction may occur to form the source plating pattern 110s and the drain plating pattern 110d. The source plating pattern 110s and the drain plating pattern 110d may be formed to cover side surfaces of the source catalyst pattern 108s and the drain catalyst pattern 108d, respectively. The source plating pattern 110s and the drain plating pattern 110d may be formed of at least one metal selected from a group including copper, nickel, platinum, gold, and chromium. Preferably, the source plating pattern 110s and the drain plating pattern 110d may be formed of a metal having good bonding strength with the gate insulating layer 107. The source catalyst pattern 108s and the source plating pattern 110s may constitute a source electrode SE. The drain catalyst pattern 108d and the drain plating pattern 110d may constitute a drain electrode DE. The carrier substrate 100 on which the source electrode SE and the drain electrode DE are formed may be washed again and dried.

도 4를 참조하면, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 및 이들 사이에 노출된 상기 게이트 절연막(107)을 덮도록 활성 패턴(112)을 형성할 수 있다. 상기 활성 패턴(112)도 상기 활성 패턴(112)을 구성하는 물질의 전구체 용액을 인쇄하고 열처리함으로써 형성될 수 있다. 상기 활성 패턴(112)은 예를 들면 산화아연, 산화주석, 아연주석산화물, 알루미늄아연산화물, 인듐아연산화물 및 실리콘을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 또는 상기 활성 패턴(112)은 펜타센(Pentacene)과 같은 유기반도체 물질을 포함하는 용액을 인쇄하고 열처리하여 형성될 수 있다.Referring to FIG. 4, an active pattern 112 may be formed to cover the source electrode SE, the drain electrode DE, and the gate insulating layer 107 exposed therebetween. The active pattern 112 may also be formed by printing a precursor solution of a material constituting the active pattern 112 and heat treatment. The active pattern 112 may be formed of at least one material selected from the group including zinc oxide, tin oxide, zinc tin oxide, aluminum zinc oxide, indium zinc oxide, and silicon. Alternatively, the active pattern 112 may be formed by printing a solution containing an organic semiconductor material such as pentacene and heat treatment.

계속해서 도 4를 참조하면, 상기 활성 패턴(112)이 형성된 상기 캐리어 기판(100)의 전면 상에 기판막(114)을 형성할 수 있다. 상기 기판막(114)은 유연한 물질로 형성될 수 있다. 예를 들면 상기 기판막(114)은 유연 기판 재료를 도포하고 경화함으로써 형성될 수 있다. 상기 유연 기판 재료로는 아크릴레이트 수지, 우레탄 수지, 폴리에틸렌 수지, 폴리프로필렌 수지, 폴리스티렌 수지, 폴리비닐클로라이드 수지, 폴리이미드 수지, 폴리에스테르 수지 및 실리콘 수지를 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 기판막(114)은 상기 분리층(102) 과의 접합력이 낮은 물질을 포함할 수 있다. 이로써, 상기 분리층(102) 상에는 유연 기판(200)이 형성될 수 있다. 즉, 상기 유연 기판(200)은 상기 게이트 전극(GE), 상기 게이트 절연막(107), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 활성 패턴(112) 및 상기 기판막(114)을 포함할 수 있다.With continued reference to FIG. 4, a substrate layer 114 may be formed on the entire surface of the carrier substrate 100 on which the active pattern 112 is formed. The substrate layer 114 may be formed of a flexible material. For example, the substrate film 114 may be formed by coating and curing a flexible substrate material. As the flexible substrate material, at least one material selected from the group including acrylate resin, urethane resin, polyethylene resin, polypropylene resin, polystyrene resin, polyvinyl chloride resin, polyimide resin, polyester resin, and silicone resin Can include. The substrate film 114 may include a material having low adhesion to the separation layer 102. Accordingly, the flexible substrate 200 may be formed on the separation layer 102. That is, the flexible substrate 200 includes the gate electrode GE, the gate insulating layer 107, the source electrode SE, the drain electrode DE, the active pattern 112, and the substrate layer 114. It may include.

도 5를 참조하면, 상기 분리층(102) 상의 상기 유연 기판(200)을 떼어낼 수 있다. 이로써 박막 트랜지스터 어레이를 포함하는 상기 유연 기판(200)을 완성할 수 있다. 상기 분리층(102)과 상기 게이트 전극(GE) 사이, 상기 분리층(102)과 상기 게이트 절연막(107) 사이 그리고 상기 분리층(102)과 상기 기판막(114) 사이의 접합력이 낮기 때문에, 상기 유연 기판(200)을 떼어내는 것은 단순히 기계적 힘을 이용할 수 있다. 이로써 고가의 복잡한 레이저 리프트 오프 공정을 사용하지 않아도 되어 제조 비용을 저감하고 공정을 단순화시킬 수 있다.Referring to FIG. 5, the flexible substrate 200 on the separation layer 102 may be removed. Accordingly, the flexible substrate 200 including the thin film transistor array may be completed. Since the bonding strength between the separation layer 102 and the gate electrode GE, between the separation layer 102 and the gate insulating layer 107 and between the separation layer 102 and the substrate layer 114 is low, Removing the flexible substrate 200 may simply use mechanical force. This eliminates the need for expensive and complex laser lift-off processes, reducing manufacturing costs and simplifying the process.

본 발명의 실시예들에 따른 유연 기판의 제조 방법에서는 패턴들을 형성하기 위해 식각 공정을 사용하지 않고 인쇄 용법을 사용할 수 있다. 이로써 고가의 포토 마스크 제작이나 포토리소그라피 공정을 필요로 하지 않는다. 또한 식각 공정에서 발생되는 다량의 폐수 문제 또한 해결될 수 있다. 또한 게이트 전극, 소스 전극 및 드레인 전극을 형성할 때, 촉매 인쇄와 도금 공정을 사용하므로, 기존 인쇄 공정에 사용하는 고가의 금속 페이스트를 필요로 하지 않아, 공정 비용을 줄일 수 있다. In the method of manufacturing a flexible substrate according to embodiments of the present invention, a printing method may be used without using an etching process to form patterns. This eliminates the need for expensive photo mask production or photolithography process. In addition, the problem of a large amount of wastewater generated in the etching process can also be solved. In addition, when forming the gate electrode, the source electrode, and the drain electrode, since a catalyst printing and plating process are used, an expensive metal paste used in an existing printing process is not required, and process cost can be reduced.

또한 본 발명의 실시예들에 따른 유연 기판의 제조 방법에서는 고분자로 이루어지는 상기 기판막(114)을 도포하기 전에 모든 박막 트랜지스터 제조 공정이 이루어진다. 따라서 상기 기판막(114)의 재질은 박막 트랜지스터 제조 공정들 중의 열처리 공정의 온도에 제한을 받지 않는다. 이로써 상기 기판막(114)의 재료로, 고가이며 고온에서 안정적인 폴리이미드를 사용할 필요가 없다. 즉, 상기 기판막(114)으로, 저가의 낮은 공정 온도를 가진 다양한 폴리머 재료들을 사용할 수 있다. 또한 상기 박막 트랜지스터 제조 공정 중의 열처리 공정의 온도를, 상기 기판막(114)의 재료와 상관없이 높게 진행할 수 있어서, 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다. In addition, in the method of manufacturing a flexible substrate according to embodiments of the present invention, all thin film transistor manufacturing processes are performed before applying the substrate film 114 made of a polymer. Therefore, the material of the substrate layer 114 is not limited by the temperature of the heat treatment process during thin film transistor manufacturing processes. This eliminates the need to use polyimide that is expensive and stable at high temperatures as the material of the substrate film 114. That is, as the substrate layer 114, various polymer materials having a low process temperature and low cost can be used. In addition, since the temperature of the heat treatment process during the manufacturing process of the thin film transistor can be increased regardless of the material of the substrate film 114, electrical characteristics of the thin film transistor can be improved.

도 6 내지 도 10은 본 발명의 실시예들에 따른 유연 기판의 단면도들이다.6 to 10 are cross-sectional views of a flexible substrate according to embodiments of the present invention.

도 6을 참조하면, 도 5에서 떼어낸 유연 기판(200)을 뒤집으면, 기판막(114) 안에, 활성 패턴(112), 소스 전극(SE), 드레인 전극(DE), 게이트 절연막(107), 게이트 전극(GE)이 배치될 수 있다. 상기 게이트 전극(GE)은 게이트 촉매 패턴(104)와 게이트 도금 패턴(106)을 포함할 수 있다. 상기 소스 전극(SE)은 소스 촉매 패턴(108s)과 소스 도금 패턴(110s)을 포함할 수 있다. 상기 드레인 전극(DE)은 드레인 촉매 패턴(108d)과 드레인 도금 패턴(110d)을 포함할 수 있다. 상기 게이트 촉매 패턴(104)은 상기 기판막(114)의 상부면과 공면을 이루는 상부면을 가질 수 있다. 상기 소스 촉매 패턴(108s)과 상기 드레인 촉매 패턴(108d)의 상부면들은 상기 활성 패턴(112)의 상부면과 공면을 이룰 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)중 일부는 데이터 라인에 연결될 수 있다. 상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 활성 패턴(112)은 하나의 박막 트랜지스터를 구성할 수 있다. 상기 박막 트랜지스터는 복수개 배치되어 어레이를 구성할 수 있다. Referring to FIG. 6, when the flexible substrate 200 removed in FIG. 5 is turned over, the active pattern 112, the source electrode SE, the drain electrode DE, and the gate insulating layer 107 are in the substrate layer 114. , The gate electrode GE may be disposed. The gate electrode GE may include a gate catalyst pattern 104 and a gate plating pattern 106. The source electrode SE may include a source catalyst pattern 108s and a source plating pattern 110s. The drain electrode DE may include a drain catalyst pattern 108d and a drain plating pattern 110d. The gate catalyst pattern 104 may have an upper surface coplanar with the upper surface of the substrate layer 114. Upper surfaces of the source catalyst pattern 108s and the drain catalyst pattern 108d may be coplanar with the upper surface of the active pattern 112. Some of the source electrode SE and the drain electrode DE may be connected to a data line. The gate electrode GE, the source electrode SE, the drain electrode DE, and the active pattern 112 may constitute one thin film transistor. A plurality of thin film transistors may be disposed to form an array.

도 7을 참조하면, 본 예에 따른 유연 기판(200a)은 기판막(114) 상에 배치되어 게이트 촉매 패턴(104)와 접하는 보조 기판막(120)을 더 포함할 수 있다. 상기 보조 기판막(120)은 도 1의 단계에서, 게이트 전극(GE)을 형성하기 전에 분리층(102) 상에 형성될 수 있다. 상기 보조 기판막(120)은 상기 보조 기판막(120)을 구성하는 물질의 전구체 용액을 인쇄하고 열처리하여 형성될 수 있다. 상기 열처리 공정시 상기 전구체는 분해되어 상기 보조 기판막(120)을 구성하는 물질이 될 수 있다. 상기 보조 기판막(120)은 예를 들면, 폴리실라잔, 폴리실록산, 테트라에틸 오르소실리케이트(Tetraethyl orthosilicate)과 같은 실리콘 산화물(SiO2)의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 다른 예로써 상기 보조 기판막(120)은 트리메틸알루미늄(Trimethylaluminium)과 같은 알루미늄산화물(Al2O3)의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 보조 기판막(120)은 지르코늄산화물(ZrO2)이나 티타늄산화물(TiO2)과 같은 절연성이 좋은 산화물의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 보조 기판막(120)은 절연성이 좋은 고분자를 인쇄하고 경화하여 형성할 수 있다. 상기 보조 기판막(120)은 상기 분리층(102)과 접합력이 낮은 재료를 사용하는 것이 바람직하다.Referring to FIG. 7, the flexible substrate 200a according to the present example may further include an auxiliary substrate layer 120 disposed on the substrate layer 114 and in contact with the gate catalyst pattern 104. The auxiliary substrate layer 120 may be formed on the separation layer 102 before forming the gate electrode GE in the step of FIG. 1. The auxiliary substrate layer 120 may be formed by printing a precursor solution of a material constituting the auxiliary substrate layer 120 and heat treatment. During the heat treatment process, the precursor may be decomposed to become a material constituting the auxiliary substrate layer 120. The auxiliary substrate film 120 may be formed by printing a solution containing a precursor of silicon oxide (SiO2) such as polysilazane, polysiloxane, or tetraethyl orthosilicate, drying, and heat treatment. have. As another example, the auxiliary substrate layer 120 may be formed by printing a solution including a precursor of aluminum oxide (Al2O3) such as trimethylaluminium, drying, and heat treatment. As another example, the auxiliary substrate layer 120 may be formed by printing a solution including a precursor of an oxide having good insulating properties such as zirconium oxide (ZrO2) or titanium oxide (TiO2), drying, and heat treatment. As another example, the auxiliary substrate film 120 may be formed by printing and curing a polymer having good insulating properties. It is preferable that the auxiliary substrate film 120 be formed of a material having a low adhesion to the separation layer 102.

도 8을 참조하면, 본 예에 따른 유연 기판(200b)은 기판막(114)과 활성 패턴(112) 사이에 개재되는 백채널 방어층(122)을 더 포함할 수 있다. 상기 백채널 방어층(122)은, 도 4의 단계에서 상기 기판막(114)을 형성하기 전에, 형성될 수 있다. 상기 백채널 방어층(122)은 상기 백채널 방어층(122)을 구성하는 물질의 전구체 용액을 인쇄하고 열처리하여 형성될 수 있다. 상기 열처리 공정시 상기 전구체는 분해되어 상기 백채널 방어층(122)을 구성하는 물질이 될 수 있다. 상기 백채널 방어층(122)은 예를 들면, 폴리실라잔, 폴리실록산, 테트라에틸 오르소실리케이트(Tetraethyl orthosilicate)과 같은 실리콘 산화물(SiO2)의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 다른 예로써 상기 보조 기판막(120)은 트리메틸알루미늄(Trimethylaluminium)과 같은 알루미늄산화물(Al2O3)의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 백채널 방어층(122)은 지르코늄산화물(ZrO2)이나 티타늄산화물(TiO2)과 같은 절연성이 좋은 산화물의 전구체를 포함하는 용액을 인쇄하고 건조한 후 열처리하여 형성될 수 있다. 또 다른 예로써, 상기 백채널 방어층(122)은 절연성이 좋은 고분자를 인쇄하고 경화하여 형성할 수 있다. 상기 백채널 방어층(122)은 상기 분리층(102)과 접합력이 낮은 재료를 사용하는 것이 바람직하다.Referring to FIG. 8, the flexible substrate 200b according to the present example may further include a back channel protective layer 122 interposed between the substrate layer 114 and the active pattern 112. The back channel protective layer 122 may be formed before forming the substrate layer 114 in the step of FIG. 4. The back channel defense layer 122 may be formed by printing a precursor solution of a material constituting the back channel defense layer 122 and heat treatment. During the heat treatment process, the precursor may be decomposed to become a material constituting the back channel protective layer 122. The back channel protective layer 122 is formed by printing a solution containing a precursor of silicon oxide (SiO2) such as polysilazane, polysiloxane, tetraethyl orthosilicate, drying, and heat treatment. I can. As another example, the auxiliary substrate layer 120 may be formed by printing a solution including a precursor of aluminum oxide (Al2O3) such as trimethylaluminium, drying, and heat treatment. As another example, the back channel protective layer 122 may be formed by printing a solution containing a precursor of an oxide having good insulating properties such as zirconium oxide (ZrO2) or titanium oxide (TiO2), drying, and heat treatment. As another example, the back channel protective layer 122 may be formed by printing and curing a polymer having good insulating properties. It is preferable to use a material having a low adhesion to the separation layer 102 for the back channel protective layer 122.

도 9를 참조하면, 본 예에 따른 유연 기판(200c)은 기판막(114)과 활성 패턴(112) 사이, 상기 기판막(114)과 상기 활성 패턴(112) 사이, 상기 기판막(114)과 상기 소스 전극(SE) 사이, 상기 기판막(114)과 상기 드레인 전극(DE) 사이, 상기 기판막(114)과 상기 게이트 절연막(107) 사이 그리고 상기 기판막(114)과 상기 게이트 전극(GE) 사이에 개재되는 가스 베리어층(124)을 더 포함할 수 있다. 상기 가스 베리어층(124)은 치밀한 무기막 또는 유기막 또는 유무기복합막으로 형성될 수 있다. 상기 가스 베리어층(124)은 전구체 용액을 도포한 후 경화 또는 열처리를 하여 형성될 수 있다. 또는 상기 가스 베리어층(124)은 CVD(Chemical vapor deposition), ALD(Atomic layer deposition), 열증착, 스퍼터링과 같은 기상법으로 형성될 수 있다. 상기 가스 베리어층(124)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산질화실리콘 (SiOxNy), 산화티타늄(TiO2), 산화지르코늄(ZrO2) 또는 산화알루미늄(Al2O3) 등의 단일 무기재료 박막을 포함할 수 있다. 또한, 상기 가스 베리어층(124)은 폴리아크릴, 폴리우레탄, 에폭시 폴리머, 폴리이미드, 폴리프로필렌, 불소함유 폴리머, 실리콘 폴리머 등의 단일 유기재료 박막을 포함할 수 있다. 상기 가스 베리어층(124)은 한 층 이상의 무기재료 박막과 한 층 이상의 유기재료 박막으로 구성되는 다층박막을 포함할 수 있다.Referring to FIG. 9, the flexible substrate 200c according to the present example includes a substrate film 114 between the substrate film 114 and the active pattern 112, between the substrate film 114 and the active pattern 112, and the substrate film 114 And the source electrode SE, between the substrate layer 114 and the drain electrode DE, between the substrate layer 114 and the gate insulating layer 107, and between the substrate layer 114 and the gate electrode ( GE) may further include a gas barrier layer 124 interposed between. The gas barrier layer 124 may be formed of a dense inorganic film, organic film, or organic-inorganic composite film. The gas barrier layer 124 may be formed by applying a precursor solution and then curing or heat treatment. Alternatively, the gas barrier layer 124 may be formed by a vapor phase method such as chemical vapor deposition (CVD), atomic layer deposition (ALD), thermal evaporation, and sputtering. The gas barrier layer 124 is a single inorganic material thin film such as silicon oxide (SiO2), silicon nitride (SiNx), silicon oxynitride (SiOxNy), titanium oxide (TiO2), zirconium oxide (ZrO2), or aluminum oxide (Al2O3). It may include. In addition, the gas barrier layer 124 may include a single organic material thin film such as polyacrylic, polyurethane, epoxy polymer, polyimide, polypropylene, fluorine-containing polymer, and silicone polymer. The gas barrier layer 124 may include a multilayer thin film composed of one or more inorganic material thin films and one or more organic material thin films.

도 10을 참조하면, 본 예에 따른 유연 기판(200d)은 기판막(114)의 상부면과 하부면을 각각 덮는 제 1 보호 필름(130)과 제 2 보호 필름(132)을 포함할 수 있다. 도 10에서는 상기 기판막(114)의 상부면과 하부면 모두 보호 필름들(130, 132)로 덮였으나, 상기 기판막(114)의 상부면과 하부면 중 한 곳만 보호 필름으로 덮이고 다른 면은 노출될 수도 있다. 상기 제 1 보호 필름(130)과 상기 제 2 보호 필름(132)은 상기 유연 기판(200d)의 기계적 특성 향상과 기판 보호를 위해 부착될 수 있다. Referring to FIG. 10, the flexible substrate 200d according to the present example may include a first protective film 130 and a second protective film 132 respectively covering the upper and lower surfaces of the substrate film 114. . In FIG. 10, both the upper and lower surfaces of the substrate layer 114 are covered with protective films 130 and 132, but only one of the upper and lower surfaces of the substrate layer 114 is covered with a protective film, and the other surface is It may be exposed. The first protective film 130 and the second protective film 132 may be attached to improve mechanical properties of the flexible substrate 200d and protect the substrate.

이와 같이 본 발명의 실시예들에 따른 유연 기판의 제조 방법 및 유연 기판에서는 적은 비용으로 보다 안정된 박막 트랜지스터 특성과 안정된 절연 특성을 가지는 유연 기판을 제공할 수 있다. As described above, in the method of manufacturing a flexible substrate and a flexible substrate according to embodiments of the present invention, a flexible substrate having more stable thin film transistor characteristics and stable insulating characteristics can be provided at a low cost.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can be implemented in other specific forms without changing the technical spirit or essential features. You can understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting.

100: 캐리어 기판
102: 분리층
104: 게이트 촉매 패턴
106: 게이트 도금 패턴
107: 게이트 절연막
108s: 소스 촉매 패턴
110s: 소스 도금 패턴
108d: 드레인 촉매 패턴
110d: 드레인 도금 패턴
112: 활성 패턴
114: 기판막
120: 보조 기판막
122: 백채널 방어층
124: 가스 베리어층
130, 132: 보호 필름
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
100: carrier substrate
102: separation layer
104: gate catalyst pattern
106: gate plating pattern
107: gate insulating film
108s: source catalyst pattern
110s: source plating pattern
108d: drain catalyst pattern
110d: drain plating pattern
112: active pattern
114: substrate film
120: auxiliary substrate film
122: back channel defense layer
124: gas barrier layer
130, 132: protective film
GE: gate electrode
SE: source electrode
DE: drain electrode

Claims (14)

캐리어 기판 상에 분리층을 형성하는 단계;
상기 분리층 상에 게이트 촉매 패턴을 인쇄하고, 상기 게이트 촉매 패턴 상에 게이트 도금 패턴을 형성하는 단계;
상기 게이트 도금 패턴 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 서로 이격된 소스 촉매 패턴과 드레인 촉매 패턴을 인쇄하고, 상기 소스 촉매 패턴과 상기 드레인 촉매 패턴 상에 각각 소스 도금 패턴과 드레인 도금 패턴을 형성하는 단계;
상기 소스 도금 패턴, 상기 드레인 도금 패턴 및 이들 사이에 노출된 상기 게이트 절연막을 덮는 활성 패턴을 형성하는 단계;
상기 활성 패턴이 형성된 상기 캐리어 기판의 전면을 덮는 유연한 제 1 기판막을 형성하는 단계;
상기 분리층 및 상기 캐리어 기판을 제거하는 단계; 및
상기 캐리어 기판을 제거한 후, 상기 제 1 기판막의 적어도 일부를 덮는 보호필름을 형성하는 단계를 포함하는 유연 기판의 제조 방법.
Forming a separation layer on the carrier substrate;
Printing a gate catalyst pattern on the separation layer and forming a gate plating pattern on the gate catalyst pattern;
Forming a gate insulating layer on the gate plating pattern;
Printing a source catalyst pattern and a drain catalyst pattern spaced apart from each other on the gate insulating layer, and forming a source plating pattern and a drain plating pattern on the source catalyst pattern and the drain catalyst pattern, respectively;
Forming an active pattern covering the source plating pattern, the drain plating pattern, and the gate insulating layer exposed therebetween;
Forming a first flexible substrate film covering the entire surface of the carrier substrate on which the active pattern is formed;
Removing the separation layer and the carrier substrate; And
After removing the carrier substrate, a method of manufacturing a flexible substrate comprising the step of forming a protective film covering at least a portion of the first substrate film.
제 1 항에 있어서,
상기 게이트 절연막을 형성하는 단계는,
상기 게이트 절연막을 구성하는 물질의 전구체 용액을 인쇄하고 열처리하는 단계를 포함하는 유연 기판의 제조 방법.
The method of claim 1,
The step of forming the gate insulating layer,
A method of manufacturing a flexible substrate comprising the step of printing and heat treating a precursor solution of a material constituting the gate insulating layer.
제 1 항에 있어서,
상기 게이트 촉매 패턴을 형성하기 전에, 상기 분리층 상에 유연한 제 2 기판막을 형성하는 단계를 더 포함하는 유연 기판의 제조 방법.
The method of claim 1,
Before forming the gate catalyst pattern, the method of manufacturing a flexible substrate further comprising forming a second flexible substrate film on the separation layer.
제 1 항에 있어서,
상기 제 1 기판막을 형성하기 전에, 상기 활성 패턴을 덮는 백채널방어층을 형성하는 단계를 더 포함하는 유연 기판의 제조 방법.
The method of claim 1,
Before forming the first substrate film, the method of manufacturing a flexible substrate further comprising forming a back channel defense layer covering the active pattern.
제 1 항에 있어서,
상기 제 1 기판막을 형성하기 전에, 상기 활성 패턴이 형성된 상기 캐리어 기판의 전면을 덮는 가스베리어층을 형성하는 단계를 더 포함하는 유연 기판의 제조 방법.
The method of claim 1,
Before forming the first substrate film, the method of manufacturing a flexible substrate further comprising forming a gas barrier layer covering the entire surface of the carrier substrate on which the active pattern is formed.
삭제delete 제 1 항에 있어서,
상기 분리층은 상기 게이트 도금 패턴과 서로 다른 물질로 형성되는 유연 기판의 제조 방법.
The method of claim 1,
The separation layer is a method of manufacturing a flexible substrate formed of a material different from that of the gate plating pattern.
제 1 기판막;
상기 제 1 기판막 안에 배치되는 활성 패턴;
상기 제 1 기판막 안에 배치되며 상기 활성 패턴에 의해 서로 이격되는 소스 전극과 드레인 전극;
상기 제 1 기판막 안에 배치되며 상기 소스 전극과 드레인 전극과 이격되는 게이트 전극; 및
상기 게이트 전극과 상기 소스 전극 사이 그리고 상기 게이트 전극과 상기 드레인 전극 사이에 개재되는 게이트 절연막을 포함하되,
상기 게이트 전극은 게이트 촉매 패턴과 게이트 도금 패턴을 포함하며,
상기 소스 전극은 소스 촉매 패턴과 소스 도금 패턴을 포함하며,
상기 드레인 전극은 드레인 촉매 패턴과 드레인 도금 패턴을 포함하는 유연 기판.
A first substrate film;
An active pattern disposed in the first substrate film;
A source electrode and a drain electrode disposed in the first substrate layer and spaced apart from each other by the active pattern;
A gate electrode disposed in the first substrate film and spaced apart from the source electrode and the drain electrode; And
And a gate insulating film interposed between the gate electrode and the source electrode and between the gate electrode and the drain electrode,
The gate electrode includes a gate catalyst pattern and a gate plating pattern,
The source electrode includes a source catalyst pattern and a source plating pattern,
The drain electrode is a flexible substrate including a drain catalyst pattern and a drain plating pattern.
제 8 항에 있어서,
상기 게이트 촉매 패턴은 상기 제 1 기판막의 상부면과 공면을 이루는 상부면을 가지는 유연 기판.
The method of claim 8,
The gate catalyst pattern is a flexible substrate having an upper surface coplanar with the upper surface of the first substrate layer.
제 8 항에 있어서,
상기 소스 촉매 패턴과 상기 드레인 촉매 패턴의 상부면들은 상기 활성 패턴의 상부면과 공면을 이루는 유연 기판.
The method of claim 8,
A flexible substrate in which upper surfaces of the source catalyst pattern and the drain catalyst pattern are coplanar with the upper surface of the active pattern.
제 8 항에 있어서,
상기 제 1 기판막 상에 배치되며 상기 게이트 촉매 패턴과 접하는 제 2 기판막을 더 포함하는 유연 기판.
The method of claim 8,
A flexible substrate disposed on the first substrate layer and further comprising a second substrate layer in contact with the gate catalyst pattern.
제 8 항에 있어서,
상기 제 1 기판막과 상기 활성 패턴 사이에 개재되는 백채널 방어층을 더 포함하는 유연 기판.
The method of claim 8,
The flexible substrate further comprising a back channel protective layer interposed between the first substrate layer and the active pattern.
제 8 항에 있어서,
상기 제 1 기판막과 상기 활성 패턴 사이, 상기 제 1 기판막과 상기 소스 전극 사이, 상기 제 1 기판막과 상기 드레인 전극 사이, 상기 제 1 기판막과 상기 게이트 절연막 사이 그리고 상기 제 1 기판막과 상기 게이트 전극 사이에 개재되는 가스 베리어층을 더 포함하는 유연 기판.
The method of claim 8,
Between the first substrate layer and the active pattern, between the first substrate layer and the source electrode, between the first substrate layer and the drain electrode, between the first substrate layer and the gate insulating layer, and between the first substrate layer and Flexible substrate further comprising a gas barrier layer interposed between the gate electrode.
제 8 항에 있어서,
상기 제 1 기판막의 적어도 일부를 덮는 보호 필름을 더 포함하는 유연 기판.
The method of claim 8,
Flexible substrate further comprising a protective film covering at least a portion of the first substrate film.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227875A (en) 2006-01-24 2007-09-06 Seiko Epson Corp Thin film semiconductor device, electronic apparatus and manufacturing method
JP2009231631A (en) 2008-03-24 2009-10-08 Univ Nagoya Field effect transistor using carbon nanotube and its manufacturing method
US20110318889A1 (en) 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729785B1 (en) * 2003-12-31 2007-06-20 삼성전자주식회사 Thin film transistor array panel and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007227875A (en) 2006-01-24 2007-09-06 Seiko Epson Corp Thin film semiconductor device, electronic apparatus and manufacturing method
JP2009231631A (en) 2008-03-24 2009-10-08 Univ Nagoya Field effect transistor using carbon nanotube and its manufacturing method
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